JPH04147493A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、一般に半導体メモリに関し、特に、予め定
められた規則に従ってデータの順序を変更するのに適用
される半導体メモリに関する。

［背景の技術］ 一般に、データ処理において、処理されるべき複数のデ
ータの順序の変更が必要となることがしばしば生じる。

たとえば、高速フーリエ変換（以下「ＦＦＴ」という）
のためのデータ処理を行なうために、複数のデータの順
序が変更される。この場合、複数のデータが一旦データ
配列内にストアされた後、ＦＦＴにおいて要求される順
序に従って、ストアされたデータがデータ配列から出力
される。ＦＦＴのための演算についての詳細は、たとえ
ば“ＴＨＥ　　ＦＡＳＴ　　ＦＯＵＲＩＥＲＴＲＡＮＳ
ＦＯＲＭ”と題され、かつＥ、０ＲＡＮ　　ＢＲＩＧＨ
ＡＭ　　により著わされたテキストブックに見られる（
Ｄｒｅｎｔ　１ｃｅ−Ｈａｌ　１Ｉｎｃ、）。

マイクロプロセッサによりＦＰＴのための演算が実行さ
れるとき、ＦＦＴのための演算はマイクロプロセッサの
メモリ内にストアされたプログラムに従って行なわれる
。すなわち、ＣＰＵは、ストアされたプログラムに従っ
て、ＦＦＴにおいて必要なデータの順序を変更するため
の処理を行なう。このことはＣＰＵによって処理させる
べき演算の増加をもたらす。したがって、ＣＰＵによる
演算処理に要する時間が増加される。特に、ＦＦＴのた
めの演算処理では、処理されるべきデータの順序の変更
が頻繁に必要となるので、ＣＰＵの負担が増大されてい
る。

上記のＦＦＴのためのデータ順序の変換に加えて、画像
処理分野においてもデータ処理の変換がしばしば必要と
なる。たとえば、画像処理における配置変換、すなわち
画像を９０°回転させる場合においても、データ順序の
変換が必要となる。

一般に画像処理ではデータ処理の高速性が要求されるの
で、この場合においてもＣＰＵの演算量は減少されるべ
きである。したがって、ＣＰＵの演算量を減少させるこ
とがデータ処理の高速性に貢献する。

第８図は、マイクロプロセッサ内に設けられた従来のス
タティックランダムアクセスメモリ（以下ｒｓＲＡＭＪ
という）のブロック図である。第８図を参照して、この
ＳＲＡＭ９５は、ｍ行ｎ列に配設されたメモリセル（図
示せず）を含むメモリセルアレイ１と、メモリセル行を
指定するためのデコーダ８と、指定されたメモリセル行
に与えられた入力データ（ｎビットを有するパラレルデ
ータ）ＤＩを書込むための入力回路５と、指定されたメ
モリセル行からストアされたデータを読出すための出力
回路６とを含む。メモリセルアレイ１に書込むことので
きる１つのデータは、ｎビット（たとえば８，１６．３
２ビツトなど）により構成される。このメモリセルアレ
イ１に合計量側のデータをストアすることができる。す
なわち、このメモリセルアレイ１は、ｎビット×ｍワー
ドの記憶容量を有する。以下の説明では、説明を簡単化
するためにｍ−１６の場合について説明する。

書込動作において、デコーダ８は、マイクロプロセッサ
内のアドレス生成回路から発生されたアドレス信号ＡＤ
を受ける。デコーダ８は、アドレス信号ＡＤに応答して
、１６のメモリセル行ＭＯないしＭ２Ｓのうちの１つを
指定する。入力回路５は、マイクロプロセッサ内の演算
部から発生された入力データＤＩを受ける。入力回路５
は、マイクロプロセッサ内の制御部から発生されたライ
トイネーブル信号ＷＥに応答して、ビット線（図示せず
）を駆動させる。すなわち、ビット線は与えられた入力
データＤＩに基づいて駆動される。

その結果、入力データＤＩが指定されたメモリセル行に
書込まれる。

読出動作では、デコーダ８がメモリセル行を指定した後
、センスアンプ（図示せず）により構成された出力回路
６がセンスイネーブル信号ＳＥに応答して活性化される
。信号ＳＥはマイクロプロセッサ内の制御部から発生さ
れる。したがって、指定されたメモリセル行にストアさ
れていたデータが出力回路６により増幅され、増幅され
た信号が出力データ（８ビツトを有するパラレルデータ
）Ｄｏとして発生される。出力データＤＯは演算部へ送
られる。

第９図は、第８図に示した入力回路５．出力回路６およ
び１つのメモリセル行の回路図の例である。第９図を参
照して、入力回路５は、ｎ個のビット線対ＢＬ、ＢＬを
それぞれ駆動するためのビット線駆動回路５１ないし５
ｎを含む。各ビット線駆動回路５１ないし５ｎは、ライ
トイネーブル信号ＷＥに応答して、ビット線対ＢＬ、Ｂ
Ｌを同時に駆動する。メモリセルアレイ１内に設けられ
る１つのメモリセル行は、ワード線ＷＬに接続されたｎ
個のＳＲＡＭメモリセルＭＣＩないしＭＣｎを含む。ワ
ード線ＷＬは、第８図に示したデコーダ８に接続される
。出力回路６は、各ビット線対ＢＬ、ＢＬにそれぞれ接
続されたｎ個のセンスアンプ６１ないし６ｎを含む。各
センスアンプ６１ないし６ｎは、センスイネーブル信号
ＳＥに応答して、同時に活性化される。

［発明が解決しようとする課題］ 第８図に示したＳＲＡＭが前述のデータの順序を変更す
るのに使用される場合では、ＣＰＵによって処理される
べき演算量の増加を避けることができない。すなわち、
データの順序の変更処理を行なうためには、書込まれる
べきメモリセル行の指定の順序と読出されるべきメモリ
セル行の指定の順序とを予め定められた規則に従って異
ならしめる必要がある。たとえばＦＦＴのためのピット
リバースアドレッシングを行なうためには、まず、アド
レス生成回路から書込アドレス信号が発生され、書込ア
ドレス信号により指定されたメモリセル行に入力データ
ＤＩが書込まれる。次に、ＦＦＴにおいて要求される規
則に従って読出アドレス信号がアドレス生成回路から発
生される。したがって、指定されたメモリセル行からス
トアされていたデータが順次読出される。読出されたデ
ータの順序は、与えられた入力データの順序とは異なっ
ている。すなわち、読出されたデータの順序はＦＦＴに
おいて要求される順序に従っている。

このように、アドレス生成回路により書込アドレス信号
および読出アドレス信号が発生されるのであるが、書込
および読出アドレス信号を発生するのにＣＰＵが処理す
べき演算量が増加されるのが指摘される。すなわち、Ｃ
ＰＵは、マイクロプロセッサ内にストアされたプログラ
ムに従って、演算により書込および読出アドレス信号を
発生させる。このような演算は、ＣＰＵ内のデータ演算
部またはアドレス演算部において行なわれる。したがっ
て、マイクロプロセッサにより処理される演算の量が増
加されるので、マイクロプロセッサの演算速度の低下が
引起こされる。

この発明は、上記のような課題を解決するためになされ
たもので、半導体メモリにおいて、メモリアレイに書込
まれるデータの順序とそこから読出されるデータの順次
を制御するのに要するアドレス指定を簡単化することを
目的とする。

［課題を解決するための手段］ この発明に係る半導体メモリは、行および列に配設され
たメモリセルを含むメモリセルアレイと、順次に変化す
るアドレス信号を発生する順次アドレス発生手段と、ア
ドレス信号に応答して、書込まれるべきメモリセルを指
定する書込指定手段と、書込指定手段により指定された
メモリセルにデータ信号を書込む書込手段と、アドレス
信号に応答して、読出されるべきメモリセルを指定する
読出指定手段と、読出指定手段により指定されたメモリ
セルからストアされたデータ信号を読出す読出手段と、
書込指定手段による指定の順序と読出指定手段による指
定の順序とが異なるように予め定められた規則に従って
指定順序を制御する順序制御手段とを含む。

［作用コ この発明における半導体メモリでは、順序制御手段が書
込指定手段による指定の順序と読出指定手段による指定
の順序とが異なるように予め定められた規則に従って指
定順序を制御するので、書込指定手段および読出指定手
段に与えられるアドレス信号を外部的に制御する必要が
なくなる。したがって、データの順序を制御するのに必
要な外部でのアドレス指定処理が簡単化される。

［発明の実施例］ 第２図は、この発明の一実施例を示すＳＲＡＭが適用さ
れたマイクロプロセッサのブロック図である。第２図を
参照して、このマイクロプロセッサ９０は、演算処理を
実行するための演算部９１と、この発明に従うＳＲＡＭ
を含むＳＲＡＭＲＡＭ部上２部に設けられた装置とデー
タおよび制御信号の人出力を行なうインターフェイス部
９３と、様々な制御信号ＤＳＥＬ、ＳＥおよびＷＥを発
生する制御部９４とを含む。演算部９１は、順次増加す
る４ビツトのアドレス信号ＡＯないしＡ３を発生するた
めの４ビツトカウンタ７を含む。演算部９１．ＳＲＡＭ
ＲＡＭ部上２インターフェイス部９３の間はデータバス
９６により接続され、そのデータバス９６を介して入力
データＤＩおよび出力データＤｏが伝送される。

第２図に示したＳＲＡＭＲＡＭ部上２ック図が第１図に
示される。第１図を参照して、ＳＲＡＭ部９２は、ｎビ
ット×ｍワードのメモリ容量を有するメモリセルアレイ
１と、書込みされるべきメモリセル行を指定するための
書込指定回路２ａと、読出されるべきメモリセル行を指
定するための読出指定回路３ａと、書込指定および読出
指定のいずれかを選択するためのセレクタ回路４と、与
えられた入力データＤＩをメモリセルアレイ１に書込む
ための入力回路５と、メモリセルアレイ１内にストアさ
れたデータを読出すための出力回路６とを含む。書込指
定回路２ａおよび読出指定回路３ａは、第２図に示した
演算部９１内に設けられた４ビツトカウンタ７から発生
された４ビツトのアドレス信号ＡＯないしＡ３を受ける
ように接続される。これに加えて、このＳＲＡＭＲＡＭ
部上２２図に示した制御部９４から発生される制御信号
ＤＳＥＬ、ＷＥおよびＳＥを受けるように接続される。

そのデータの順序が制御（または変更）されるべきデー
タＤＩは、第２図に示した演算部９１から与えられる。

このＳＲＡＭＲＡＭ部上２データの順序が制御されたデ
ータ、すなわち出力回路６を介して読出された出力デー
タＤＯは、演算部９１へ戻される。

第１図に示した書込指定回路２ａ、読出指定回路３ａお
よびセレクタ回路４の回路図が第３図に示される。第３
図を参照して、書込指定回路２ａは、各々が４つの入力
を有する１６個のＡＮＤゲート２００ないし２１５を含
む。この書込指定回路２ａは、第１図に示した４ビツト
カウンタ７から発生されたアドレス信号ＡＯないしＡ３
を受け、４つのインバータにより反転されたアドレス信
号ＡＯないしＡ３が発生される。各Ａ’ＮＤゲート２０
０ないし２１５は、４ビツトのアドレス信号のうち、非
反転アドレスビットまたは反転アドレスビットのいずれ
かを受けるように接続される。その結果、第３図に示し
た例では、ＡＮＤゲート２００ないし２１５は、与えら
れたアドレス信号ＡＯないしＡ３に応答して、順次に高
レベルの信号をそれぞれ発生するので、書込まれるべき
メモリセル行が順次に選択される。各ＡＮＤゲート２０
０ないし２１５にそれぞれ付されている番号″０”“１
”　・・・“１５″は、４ビツトのアドレス信号ＡＯな
いしＡ３により表わされるデータを示しており、そのデ
ータが与えられたとき、対応するメモリセル行が選択さ
れる。したがって、書込指定回路２ａでは、順次増加す
るアドレス信号ＡＯないしＡ３に応答して、第１図に示
したメモリセル行ＭＯないしＭ１５が順次指定されるこ
とになる。その結果、入力回路５に与えられた入力デー
タＤＩは、書込動作においてメモリセル行ＭＯないしＭ
１５内に順次書込まれる。

読出選択回路３ａも、各々が４つの入力を有するＡＮＤ
ゲート３００ないし３１５を含む。各ＡＮＤゲート３０
０ないし３１５も、非反転アドレスビットまたは反転ア
ドレスビットのいずれかを受けるように接続される。し
かしながら、非反転アドレスラインＡＯないしＡ３およ
び反転アドレスラインＡＯないしＡ３と各ＡＮＤゲート
３００ないし３１５との接続ノードは、書込指定回路２
ａと比較して異なっている。読出指定回路３ａにおける
接続ノードは、ＦＦＴにおいて要求されるデータの順序
の変換に従って決定されている。すなわち、ＡＮＤゲー
ト３００は、与えられたアドレス信号ＡＯないし八３が
示すデータ「０」に応答して高レベルの信号を発生する
。すなわち、メモリセル行ＭＯが選択される。データ「
２」を示すアドレス信号ＡＯないしＡ３が与えられたと
き、ＡＮＤゲート３０４だけが高レベルの信号を発生す
る。したがって、メモリセル行Ｍ４が選択される。この
ように、順次増加するアドレス信号ＡＯないしＡ３が与
えられるのであるが、読出指定回路３ａによって選択さ
れるメモリセル行の順序はＦＦＴにおいて要求される順
序に従っている。すなわち、読出指定回路３ａは、与え
られたアドレス信号ＡＯないしＡ３に応答して、ＦＦＴ
において要求される順序に従ってメモリセル行ＭＯない
しＭ１５を選択することができる。

セレクタ回路４は、制御部９４から発生された選択信号
ＤＳＥＬに応答して、書込指定回路２ａおよび読出指定
回路３ａのうちの一方の出力を選択する。たとえば、ス
イッチング回路４００は、選択信号ＤＳＥＬに応答して
、ＡＮＤゲート２００の出力またはＡＮＤゲート３００
の出力のいずれかを選択的に出力する。セレクタ回路４
は、スイッチング回路４００と同じ回路構成を有する合
計１６個のスイッチング回路４００ないし４１５を含む
。

第３図に示した書込指定回路２ａに代えて、第４図に示
すような書込指定回路２ｂを適用することもできる。す
なわち、第４図に示した書込指定回路２ｂは、１６個の
カスケードされたフリップフロップ（Ｆ／Ｆ）７００な
いし７１５により構成されたリングポインタ回路を含む
。各フリップフロップ７００ない−し７１５は、第２図
に示した制御部９４から発生されるクロック信号ＣＬＫ
およびリセット信号Ｒ８を受けるように接続される。

動作において、リングポインタ回路はリセット信号ＲＳ
に応答してリセットされた後、クロック信号ＣＬＫに応
答して順次に高レベルの信号を発生する。すなわち、フ
リップフロップ７００ないし７１５がクロック信号ＣＬ
　Ｋに応答して順次に高レベルの信号を発生する。した
がって、第１図に示したメモリセル行ＭＯないしＭ２Ｓ
を順次選択することができる。第４図に示した書込指定
回路２ｂは第３図に示した書込指定回路２ａと同じ作用
を有していることが指摘される。

第５図を参照して、ＦＦＴにおいて要求されるデータの
順序の変換、すなわちピットリバースアドレッシングに
ついて以下に簡単に説明する。データの順序が変換され
るべきデータｘ（０）ないしｘ（１５）は、第５図に示
すようなＦＦＴのための信号処理フローを経て、ＦＦＴ
において要求される順序に変換される。すなわち、デー
タの順序が変更されたデータＸ（０）ないしＸ（１５）
が出力データＤＯとして得られる。第５図に示したよう
な信号処理についての詳細は、たとえば前述のＥ、Ｏ，
ＢＲＩＧＨＡＭにより著わされたテキストブックに記載
されている。第３図および第４図に示した読出指定回路
３ａは、第５図に示したような信号処理において要求さ
れるデータの順序の変換を行なうのに好ましいことが指
摘される。

第１図に示した回路と類似の回路を前述の画像処理分野
におけるデータ順序の変換に使用することもできる。ｍ
６Ａ図ないし第６Ｃ図を参照して、画像処理における配
置変換処理の原理について以下に説明する。以下の説明
では、説明を簡単化するために、画面ＳＣを構成する画
素が４行４列に配置されているものと仮定する。したが
って、画面ＳＣは第６Ａ図に示すような順序に従って走
査される。

画面ＳＣ上に表示される画像が、第６Ｂ図に示す画素デ
ータｐＯないしｐｌ５により表わされるものと仮定する
と、この画像を９０°反時計方向に回転させるためには
、画素データを第６Ｃ図に示した順序に変換する必要が
ある。すなわち、元の画素データの順序（ｐｏ、ｐｌ、
ｐ２．ｐ３゜ｐ４．・・・ｐｌ５）を新しい順序（ｐ３
．ｐ７．ｐｌｌ、ｐｌ５．ｐ２．・・・ｐｌ２）に変換
される。

このように、画像処理における配置変換を実行するため
には、画素データの順序の予め定められた変換が必要と
なる。

ピ 第６Ｃ図に示した画素データの変換を行なうための回路
のブロックが第７図に示される。第７図を参照して、書
込指定回路２Ｃとして、第３図および第４図に示した回
路２ａおよび２ｂのいずれかを適用することができる。

すなわち、書込指定回路２Ｃは、アドレス信号ＡＯない
しＡ３（図示せず）に応答して、書込動作においてメモ
リセル行ＭＯないしＭ２Ｓを順次選択する。これに対し
、読出指定回路３ｂは、第７図に示した回路ブロック７
ｂ内に示されたアドレスデータの順序に従って、メモリ
セルアレイ１内のメモリセル行を選択する。したがって
、メモリセルアレイ１内にストアされている画素データ
が（ｐ３．ｐ７．ｐＨ。

ｐｌ５．ｐ２．・・・ｐｌ２）の順序で読出される。

すなわち、第６Ｃ図に示した配置変換のためのデータの
順序の変更が行なわれたことになる。

上記のように、第１図に示したＳＲＡＭ部９２をマイク
ロプロセッサ内に設けることにより、ＣＰＵによる演算
に依存することなく、ＦＦＴにおいて要求されるデータ
の順序の変更に必要なメモリセル行を容具に指定するこ
とができる。すなわち、第１図に示した書込指定回路２
ａおよび読出指定回路３ａは順次に増加するアドレス信
号ＡＯないしＡ３に応答してＦＦＴにおいて要求される
メモリセル行の指定を行なうことができる。言い換える
と、ピットリバースアドレッシングを行なうのに複雑に
変化するアドレス信号を供給する必要がないので、ＣＰ
Ｕがそのような複雑なアドレス信号を発生する必要がな
い。すなわち、アドレス信号を発生するのにＣＰＵによ
る演算が必要とされない。このことはＣＰＵによる演算
の量を減少させるのに貢献する。したがって、ＣＰＵの
高速性が確保される。ＦＦＴや画像処理などの分野にお
いては、ＣＰＵによる演算の高速性が要求される。した
がって、第１図に示したＳＲＡＭ部９２を適用すること
によりＣＰＵによって処理されるべき演算が減少される
ことは非常に好ましいことが指摘される。

上記の実施例の説明では、ＦＦＴや画像処理の分野にお
けるデータの順序の変換について説明がなされたが、こ
の発明は一般にデータの順序の変換が要求されるデータ
処理の分野において広く適用できることが指摘される。

［発明の効果コ 以上のように、この発明によれば、書込指定順序と読出
指定順序とが異なるように予め定められた規則に従って
指定順序を制御する順序制御手段を設けたのでデータの
順序を変更するのに用いられる半導体メモリのためのア
ドレス指定が簡単化された。

【図面の簡単な説明】

第１図は、この発明の一実施例を示すＳＲＡＭ部の回路
ブロック図である。第２図は、第１図に示したＳＲＡＭ
部が使用されたマイクロプロセッサのブロック図である
。第３図は、第１図に示した書込指定回路および読出指
定回路の回路図である。第４図は、第１図に示した書込
指定回路の別の例を示す回路図である。第５図は、ＦＦ
Ｔにおいて要求される信号フロー図である。第６Ａ図な
いし第６Ｃ図は、画像処理における配置変換を説明する
ための概念図である。第７図は、画像処理における配置
変換のために適用される読出指定回路の回路ブロック図
である。第８図は、従来のＳＲＡＭ部の回路ブロック図
である。第９図は、第８図に示した入力回路、出力回路
および１つのメモリセル行の回路図である。 図において、１はメモリセルアレイ、２ａ、２ｂ、２ｃ
は書込指定回路、３ａ、３ｂは読出指定回路、４はセレ
クタ回路、ＭＯないしＭ２Ｓはメモリセル行である。 手 続 補 正 書（自発） 平成３年ｌＯ月１５日 ・部 メ・

Claims (1)

1. 【特許請求の範囲】 行および列に配設されたメモリセルを含むメモリセルア
   レイと、 順次に変化するアドレス信号を発生する順次アドレス発
   生手段と、 アドレス信号に応答して、書込まれるべきメモリセルを
   指定する書込指定手段と、 前記メモリセルアレイに接続され、前記書込指定手段に
   より指定されたメモリセルにデータ信号を書込む書込手
   段と、 アドレス信号に応答して、読出されるべきメモリセルを
   指定する読出指定手段と、 前記メモリセルアレイに接続され、前記読出指定手段に
   より指定されたメモリセルから、ストアされたデータ信
   号を読出す読出手段と、 予め定められた規則に従って、前記書込指定手段による
   指定の順序と前記読出指定手段による指定の順序とが異
   なるように指定順序を制御する順序制御手段とを含む、
   半導体メモリ。