実施の形態1
以下、図面を参照して本発明の実施の形態について説明する。以下では、多次元の空間を有するデータとして、画像情報を扱う例について説明する。また、扱うデータは、空間内における位置を示す座標情報を有する。例えば、二次元空間を有する画像データの場合、各データはそれぞれXアドレス及びYアドレスを有する。図1に実施の形態にかかる半導体記憶装置1のブロック図を示す。図1に示すように、半導体記憶装置1は、クロック生成回路10、コマンドデコーダ11、論理回路12、モードレジスタ13、アドレス制御回路14、アドレス変換回路15、ワード線セレクタ16、セルアレイ17、ライトアンプ/センスアンプ18、アンプセレクタ19、ラッチ回路20、入出力バッファ21を有する。
クロック生成回路10は、クロック信号CLK、反転クロック信号CLKb及びクロックイネーブル信号CKEに基づき半導体記憶装置1の内部で使用されるクロック信号を生成する。コマンドデコーダ11は、チップセレクト信号CS、RAS(Row Address Strobe)信号、CAS(Column Address Strobe)信号、ライトイネーブル信号WEなどの信号によって指定されるコマンドをデコードする。
論理回路12は、コマンドデコーダ11でデコードされたコマンドとモードレジスタによって指定される動作モードに応じて、アドレス制御回路14、ワード線セレクタ16、アンプセレクタ19及びラッチ回路20への制御信号を生成する。モードレジスタ13は、外部から入力されるXアドレス及びYアドレスに基づきバーストモードや通常動作モード等の動作モードを指定する。
アドレス制御回路14は、アドレスバッファ、リフレッシュカウンタ及びバーストカウンタを有する。アドレスバッファは、外部から入力されるXアドレス及びYアドレスを一時的に保持する。リフレッシュカウンタは、DRAMにおいて用いられるものであって、DRAMのリフレッシュ周期の設定及びリフレッシュアドレスの生成を行なう。バーストカウンタは、メモリに対するバースト動作においてセルアレイ17上の記憶セルを指定するアドレスを生成する。アドレス制御回路14は、アドレスバッファ、リフレッシュカウンタ及びバーストカウンタで生成されたアドレスをワード線アドレスWL及びビット線アドレスBLとして出力する。ワード線アドレスWLは、セルアレイ17上に格子状に配置された記憶セルの行方向の位置を指定する。ビット線アドレスBLは、セルアレイ17上に格子状に配置された記憶セルの列方向の位置を指定する。また、アドレス制御回路14は、論理回路12が出力する制御信号に基づきアドレスバッファ、リフレッシュカウンタ及びバーストカウンタが出力するアドレスのいずれか一つを選択して出力する。なお、ワード線アドレスWL及びビット線アドレスBLは、複数のビットを用いて一つのアドレスを示す。
アドレス変換回路15は、入力されるデータがXアドレス及びYアドレスによって指定される空間を有する場合、データの座標情報に基づきワード線セレクタ16に与える一つのセルアレイ行アドレスCAXの生成、及び、データの前記座標情報を一次元化してアンプセレクタ19に与えるセルアレイ列アドレスCAYの生成とを行なう。本実施の形態では、ワード線アドレス及びビット線アドレスに代えてセルアレイ行アドレスCAX及びセルアレイ列アドレスCAYを用いてセルアレイ17の記憶セルを活性化させる。例えば、アドレス制御回路14がXアドレスに基づきワード線アドレスWLを出力し、Yアドレスに基づきビット線アドレスBLを出力する場合、アドレス変換回路15は、ワード線アドレスWL及びビット線アドレスBLの任意のビットを用いて一つのセルアレイ行アドレスCAXを生成し、セルアレイ行アドレスCAXに用いられなかったワード線アドレスWL及びビット線アドレスBLのビットを組み合わせてセルアレイ列アドレスCAYを生成する。アドレス変換回路15の詳細は後述する。
セルアレイ17は、格子状に配列された複数の記憶セルを有する。本実施の形態では、セルアレイ17は、一つの行方向に配置される記憶セルの個数が画像空間内の全ての画素を十分に記憶できる個数となるように形成される。ワード線セレクタ16は、複数のワード線のうちいずれか一つをセルアレイ行アドレスCAXに基づき選択する。ワード線は、格子状に配置された記憶セルのうち同じ行に配置される複数の記憶セルが接続される。従って、ワード線セレクタ16がいずれか一つのワード線を選択することで、選択されたワード線に接続される記憶セルが活性化される。ライトアンプ/センスアンプ18は、複数のライトアンプとセンスアンプの組を有する。複数のライトアンプとセンスアンプの組は、それぞれビット線対に接続される。ビット線対は、二本のビット線が対になったものであり、このビット線対が一つの列として扱われる。ビット線対には、格子状に配置された記憶セルのうち同じ列に配置される複数の記憶セルが接続される。アンプセレクタ19は、セルアレイ列アドレスCAYに基づき複数のライトアンプとセンスアンプの組のうちいずれか一つを選択する。なお、半導体記憶装置1では、セルアレイ17、ワード線セレクタ16、ライトアンプ/センスアンプ18の組を複数有する。複数のこれらの組を、それぞれバンクと称す。図1においてはBANK0〜3が示される。以下では特に記載がない限りBANK0に対する動作についての説明とする。
ラッチ回路20は、複数のラッチ回路を有する。ラッチ回路20は、外部から入力されるデータをクロック生成回路10が出力するクロック信号に同期して取り込み、アンプセレクタ19が選択したライトアンプにそのデータを出力する。また。ラッチ回路20は、アンプセレクタ19が選択したセンスアンプから出力されるデータを、クロック生成回路10が出力するクロック信号に同期して取り込み、入出力バッファにそのデータを出力する。入出力バッファ21は、外部から入力されるデータDQをラッチ回路20に出力し、ラッチ回路20から出力されるデータDQを外部に出力する。なお、半導体記憶装置1は、複数のデータ入出力端子を用いてデータの入出力を並列して行なうものとする。
ここで、アドレス変換回路15の詳細について説明する。本実施の形態におけるアドレス変換回路15のブロック図を図2に示す。図2に示すように、アドレス変換回路15は、イメージマップ回路15a〜15d、イメージマップセレクタ15eを有する。イメージマップ回路15a〜15dは、扱う画像の大きさ毎に予めアドレス変換方法が定義される。例えば、イメージマップ回路15aは、縦方向(Y軸方向)に80ピクセル、横方向(X軸方向)に80ピクセルの大きさを有する画像を扱う。イメージマップ回路15a〜15dは、アドレス制御回路14から出力されるワード線アドレスWL及びビット線アドレスBLに基づき一つのセルアレイ行アドレスCAXと複数のセルアレイ列アドレスCAYを生成する。イメージマップ回路15a〜15dは、アドレス変換ルールを変換テーブルを用いて変換するものでも良く、演算によってアドレス変換を行なうものでも良く、扱う画像の大きさに応じてイメージマップ回路の入力側のバス配線と出力側のバス配線の接続の組み合わせを変更するものであっても良い。アドレス変換についての説明は後述する。
イメージマップセレクタ15eは、外部から入力される画像サイズ選択信号に基づきイメージマップ回路15a〜15dのいずれか一つを有効にし、残りのイメージマップ回路を無効にする。つまり、アドレス変換回路15は、画像サイズ選択信号によって選択されたイメージマップ回路に設定されているルールに基づいてアドレスの変換を行なう。
次に、アドレス変換について詳細に説明する。アドレス変換ルールの一例を図3、図4に示す。以下の例では、変換ルールを一般化するために、セルアレイ行アドレスCAX及びアドレス制御回路14が出力するワード線アドレスWLがhビットのビット幅で構成され、セルアレイ列アドレスCAY及びアドレス制御回路14が出力するビット線アドレスBLがvビットのビット幅で構成され、扱う画像のX軸方向アドレスXがmビットで構成され、扱う画像のY軸方向アドレスがnビットで構成されるものとする。つまり、セルアレイ17におけるワード線の本数は2h本であり、ビット線対の本数は2v本である。
図3に示す例は、アドレス制御回路14が出力したワード線アドレスWL及びビット線アドレスBLからセルアレイ行アドレスCAXへの変換ルールの一例である。この例では、hビットのワード線アドレスWLに画像のXアドレスが対応付けられている。例えば、ワード線アドレスWLの最下位ビットWL1には、Xアドレスの最下位ビットX1が対応付けられる。そして、Xアドレスは、ワード線アドレスWLのうちmビットを用いて定義される。ここで、ワード線アドレスのm+1ビット目からhビット目(最上位ビット)までのビットは、扱う画像空間における画素の座標アドレスとして共通の値を有する。
そして、アドレス変換回路15は、アドレス制御回路14が出力するアドレス情報に基づきセルアレイ行アドレスCAXを生成する。この例では、アドレス変換回路15は、ビット線アドレスBLのうち画像空間をあらわす値としては用いられないビット線アドレス(例えば、Yアドレスのn+1ビット目からvビット目(最上位ビット)までのビットの値)を用いてセルアレイ行アドレスCAXを生成する。例えば、Yアドレスのn+1ビット目から最上位ビットをセルアレイ行アドレスCAXの最下位ビットから順に対応させる。また、対応するYアドレスのビット値がないセルアレイ行アドレスCAXのビット値は任意に設定可能である。
図4に示す例は、アドレス制御回路14が出力したワード線アドレスWL及びビット線アドレスBLからセルアレイ列アドレスCAYへの変換ルールの一例である。この例では、vビットのビット線アドレスBLに画像のYアドレスが対応付けられている。例えば、ビット線アドレスBLの最下位ビットBL1には、Yアドレスの最下位ビットY1が対応付けられる。そして、Yアドレスは、ビット線アドレスBLのうちnビットを用いて定義される。ここで、ビット線アドレスのn+1ビット目からvビット目(最上位ビット)までのビットは、扱う画像空間における画素の座標アドレスとして共通の値を有する。
そして、アドレス変換回路15は、アドレス制御回路が出力するアドレス情報に基づいてセルアレイ列アドレスCAYを生成する。この例では、アドレス変換回路15は、ワード線アドレスWL及びビット線アドレスBLのうち画像空間をあらわす値として用いられるワード線アドレス及びビット線アドレス(例えば、Xアドレスの最下位ビットからmビット目までのビットの値及びYアドレスの最下位ビットからnビット目のビットの値)を用いてセルアレイ列アドレスCAYを生成する。例えば、セルアレイ列アドレスCAYの最下位ビットからmビット目の値としてXアドレスの最下位ビットからmビット目の値を用い、セルアレイ行アドレスCAXのm+1ビット目から最上位ビットの値としてYアドレスの最下位ビットからnビット目の値を用いる。
つまり、アドレス変換回路15は、扱う画像の空間座標として共通の値を有するXアドレス及びYアドレスのビットを用いて一つのセルアレイ行アドレスCAXを生成する。また、アドレス変換回路15は、扱う画像の空間座標として異なる値を有するXアドレス及びYアドレスのビットを用いてセルアレイ列アドレスCAYを生成する。これによって、所定の領域を有する画像を、一つのセルアレイ行アドレスCAXで指定される記憶セルに格納することが可能になる。なお、セルアレイ行アドレスCAXは、XアドレスとYアドレスのいずれか一方のみを用いて生成しても良く、XアドレスとYアドレスとを組み合わせて生成しても良い。また、セルアレイ列アドレスCAYのビットとXアドレス及びYアドレスのビットとをどのような対応関係とするかは状況に応じて任意に設定することができる。
次に、図5に上記変換ルールに基づいてX軸方向の画素数が8ピクセル、Y軸方向の画素数が16ピクセルとなる画像をセルアレイ17に格納した場合のデータの格納アドレスを示す。X軸方向の画素数が8ピクセル、Y軸方向の画素数が16ピクセルとなる画像は、3ビットのXアドレスと4ビットのYアドレスを用いて画像空間上の全画素のアドレスをあらわすことができる。また、この例では、セルアレイ行アドレスCAXとしてYアドレスの上位3ビットを用い、セルアレイ列アドレスCAYの下位3ビットにXアドレスの下位3ビットを用い、セルアレイ列アドレスCAYの上位4ビットにYアドレスの下位4ビットを用いている。
図5に示すように、Yアドレスの上位3ビットによってあらわされる値が"0"である画像は、アドレス値が"0"で指定される一本のワード線に接続される記憶セルに格納される。これに対して、アドレス変換回路15を用いない場合に同じサイズの画像をセルアレイ17に格納した場合におけるデータの格納位置を図6に示す。この場合、図6に示すように、画像は、8本のワード線と、16本のビット線対を用いて格納される。
続いて、本実施の形態にかかる半導体記憶装置におけるデータの読み出し動作について説明する。ここでは、例として同じ8ピクセル×8ピクセルの画像空間を有する5種類の画像を読み出す場合の動作をそれぞれ説明する。読み出す画像の例を図7、9、11、13、15に示し、これらの画像を読み出す場合のタイミングチャートを図8、10、12、14、16に示す。なお、以下の説明(以降の実施例の説明含む)では、動作の一例として、セルアレイ行アドレスCAXは、Yアドレスの一部を用いて制御し、セルアレイ列アドレスCAYは、セルアレイ行アドレスCAXにおいて使用されない残りのXアドレス及びYアドレスを用いるものとする。このように、セルアレイ行アドレスCAX及びセルアレイ列アドレスCAYをそれぞれXアドレス及びYアドレスの組み合わせにて生成する場合、セルアレイ行アドレスCAX及びセルアレイ列アドレスCAYに対応したXアドレス及びYアドレスを適時入力できる仕様とすればよく、その仕様に応じて適宜変更することが可能である。
一般的なDRAMメモリでは、RAS信号により、メモリセルのワード線アドレスを指定する。続いて、RAS信号からtRCDによって規定される時間が経過した後にCAS信号を入力してビット線アドレスを指定する。CAS信号が入力された後、レイテンシによって規定される時間が経過すると読み出し対象のデータが出力される。また、指定したワード線とは異なるワード線で指定される記憶セルのデータを読み出す場合、指定したワード線アドレスからの読み出しデータが全て出力された後にプリチャージを行なう。そして、tRPによって規定される時間の経過後にRAS信号及びCAS信号によって、新たにワード線アドレスとビット線アドレスを指定する。なお、tRCD、レイテンシ、tRPは、半導体記憶装置によって規定される時間である。また、半導体記憶装置はクロック信号CLKに基づき動作するが、クロック信号CLKの一周期の時間を以下ではtCKと称す。
まず、図7に示す画像は14個の画素を用いてAの文字が書かれている画像である。そして、Aの文字を表現する14個のデータを読み出す場合のタイミングチャートを図8に示す。図8に示すように、半導体記憶装置1は、1番目のクロックCL1でRAS信号が入力され、動作開始コマンドACTを受信する。このときセルアレイ行アドレスCAXとして使用されるYアドレスも同時に入力される。続いて、半導体記憶装置1は、3番目のクロックCL3でCAS信号を受信し、読み出しコマンドREDを受信する。このときセルアレイ列アドレスCAYの一部として使用されるXアドレスが入力される。そして、レイテンシによって規定される時間の経過後にデータQ0が出力される。データQ0は、1番目のクロックCL1に同期して入力されるYアドレス及び3番目のクロックCL3に同期して入力されるXアドレスによって指定されるY=1、X=3の座標に位置するデータである。
半導体記憶装置1では、3番目のクロックCL3以降のクロックに同期して連続してXアドレス及びYアドレスが入力され、その入力アドレスを用いて生成されるセルアレイ列アドレスCAYによって選択される14個のデータをそれぞれ読み出す。この例では、半導体記憶装置1に対するRAS信号の入力から全データの読み出しが完了するまでに19個のクロックを要する。半導体記憶装置1では、一本のワード線によって活性化される記憶セルに画像空間中の画素情報が格納される。そのため、全てのデータを読み出すまでRAS信号及びCAS信号は入力されない。また、全てのデータを読み出した後プリチャージ動作が行なわれ、異なる画像空間の画像データを読み出すための準備が行なわれる。
図9に示す画像は画像空間においてYアドレスが"2"で指定される列に座標を有する8個の画素によって描かれる直線の画像である。そして、この直線の画像を示す8個のデータを読み出す場合のタイミングチャートを図10に示す。図10に示すように、半導体記憶装置1は、1番目のクロックCL1でRAS信号が入力され、動作開始コマンドACTを受信する。このときセルアレイ行アドレスCAXとして使用されるYアドレスも同時に入力される。続いて、半導体記憶装置1は、3番目のクロックCL3でCAS信号を受信し、読み出しコマンドREDを受信する。このときセルアレイ列アドレスCAYの一部として使用されるXアドレスが入力される。そして、レイテンシによって規定される時間の経過後にデータQ0が出力される。データQ0は、1番目のクロックCL1に同期して入力されるYアドレス及び3番目のクロックCL3に同期して入力されるXアドレスによって指定されるY=2、X=0の座標に位置するデータである。
半導体記憶装置1では、3番目のクロックCL3以降のクロックに同期して連続してXアドレス及びYアドレスが入力され8個のデータをそれぞれ読み出す。この例では、半導体記憶装置1に対するRAS信号の入力から全データの読み出しが完了するまでに13個のクロックを要する。半導体記憶装置1では、一本のワード線によって活性化される記憶セルに画像空間中の画素情報が格納される。そのため、全てのデータを読み出すまでRAS信号及びCAS信号は入力されない。また、全てのデータを読み出した後プリチャージ動作が行なわれ、異なる画像空間の画像データを読み出すための準備が行なわれる。
図11に示す画像は画像空間において斜めに描画される8個の画素を有する。そして、この斜めに描画される直線の画像を示す8個のデータを読み出す場合のタイミングチャートを図12に示す。図12に示すように、半導体記憶装置1は、1番目のクロックCL1でRAS信号が入力され、動作開始コマンドACTを受信する。このときセルアレイ行アドレスCAXとして使用されるYアドレスも同時に入力される。続いて、半導体記憶装置1は、3番目のクロックCL3でCAS信号を受信し、読み出しコマンドREDを受信する。このときセルアレイ列アドレスCAYの一部として使用されるXアドレスが入力される。そして、レイテンシによって規定される時間の経過後にデータQ0が出力される。データQ0は、1番目のクロックCL1に同期して入力されるYアドレス及び3番目のクロックCL3に同期して入力されるXアドレスによって指定されるY=0、X=0の座標に位置するデータである。
半導体記憶装置1では、3番目のクロックCL3以降のクロックに同期して連続してXアドレス及びYアドレスが入力され8個のデータをそれぞれ読み出す。この例では、半導体記憶装置1に対するRAS信号の入力から全データの読み出しが完了するまでに13個のクロックを要する。半導体記憶装置1では、一本のワード線によって活性化される記憶セルに画像空間中の画素情報が格納される。そのため、全てのデータを読み出すまでRAS信号及びCAS信号は入力されない。また、全てのデータを読み出した後プリチャージ動作が行なわれ、異なる画像空間の画像データを読み出すための準備が行なわれる。
図13に示す画像はそれぞれY軸方向に8個の画素を有する直線が描画される。また、直線は、それぞれX=0、3、5、7で指定されるXアドレスを有する。そして、この複数の直線を示す32個のデータを読み出す場合のタイミングチャートを図14に示す。この例では、半導体記憶装置1は、バースト動作を行なうものとする。バースト動作は、RAS信号の入力時に入力されたYアドレスを先頭アドレスとして、内部のバーストカウンタによってその後に続くYアドレスを生成するものである。また、この例における半導体記憶装置1は、反転したクロック信号により、単相のクロック信号に基づき動作する場合に比べ2倍のデータ出力速度を実現する。このようなデータ出力方法をダブルデータレートと称する。
図14に示すように、半導体記憶装置1は、1番目のクロックCL1でRAS信号が入力され、動作開始コマンドACTを受信する。このときセルアレイ行アドレスCAXとして使用されるYアドレスも同時に入力される。続いて、半導体記憶装置1は、3番目のクロックCL3でCAS信号を受信し、読み出しコマンドREDを受信する。このときセルアレイ列アドレスCAYの一部として使用されるXアドレスが入力される。そして、レイテンシによって規定される時間の経過後にデータQ0が出力される。データQ0は、1番目のクロックCL1に同期して入力されるYアドレス及び3番目のクロックCL3に同期して入力されるXアドレスによって指定されるY=0、X=0の座標に位置するデータである。
半導体記憶装置1では、バースト動作によって個別のXアドレス及びYアドレスを入力することなく連続して8個のデータを読み出す。また、複数回のバースト動作を連続して行なう場合、適宜読み出しの先頭アドレスをCAS信号によって入力する。この例では、半導体記憶装置1に対するRAS信号の入力から全データの読み出しが完了するまでに21個のクロックを要する。半導体記憶装置1では、一本のワード線によって活性化される記憶セルに画像空間中の画素情報が格納される。そのため、全てのデータを読み出すまでRAS信号は入力されない。また、全てのデータを読み出した後プリチャージ動作が行なわれ、異なる画像空間の画像データを読み出すための準備が行なわれる。
図15に示す画像はそれぞれY軸方向に8画素、X軸方向に6画素の領域を有する画像である。そして、この領域の48個のデータを読み出す場合のタイミングチャートを図16に示す。この場合においても、図13に示す例と同様にバースト動作によって画素の読み出しを行なうことが可能である。また、この例においても、データの出力はダブルデータレートで行なわれる。
図16に示すように、半導体記憶装置1は、1番目のクロックCL1でRAS信号が入力され、動作開始コマンドACTを受信する。このときセルアレイ行アドレスCAXとして使用されるYアドレスも同時に入力される。続いて、半導体記憶装置1は、3番目のクロックCL3でCAS信号を受信し、読み出しコマンドREDを受信する。このときセルアレイ列アドレスCAYの一部として使用されるXアドレスが入力される。そして、レイテンシによって規定される時間の経過後にデータQ0が出力される。データQ0は、1番目のクロックCL1に同期して入力されるYアドレス及び3番目のクロックCL3に同期して入力されるXアドレスによって指定されるY=0、X=0の座標に位置するデータである。
半導体記憶装置1では、バースト動作によって個別のXアドレス及びYアドレスを入力することなく連続して8個のデータを読み出す。また、複数回のバースト動作を連続して行なう場合、適宜読み出しの先頭アドレスをCAS信号によって入力する。この例では、半導体記憶装置1に対するRAS信号の入力から全データの読み出しが完了するまでに29個のクロックを要する。半導体記憶装置1では、一本のワード線によって活性化される記憶セルに画像空間中の画素情報が格納される。そのため、全てのデータを読み出すまでRAS信号は入力されない。また、全てのデータを読み出した後プリチャージ動作が行なわれ、異なる画像空間の画像データを読み出すための準備が行なわれる。
上記説明より、本実施の形態にかかる半導体記憶装置1は、アドレス変換回路15によって、二次元空間を有する画像データのアドレスを一次元化したセルアレイ列アドレスを生成する。また、アドレス変換回路15は、一つの画像空間に対して一つのセルアレイ行アドレスを生成する。これによって、一本のワード線に接続される記憶セルに一つの画像空間のデータを格納することができる。つまり、半導体記憶装置1は、一本のワード線を活性化するのみで、セルアレイ17に格納された二次元空間を有する画像データへのアクセスが可能である。これによって、半導体記憶装置1は、活性化するワード線の数を低減することができるため、データアクセス時に必要な消費電力を低減することが可能となる。
また、画像空間におけるXアドレス及びYアドレスがそれぞれワード線アドレス及びビット線アドレスに対応し、異なるXアドレスのデータにアクセスする場合、異なるXアドレスへのアクセス毎にプリチャージ動作が必要になる。一般的なDRAMでは、二次元空間を有するデータは、複数のワード線を用いて格納されるため、異なるXアドレスを有するデータにアクセスする場合、複数回のプリチャージ動作が必要となる。これに対して、本実施の形態にかかる半導体記憶装置1は、異なるXアドレスのデータであっても、一度のプリチャージ動作を行なうのみで任意にアクセスすることが可能である。このようなことから、半導体記憶装置1では、プリチャージ動作にかかる消費電力も低減することが可能である。
さらに、一般的なDRAMでは異なるXアドレスを有するデータにアクセスする場合、RAS信号の入力、CAS信号の入力、プリチャージ動作を複数回実行する必要がある。これに対して、本実施の形態にかかる半導体記憶装置1は、RAS信号の入力、CAS信号の入力、プリチャージ動作を1度行なうのみで、異なるXアドレスのデータに任意にアクセスすることが可能である。つまり、半導体記憶装置1は、アクセスするデータの個数に依存しないRAS信号の入力、CAS信号の入力、プリチャージ動作のために必要な時間を一般的なDRAMより少なくすることができる。一般的なDRAMと本実施の形態1にかかる半導体記憶装置1との動作時間の比較例を図17に示す。
図17では、tRCDによって規定される時間をa、レイテンシによって規定される時間をb、クロック信号の一周期tCKをc、tRPによって規定される時間をdとする。そして、例えば(2×2)の画像サイズのデータにアクセスする場合、一般的なDRAMでは、処理時間は2(a+b+2c+d)となる。これに対して、半導体記憶装置1では、処理時間はa+b+4c+dとなる。ここで、データの読み出し個数に依存するcに関する項は、一般的なDRAMと半導体記憶装置1とで同じになるため、cに関する項にかかる間を除いた時間を比べる。一般的なDRAMと半導体記憶装置1の処理時間の比率は、一般的なDRAMの処理時間を100%とした場合、半導体記憶装置1は50%の処理時間で動作を完了させることが可能である。この処理時間の比率は読み出す画像のX方向の画素数が増加すると更に差が大きくなる。つまり、本実施の形態にかかる半導体記憶装置1は、一般的なDRAMよりも高速なデータ処理が可能である。また、扱う画像サイズが大きくなるほどに、半導体記憶装置1の高速化の効果は大きくなる。
本実施の形態にかかる半導体記憶装置1は、アドレス変換回路15が扱う画像の画像サイズに対応した複数のイメージマップ回路15a〜15dを有する。このイメージマップ回路15a〜15dは、特に演算処理を行なうことなく予め設定された変換ルールに沿ってアドレス変換を行なうことが可能である。つまり、半導体記憶装置1は、アドレス変換を実行しても演算処理に起因する消費電力の増加がない。これによって、半導体記憶装置1は、アドレス変換を行なうことによる消費電力の増加を抑制することが可能である。
また、本実施の形態にかかる半導体記憶装置1では、アドレス変換回路が予め決定された変換ルールに基づきアドレスを変換するため、変換前のアドレスと変換後のアドレスとの対応がデータのアドレスにかかわらず決まる。つまり、半導体記憶装置1に格納されたデータは外部装置が指定した座標情報を保持した状態となる。これによって、外部装置は、データの座標情報を特に変換することなく、半導体記憶装置1に格納されたデータにアクセスすることが可能となる。
実施の形態2
実施の形態1では、二次元空間を有する画像データを扱う例について説明したが、実施の形態2では、三次元空間を有する画像データを扱う例について説明する。ここでは、三次元空間を示す座標情報として、X軸(Xアドレス)、Y軸(Yアドレス)、Z軸(Zアドレス)を用いる。実施の形態2では、アドレス変換回路15がXアドレス、Yアドレス、Zアドレスを組み合わせたセルアレイ列アドレスCAYを生成する。なお、Zアドレスは、半導体記憶装置1の内部において、例えばセルアレイのバンクを指定するバンクアドレスBAとして扱われる。具体的には、Zアドレスが半導体記憶装置1に入力されるとZアドレスに対応したバンクアドレスBAをアドレス制御回路14が出力する。
実施の形態2におけるアドレス変換のルールの一例を図18、19に示す。図18に示す例は、アドレス制御回路14が出力したワード線アドレスWLからセルアレイ行アドレスCAXへの変換ルールの一例である。この例では、hビットのワード線アドレスWLに画像のXアドレスが対応付けられている。例えば、ワード線アドレスWLの最下位ビットWL1には、Xアドレスの最下位ビットX1が対応付けられる。そして、Xアドレスは、ワード線アドレスWLのうちmビットを用いて定義される。ここで、ワード線アドレスのm+1ビット目からhビット目(最上位ビット)までのビットは、扱う画像空間の画素の座標アドレスとして共通の値を有する。
そして、アドレス変換回路15は、アドレス制御回路14が出力するアドレス情報に基づいてセルアレイ行アドレスCAXを生成する。この例では、アドレス変換回路15は、ワード線アドレスWLのうち画像空間をあらわす値としては用いられないワード線アドレス(例えば、Xアドレスのm+1ビット目からhビット目(最上位ビット)までのビットの値)を用いてセルアレイ行アドレスCAXを生成する。例えば、Xアドレスのm+1ビット目から最上位ビットをセルアレイ行アドレスCAXの最下位ビットから順に対応させる。また、対応するXアドレスのビット値がないセルアレイ行アドレスCAXのビット値は任意に設定可能である。
図19に示す例は、アドレス制御回路14が出力したワード線アドレスWL、ビット線アドレスBL及びバンクアドレスBAからセルアレイ列アドレスCAYへの変換ルールの一例である。この例では、vビットのビット線アドレスBLに画像のYアドレスが対応付けられている。例えば、ビット線アドレスBLの最下位ビットBL1には、Yアドレスの最下位ビットY1が対応付けられる。そして、Yアドレスは、ビット線アドレスBLのうちnビットを用いて定義される。ここで、ビット線アドレスのn+1ビット目からvビット目(最上位ビット)までのビットは、扱う画像空間における画像の座標アドレスとして共通の値を有する。
そして、アドレス変換回路15は、アドレス制御回路14が出力するアドレス情報に基づきセルアレイ列アドレスCAYを生成する。この例では、アドレス変換回路15は、ワード線アドレスWL、ビット線アドレスBL及びバンクアドレスBAのうち画像空間をあらわす値として用いられるワード線アドレス、ビット線アドレス及びバンクアドレスBA(例えば、Xアドレスの最下位ビットからmビット目までのビットの値、Yアドレスの最下位ビットからnビット目のビットの値、バンクアドレスBAの最下位ビットからoビット目のビット値)を用いてセルアレイ列アドレスCAYを生成する。例えば、セルアレイ列アドレスCAYの最下位ビットからoビット目の値としてZアドレスの最下位ビットからoビット目の値を用い、セルアレイ列アドレスCAYのo+1ビット目からo+nビット目の値としてYアドレスの最下位ビットからnビット目の値を用い、セルアレイ列アドレスCAYのo+n+1ビット目から最上位ビットの値としてXアドレスの最下位ビットからmビット目の値を用いる。
つまり、アドレス変換回路15は、扱う画像の空間座標として共通の値を有するXアドレス、Yアドレス及びZアドレスのビットを用いて一つのセルアレイ行アドレスCAXを生成する。また、アドレス変換回路15は、扱う画像の空間座標として異なる値を有するXアドレス、Yアドレス及びZアドレスのビットを用いてセルアレイ列アドレスCAYを生成する。これによって、三次元空間を有する画像を、一つのセルアレイ行アドレスCAXで指定される記憶セルに格納することが可能になる。なお、セルアレイ行アドレスCAXは、Xアドレス、Yアドレス及びZアドレスのいずれか一つのみを用いて生成しても良く、Xアドレス、Yアドレス及びZアドレスとを組み合わせて生成しても良い。また、セルアレイ列アドレスCAYのビットとXアドレス、Yアドレス及びZアドレスのビットとをどのような対応関係とするかは状況に応じて任意に設定することができる。
続いて、本実施の形態にかかる半導体記憶装置におけるデータの読み出し動作について説明する。まず、本実施の形態におけるセルアレイ上のデータ格納位置を図20に示す。図20に示すように、本実施の形態では1つの三次元画像データ(例えば、4ピクセル×4ピクセル×4ピクセルの画像空間を有する画像データ)が1つのワード線に接続される記憶セルに格納される。以下の説明では、この画像データを読み出す場合の動作を例に説明する。読み出す画像の例を図21に示し、画像を読み出す場合のタイミングチャートを図22に示す。
読み出すデータは、図21においてQ0〜Q4で示される5個の画素である。そして、図22に示すように、半導体記憶装置1は、1番目のクロックCL1でRAS信号が入力され、動作開始コマンドACTを受信する。このときセルアレイ行アドレスCAXとして使用されるXアドレスも同時に入力される。続いて、半導体記憶装置1は、3番目のクロックCL3でCAS信号を受信し、読み出しコマンドREDを受信する。このときセルアレイ列アドレスCAYの一部として使用されるYアドレス及びZアドレスが入力される。そして、レイテンシによって規定される時間の経過後にデータQ0が出力される。データQ0は、1番目のクロックCL1に同期して入力されるXアドレス及び3番目のクロックCL3に同期して入力されるYアドレス及びZアドレスによって指定されるX=0、Y=0、Z=0の座標に位置するデータである。
半導体記憶装置1では、3番目のクロックCL3以降のクロックに同期して連続してXアドレス及びYアドレスが入力され5個のデータをそれぞれ読み出す。この例では、半導体記憶装置1に対するRAS信号の入力から全データの読み出しが完了するまでに10個のクロックを要する。半導体記憶装置1では、一本のワード線によって活性化される記憶セルに画像空間中の画素情報が格納される。そのため、全てのデータを読み出すまでRAS信号及びCAS信号は入力されない。また、全てのデータを読み出した後プリチャージ動作が行なわれ、異なる画像空間の画像データを読み出すための準備が行なわれる。
上記説明より、半導体記憶装置1は、アドレス変換回路15で行なうアドレス変換のルールを三次元に対応させることによって、二次元データのみならず三次元データを扱うことが可能である。
実施の形態3
実施の形態1、2では、アクセス対象となるバンクは一つであったが、半導体記憶装置1が複数のバンクを有する場合、バンクインタリーブ制御によって、複数のバンクに並列にアクセスすることが可能である。バンクインタリーブ制御は、複数のバンクを有する半導体記憶装置において行なわれる制御である。バンクインタリーブ制御では、各バンクのワード線を個別に活性化させることが可能である。そして、各バンクにおいて活性化したワード線に接続される記憶セルから並列してデータを読み出すことができる。このバンクインタリーブ制御を用いることで、例えば、一つの画素の値が4ビットで示される場合、各ビットの値を複数のバンクに分割して格納することが可能である。
実施の形態4
実施の形態4は、Zアドレスを空間座標を示すものではなく、データに対応付けられた論理的な入出力端子の番号(以下、論理I/O端子番号と称す)の範囲を示す論理端子範囲アドレスとして使用するものである。半導体記憶装置では、一般的にI/O端子の数が予め決定されており、製造後に変更することができない。このような場合において、実際のI/O端子の数よりも多くのビット幅を有するデータを扱う場合、異なる半導体記憶装置を使用するか、半導体記憶装置の再設計が必要になる。以下では、半導体記憶装置に設けられたI/O端子を物理I/O端子と称す。
そこで、実施の形態4では、Zアドレスを論理I/O端子の範囲と対応付ける。例えば、16個の物理I/O端子を有する半導体記憶装置において、64ビットのビット幅を有するデータを扱う場合、Zアドレス=0に0番目から15番目の論理I/O端子を割り当て、Zアドレス=1に16番目から31番目の論理I/O端子を割り当て、Zアドレス=2に32番目から47番目の論理I/O端子を割り当て、Zアドレス=3に48番目から63番目の論理I/O端子を割り当てる。また、64ビットのビット幅のデータを16ビットのビット幅のデータに分割する。そして、入出力されるデータの順序に応じてZアドレスをデータのアドレスとして付加する。
Zアドレスをこのようにして使用した場合における半導体記憶装置1のデータ出力動作のタイミングチャートを図23に示す。なお、この例では、Zアドレスはバースト動作に基づき内部で生成されているものとする。図23に示すように、RAS信号及びCAS信号が入力されるとデータQ0が出力される。データQ0は、0番目から15番目の論理I/O端子を介して出力されるデータに相当する。続いてデータQ1〜Q3が出力される。データQ1は、16番目から31番目の論理I/O端子を介して出力されるデータに相当し、データQ2は、32番目から47番目の論理I/O端子を介して出力されるデータに相当し、データQ3は、48番目から63番目の論理I/O端子を介して出力されるデータに相当する。
上記説明より、本実施の形態にかかる半導体記憶装置1によれば、アドレス変換回路がセルアレイ列アドレスをXアドレス、Yアドレス及びZアドレスを組み合わせて生成する。そのため、Zアドレスをデータに対応付けられる論理I/O端子の範囲に対応する付加情報として用いた場合であっても、データを一本のワード線に接続される記憶セルに格納することが可能である。つまり、半導体記憶装置1は、Zアドレスを付加情報として使用することで、物理I/O端子の数によらず様々なビット幅のデータを扱うことができる。また、Zアドレスは半導体記憶装置1の内部で生成されるため、このような場合においても、外部装置は、データをXアドレス及びYアドレスのみで管理することができる。
実施の形態5
実施の形態5では、一つの画素の値が複数のビットを用いてあらわされる場合に、Zアドレスを画素の値をあらわすビットの位置に対応付けられたデータアドレスとして用いる。例えば、出力データが4ビットで表現される場合、Zアドレス=0に出力データの最下位ビットを割り当て、Zアドレス=1に出力データの第2下位ビットを割り当て、Zアドレス=2に出力データの第3下位ビットを割り当て、Zアドレス=3に出力データの最上位ビットを割り当てる。
なお、実施の形態5では、Zアドレスは、バースト動作に基づき半導体記憶装置1の内部で生成されるアドレスである。また、アドレス変換回路15は、Xアドレス、Yアドレス及びZアドレスを組み合わせてセルアレイ列アドレスCAYを生成する。
実施の形態5における半導体記憶装置1の動作を示すタイミングチャートを図24に示す。図24に示すように、実施の形態5では、XアドレスとYアドレスによって読み出すデータのアドレスが指定されると、これに続いてデータQ0〜Q3の4つのデータが出力される。このとき、データQ0〜Q3はバースト動作によって連続して出力される。また、データQ0〜Q3は、4ビットのデータの各ビットに対応する。
上記説明より、実施の形態5にかかる半導体記憶装置1は、複数のビットによって表現されるデータの各ビットとZアドレスを対応付けることで、複数のビットによって構成されるデータを一本のワード線に接続される記憶セルに格納する。このとき、Zアドレスは、半導体記憶装置1の内部で生成されるため、外部装置は、データをXアドレス及びYアドレスのみで管理することが可能である。
なお、上記実施の形態では、半導体記憶装置1は、データを順次出力するシリアル動作によって出力する。しかし、半導体記憶装置1は、複数のI/O端子を用いてデータを並列して出力するパラレル動作によってデータを出力することも可能である。パラレル動作を行なう半導体記憶装置1の動作を示すタイミングチャートを図25に示す。図25に示すように、パラレル動作では、CAS信号が入力された後、1つのクロックに同期して4つのデータが同時に出力される。
実施の形態6
実施の形態6では、一つの画像空間を複数の小空間に分割した場合において、小空間をあらわす小空間アドレスとしてZアドレスを用いる。半導体記憶装置1では、セルアレイ行アドレスCAX及びセルアレイ列アドレスCAYを複数のビットで構成する。そのため、ワード線及びビット線対の数は2のべき乗となる。これに対して、一つの画像空間におけるX軸方向の画素数及びY軸方向の画素数は必ずしも2のべき乗によってあらわされない。そのため、セルアレイ17の記憶セルの利用効率が悪化する場合がある。
そこで、実施の形態6では、一つの画像空間を2のべき乗によって画素数が定義される小空間(例えば小画像)の集合として扱う。例えば、X軸方向に1024ピクセル、Y軸方向に768ピクセルの画像の場合、これをX軸方向に1024ピクセル、Y軸方向に256ピクセルの画素を有する小画像に分割し、一つの画像を3つの小画像の集合として扱う。そして、小画像のそれぞれにZアドレスを割り当てる。このような分割を行った場合の画像イメージを図26に示す。
また、この場合における半導体記憶装置1の動作を示すタイミングチャートを図27に示す。図27に示すように、Xアドレス、Yアドレス及びZアドレスを用いて読み出す画素を特定することで、本実施の形態においても実施の形態2と同様にデータにアクセスすることが可能である。なお、画像の分割と、分割後の小空間に割り当てられるZアドレスの生成とをアドレス変換回路15によって行なうことも可能である。
上記説明より、実施の形態6にかかる半導体記憶装置1は、2のべき乗で画像の大きさが定義されない画像であっても、この画像を2のべき乗で画像の大きさがあらわされる小画像に分割する。これによって、セルアレイ17に配置される記憶セルの利用効率を高めることが可能である。また、実施の形態6における画像サイズの変換をアドレス変換回路15によって行なう場合、外部装置では何らの変換を行なう必要もない。
実施の形態7
本発明の半導体記憶装置1は、上記のように消費電力の削減効果があるが、データの読み出し及び書き込みをフルページ動作によって行なうCPU等のデータ処理装置と組み合わせることで、データの読み出し及び書き込み動作を特に高速化する効果がある。フルページ動作は、一組のアドレス(例えば、XアドレスとYアドレスの組み合わせ)を入力した後に1つのワード線に接続される複数のメモリセルにアクセスを行なうものである。実施の形態7で説明するデータ送受信方法は、本発明の半導体記憶装置1のデータ格納方法に応じてCPUのデータ送信及び受信方法を変更することで、高速化の効果を更に高めるものである。
図28に本実施の形態で取り扱う画像の一例を示す。図28に示すように、この画像は、8×8ピクセルの画像のうち、上側半分にデータQ0〜QVの画素データを有する。このような画像を扱う場合、一般的なSDRAMにて行われている動作では、X=0、Y=0のアドレスを指定してX=0で指定されるワード線に接続されるメモリセルに格納するQ0〜Q3のデータの送信又は受信を行い、次に、X=1、Y=0のアドレスを指定してX=1で指定されるワード線に接続されるメモリセルに格納するQ4〜Q7のデータの送受信を行なう。その後、順次この動作をX=7のアドレスまで繰り返す。
これに対して、本実施の形態において示すフルページ動作では、例えば上記アドレス変換手法を調整することで、X=0、Y=0のアドレスを指定した後、アドレスの指定を再度行なうことなくQ0〜QVのデータを連続して読み出し又は書き込みを行なうことができる。本実施の形態における読み出し動作のタイミングチャートを図29に示す。図29に示すように、実施の形態7に示すデータの送受信方法では、クロックCL1で、動作開始コマンドACTとともに0番目のYアドレスを指定する。続いて、クロックCL3で読み出しコマンドREDとともに0番目のXアドレスを指定する。そしてクロックCL3の読み出しコマンドREDの入力に応じて、クロックCL6〜CL20でデータQ0〜QVが連続して読み出される。このようにして読み出したデータQ0〜QVをCPUにおいて適宜並べることで、目的とする画像が再現される。
一方、本実施の形態における書き込み動作のタイミングチャートを図30に示す。図30に示すように、実施の形態7に示すデータの送受信方法では、クロックCL1で、動作開始コマンドACTとともに0番目のYアドレスを指定する。続いて、クロックCL3で読み出しコマンドWRTとともに0番目のXアドレスを指定及び先頭データとなるデータQ0の入力を行なう。そして、クロックCL3〜CL17でデータQ0〜QVを連続して入力する。このように、本実施の形態では、書き込みデータをCPU側で連続する形式に配列することで、目的とする画像データをXアドレス毎にアドレスの再入力を行なうことなく書き込む。
また、半導体記憶装置1の別の形態として、疑似SRAM(SRAMインタフェースを有し、DRAMセルを使用したRAM)を用いた場合の動作を説明する。疑似SRAMでは、仕様においてXアドレスとYアドレスとを読み出し又は書き込みコマンドとともに送信することが規定される。そのため、データの読み出し動作及び書き込み動作は、図31、32に示すタイミングチャートの動作となる。図31は、疑似SRAMにおける読み出し動作のタイミングチャートを示すものである。図31に示すように、疑似SRAMでは、読み出しコマンドREDと共にXアドレス及びYアドレスが入力され、その後データが読み出される。また、図32は、疑似SRAMにおける書き込み動作のタイミングチャートを示すものである。図32に示すように、疑似SRAMでは、書き込みコマンドWRTと共にXアドレス、Yアドレス及び先頭データとなるデータQ0が入力され、その後データが連続して入力される。
本発明にかかる半導体記憶装置1では、多次元の画像データを1つのワード線に接続されるメモリセルに格納するため、本実施の形態のように、アドレス変換手法を用いてアドレス情報を保持しながらフルページ動作によって書き込むことが可能である。このようにすることで一枚の画像データをアドレスの再入力を行なうことなく一度のフルページ動作で読み出し又は書き込むことができる。これによって、本発明の半導体記憶装置1は、アドレス及びコマンドの再入力及びプリチャージ動作の時間を削減できるため、メモリへの高速アクセスを実現することができる。
実施の形態8
実施の形態8では、データの書き込みの際にセルアレイ内のメモリセルに対してリセット動作を一度行い、その後データの書き込みを実施する例について説明する。図33に実施の形態8におけるワード線セレクタ16、メモリセルアレイ17、センスアンプ/ライトアンプ18部分の詳細なブロック図を示す。なお、図33には、後述するクリア信号CLRを生成するブロックとして論理回路12を示した。
図33に示すように、ワード線セレクタ16は、ワード線Xを選択的に駆動するワード線セレクタの機能に加えてリセット制御回路16aを有する。リセット制御回路16aは、例えば論理回路12から出力されるクリア信号CLRに基づきセルアレイのビット線DTにリセット電位(例えば、接地電位)を与える。セルアレイ17は、ビット線DT、DBを含むビット線対Yと、ビット線DT、DBのいずれか一方とワード線Xとの間に接続されるメモリセルがMCと、を有する。メモリセルMCは、データを記憶する記憶素子である。なお、図33では、図面簡単化のため、4つのワード線Xと4つのビット線対Yのみを示したが、実際にはこれよりも遙かに多くのワード線Xとビット線対を有する。センスアンプ/ライトアンプ18は、センスアンプSAとライトアンプWAとを有すが、これら回路は同じ回路を共通して用いることが可能である。図33では、実施の形態7の特徴的な動作に関わるライトアンプWAのみを示した。
ここで、実施の形態8における半導体記憶装置1のデータ書き込み動作について説明する。図34にデータ書き込み動作のタイミングチャートを示す。図34に示す例では、0番目のワード線Xと0番目のビット線対Yとに接続されるメモリセルMCにデータ「1」を書き込み、他のメモリセルMCにはデータ「0」を書き込む例を示すものである。図34に示すように、書き込み動作では、クロックCL1で動作開始コマンドACTとともにYアドレスが入力され、そしてクロックCL3で書き込みコマンドWRTとともにXアドレス及び入力データが入力される。そして、クロックCL3での書き込みコマンドWRT、Xアドレス及び入力データの入力に伴い、クロックCL3〜CL4の期間にクリア信号CLRが立ち上がる。このクリア信号CLRの立ち上がりに応じて、ビット線DTはプリチャージ電圧(例えばVDD/2)からロウレベルになる。一方、ビット線DBは、ライトアンプの増幅動作によりビット線DTとは逆に、プリチャージ電圧(例えばVDD/2)からハイレベルになる。これにより、各ビット線対はデータ「0」の状態となる。つまり、全てのメモリセルMCがデータ「0」を保持する状態となる。クロックCL4以降は、メモリセルMCへのデータの書き込みを行なうために、クリア信号CLRは立ち下げる。
続いて、クロックCL4からメモリセルMCへのデータの書き込みを行なう。図34に示す例では、データ「1」を書き込むメモリセルMCは1つ(0番目のビット線対Yに接続されるメモリセルのみ)である。そのため、クロックCL4で0番目のビット線対Yの電位を反転させて、0番目のビット線対Yに接続されるメモリセルMCにデータ「1」を書き込む。このとき、実施の形態7では、データ「0」を書き込むメモリセルMCに対しては、メモリセルのリセット値と書き込みデータの値とが同じであるため書き込み動作は行なわない。
上記説明より、実施の形態8にかかる半導体記憶装置1では、メモリセルMCに対するデータの書き込みを行なう前にメモリセルMCを一度リセットし、リセット状態と異なるデータ値を有するメモリセルMCに対してのみデータの書き込み動作を行なう。つまり、すでにメモリセルMCに他のデータが書き込まれている状態であっても、リセット動作によってメモリセルMCに格納されているデータをリセット状態とする。このため、実施の形態8にかかる半導体記憶装置1では、メモリセルMCに格納されているデータにかかわらず、その後に書き込みデータにおいてリセット状態と異なる値を格納するメモリセルMCに対してのみ書き込み動作を行なう。これにより、データの書き込み動作を行なうメモリセルMCの個数を削減できるため、データの書き込み動作にかかる時間を削減することができる。
実施の形態9
実施の形態9において示す例は、実施の形態1における半導体記憶装置1のアドレス変換回路15を他のブロックとは別の半導体装置としたものである。実施の形態9における半導体記憶装置1のブロック図を図35に示す。図35に示すように、実施の形態9における半導体記憶装置1は、アドレス変換回路15以外のブロックを有するメモリ1aとアドレス変換回路15とが異なる半導体装置として設けられている。そして、アドレス変換回路15は、メモリ1aとCPU30との間に設けられている。実施の形態9におけるアドレス変換回路15は、CPU30からXアドレス及びYアドレスを受信して、それを上記実施の形態と同様にセルアレイ行アドレスCAX及びセルアレイ列アドレスCAYに変換して、メモリ1aへのXアドレス及びYアドレスとして出力する。なお、実施の形態9においても、コマンド及びデータは、CPU30からメモリ1aに直接入力される。
また、CPU30は、一般的なSDRAM等にアドレスデータを送信する場合、動作開始コマンドACTとともにセルアレイ行アドレスCAXに対応したYアドレスを送信し、読み出しコマンドRED又は書き込みコマンドWRTとともにセルアレイ列アドレスCAYに対応したXアドレスを送信する。そして、アドレス変換回路15では、Xアドレス及びYアドレスの一部を使用してメモリ1aに入力するセルアレイ行アドレスCAX及びセルアレイ列アドレスCAYを生成する。そのため、実施の形態9では、CPU30のアドレスデータ送信方法を他の実施の形態とは異なるものに変更する。
図36に、実施の形態9における読み出し動作のタイミングチャートを示す。図36に示す例は、図29に示した動作と同じ動作を実施の形態9の半導体記憶装置1に適用したものである。図36に示すように、実施の形態9では、CPU30が動作開始コマンドACTとともにセルアレイ行アドレスCAXとして利用される5ビット目から7ビット目までのYアドレスを送信する。そして、アドレス変換回路15は、受信したアドレスデータに基づきセルアレイ行アドレスCAXをメモリ1aに出力する。その後、読み出しコマンドREDとともにセルアレイ列アドレスCAYとして利用される1ビット目から4ビット目までのYアドレスと1ビット目から3ビット目までのXアドレスが送信される。そして、アドレス変換回路15は、受信したアドレスデータに基づきセルアレイ列アドレスCAYをメモリ1aに出力する。
また、図37に、実施の形態9における書き込み動作のタイミングチャートを示す。図37に示す例は、図30に示した動作と同じ動作を実施の形態9の半導体記憶装置1に適用したものである。図37に示すように、実施の形態9では、CPU30が動作開始コマンドACTとともにセルアレイ行アドレスCAXとして利用される5ビット目から7ビット目までのYアドレスをアドレス変換回路15に送信する。そして、アドレス変換回路15は、受信したアドレスデータに基づきセルアレイ行アドレスCAXをメモリ1aに出力する。その後、CPU30は、読み出しコマンドREDとともにセルアレイ列アドレスCAYとして利用される1ビット目から4ビット目までのYアドレスと1ビット目から3ビット目までのXアドレスをアドレス変換回路15に送信する。そして、アドレス変換回路15は、受信したアドレスデータに基づきセルアレイ列アドレスCAYをメモリ1aに出力する。
このように、CPU30のアドレス出力方法を変更することで、アドレス変換回路15を別の半導体装置として設けても上記実施の形態と同様の動作を行なうことができる。また、アドレス変換回路15を別の半導体装置とすることで、一般的なメモリを利用して、上記実施の形態と同様に消費電力の削減及びメモリアクセスの高速化を実現することができる。
実施の形態10
実施の形態9では、CPU30が出力するアドレスデータをその都度選択して出力しなければならない。アドレスを選択的に出力する場合、CPU30の動作が複雑化する問題がある。そこで、実施の形態10では、実施の形態9のアドレス変換回路15の前段にラッチ回路31を設ける。このラッチ回路31を有する半導体記憶装置1のブロック図を図38に示す。
ラッチ回路31は、CPU30から出力されるアドレスデータ及びコマンドデータを受信し、アドレスデータを一時的に記憶し、受信したコマンドに応じて選択的にアドレスを出力する。また、ラッチ回路31は、選択したアドレスデータと同期して受信したコマンドデータをアドレス変換回路15に出力する。例えば、ラッチ回路31は、CPU30からXアドレス及びYアドレスを受信し、CPU30が動作開始コマンドACTを出力した場合、動作開始コマンドACTに同期してセルアレイ行アドレスCAXとして利用される5ビット目から7ビット目までのYアドレスを出力する。また、CPU30が読み出しコマンドRED又は書き込みコマンドWRTを出力した場合、読み出しコマンドRED又は書き込みコマンドWRTに同期してセルアレイ列アドレスCAYとして利用される1ビット目から4ビット目までのYアドレスと1ビット目から3ビット目までのXアドレスを出力する。
図39に実施の形態10における読み出し動作のタイミングチャートを示す。図39に示す例は、図29に示した動作と同じ動作を実施の形態10の半導体記憶装置1に適用したものである。図39に示すように、実施の形態10では、CPU10が動作開始コマンドACTとともにXアドレス及びYアドレスを送信する。そして、ラッチ回路31は、動作開始コマンドACTとともにセルアレイ行アドレスCAXとして利用される5ビット目から7ビット目までのYアドレスをアドレス変換回路15に送信する。アドレス変換回路15は、受信したアドレスデータに基づきセルアレイ行アドレスCAXをメモリ1aに出力する。その後、ラッチ回路31は、読み出しコマンドREDとともにセルアレイ列アドレスCAYとして利用される1ビット目から4ビット目までのYアドレスと1ビット目から3ビット目までのXアドレスをアドレス変換回路15に送信する。アドレス変換回路15は、受信したアドレスデータに基づきセルアレイ列アドレスCAYをメモリ1aに出力する。
また、図40に実施の形態10における書き込み動作のタイミングチャートを示す。図40に示す例は、図30に示した動作と同じ動作を実施の形態10の半導体記憶装置1に適用したものである。図40に示すように、実施の形態10では、ラッチ回路31が動作開始コマンドACTに同期してセルアレイ行アドレスCAXとして利用される5ビット目から7ビット目までのYアドレスをアドレス変換回路15に送信する。そして、アドレス変換回路15は、受信したアドレスデータに基づきセルアレイ行アドレスCAXをメモリ1aに出力する。その後、ラッチ回路31は、書き込みコマンドWRTとともにセルアレイ列アドレスCAYとして利用される1ビット目から4ビット目までのYアドレスと1ビット目から3ビット目までのXアドレスをアドレス変換回路15に送信する。アドレス変換回路15は、受信したアドレスデータに基づきセルアレイ列アドレスCAYをメモリ1aに出力する。
上記説明より、本実施の形態にかかるラッチ回路31を設けることで、CPU30は出力するアドレスを選択することなく出力することが可能になる。これにより、CPU30の動作が簡易化され、CPU30上で動作するプログラムの設計を簡易化することができる。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、本発明は記憶セルが格子状に配置される記憶装置であれば適用可能であって、DRAMに限らずフラッシュメモリ等に適用することも可能である。また、上記説明では、主にデータの読み出し動作について説明したが、書き込み動作においても読み出し動作と同様な効果を得ることができる。また、上記実施の形態において説明した半導体記憶装置に入力するアドレスの変換手法や入力方法をプログラム記述によって実現することも可能である。プログラムによって上記動作を実現した場合、ハードウェアの変更は必要ない。