JPH0517639B2 - - Google Patents
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- JPH0517639B2 JPH0517639B2 JP61289680A JP28968086A JPH0517639B2 JP H0517639 B2 JPH0517639 B2 JP H0517639B2 JP 61289680 A JP61289680 A JP 61289680A JP 28968086 A JP28968086 A JP 28968086A JP H0517639 B2 JPH0517639 B2 JP H0517639B2
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- 230000015654 memory Effects 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Description
〔概要〕
大容量の半導体メモリでの多次元アクセス化を
容易にするデコード方法。従来プロセス、回路技
術でも、高集積化、高次元化を可能にする。 〔産業上の利用分野〕 本発明は多次元アクセスメモリ、詳しくは任意
の１ワード線の選択で読出される多数のビツトの
うちの、読出しに際し指定された次元でのもの複
数ビツトを同時に出力することができる多次元半
導体メモリ特にその選択回路に関する。 〔従来の技術〕 半導体メモリ例えばDRAMでは、ワード線を
選択すれば当該ワード線に属する全メモリセルの
記憶データが々のビツト線に現われ、通常はその
うちの１ビツトをコラムアドレスにより選択し、
データバスを通して外部へ出力するが、データバ
スを複数本設けコラムゲートもそれに応じて変更
して、複数ビツトを同時に出力することも可能で
ある。画像メモリなどではデータ処理を高速化す
るため、複数ビツド同時読出しが特に要求され
る。 〔発明が解決しようとする問題点〕 しかしながら２次元または３次元、一般化して
言えばｎ次元の画像データをメモリに記憶させて
おき、これを読出す場合は次の如き問題がある。
第４図ａに横Ｘ，縦Ｙ，深さＺ各８ビツト、計
512ビツトの３次元画像データを示すが、これを
Ｘ方向に並ぶ８ビツトの64組とし（第４図ｂ，
ｃ，ｄにＸ，Ｙ，Ｚ方向各８ビツトを取出して示
す）、これをワード線数64、各ワード線のビツト
数（メモリセル数）８、データバス数８（従つて
同時出力可能ビツト数８）のメモリの各ワード線
のメモリセルに逐次（Ｘ方向８ビツトの第１組を
第１ワード線に、第２組を第２ワード線に、…
…）書込んだとすると、１本のワード線を選択す
るだけで（１回のアクセスで）Ｘ方向８ビツトを
同時に読出すことができる。しかしＹ方向又はＺ
方向の８ビツトを読出すには８回アクセスし、各
回の例えば第１ビツトを取出すようにしなければ
ならず、アクセス時間が大になる。 画像データ処理では複数ビツトをＸ方向で取出
して処理し、またＹ，Ｚ方向で取出出して処理
し、といつた作業が要求され、これらは可及的速
やかに、全て同じ時間で実行したいという要求が
ある。複数ビツトの取出し態様はＸ，Ｙ，Ｚ方向
に限らず、斜め（対角線）方向なども必要で、ま
た第５図に示すように面Ｓで取出したい要求もあ
る。なお第５図ａは16×16ビツトの２次元画像デ
ータを示し、Ｓはそのうちの４×４ビツトデータ
である。第５図ｂ，ｃ，ｄはＸ，Ｙ方向およびＳ
面各16ビツトを取出して示す。 本発明はかゝる点に鑑みてなされたもので、ワ
ード線選択で読出される多数ビツトのうちの、指
定した次元（方向、面など）の複数ビツトを同時
に出力可能にしよう、特にそのための選択回路を
提供しようとするものである。 〔問題点円解決するための手段〕 本発明の多次元アクセスメモリは、多数のワー
ド線と多数数(n)のビツト線、および各ワード線と
ビツト線の交点に配設されたメモリセルからなる
セルアレイと、 セルアレイの各ビツト線に接続された複数(n)の
センスアンプの群と、 複数(m)ビツトからなるセグメントデータの並列
出力が可能なデータバスと、 複数(l)の次元制御信号ｘ，ｙ，ｓの１つを受け
てアクテイブにされ、またセグメントアドレス
B0〜B3を受けて、各ワード線上の多数(n)のビツ
トのうちの、指定された次元での複数(m)ビツトか
らなるセグメントを選択するデコード出力を生じ
る複数(1)個のプリデコーダ１８x，１８y，１８s
と 各プリデコーダー１８x，１８y，１８sのデコ
ード出力を受けデータバスと平行に走るｍ×１本
の選択線３０x，３０y，３０sと、該選択線によ
りオンオフされてセルアレイの各ビツト線をデー
タバスの所定のビツト線へ接続するｎ×１個のト
ランスフアゲート７２x，７２y，７２s，……か
らなる多次元選択回路１６とを備え、前記データ
バスと多次元選択回路１６が、セルアレイの外に
独立に設けられていることを特徴とするものであ
る。 〔作用〕 このメモリは、任意の１ワード線上の多数(n)の
ビツトのうちの、指定した次元での複数（ｍ、
こゝでｎ＞ｍ）ビツトを同時に読出し、これを操
り返して該ワード線上の多数のビツトを迅速に読
出すことができ、画像処理などに好適である。 〔実施例〕 第１図で１０は半導体メモリのセルアレイで、
多数のワード線WL及びビツト線対BL，と、
これらの各交点に配設されるメモリセルMC（図
示しない）を有する。本例ではメモリはDRAM
であり、フオルデツド型であるので各ビツ線対
BL，はセンスアンプ群１２の一側に互いに平
行に延びる。ワード線は256本、ビツト線対も256
対としており、従つてメモリセル数は65536個、
センスアンプSAは256個である。14はローデコー
ダで８ビツトアドレスA0〜A7を受け、256本のワ
ード線の１つを選択する。ワード線１つを選択す
ると当該ワード線に属する256個のメモリセルの
記憶データが各々のビツト線に出てくる。センス
アンプ群１２はこれを増幅し、多次元選択回路１
６を通してデータバス２０へ出力する。 データバス２０は本例では16本あり、選択回路
１６は指定された次元で、256個のセンスアンプ
の出力から16出力（ビツト）を選択し、16本のデ
ータバス２０へ出力する。ｘ，ｙ，ｓは次元制御
信号で、ｘはＸ方向選択、ｙはＹ方向選択、ｓは
面選択を指示する。即ちこの第１図はワード線デ
ータとしては第５図を想定しており、この２次元
平面上の16×16＝256ビツトが１ワード線上のメ
モリセルに書込まれる。なおこゝでは、１ワード
線上のメモリセルに最初から番号を付して０，
１，２……255として、その０〜15にはＹ＝０の
Ｘ方向16ビツト０〜15が、その16〜31にはＹ＝１
のＸ方向16ビツト０〜15が、…書込まれるとして
いる。B0〜B3はセグメント（上記の16ビツト）
アドレスである。第５図から明らなようにＸ方向
16ビツトは16個、Ｙ方向16ビツトも16個、そして
４×４＝16ビツトのＳ面も４×４＝16個あるか
ら、その１個（セグメント）を指定するには４ビ
ツト（B0〜B3）あればよい。ｘ，ｙ，ｓ次元制
御信号はプリデコーダ１８へ入力し、そのデコー
ド出力を多次元選択回路１６へ加えて、指定次元
での16ビツト選択を行なわせる。２２はラツチ
で、データバス２０の16ビツドデータはこのラツ
チ２２を通して外部へ出力される。 第２図は多次元選択回路１６およびプリデコー
ダ１８の構成を示す。プリデコーダ１８はｘ，
ｙ，ｓ用の３個１８x，１８y，１８sからなり、
各々は共通にセグメントアドレスB0〜3を受
け、また個々に次元制御信号ｘ，ｙ，ｓの１つを
受けてアクテイブになり、デコードした出力を多
次元選択回路１６へ供給する。３０x，３０y，３
０sはこのデコード出力を供給される各16本の排
他的選択線、７２x，７２y，７２sは該選択線の
１つに接続されてオンオフされ当該センスアンプ
の出力を当該データバス２０へ送るトランスフア
ゲートである。トランスフアゲートは、各次元毎
に、各センスアンプに１つであるから本例では
256×３個ある。ｘ，ｙ，ｓプリデコーダ１８x，
１８y，１８sは信号ｘ，ｙ，ｓにより１つのみア
クテイブにされ、そして各プリデコーダは16出力
のうちの１出力をＨにし、従つてこの16×３＝48
本中、唯１つＨの選択線が16対のトランスフアゲ
ートをオンにして当該センスアンプの出力をデー
タバス２０へ導く。この選択線番号（デコーダ出
力）０，１，２，……Ｆとデータバス番号０，
１，２，……Ｆの対応関係を次表１，２，３に示
す。０／０，０／１，などの左上の数字は選択線
番号、右下の数字はデータバス番号を示す。
容易にするデコード方法。従来プロセス、回路技
術でも、高集積化、高次元化を可能にする。 〔産業上の利用分野〕 本発明は多次元アクセスメモリ、詳しくは任意
の１ワード線の選択で読出される多数のビツトの
うちの、読出しに際し指定された次元でのもの複
数ビツトを同時に出力することができる多次元半
導体メモリ特にその選択回路に関する。 〔従来の技術〕 半導体メモリ例えばDRAMでは、ワード線を
選択すれば当該ワード線に属する全メモリセルの
記憶データが々のビツト線に現われ、通常はその
うちの１ビツトをコラムアドレスにより選択し、
データバスを通して外部へ出力するが、データバ
スを複数本設けコラムゲートもそれに応じて変更
して、複数ビツトを同時に出力することも可能で
ある。画像メモリなどではデータ処理を高速化す
るため、複数ビツド同時読出しが特に要求され
る。 〔発明が解決しようとする問題点〕 しかしながら２次元または３次元、一般化して
言えばｎ次元の画像データをメモリに記憶させて
おき、これを読出す場合は次の如き問題がある。
第４図ａに横Ｘ，縦Ｙ，深さＺ各８ビツト、計
512ビツトの３次元画像データを示すが、これを
Ｘ方向に並ぶ８ビツトの64組とし（第４図ｂ，
ｃ，ｄにＸ，Ｙ，Ｚ方向各８ビツトを取出して示
す）、これをワード線数64、各ワード線のビツト
数（メモリセル数）８、データバス数８（従つて
同時出力可能ビツト数８）のメモリの各ワード線
のメモリセルに逐次（Ｘ方向８ビツトの第１組を
第１ワード線に、第２組を第２ワード線に、…
…）書込んだとすると、１本のワード線を選択す
るだけで（１回のアクセスで）Ｘ方向８ビツトを
同時に読出すことができる。しかしＹ方向又はＺ
方向の８ビツトを読出すには８回アクセスし、各
回の例えば第１ビツトを取出すようにしなければ
ならず、アクセス時間が大になる。 画像データ処理では複数ビツトをＸ方向で取出
して処理し、またＹ，Ｚ方向で取出出して処理
し、といつた作業が要求され、これらは可及的速
やかに、全て同じ時間で実行したいという要求が
ある。複数ビツトの取出し態様はＸ，Ｙ，Ｚ方向
に限らず、斜め（対角線）方向なども必要で、ま
た第５図に示すように面Ｓで取出したい要求もあ
る。なお第５図ａは16×16ビツトの２次元画像デ
ータを示し、Ｓはそのうちの４×４ビツトデータ
である。第５図ｂ，ｃ，ｄはＸ，Ｙ方向およびＳ
面各16ビツトを取出して示す。 本発明はかゝる点に鑑みてなされたもので、ワ
ード線選択で読出される多数ビツトのうちの、指
定した次元（方向、面など）の複数ビツトを同時
に出力可能にしよう、特にそのための選択回路を
提供しようとするものである。 〔問題点円解決するための手段〕 本発明の多次元アクセスメモリは、多数のワー
ド線と多数数(n)のビツト線、および各ワード線と
ビツト線の交点に配設されたメモリセルからなる
セルアレイと、 セルアレイの各ビツト線に接続された複数(n)の
センスアンプの群と、 複数(m)ビツトからなるセグメントデータの並列
出力が可能なデータバスと、 複数(l)の次元制御信号ｘ，ｙ，ｓの１つを受け
てアクテイブにされ、またセグメントアドレス
B0〜B3を受けて、各ワード線上の多数(n)のビツ
トのうちの、指定された次元での複数(m)ビツトか
らなるセグメントを選択するデコード出力を生じ
る複数(1)個のプリデコーダ１８x，１８y，１８s
と 各プリデコーダー１８x，１８y，１８sのデコ
ード出力を受けデータバスと平行に走るｍ×１本
の選択線３０x，３０y，３０sと、該選択線によ
りオンオフされてセルアレイの各ビツト線をデー
タバスの所定のビツト線へ接続するｎ×１個のト
ランスフアゲート７２x，７２y，７２s，……か
らなる多次元選択回路１６とを備え、前記データ
バスと多次元選択回路１６が、セルアレイの外に
独立に設けられていることを特徴とするものであ
る。 〔作用〕 このメモリは、任意の１ワード線上の多数(n)の
ビツトのうちの、指定した次元での複数（ｍ、
こゝでｎ＞ｍ）ビツトを同時に読出し、これを操
り返して該ワード線上の多数のビツトを迅速に読
出すことができ、画像処理などに好適である。 〔実施例〕 第１図で１０は半導体メモリのセルアレイで、
多数のワード線WL及びビツト線対BL，と、
これらの各交点に配設されるメモリセルMC（図
示しない）を有する。本例ではメモリはDRAM
であり、フオルデツド型であるので各ビツ線対
BL，はセンスアンプ群１２の一側に互いに平
行に延びる。ワード線は256本、ビツト線対も256
対としており、従つてメモリセル数は65536個、
センスアンプSAは256個である。14はローデコー
ダで８ビツトアドレスA0〜A7を受け、256本のワ
ード線の１つを選択する。ワード線１つを選択す
ると当該ワード線に属する256個のメモリセルの
記憶データが各々のビツト線に出てくる。センス
アンプ群１２はこれを増幅し、多次元選択回路１
６を通してデータバス２０へ出力する。 データバス２０は本例では16本あり、選択回路
１６は指定された次元で、256個のセンスアンプ
の出力から16出力（ビツト）を選択し、16本のデ
ータバス２０へ出力する。ｘ，ｙ，ｓは次元制御
信号で、ｘはＸ方向選択、ｙはＹ方向選択、ｓは
面選択を指示する。即ちこの第１図はワード線デ
ータとしては第５図を想定しており、この２次元
平面上の16×16＝256ビツトが１ワード線上のメ
モリセルに書込まれる。なおこゝでは、１ワード
線上のメモリセルに最初から番号を付して０，
１，２……255として、その０〜15にはＹ＝０の
Ｘ方向16ビツト０〜15が、その16〜31にはＹ＝１
のＸ方向16ビツト０〜15が、…書込まれるとして
いる。B0〜B3はセグメント（上記の16ビツト）
アドレスである。第５図から明らなようにＸ方向
16ビツトは16個、Ｙ方向16ビツトも16個、そして
４×４＝16ビツトのＳ面も４×４＝16個あるか
ら、その１個（セグメント）を指定するには４ビ
ツト（B0〜B3）あればよい。ｘ，ｙ，ｓ次元制
御信号はプリデコーダ１８へ入力し、そのデコー
ド出力を多次元選択回路１６へ加えて、指定次元
での16ビツト選択を行なわせる。２２はラツチ
で、データバス２０の16ビツドデータはこのラツ
チ２２を通して外部へ出力される。 第２図は多次元選択回路１６およびプリデコー
ダ１８の構成を示す。プリデコーダ１８はｘ，
ｙ，ｓ用の３個１８x，１８y，１８sからなり、
各々は共通にセグメントアドレスB0〜3を受
け、また個々に次元制御信号ｘ，ｙ，ｓの１つを
受けてアクテイブになり、デコードした出力を多
次元選択回路１６へ供給する。３０x，３０y，３
０sはこのデコード出力を供給される各16本の排
他的選択線、７２x，７２y，７２sは該選択線の
１つに接続されてオンオフされ当該センスアンプ
の出力を当該データバス２０へ送るトランスフア
ゲートである。トランスフアゲートは、各次元毎
に、各センスアンプに１つであるから本例では
256×３個ある。ｘ，ｙ，ｓプリデコーダ１８x，
１８y，１８sは信号ｘ，ｙ，ｓにより１つのみア
クテイブにされ、そして各プリデコーダは16出力
のうちの１出力をＨにし、従つてこの16×３＝48
本中、唯１つＨの選択線が16対のトランスフアゲ
ートをオンにして当該センスアンプの出力をデー
タバス２０へ導く。この選択線番号（デコーダ出
力）０，１，２，……Ｆとデータバス番号０，
１，２，……Ｆの対応関係を次表１，２，３に示
す。０／０，０／１，などの左上の数字は選択線
番号、右下の数字はデータバス番号を示す。
【表】
ｘプリデコーダの選択線０番は第０セグメント
を選択するものであり、トランスフアゲートを制
御してセンスアンプ第０番〜第15番SA0〜SA15
の出力をデータバス０〜Ｆへ導き（表１の横第１
列はこれを示している）、同様に選択線１番は第
１セグメントを選択するもので、トランスフアゲ
ートを制御してセンスアンプSA16〜SA31の出力
をデータバス０〜Ｆへ導き（表１の横第２列はこ
れを示している）、以下同様である。ワード線上
のメモリセルへの書込みは前記の通りであるから
これで第５図の第０セグメント（Ｙ＝０のＸ方向
16ビツト）、第１セグメント（Ｙ＝１のＸ方向16
ビツト）、……を逐次データバスへ出力すること
ができる。次の表２，表３の見方も表１に準ず
る。
を選択するものであり、トランスフアゲートを制
御してセンスアンプ第０番〜第15番SA0〜SA15
の出力をデータバス０〜Ｆへ導き（表１の横第１
列はこれを示している）、同様に選択線１番は第
１セグメントを選択するもので、トランスフアゲ
ートを制御してセンスアンプSA16〜SA31の出力
をデータバス０〜Ｆへ導き（表１の横第２列はこ
れを示している）、以下同様である。ワード線上
のメモリセルへの書込みは前記の通りであるから
これで第５図の第０セグメント（Ｙ＝０のＸ方向
16ビツト）、第１セグメント（Ｙ＝１のＸ方向16
ビツト）、……を逐次データバスへ出力すること
ができる。次の表２，表３の見方も表１に準ず
る。
【表】
以上説明したように本発明によれば、任意の１
ワード線上の多数(n)のビツトのうちの、指定した
次元での複数（ｍ、こゝでｎ＞ｍ）ビツトを同時
に読出し、これを繰り返して該ワード線上の多数
のビツトを迅速に読出すことができ、画像処理な
どに好適である。
ワード線上の多数(n)のビツトのうちの、指定した
次元での複数（ｍ、こゝでｎ＞ｍ）ビツトを同時
に読出し、これを繰り返して該ワード線上の多数
のビツトを迅速に読出すことができ、画像処理な
どに好適である。
第１図は本発明の原理図、第２図は第１図の選
択回路の詳細を示す図、第３図は各セグメントと
センスアンプ等の対応を示す説明図、第４図およ
び第５図は多次元データの説明図である。 第１図で１０はセルアレイ、WLはワード線、
BLはビツト線、１２はセンスアンプ群、２０は
データバスである。
択回路の詳細を示す図、第３図は各セグメントと
センスアンプ等の対応を示す説明図、第４図およ
び第５図は多次元データの説明図である。 第１図で１０はセルアレイ、WLはワード線、
BLはビツト線、１２はセンスアンプ群、２０は
データバスである。
Claims (1)
- 【特許請求の範囲】 １ 多数のワード線と多数(n)のビツト線、および
各ワード線とビツト線の交点に配設されたメモリ
セルからなるセルアレイと、 セルアレイの各ビツト線に接続された複数(n)の
センスアンプの群と、 複数(m)ビツトからなるセグメントデータの並列
出力が可能なデータバスと、 複数(l)の次元制御信号ｘ，ｙ，ｓの１つを受け
てアクテイブにされ、またセグメントアドレス
B0〜B3を受けて、各ワード線上の多数(n)のビツ
トのうちの、指定された次元での複数(m)ビツトか
らなるセグメントを選択するデコード出力を生じ
る複数(l)個のプリデコーダ１８x，１８y，１８s
と、 各プリデコーダ１８,x１８y，１８sのデコード
出力を受けデータバスと平行に走るｍ×１本の選
択線３０x，３０y，３０sと、該選択線によりオ
ンオフされてセルアレイの各ビツト線をデータバ
スの所定のビツト線へ接続するｎ×１個のトラン
スフアゲート７２x，７３y，７３s，…からなる
多次元選択回路１６とを備え、前記データバスと
多次元選択回路１６が、セルアレイの外に独立に
設けられていることを特徴とする多次元アクセス
メモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289680A JPS63142593A (ja) | 1986-12-04 | 1986-12-04 | 多次元アクセスメモリ |
| DE8787307369T DE3774369D1 (de) | 1986-08-22 | 1987-08-20 | Halbleiter-speicheranordnung. |
| EP87307369A EP0257987B1 (en) | 1986-08-22 | 1987-08-20 | Semiconductor memory device |
| KR8709202A KR910004731B1 (en) | 1986-08-22 | 1987-08-22 | Semiconductor memory device capable of multi direction data access |
| US08/214,161 US5379264A (en) | 1986-08-22 | 1994-03-17 | Semiconductor memory device capable of multidirection data access |
| US08/309,647 US5463582A (en) | 1986-08-22 | 1994-09-21 | Semiconductor memory device capable of multidirection data access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289680A JPS63142593A (ja) | 1986-12-04 | 1986-12-04 | 多次元アクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63142593A JPS63142593A (ja) | 1988-06-14 |
| JPH0517639B2 true JPH0517639B2 (ja) | 1993-03-09 |
Family
ID=17746355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289680A Granted JPS63142593A (ja) | 1986-08-22 | 1986-12-04 | 多次元アクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63142593A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3061824B2 (ja) * | 1989-12-18 | 2000-07-10 | 松下電子工業株式会社 | 半導体メモリ |
| JP2695265B2 (ja) * | 1990-01-10 | 1997-12-24 | 松下電子工業株式会社 | マルチポートメモリ |
| JPH03225696A (ja) * | 1990-01-30 | 1991-10-04 | Sharp Corp | 半導体記憶装置 |
| JP3965620B2 (ja) | 1999-05-28 | 2007-08-29 | 株式会社ルネサステクノロジ | 記憶装置および記憶方法並びにデータ処理システム |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61243545A (ja) * | 1985-04-22 | 1986-10-29 | Nippon Telegr & Teleph Corp <Ntt> | 多方向読み出し１方向書き込みメモリ装置 |
| JPS6249458A (ja) * | 1985-08-28 | 1987-03-04 | Ascii Corp | 記憶装置 |
| JPS6249457A (ja) * | 1985-08-28 | 1987-03-04 | Ascii Corp | 記憶装置 |
| JPS63113491A (ja) * | 1986-08-21 | 1988-05-18 | 株式会社 アスキ− | メモリ装置 |
-
1986
- 1986-12-04 JP JP61289680A patent/JPS63142593A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61243545A (ja) * | 1985-04-22 | 1986-10-29 | Nippon Telegr & Teleph Corp <Ntt> | 多方向読み出し１方向書き込みメモリ装置 |
| JPS6249458A (ja) * | 1985-08-28 | 1987-03-04 | Ascii Corp | 記憶装置 |
| JPS6249457A (ja) * | 1985-08-28 | 1987-03-04 | Ascii Corp | 記憶装置 |
| JPS63113491A (ja) * | 1986-08-21 | 1988-05-18 | 株式会社 アスキ− | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63142593A (ja) | 1988-06-14 |
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