JPH0444356B2 - - Google Patents

Description

【発明の詳細な説明】 （概要〕 大容量の半導体メモリでの多次元アクセス化を
容易にするデコード方法。従来プロセス、回路技
術でも、高集積化、高次元化を可能にする。

〔産業上の利用分野〕

本発明は多次元アクセスメモリ、詳しくは任意
の１ワード線の選択で読出される多数のビツトの
うちの、読出しに際し指定された次元でのもの複
数ビツトを同時に出力することができる半導体メ
モリに関する。

〔従来の技術〕

半導体メモリ例えばDRAMでは、ワード線を
選択すれば当該ワード線に属する全メモリセルの
記憶データが各々のビツト線に現われ、通常はそ
のうちの１ビツトをコラムアドレスにより選択
し、データバスを通して外部へ出力するが、デー
タバスを複数本設けコラムゲートもそれに応じて
変更して、複数ビツトを同時に出力することも可
能である。画像メモリなどではデータ処理を高速
化するため、複数ビツト同時読出しが特に要求さ
れる。

２次元または３次元、一般化して言えばｎ次元
の画像データをメモリに記憶させておき、これを
複数ビツト同時読出しする場合、次の点が問題に
なる。第３図の横Ｘ、縦Ｙ、深さＺ各８ビツト、
計512ビツトの３次元画像データを示すが、これ
をＸ方向に並ぶ８ビツトの64組とし、これをワー
ド線数64、各ワード線のビツト数（メモリセル
数）８、データバス数８（同時出力可能ビツト数
８）のメモリの各ワード線のメモリセルに書込ん
だとすると、１本のワード線を選択するだけで
（１回のアクセスで）Ｘ方向８ビツトを同時に読
出すことができる。しかしＹ方向又はＺ方向の８
ビツトを読出すには８回アクセスし、各回の例え
ば第１ビツトを取出すようにしなければならず、
アクセス時間が大になる。

画像データ処理では複数ビツトをＸ方向で取出
して処理し、またＹ，Ｚ方向で取出して処理し、
といつた作業が要求され、これらは可及的速やか
に、全て同じ時間で実行したいという要求があ
る。複数ビツトの取出し態様はＸ，Ｙ，Ｚ方向に
限らず、斜め（対角線）方向なども必要で、また
第４図に示すように面Ｓで取出したい要求もあ
る。なお第４図ａは16×16ビツトの２次元画像デ
ータを示し、Ｓはそのうちの４×４ビツトデータ
である。

どの方向または面など（次元という）でも複数
ビツト同時読出しが可能なメモリを、本発明者等
は開発している。このメモリの要部は、ビツト線
とデータバスとの間に介在させる選択回路であ
る。即ち、１ワード線の選択でそのワード線に属
する全メモリセル（これは、ビツト線数をｎとし
て、ｎ個ある）のデータが全ビツト線に出てくる
ので、データバスを１バイトまたは２バイト等多
数（ｍ）本設けておき、このデータバスとビツト
線との間に、指定された態様（次元）でのｍビツ
トを選択する回路を設けておけば、指定次元での
同時選択が可能である。

第５図はその一例で、WLiはｉ番ワード線、
BL７２，７２は72番ビツト線対、SA₇₂はそ
のセンスアンプ、BL７３，７３は73番ビツト
線対、SA₇₃はそのセンスアンプである。２０は
データバスで、２バイト分ある。１６は選択回路
で、各センスアンプの出力を指定次元（ｘ，ｙ，
ｓ）およびセグメント（B₀〜₃）に従つて選択
的にデータバス２０へ導く。選択回路１６は、各
センスアンプに対して配設される各次元のデコー
ダ（ｘ，ｙ，ｓデコーダ）からなり、各々は共通
にセグメントアドレスB₀〜₃を受け、また個々
に次元制御信号ｘ，ｙ，ｓの１つを受けて該当制
御信号が入るときアクテイブにされる。

この第５図で多次元選択要領を説明するに、１
ワード線に256ビツトあり、これらは第４図のＸ
方向16ビツトの各々を順に並べたもの（Ｙ＝０の
Ｘ方向16ビツトの次にＹ＝１のＸ方向16ビツトを
続け、その後にＹ＝２のＸ方向16ビツトを並べ、
……としたもの）とすると、72番センスアンプ
SA₇₂はＸ方向では第４群（Ｙ＝４）の８番ビツ
トをまた73番センスアンプSA₇₃は同９番ビツト
を出力するので、B₀〜B₃が第４群（第４セグメ
ント）を指示するときｘデコーダＸ７２により
SA₇₂の出力をデータバスDB８，８へ導き、
またＸ７３によりSA₇₃の出力をDB９，９へ
導き、以下同様にすると、第４群のＸ方向16ビツ
トをデータバス２０へ同時出力することができ
る。またSA₇₂の出力ビツトはＹ方向では第８群
（Ｘ＝８）の第４ビツト、SA₇₃のそれは第９群の
第４ビツトであるから、B₀〜B₃が第８群を示す
ときｙデコーダＹ７２によりSA₇₂の出力をDB
４，４へ導き、またB₀〜B₃が第９群を示すと
きｙデコーダＹ７３によりSA₇₃の出力を同じく
DB４，４へ導き、他も同様にすれば、各群
のＹ方向16ビツトを逐次（群内では同時）データ
バスへ出力することができる。Ｓ面についても同
様である。

第６図にｘデコーダの一例を示す。Q₁〜Q₆，
Q₁₆はｐチヤネルトランジスタ、Q₇〜Q₁₅はｎチ
ヤネルトランジスタである。ｘがＨ（ハイ）であ
るとQ₁₆オフ、Q₁₅オン、ノードＮ１はＬ（ロー）、
従つてQ₁₂オフ、Q₆オンになり、Q₁〜Q₄，Q₇〜
Q₁₀のデコーダ部が有効になつて、アドレスB₀〜
Ｂ₃がこのデコーダを選択するなら（B₃〜B₀が
0100で第４群選択なら）ノードＮ３はＬ、従つて
Q₅オン、Q₁₁オフとなり、ノードＮ２はＨ、トラ
ンスフアゲートQ₁₃，Q₁₄はオンになり、SA₇₂の
出力をデータバスDB８，８へ通す。

この第５図のように各センスアンプ出力端に
（これは各ビツト線に、でもある）各次元のデコ
ーダをそれぞれ設けてデータバスとの接続を制御
すると多次元アクセスが可能になるが、セルアレ
イのビツト線間隔は狭いから、この間隔内に各次
元のデコーダを設けることは実際には困難で、こ
のようにするとビツト線間隔が大になり、集積度
の低いメモリになる恐れがある。

第７図ではこの点が改善されている。即ち第７
図では、全センスアンプに共通にｘ，ｙ，ｓプリ
デコーダを置き、各センスアンプへはデコードし
た出力を供給する。３０ｘ，３０ｙ，３０ｓはこ
のデコード出力を供給する各16本の選択線、７２
ｘ，７２ｙ，７２ｓ……はトランスフアゲート
で、７２ｘは前記Q₁₃，Q₁₄に相当する。ｘ，ｙ，
ｓプリデコーダ１８ｘ，１８ｙ，１８ｓは信号
ｘ，ｙ，ｓにより１つのみアクテイブにされ、そ
して各デコーダは16出力のうちの１出力をＨに
し、その16×３＝48本中、唯１つＨの選択線が16
対のトランスフアゲートをオンにして当該センス
アンプの出力をデータバスへ導く。

ｘプリデコーダの出力０は第０セグメントを選
択し、出力１は第１セグメントを選択し、以下同
様である。ワード線上のデータは前記の如くとす
ると、Ｘ方向第０セグメントはセンスアンプSA₀
〜SA₁₅が出力する。従つてｘプリデコーダの出
力０はこれらのセンスアンプの出力とデータバス
０〜とを接続するトランスフアゲートをオンに
してSA₀〜SA₁₅の出力をデータバス０〜へ導
く。センスアンプSA₇₂の出力は前記のようにＸ
方向では第４群８番ビツトのものであるから、次
元制御信号ｘが入り、B₀〜B₃が４を示すときｘ
プリデコーダ１８ｘは出力４を生じ（出力４をＨ
にし）、トランスフアゲート７２ｘを開いてSA₇₂
の出力をデータバス８，８へ導く。SA₇₂の出力
はＹ方向では第８群４番ビツトのものであるか
ら、次元制御信号ｙが入り、B₀〜B₃が８を示す
ときｙプリデコーダ１８ｙは出力８をＨにし、ト
ランスフアゲート７２ｙを開いてSA₇₂の出力を
データバス４，４へ導く。更にSA₇₂の出力は面
Ｓでは第６群０番ビツトのもの（第０群は第４図
で左上端がＸ＝Ｙ＝０の16ビツト、第１群はＸ＝
４、Ｙ＝０の16ビツト、……第４群はＸ＝０，Ｙ
＝４の16ビツト，……）であるから、次元制御信
号ｓが入り、B₀〜B₃が６を示すときｓプリデコ
ーダ１８ｓは出力６をＨにし、トランスフアゲー
ト７２Ｓを開いてSA₇₂の出力をデータバス０，
０へ導く。

センスアンプSA₇₃の出力についても同様で、
ｘ，ｙ，ｓプリデコーダはトランスフアゲート７
３ｘ，７３ｙ，７３ｓを制御してこれをデータバ
ス９，９または４，４または１，１へ導く。

選択線３０ｘ，３０ｙ，３０ｓおよびトランス
フアゲート７２ｘ，７２ｙ，……は多次元選択回
路１６を構成し、ｘ，ｙ，ｓプリデコーダ１８と
共にメモリ上では第８図に示す位置を占める。１
０はセルアレイで、本例では256本のワード線
WLと、256対のビツト線BL，を有する。A₀
〜A₇はワード線を選択するアドレス、B₀〜B₃は
16ビツト１組でビツト線を選択するコラム（セグ
メント）アドレスである。２２はラツチである。

〔発明が解決しようとする問題点〕

第５図では各センスアンプに、各種選択次元の
各々に対するデコーダを配置するが、これではデ
コーダ数が多くなり、また面積をとる。各種デコ
ーダはビツト線間隔内に収めねばならないからデ
コーダ用スペースが極端に制限され、ビツト線間
隔を大にしなければならない。この方式ではN^a
ビツトのデータからｋ次元の方法で並列にＮビツ
トをとる場合、デコーダ数はkN^a、信号線数は
（2log₂N^a-1＋ｋ）本必要である。第７図のように
共通にプリデコーダを設けるとデコーダ数はｋ個
でよく、ビツト線間隔内に各種デコーダを収容し
なければならないという問題はなくなる。しか
し、選択線はkN^a-1本必要になる。

本発明はこれらを改善しようとするもので、プ
リデコード方式をとつてデコーダ配置上の問題を
軽減し、また選択線は少数本で済むようにしよう
とするものである。

〔問題点を解決するための手段〕

本発明の多次元アクセスメモリは、複数ビツト
並列出力が可能なデータバス２０と、該複数ビツ
トを１セグメントとしてその複数セグメントから
なる多数ビツトデータ群を１ワード線上のメモリ
セルに、選択次元数に応じて離散的に書き込ま
れ、空いたメモリセルへは他の多数ビツトデータ
群を同様に離散的に書き込まれるセルアレイ１０
と、該セルアレイの各ビツト線に接続される各セ
ンスアンプSA７２Ａ，SA７２Ｂ，……を該デー
タ群内の各ビツト毎の出力線Ｌ７２，Ｌ７３，…
…に、群選択ビツトC₀，C₁に従つて接続するデ
コーダ回路３２，７２Ａ，……と、セグメントア
ドレスB₀〜B₃を受けてそのデコード出力を生じ
るデコーダ４０と、該デコーダ４０の出力を受け
る選択線３８、次元選択信号線ｘ，ｙ，ｓ、前記
出力線をデータバスの該当線へ接続するトランス
フアゲート３６、および該デコーダ出力と次元選
択信号を受けて該トランスフアゲートをオンオフ
する出力を生じるゲート回路３４を有する選択回
路１６とを備え、該トランスフアゲートをオンオ
フするゲート回路３４は、入力が同じものは１つ
に纒められ、その共通ゲートOX，OS，……の出
力が共通に該当するトランスフアゲートの各々へ
導かれるようにされてなることを特徴とするもの
である。

〔作用〕

この構成により多次元アクセスが可能になり、
しかもデコーダのスペースをとることができな
い、選択線数が多過ぎる等のことがなく、画像処
理用などに好適なメモリを提供することができ
る。

〔実施例〕

第１図に本発明の実施例を示す。やはりｘ，
ｙ，ｓ次元で選択し、同時出力は16ビツトずつと
する。従つてデータバス２０は16対とする。プリ
デコーダは各選択次元に共通とし、従つてデコー
ダ４０から延びる排他的選択線３８は16本でよ
い。次元選択は、各センスアンプに対して設ける
ｘ，ｙ，ｓ選択ゲート３４，３６により行なう。
第７図でもそうであるが、次元選択を３種（ｘ，
ｙ，ｓ）行なうには各センスアンプ（ビツト線）
に対して３系統を用意せねばならず、第１図でも
この点は変らない。しかし第１図では各系統の選
択回路はノアゲート７２Ｘ，７２Ｙ，……１つで
あり、第６図と対比すれば明らかなように大幅に
（約1/3に）簡素化され、第７図と同程度である。
そして第７図とは選択線数が大幅に低減されてい
る。

また第１図でも各センスアンプに対して選択次
元数だけの系統が必要であり、そして１系統は１
ビツト線間隔程度を必要とするので、このまゝで
はビツト線間隔が大になる。この点は次のように
して改善できる。即ち、１ワード線に第４図のデ
ータ（16×16＝256ビツト）を格納することは変
らないが、各ビツトは離散的に本例では３ビツト
（３メモリセル）おきに格納する。例えば最初の
Ｘ方向16ビツト（第０セグメント）は第５図，第
７図等ではビツト線の０，１，２，……15に、次
のＸ方向16ビツト（第１セグメント）はビツト線
の16，17，18，……31に（以下同様）おくとした
が、本発明では第０セグメントはビツト線の０，
４，８，……60に、第１セグメントはビツト線の
64，68，72，……123に（以下同様）におく。従
つてメモリセルのビツト線数は256×４＝1024に
なる。空いている各３ビツトにも同様にデータを
おくと１ワード線上には第４図の２次元データ
（16×16ビツト）が４枚分格納されることになる。
２ビツトC₀，C₁はこの４枚のうちの任意１枚を
選択するビツトであり、32はその選択出力を生じ
るデコーダである。センスアンプはビツト線と同
数、従つて1024個設けるが、こゝでは256個×４
としており、各群には添字Ａ，Ｂ，Ｃ，Ｄを付し
ている。

今２ビツトC₀，C₁を例えば00にしてＡ群を選
択したとするとゲート７２Ａ，７３Ａ，……が開
いてセンスアンプはSA７２Ａ，SA７３Ａ，……
が出力線Ｌ７２，Ｌ７３，……に接続される。ワ
ード線上のデータは上記の如くとすると、SA７
２Ａの出力はＸ方向では第４群第８番ビツトのも
のであり、デコーダ４０に与えられるセグメント
選択ビツトB₀〜B₃が４を示すなら該デコーダは
出力４をＬにし、そして次元選択信号がＬなら
ノアゲート７２ＸはＨレベル出力を生じてトラン
スフアゲート７２ｘを開く。従つてSA７２Ａの
出力がデータバス８，８へ与えられる。センスア
ンプSA７３Ａの出力はＸ方向では第４群９番ビ
ツトのものであり、これは出力線Ｌ７３および、
ｘ＝Ｌ、デコーダ４０の出力４＝ＬによりＨレベ
ルを出力するノアゲート７３Ｘの該出力により開
くトランスフアゲート７３ｘを通つてデータバス
９，９へ与えられる。他も同様であり、またデコ
ーダ３２がＢ，Ｃ，Ｄ群を選択するときも同様で
ある。

このようにする、即ち多次元選択の対象となる
データ群（前記の16×16ビツト）の各データを次
元数に応じた間隔でとびとびにワード線上メモリ
セルに格納し、空いているメモリセルへは他の多
次元選択対象データ群の各データをやはりとびと
びに格納し、同一データ群のデータがビツト線間
に離散的に現われるようにすると、各次元の選択
回路を収容するスペースができ、ビツト線間隔を
大にしないと各次元の選択系を収容できないとい
う問題がなくなる。また離散的配置で空いたメモ
リセルへは他のデータ群のデータを同様に詰め、
それをデコーダ３２で選択出力させると無駄がな
くなり、集積度の向上を図ることができる。なお
ラツチ回路を設けて、１ワード線の選択で読出し
たデータはこのラツチ回路に取込み、その後デコ
ーダ３２による群選択、デコーダ４０、選択回路
等による次元およびセグメント選択をするように
してもよい。

勿論、各ワード線上に格納するデータ群のビツ
ト数は適宜増減でき、選択次元数も増減できる。
ワード線上へのデータの配列方式も、上記の如く
Ｘ方向データを順に並べる代りに、Ｙ方向データ
あるいはＳ面データを順に並べるなど、適宜変更
できる。また第１図ではＬ選択方式としたのでデ
コーダ４０の出力及び次元選択信号，，は
Ｌアクテイブ、ゲート７２Ｘ，７２Ｙ，……はノ
アゲートとしたが、これらはＨアクテイブ、アン
ドゲートとしてもよい。

選択ゲート３４には入力が同じものがある。例
えば７２Ｘと７３Ｘ，７２Ｓと７３Ｓは同じ入力
であるから１つのゲートで済ませ、その出力をそ
れぞれのトランスフアゲートに導けばよい。第２
図にこれを示す。ワード線上にＸ方向16ビツトを
順に並べるとセンスアンプSA₀〜SA₁₅に対する
ノアゲートの入力は同じ（デコーダ４０の出力
０）になり、１ゲートで代表させることができ
る。0Xが該ゲートで、１セグメントに共通とす
る。なおこゝではＨアクテイブを採るのでゲート
はアンドゲートである。面選択ゲートも各４個が
同じ入力であり、そこでアンドゲート0S，1S，
2S，3Sで代表する。Ｙ選択ゲートには同じ入力
のものがないので、個々に設ける。0Y，1Y，…
…FYがその選択ゲートである。

この第２図ではＡ群，Ｂ群，……は省略し、単
にSA０，SA１，……としてある。Ｌ０，Ｌ１，
……はＬ７２，Ｌ７３等に相当する出力線で、こ
の先に７２ｘ，７２ｙ，……相当のトランスフア
ゲートがつき、各々はゲート0X，0Y，0S，……
の出力で開閉される。第２図では第０セグメント
分のみ示すが、他のセグメントについても同様で
ある。ワード線上にＹ方向ビツトを順に並べる場
合はＸ，Ｙが入れ換り、Ｙ選択ゲートが当該セグ
メントに共通に使用される。

〔発明の効果〕

以上説明したように本発明によれば多次元アク
セスが可能になり、しかもデコーダのスペースを
とることができない、選択線数が多過ぎる等のこ
とがなく、画像処理用などに好適なメモリを提供
することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図、第２図
は第１図の一部の変形例を示す回路図、第３図お
よび第４図は多次元データの説明図、第５図は多
次元アクセスの例を示す要部回路図、第６図は第
５図のデコーダ部の回路図、第７図は多次元アク
セスの他の例を示す回路図、第８図は第７図の全
体構成を示すブロツク図である。 第１図で２０はデータバス、１６は選択回路、
３８は選択線、３４は選択ゲート、７２Ｘ，７２
Ｙ，……はその各ゲート、３６はトランスフアゲ
ート、７２ｘ，７２ｙ，……はその各ゲート、１
２はセンスアンプ群である。

Claims (1)

1. 【特許請求の範囲】 １ 複数ビツト並列出力が可能なデータバス２０
   と、 該複数ビツトを１セグメントとしてその複数セ
   グメントからなる多数ビツトデータ群を１ワード
   線上のメモリセルに、選択次元数に応じて離散的
   に書き込まれ、空いたメモリセルへは他の多数ビ
   ツトデータ群を同様に離散的に書き込まれるセル
   アレイ１０と、 該セルアレイの各ビツト線に接続される各セン
   スアンプSA７２Ａ，SA７２Ｂ，……を該データ
   群内の各ビツト毎の出力線Ｌ７２，Ｌ７３，……
   に、群選択ビツトC₀，C₁に従つて接続するデコ
   ーダ回路３２，７２Ａ，……と、 セグメントアドレスB₀〜B₃を受けてそのデコ
   ード出力を生じるデコーダ４０と、 該デコーダ４０の出力を受ける選択線３８、次
   元選択信号線ｘ，ｙ，ｓ、前記出力線をデータバ
   スの該当線へ接続するトランスフアゲート３６、
   および該デコーダ出力と次元選択信号を受けて該
   トランスフアゲートをオンオフする出力を生じる
   ゲート回路３４を有する選択回路１６とを備え、 該トランスフアゲートをオンオフするゲート回
   路３４は、入力が同じものは１つに纒められ、そ
   の共通ゲートOX，OS，……の出力が共通に該当
   するトランスフアゲートの各々へ導かれるように
   されてなることを特徴とする多次元アクセスメモ
   リ。