KR100268773B1

KR100268773B1 - 반도체 기억장치

Info

Publication number: KR100268773B1
Application number: KR1019970008143A
Authority: KR
Inventors: 하루끼 도다
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1996-03-11
Filing date: 1997-03-11
Publication date: 2000-10-16
Also published as: DE69722837D1; DE69722837T2; TW348266B; US6219295B1; US6084817A; US5978300A; US6396765B2; US6469951B2; US20010005336A1; US20020067653A1; KR970067854A

Abstract

메모리 셀 어레이의 증감이나 활성화하는 메모리 셀 어레이 수의 증감에 관계없이, 데이타 버스 폭을 항상 일정하게 하는 데이타 전송 방법과, 상기 데이타 전송 방법을 이용한 메모리의 구성 방법 및 이것을 이용한 메모리 시스템을 제공하는 것을 목적으로 한다.

적어도 3개 이상의 메모리 셀 어레이로 이루어지는 메모리 시스템에서, 모든 메모리 셀 어레이와 접속가능한 데이타선과 상기 메모리 셀 어레이마다 제어 회로를 설치하고, 상기 제어 회로로부터의 제어 신호에 의해 상기 메모리 셀 어레이와 상기 데이타선 사이의 데이타의 교환을 제어한다. 이 때문에, 데이타선의 수는 메모리 셀 어레이 수에 좌우되지 않고, 또 각 메모리 셀 어레이는 별개의 어레이 어드레스를 가지며, 상기 제어 회로는 어레이 어드레스, 행 어드레스, 컬럼 어드레스와 각종 타이밍 신호로 구성되는 어레이 제어 신호에 기초한 어레이 선택의 제어를 행하기 때문에, 상기 어레이 어드레스의 부여 방법, 어레이 제어 신호에 의해 여러가지 데이타 억세스 방법을 실현할 수 있다.

Description

반도체 기억 장치

본 발명은 DRAM(다이나믹형 반도체 기억 장치)를 여러가지 구성으로 이용하는 로직 혼재 메모리에서, 확장이 가능한 DRAM의 코아 구성에 관한 것이다.

최근 여러가지 용량과 구성의 메모리를 여러가지 데이타 처리를 행하는 로직 시스템과 조합하여 하나의 IC 칩으로 하는, 소위 로직 혼재 메모리가 기기의 포터블화에 따른 부품 점수의 삭감, 저소비 전력화, 레이타 전송 효율을 높이기 위한 고속화와 비트 폭의 확장 등의 필요로부터 요구되어 왔다.

이 때, 메모리부와 로직부의 데이타 교환의 버스 폭은 64 비트 또는 128 비트 등 일정한 경우가 많다. 이들 로직부 등의 혼재되는 시스템으로부터 여러가지 요구에 따르기 위해, 메모리부의 구성은 어드레스 구성이나 메모리 용량의 변경에 대해 데이타 버스 폭이 불변하는 것이 바람직하다.

도 17, 18에 종래의 DRAM에 이용되고 있는 메모리 셀 어레이와 데이타 버스의 관계를 도시한다.

도 17은 메모리 셀 어레이로부터의 데이타 전송 경로만을 도시한 것이다. 메모리 셀 어레이(1701, 1702, 1703, 1704)는 각각 256행·1024열의 256 키로비트의 메모리 셀 어레이이다. 서브 데이타 버스(1705, 1706, 1707)은 서로 이웃하는 메모리 셀 어레이에 공통으로 설치되어 있고, 예를 들면 4 비트의 데이타가 전송할 수 있도록 되어 있다. 메모리 셀 어레이(1701)의 비트선 쌍(1708) 상의 데이타는 그 메모리 셀 어레이의 양측의 서브 데이타 버스(1705, 1706)에 각각 4 비트씩 전송할 수 있기 때문에, 합계 8 비트의 데이타를 전송할 수 있다. 또, 메모리 셀 어레이(1701)과 서로 이웃하는 메모리 셀 어레이(1702, 1703)은 메모리셀 어레이(1701)과 각각 서브 데이타 버스(1705, 1706)을 공용하고 있다. 이 때문에, 메모리 셀 어레이(1701)이 활성화되어 데이타 전송이 가능한 상태일 때, 메모리 셀 어레이(1702, 1703)은 활성화할 수 없다.

도 18에 도 17의 메모리 셀 어레이의 구조를 이용하여 128의 외부와 교환하는 신호의 비트수(이하, I/O라 칭함)의 데이타를 셀의 코아와 교환하는 메모리 시스템의 구성을 도시한다. 상하 블럭은 각각 16 메모리 셀 어레이(MCA0 ~ MCA15, MCA16 ~ MCA31)을 갖고, 각각의 블럭에 서브 데이타 버스(1801)을 통해 합계 64 I/O의 데이타가 전송되어 합계 128 I/O의 데이타 버스(1802)를 구성하고 있다. 상기한 바와 같이, 서로 이웃하는 메모리 셀 어레이는 동시에 활성화할 수 없기 때문에, 동시에 활성화되는 메모리 셀 어레이는 사선으로 도시하는 바와 같이 하나 걸러되고, 8 I/O의 데이타를 취출하는데 2 메모리 셀 어레이가 필요하게 된다. 128 비트의 데이타 버스 폭을 확보가기 위해서는 128/8 페어의 메모리 셀 어레이가 필요하게 되고, 메모리 시스템은 합계 32개의 메모리 셀 어레이로 구성되게 된다. 이 때, 1 I/O에서 어드레스 구성이 256 행×2 = 512 행, 1024/8 = 128 컬럼이기 때문에, 본 메모리 시스템의 어드레스 구성은 512 행×128 열×128 I/O의 고정한 구성이 된다.

이 구성에서는 메모리 용량을 증감하기 위해 메모리 셀 어레이의 수를 증감하거나, 리플레쉬 사이클을 증감하기 위해, 한번에 활성화 상태로 하는 메모리 셀 어레이의 수를 증감하면, 각각의 메모리 셀 어레이로부터 데이타의 전송을 행하는 서브 데이타 버스(1801)의 수가 변화하고, 다시 말하면 메모리 시스템에 전송할 수 있는 데이타 버스(1802)의 I/O의 총 수가 변해 버린다. 이 때문에, 메모리 셀 어레이의 데이타 버스의 구성을 변경하지 않으면, 128 I/O의 데이타 전송이라는 조건대로 메모리 시스템의 구성을 변하는 것은 불가능하다. 이와 같이 종래의 메모리 시스템으로부터의 데이타 전송 방식은 메모리 시스템의 구성마다 메모리 셀 어레이의 설계를 행할 필요가 있고, 여러가지 요구가 있는 로직 혼재 메모리로서는 부적당하였다.

이상 설명한 바와 같이 종래의 DRAM 메모리 셀 어레이에서는 메모리 셀 어레이의 증감이나 활성화되는 메모리 셀 어레이 수의 증감에 따라, 데이타 버스 폭이 변화해 버린다라는 문제가 있었다.

본 발명은 메모리 셀 어레이의 증감이나 활성화하는 메모리 셀 어레이 수의 증감에 관계없이, 데이타 버스 폭을 항상 일정하게 하는 데이타 전송 방법과, 상기 데이타 전송 방법을 이용한 메모리의 구성 방법 및 이것을 이용한 메모리 시스템을 제공한다. 이것에 의해, 로직 혼재 메모리의 용량이나 구성면에서의 여러가지 요구에 답하고 있는 것이다.

각 메모리 셀 어레이마다 설치된 서브 데이타 버스 대신에, 각각이 별개의 어드레스를 갖는 제1 비트선 쌍을 갖는 제1 메모리 셀 어레이와, 제2 및 제3 비트선쌍을 갖는 제2 메모리 셀 어레이와, 제4 비트선 쌍을 갖는 제3 메모리 셀 어레이를 설치한다. 또, 제1 및 제2 센스 앰프를 설치하여 상기 제1 비트선 쌍과 상기 제1 센스 앰프와의 접속을 온, 오프하는 제1 어레이 선택 스위치와, 제2 비트선 쌍과 제1 센스 앰프와의 접속을 온, 오프하는 제2 어레이 선택 스위치와, 제3 비트선 쌍과 제2 센스 앰프와의 접속을 온, 오프하는 제3 어레이 선택 스위치와, 제4 비트선 쌍과 제2 센스 앰프와의 접속을 온, 오프하는 제4 어레이 선택 스위치를 설치한다. 또, 제1 ~ 제3 메모리 셀 어레이에 공통의 1쌍의 데이타선을 설치하여 상기 제1 및 제2 센스 앰프와 상기 데이타선과의 접속을 온, 오프하는 제1 및 제2 컬럼 스위치를 설치한다.

상기 제1 ~ 제3 어레이 제어부에 공통인 어레이 제어 신호를 제공하여, 임의의 메모리 셀 어레이의 임의의 어드레스의 데이타를 상기 데이타선에 전송시키는 구성으로 되어 있다. 상기 어레이 제어 신호에는 활성화할 메모리 셀 어레이의 어드레스(이하, 뱅크 어드레스라 칭함)과 행 어드레스와 컬럼 어드레스, 데이타 전송의 타이밍 등을 표시하는 각종 타이밍 신호가 포함된다. 임의의 데이타를 억세스하는 경우, 상기 어레이 제어부는 이하와 같이 동작된다.

상기 어레이 제어 신호를 받아들인 제2 어레이 제어부는 활성화할 메모리 셀 어레이의 어레이 어드레스를 디코드하고, 제2 메모리 셀 어레이가 활성화가능한지 어떤지를 판단한다. 제2 메모리 셀 어레이가 활성화가능한 경우에는 행 어드레스에 의해 제2 메모리 셀 어레이의 임의의 워드선을 동작하고, 제2 및 제3 어레이 선택 스위치의 온, 오프를 제어하여 제2 및 제3 비트선 상의 데이타를 제1 및 제2 센스 앰프에 보유한다. 또, 상기 어레이 어드레스와 컬럼 어드레스에 의해 제1 및 제2 컬럼 스위치의 온, 오프를 제어하여 임의의 센스 앰프에 보유되어 있는 데이타를 상기 데이타선에 송출한다.

이와 같은 구성의 메모리 셀 어레이를 복수개 설치하고, 또 상기 복수개의 메모리 셀 어레이에 대해 상술한 바와 같은 접속 관계를 갖는 데이타선을 복수개 설치함으로써, 각 데이타선은 상기 복수개의 메모리 셀 어레이과 접속 가능하게 된다. 따라서, 상기 데이타선의 수에 의해 메모리 시스템이 한번에 외부 장치와 교환할 수 있는 데이타선의 I/O 폭이 결정된다. 즉, 메모리 셀 어레이의 추가, 삭감에 의한 데이타 버스 폭의 증감은 일어나지 않아, 항상 일정한 출력 데이타 버스 폭을 유지하는 것이 가능하다.

또, 어레이 제어부의 회로 구성과 어레이 제어 신호의 지정 방법을 메모리 시스템의 용량, 리플래쉬 사이클, 데이타 억세스 등의 요구에 따라 변화시킴으로써, 메모리 시스템을 둘러싼 주변 회로로부터의 여러가지 요구에 따른 데이타 전송을 가능하게 하는 것이다.

제1도는 본 발명의 반도체 장치의 메모리 셀 어레이 주위의 기본적인 구성을 도시하는 도면.

제2도는 본 발명의 반도체 장치의 메모리 셀 어레이 주위의 기본적인 구성을 도시하는 도면.

제3도는 본 발명의 제1 실시예를 도시하는 메모리 시스템의 구성을 도시하는 도면.

제4도는 본 발명의 제2 실시예를 도시하는 메모리 시스템의 구성을 도시하는 도면.

제5도는 본 발명의 제3 실시예를 도시하는 메모리 시스템의 구성을 도시하는 도면.

제6도는 본 발명의 제4 실시예를 도시하는 메모리 시스템의 구성을 도시하는 도면.

제7도는 제1도의 어레이 제어부의 회로 구성도.

제8도는 제7도의 어레이 선택 디코더의 상세를 도시한 회로도.

제9도는 제7도의 워드선 디코더의 상세를 도시한 회로도.

제10도는 제7도의 컬럼 스위치 선택 제어부의 상세를 도시한 회로도.

제11도는 본 발명의 반도체 기억 장치의 메모리 셀 어레이 주위의 기본적인 구성의 상세를 도시한 도면.

제12도는 본 발명의 제5 실시예를 도시하는 메모리 시스템의 구성을 도시하는 도면.

제13도는 본 발명의 제6 실시예를 도시하는 메모리 시스템의 구성을 도시하는 도면.

제14도는 본 발명의 제7 실시예를 도시하는 메모리 시스템의 구성을 도시하는 도면.

제15도는 본 발명의 메모리 시스템을 비주기로 동작시키는 경우의 타이밍의 한 예를 도시한 도면.

제16도는 본 발명의 제8 실시예를 도시하는 메모리 시스템의 구성을 도시하는 도면.

제17도는 종래의 반도체 기억 장치의 메모리 셀 어레이 주위의 기본적인 구성을 도시한 도면.

제18도는 종래의 메모리 시스템의 구성을 도시하는 도면.

〈도면의 주요부분에 대한 부호의 설명〉

MCA1, MCA2, MCA3 : 메모리 셀 어레이

MCAi-1, MCAi, MCAi+1 : 메모리 셀 어레이

BL1, BL2, BL3, BL4, BL : 비트선

CTRL1, CTRL2, CTRL3 : 어레이 제어부

CTRLi-1, CTRLi, CTRLi+1 : 어레이 제어부

S/A1, S/A2, S/A3, S/A4, S/A :센스 앰프

ASW1, ASW2, ASW3, ASW4, ASW : 어레이 선택 스위치

CSW1, CSW2, CSW : 컬럼 스위치

BAS, BAS0 ~ BAS255 : 데이타선

S/A1 ~ S/A4 : 센스 앰프

R/E1 ~ R/E8 : 리스토어/이퀄라이즈 회로

BL1, /BL1 ~ BL4, /BL4 : 비트선 쌍

BAS : 데이타선 쌍

도 1에 본 발명의 반도체 기억 장치의 메모리 셀 어레이 주변의 기본적인 구성을 도시한다.

별개의 어드레스를 갖는 메모리 셀 어레이 제1 ~ 제3 메모리 셀 어레이 MCA1 ~ MCA3과, 각각의 메모리 셀 어레이에 설치된 제1 ~ 제3 어레이 제어부 CTRL1 ~ CTRL3과, MCA1에 포함되는 제1 비트선 쌍 BL1, MCA2에 포함되는 BL2, BL3, MCA3에 포함되는 제4 비트선 쌍 BL4과, 제1 센스 앰프 S/A1, 제2 센스 앰프 S/A2와, S/A1이 접속되는 제1 컬럼 스위치 CSW1, S/A2가 접속되는 제2 컬럼 스위치 CSW2로 구성된다.

제1 ~ 제3 어레이 제어부 CTRL1 ~ CTRL3에는 공통의 어레이 제어 신호가 전달된다. 어레이 제어 신호에는 메모리 셀 어레이를 활성화하는 타이밍을 나타내는 신호와, 메모리 셀 어레이를 프리챠지 상태로 하는 타이밍을 나타내는 신호와, 컬럼 스위치를 제어하는 타이밍을 나타내는 신호와, 활성화할 메모리 셀 어레이의 어드레스(이하, 어레이 어드레스라 칭함)와, 선택하는 워드선의 어드레스(이하, 행 어드레스라 칭함)와, 컬럼 스위치의 어드레스(이하, 컬럼 어드레스라 칭함)를 포함하는 신호이다. 또, 제1 ~ 제3 어레이 제어부는 해당 메모리 셀 어레이가 활성화되어 있는지의 여부를 표시하는 신호 BZ1 ~ BZ3을 인접하는 메모리 셀 어레이에 송출한다.

도 1에 도시하는 바와 같이, 제2 어레이 제어부 CTRL2는 상기 어레이 제어 신호와 인접하는 메모리 셀 어레이에서 송출되는 신호 BZ1, BZ3으로 제2 메모리 셀 어레이 MCA2의 임의의 워드선을 동작하고, 또 MCA2의 각 스위치의 온, 오프를 제어하는 신호를 송출한다. 이하, 또 상세한 메모리 시스템의 동작을 설명한다.

제2 어레이 제어부 CTRL2는 어레이 제어 신호에 포함되는 어레이 어드레스와, 상기 제1 및 제3 어레이 제어부 CTRL1, CTRL3에서 송출되는 신호 BZ1, BZ3에 의해 메모리 셀 어레이 MCA2가 활성화 가능한지의 여부를 판단한다. 어레이 어드레스가 MCA2의 어드레스이고, 또한 MCA1 및 MCA3이 활성화되어 있지 않은 경우에 MCA2는 활성화 가능하게 돤다. 메모리 셀 어레이 MCA2가 활성화 가능하게 되면, 제2 어레이 제어부는 어레이 제어 신호에 포함되는 행 어드레스에 의해 신호(101)로서 도시되어 있지 않지만 임의의 워드선을 선택한다. 또, 제2 어레이 제어부는 상기 임의의 워드선이 충분히 승압되면, 제2 및 제3 어레이 선택 스위치 ASW2, ASW3을 온시키기 위한 SEN2를 송출한다. 또, 제1 및 제2 센스 앰프 S/A1, S/A2의 센스 동작이 완료하면, 제2 어레이 제어부는 컬럼 어드레스로 제1 및 제2 컬럼 스위치를 온, 오프시키는 신호 CSS1, CSS2를 생성하고, 제1 및 제2 컬럼 스위치 CSW1, CSW2의 온, 오프를 제어하여 S/A1이나 S/A2 어느 한쪽을 데이타선 BAS에 접속하다. 이상의 동작에 의해, 메모리 셀 어레이에서 1 I/O의 데이타가 데이타선 BAS로 취출된다.

전술한 본 발명의 반도체 기억 장치의 보다 구체적인 구성 예를 도 2에 도시한다.

별개 어드레스를 가지고, 복수개의 비트선 쌍 BL, BL1 ~ BL4를 갖는 메모리 셀 어레이 MCAi, MCAi-1, MCAi+1과, 각각의 메모리 셀 어레이에 설치된 어레이 제어부 CTRLi-1, CTRLi, CTRLi+1과, 각 메모리 셀 어레이에 공통인 데이타선 BAS0 ~ BAS255와, 어레이 선택 스위치 ASW, ASW1 ~ ASW4와, 센스 앰프 S/A, S/A1 ~ S/A4와, 컬럼 스위치 CSW, CSW1, CSW2로 구성된다.

도 2의 예에서는 메모리 셀 어레이 MCAi, MCAi-1, MCAi+1은 256 행 x 1024 열인 경우를 도시하고 있다. 센스 앰프 S/A, S/A1 ~ S/A4는 서로 이웃하는 메모리 셀 어레이(예를 들면, MCAi와 MCAi-1, MCAi와 MCAi+1)에서 공용되는, 소위 시어드 센스 방식인 경우를 도시하고 있다. 또, 각 메모리 셀 어레이의 4개의 비트선 쌍마다, 달리 말하면, 4개의 센스 앰프마다 1 I/O의 데이타선을 설치하고 있다. 예를 들면, 비트선 쌍 BL1, BL2, BL3, BL4는 각각 센스 앰프 S/A1, S/A2, S/A3, S/A4에 접속되고, 센스 앰프 S/A1, S/A2, S/A3, S/A4는 컬럼 스위치 CSW1, CSW2를 통해 데이타선 BAS0을 공유하고 있다. 도시하고 있지 않지만, 데이타선 BAS1 ~ BAS255는 마찬가지의 접속 관계를 갖기 때문에, 메모리 셀 어레이에 공통인 데이타 버스의 폭은 1024/1 = 256 I/O가 된다. 이하, 메모리 시스템의 동작을 상세히 설명한다.

현재, 어레이 제어 신호에 의해 메모리 셀 어레이 MCAi가 선택되어, 메모리 셀 어레이 MCAi 상의 데이타가 데이타 버스 BAS0 ~ BAS255 상에 판독되는 경우를 설명한다. 어레이 제어부 CTRLi는 어레이 제어 신호에 포함되는 어레이 어드레스와, 인접하는 메모리 셀 어레이 MCAi-1, MCAi+1의 어레이 제어부 CTRLi-1, CTRLi+1로 송출되는 신호 BZi-1, BZi+1로 메모리 셀 어레이가 활성화가 가능한지의 여부를 판단한다. 어레이 어드레스가 MCAi의 어드레스이고, 또한 MCAi-1 및 MCAi+1이 활성화되어 있지 않은 경우에 MCAi는 활성화가능하게 된다. 메모리 셀 어레이 MCAi가 활성화가능하게 되면, 어레이 제어부 CTRLi는 신호(102i)로서 도시되어 있지 않지만 임의의 워드선을 선택한다. 또, 어레이 제어부 CTRLi는 상기 임의의 워드선이 충분히 승압되면, 어레이 선택 스위치 ASW1 ~ ASW4를 온시키기 위한 신호 SENi를 송출한다. 신호 SENi를 받아 어레이 선택 스위치 ASW1 ~ ASW4는 선택된 메모리 셀 어레이 MCAi의 비트선 쌍 BL1 ~ BL4가 센스 앰프에 접속되도록 제어하고, 비트선 쌍 BL1, BL2, BL3, BL4 상의 데이타는 센스 앰프 S/A1 ~ S/A4에 보유된다. 이와 같이 해서, 메모리 셀 어레이 MCAi가 활성화된다. 또, 센스 앰프 S/A1 ~ S/A4의 센스 동작이 완료하면, 어레이 제어부 CTRLi는 신호 CSSi1, CSSi2를 송출하고, 컬럼 스위치 CSW1, CSW2의 온, 오프를 제어하며, 센스 앰프 S/A1 ~ S/A4에 보유되어 있는 데이타 중 하나 데이타를 데이타선 BAS0에 송출시킨다. 다시 말하면, 메모리 셀 어레이 MCAi의 선택된 워드선 상의 선택된 비트선의 데이타가 데이타선 BAS0에 지정된 타이밍에서 전송되게 된다. 마찬가지로 해서, 데이타선 BAS1 ~ BAS 255에도 각각 데이타가 송출되어 합계 256 I/O의 데이타 버스가 된다. 또, 메모리 셀 어레이가 복수개 존재한 경우도, 마찬가지의 접속 관계로 하고, 컬럼 스위치 CSW의 온, 오프 제어로 단 하나의 센스 앰프 S/A에 보유되는 데이타를 데이타선에 송출되게 된다.

이상, 도 1 및 도 2를 이용하여 본 발명의 반도체 장치의 메모리 셀 어레이와, 메모리 셀 어레이와 데이타의 교환을 행하는 데이타선과의 관계와, 데이타의 교환을 행하는 경우의 제어의 순서를 설명하고 있지만, 이와 같은 구성을 이용함으로써 1쌍의 데이타선은 복수개의 메모리 셀 어레이의 데이타와 억세스 가능하게 되고, 데이타선 쌍의 수는 메모리 셀 어레이의 수에 좌우되지 않는다. 즉, 메모리 셀 어레이의 수를 증감함으로써 데이타 버스 폭의 변화는 없고, 항상 일정한 데이타 버스폭을 유지할 수 있게 된다.

이하, 본 발명의 메모리 코아 구성을 갖는 여러가지 메모리 시스템의 구성을 도면을 참조하여 설명한다.

제1 실시예로서, 폭 128 비트의 데이타 버스를 메모리 시스템으로부터 취출하는 경우의 메모리 셀 어레이의 구성을 도 3에 도시한다. 도 18의 경우와 마찬가지로, 메모리 셀 어레이는 256 행×1024 열이고, 메모리 시스템은 별개의 어드레스를 갖는 32의 메모리 셀 어레이로 구성되며, 전체 메모리 용량은 8 메가비트이다. 메모리 셀 어레이는 16 메모리 셀 어레이씩 상하의 블럭(301, 302)로 나누어 구성되어 있다. 어레이 제어부(303)은 메모리 셀 어레이마다 설치되어, 도시하고 있지 않지만 각각의 어레이 제어부에 공통 어레이 제어 신호가 공급된다. 메모리 셀 어레이의 어드레스 일부를 뱅크 어드레스로 할당하고, 몇개의 메모리 셀 어레이에 동일 뱅크 어드레스를 제공함으로써, 메모리 셀 어레이를 동시에 복수개 활성화시키는 것이 가능하게 되지만, 본 실시예의 경우, 예를 들면 4개의 메모리 셀 어레이를 동시에 활성화시키고 있다. 다시말하면, MCA0, MCA8, MCA16, MCA24가 동일 뱅크 어드레스를 갖고 있고, 다른 메모리 셀 어레이의 조합도 마찬가지이다. 이제, 전체 어레이 제어부(303)에 공통의 어레이 제어 신호에 의해 지정된 동일 뱅크 어드레스를 갖는 메모리 셀 어레이 MCA5, MCA13, MCA21, MCA29가 선택된 경우를 도면 중에 사선으로 도시한다. 이들 4개의 메모리 셀 어레이 MCA5, MCA13, MCA21, MCA29는 활성화되어 있고, 데이타 전송이 가능한 상태에 있다.

메모리 셀 어레이 MCA0 ~ MCA15는 데이타선(304)을 공유하고, 메모리 셀 어레이 MCA16 ~ MCA31은 각각 데이타선(305)을 공유하기 때문에, 상하 각각의 블럭(301, 302)은 각각 256 I/O의 데이타 버스 폭을 갖는다. 열 디코더(306, 307)는 256 I/O의 데이타선을 1/4로 좁혀 64 비트로 하고, 이것이 상하 2 블럭에서 합계 128 I/O의 데이타 버스 폭이 된다. 이 때, 행 디코더(306, 307)에서 데이타선을 몇분의 1로 줄이는지는 데이타선의 I/O 버퍼 회로가 행 디코더 회로 블럭 내에 몇개 나란히 늘어놓았는지에 의해 결정된다. 즉, 행 디코더(306, 307)로 출력되는 데이타선을 많게 하면, 각각의 출력에 대해 설치되는 I/O 버퍼 회로의 수는 많게 되고, 행 디코더 회로 블럭 내에 점유하는 면적은 크게 된다. 역으로, 행 디코더(306, 307)로 출력되는 데이타 버스선을 작게 하면, 각각의 출력에 대해 설치되는 I/O 버퍼 회로의 수는 작게 되고, 행 디코더 회로 블럭 내에 점유하는 면적은 작게 된다.

또, 동시에 몇개의 메모리 셀 어레이를 활성화하는지는 리플래쉬 사이클의 설정과 컬럼의 깊이에 의해 결정된다. 리플래쉬는 행 단위로 행해지고, 본 실시예의 경우, 4 메모리 셀 어레이를 동시에 리플래쉬하게 되기 때문에, 256행의 메모리 셀 어레이 8개를 순차 활성화하면 전체 어레이를 일순하여 활성화하게 된다. 즉, 본 실시예의 리플래쉬 사이클은 2048 리플래쉬 사이클이 된다. 컬럼의 깊이는 1 I/O당 몇개의 컬럼을 갖고 있는지이다. 공유화된 하나의 데이타선에 접속되는 동시 활성화된 메모리 셀 어레이의 각각의 비트선 상의 데이타는 컬럼이 다른 데이타로서 컬럼 스위치에 의해 선택되어 데이타선으로 전송된다. 본 실시예의 경우, 하나의 데이타선에는 동시 활성화된 2 메모리 셀 어레이 MCA5와 MCA13이 접속되어 있기 때문에, 데이타선에는 MCA5에 4쌍, MCA13에 4쌍, 합 8쌍의 비트선 쌍이 접속되게 된다. 컬럼 스위치는 이 8쌍의 비트선 쌍 중에서 하나를 선택하여 데이타선에 접속한다. 또, 열 디코더(306, 307)에 의해 4개의 데이타선에서 하나가 선택되어 최종적인 데이타선이 된다. 이 때문에, 128 I/O의 데이타 버스의 1 I/O당 컬럼 수는 32 컬럼이 되고, 이것이 컬럼의 깊이를 표시한다. 이상에서, 제1 실시예는 2048행 x 32열 x128 I/O의 시스템을 도시하고 있다.

또, 동시 활성화시키는 메모리 셀 어레이의 수를 변화시키면, I/O당 행과 열의 구성을 변화시키는 것이 가능하다. 예를 들면, 8개의 메모리 셀 어레이마다 동일 뱅크 어드레스를 가져 제1 실시예의 배인 8개의 메모리 셀 어레이를 동시에 활성화시킨 경우, 리플래쉬 사이클과 컬럼의 깊이는 이하와 같이 된다. 8 메모리 셀 어레이를 동시에 리플래쉬하게 되기 때문에, 256행의 메모리 셀 어레이 4개를 순차 활성화하면 전체 어레이를 일순하여 활성화하게 된다. 즉, 리플래쉬 사이클은 1024 리플래쉬 사이클이 된다. 또, 공유화된 하나의 데이타선에는 활성화된 4 메모리 셀 어레이가 접속되어 있기 때문에, 하나의 데이타선에는 각각의 메모리 셀 어레이에 4쌍, 합계 16쌍의 비트선 쌍이 접속되게 된다. 컬럼 스위치는 이 16쌍의 비트선 쌍 중에서 1쌍을 선택하여 데이타선에 접속한다. 또, 열 디코더에 의해 4쌍의 데이타선에서 1쌍이 선택되어 최종적인 데이타선이 된다. 그러므로, 128 I/O의 데이타 버스의 1 I/O당 컬럼 수는 64 컬럼이 되고, 이것이 컬럼의 깊이를 표시한다. 이 경우의 시스템은 1024행×64열×128 I/O를 도시하게 된다.

다음에, 제2 실시예로서 제1 실시예와 마찬가지로 폭 128 비트의 데이타 버스를 메모리 시스템으로부터 취출하는 경우의 메모리 셀 어레이의 구조를 도 4에 도시한다. 제1 실시예와 마찬가지로, 메모리 셀 어레이는 256행×1024열이고, 메모리 시스템은 32 메모리 셀 어레이로 구성되며, 전체 메모리 용량은 8메가비트이다. 제1 실시예와 다른 점은 메모리 셀 어레이는 8 메모리 셀 어레이씩 4개의 블럭(401, 402, 403, 404)으로 나누어 구성되어 있다. 정확히, 도 3의 블럭 구성의 메모리 셀 어레이의 수와 I/O의 수를 절반으로 하여 이것을 마주보고 합친 구성이 된다. 본 실시예의 경우도 4개의 메모리 셀 어레이를 동시에 활성화시키고 있다. 다시 말하면, MCA0, MCA8, MCA16, MCA24가 동일 뱅크 어드레스를 갖게 되고, 다른 메모리 셀 어레이에 대해서도 마찬가지이다. 이제, 전체 어레이 제어부(405)에 공통의 어레이 제어 신호에 의해 지정된 동일 뱅크 어드레스를 갖는 메모리 셀 어레이 MCA5, MCA13, MCA21, MCA29가 선택된 경우를 도면 중에 사선으로 도시한다. 이들 4개의 메모리 셀 어레이 MCA5, MCA13, MCA21, MCA29는 활성화되어 있고, 데이타 전송이 가능한 상태에 있다.

4개의 블럭은 각각 256 I/O의 데이타 버스 폭을 갖는다. 이것을 열 디코더(406, 407, 408, 409)가 8분의 1로 줄어 32 비트로 하고, 4 블럭 합계로 128 비트의 데이타 버스 폭이 된다. 제1 실시예와 비교하여 블럭당 데이타 버스 폭을 작게 하고, I/O 버퍼의 수를 작게 함으로써, 행 디코더 회로 블럭에 여유를 갖고 있다. 도 3의 경우와 동일 리플래쉬 사이클과 컬럼의 깊이를 실현하는 것은 각 블럭에서 하나씩 셀 어레이를 활성화하면 좋게 된다.

각 블럭은 8개의 메모리 셀 어레이로 이루어지고, 이 메모리 셀 어레이를 일순하여 활성화하면 모든 셀 리플래쉬가 종료하기 때문에, 본 실시예의 리플래쉬 사이클은 256 ×8 = 2048행 리플래쉬 사이클이다. 또, 블럭마다 공유화된 하나의 데이타선에는 활성화된 1 메모리 셀 어레이가 접속되어 있기 때문에, 하나의 데이타선에는 4쌍의 비트선 쌍이 접속되게 된다. 컬럼 스위치는 이 4쌍의 비트선쌍 중에서 1쌍을 선택하여 데이타선에 접속한다. 또, 열 디코더에 의해 8개의 데이타 버스에서 하나가 선택되어 최종적인 데이타 버스선이 된다. 그러므로, 128 I/O의 데이타 버스의 1 I/O당 컬럼 수는 32 컬럼이 되고, 이것이 컬럼의 깊이를 표시한다. 이 경우의 시스템은 2048행×32열×128 I/O가 된다. 각 블럭에서 2개의 메모리 셀 어레이를 동시 활성화하면, 1024행×64열×128 I/O가 되는 것은 제1 실시예의 경우와 마찬가지이다.

본 실시예는 제1 실시에에 비해 데이타 버스선의 길이가 짧게 되기 때문에, 데이타의 전송 속도가 빠르게 된다. 또, 데이타 버스선에 접속되는 메모리 셀 어레이의 수가 작게 되기 때문에, 부유 용량에 의한 전하의 충방전이 작게 되므로 구동 전류를 작게 할 수 있다.

본 발명의 메모리 시스템에서, 제1 실시예 또는 제2 실시예에서 도시한 1024행 ×64열 ×128 I/O 또는 2048행 ×32열 ×128 I/O 중 어느 구성을 선택하는지는 메모리외의 로직과 이와 같이 데이타의 교환을 하는지에 의해 결정한다. 일반적으로, DRAM에서, 센스 앰프의 억세스 시간은 행에 비해 컬럼 쪽이 빠른 것이 알려져 있다. 예를 들면, 메모리외의 로직으로부터의 요구가 컬럼의 전환에 의해 만족할 수 있는 경우, 메모리 시스템은 1024행 ×64열 ×128 I/O가 되는 구성을 선택하고, 한번에 선택되는 행수를 작게 하는 것이 바람직하다. 이것에 대해, 메모리외의 로직으로부터의 요구가 빈번한 행의 전환을 필요로 하는 경우, 메모리 시스템은 2048행 ×32열 ×128 I/O가 되는 구성을 선택하고, 한번에 선택되는 행의 수를 많게 하는 것이 바람직하다. 이상과 같이, 로직 혼재의 메모리 시스템에서, 메모리 외의 로직 등의 요구에 따라 보다 적절한 메모리 시스템을 선택하는 것이 필요하다.

본 발명의 제1 실시예와 제2 실시예의 메모리 시스템의 총 용량을 9 메가비트로 한 경우를 각각 제3 실시예, 제4 실시예로서 설명한다. 제3 실시예의 제1 실시예에 대응한 메모리 셀 시스템의 구성을 도 5에 도시한다. 제1 실시예의 상하 각각의 블럭(301, 302)에 새롭게 2 메모리 셀 어레이씩(MCA16과 MCA17, MCA34와 MCA35) 합계 4 메모리 셀 어레이를 추가한다. 제1 실시예와 제3 실시예에서는 동시 활성화되는 셀 어레이의 위치가 다르다. 제1 실시예에서는 도 3에 도시하는 바와 같이, 메모리 셀 어레이는, 예를 들면 MCA0과 MCA8과 MCA16과 MCA24, MCA1과 MCA9와 MCA17과 MCA25, MCA2와 MCA10과 MCA18과 MCA26, MCA3과 MCA11과 MCA19와 MCA27, MCA4와 MCA12와 MCA20과 MCA28, MCA5와 MCA13과 MCA21과 MCA29, MCA6과 MCA14와 MCA22와 MCA30, MCA7과 MCA15와 MCA23과 MCA31의 뱅크마다 활성화되지만, 제3 실시예에서는 도 5에 도시하는 바와 같이 MCA0와 MCA9와 MCA18과 MCA27, MCA1과 MCA10과 MCA19와 MCA28, MCA2와 MCA11과 MCA20과 MCA29, MCA3과 MCA12와 MCA21과 MCA30, MCA4와 MCA13과 MCA22와 MCA31, MCA5와 MCA14와 MCA23과 MCA32, MCA6과 MCA15와 MCA24와 MCA33, MCA7과 MCA16과 MCA25와 MCA34, MCA8과 MCA17과 MCA26과 MCA35에서 활성화되게 된다.

하나의 메모리 셀 어레이는 256행×1024열이므로, 2 메모리 셀 어레이에서 0.5 메가비트의 용량이 되기 때문에, 상하 블럭(501, 502)에 각각 1 메모리 셀 어레이 MCA16, MCA34를 추가하여 총 용량이 8.5 메가비트의 메모리 셀 어레이를 구성하는 것도 물리적으로는 가능하다. 본 실시예에서, 상하 블럭은 동시에 동일 동작을 하기 때문에, 이하 상단 블럭의 동작을 설명한다. 추가한 메모리 셀 어레이의 뱅크 에드레스를, 예를 들면 MCA0, MCA8, MCA16과 동일하게 하면, 해당 뱅크 어드레스가 지정된 때만 3개의 메모리 셀 어레이가 활성화되고, 그 이외의 뱅크 어드레스가 지정된 경우는 2 메모리 셀이 활성화되게 된다. 3개의 메모리 셀 어레이가 활성화되면, 컬럼 스위치는 12쌍의 비트선 중에서 1쌍을 선택하여 데이타선에 접속하고, 2개의 메모리 셀 어레이가 활성화되면 컬럼 스위치는 8쌍의 비트선 중에서 1 쌍을 선택하여 데이타선에 접속하게 되며, 뱅크 어드레스마다 컬럼의 깊이는 다르게 된다. 마찬가지로 해서, 추가한 메모리 셀 어레이 MCA16의 뱅크 어드레스를 신규로 설정하면, 해당 뱅크 어드레스가 지정된 때만 하나의 메모리 셀 어레이가 활성화되고, 그이외의 뱅크 어드레스가 지정된 경우는 2 메모리 셀이 활성되게 되며, 결국 뱅크 어드레스마다 컬럼의 깊이가 다르게 된다. 이상과 같이, 동시 활성화되는 메모리 셀 어레이의 수에 일관성이 없으면, 컬럼의 깊이가 변화하기 때문에 활성화되는 메모리 셀 어레이에 의해 컬럼의 깊이가 다른 어드레스 공간의 비균일성이 발생해버린다. 이 때문에, 메모리 셀 어레이의 증감은 블럭 중에서 동시 활성화되는 메모리 셀 어레이의 수를 단위로서 행할 필요가 있다. 이것이 제1 실시예에서 도시한 총 용량 8 메가비트의 메모리 시스템에 최소 단위로 용량의 증가를 행한 경우, 메모리 시스템의 총 용량은 9 메가비트가 되는 연유이다.

제4 실시예의 제2 실시예에 대응한 메모리 셀 시스템의 구성을 도 6에 도시한다. 제2 실시예의 각각의 블럭(401, 402, 403, 404)에 새롭게 1 메모리 셀 어레이씩, 합계 4 메모리 셀 어레이 MCA8, MCA17, MCA26, MCA35를 추가한다. 상술한 바와 같이, 메모리 셀 어레이의 증감은 블럭 중에서 동시 활성화되는 셀 어레이의 수를 단위로서 행할 필요가 있기 때문에, 이 경우, 각각의 블럭에서 1 메모리 셀 어레이를 추가하면 좋다.

이상, 제3 실시예, 제4 실시예로부터 알 수 있는 바와 같이, 메모리 셀 어레이의 수를 증가시켜도, I/O 폭은 항상 일정하게 유지할 수 있다. 또, 도시하고 있지 않지만, 메모리 셀 어레이의 수를 감소시키는 경우에서도 상기 규칙에 따르면, I/O 폭은 항상 일정하게 유지할 수 있다.

다음에, 도 1에 도시한 각 셀 어레이를 독립으로 제어하기 위한 어레이 제어부 CTRL1 ~ CTRL3의 회로 구성에 대해 설명한다.

어레이 제어부는 도 7에 도시하는 바와 같이 어레이 선택 디코더(701), 워드선 제어부(702), 센스 제어부(703), 워드선 디코더(704), 컬럼 스위치 선택 제어부(705)로 구성되어 메모리 시스템을 구성하는 메모리 셀 어레이마다 설치되어 있다. 어레이 제어 신호는 전체 어레이 제어부에 공통의 신호로, 어레이 어드레스, 행 어드레스, 컬럼 어드레스 등을 포함하는 신호이다. 어레이 제어 신호중 어레이 어드레스 또는 그 일부(뱅크 어드레스)를 받고, 어레이 선택 디코더는 해당 메모리 셀 어레이가 선택 가능한지의 여부를 판단하며, 선택 가능할 경우는 메모리 셀 어레이를 활성화시키는 타이밍에서 신호 BNKi를 워드선 제어부(702)와 센스 제어부(703)으로 송출한다. 워드선 제어부(702)는 신호 BNKi를 받아들여 해당 메모리 셀 어레이가 활성화된 것을 알리는 신호 BZi를 인접하는 메모리 셀 어레이의 어레이 제어부로 송출하고, 워드선 디코더(704)에 워드선 디코더를 제어하는 신호 /RDPRC와 RDACT를 송출한다. 한편, 센스 제어부(703)는 신호 BNKi를 받아들여 워드선 디코더(704)가 신호 /RDPRC와 RDACT를 송출한 후, 해당 워드선의 동작이 완료하는 기간에서, 데이타를 셀 어레이외에 전송할 수 있는 상태로 된 것을 알리는 신호 CENBi와 센스 앰프 및 비트선의 이퀄라이즈를 제어하는 신호 SEN 및 BEQ를 송출한다. 워드선 제어부(702)와 센스 제어부(703)의 양 블럭 사이에서는 동작 시퀸스를 제어하기 위한 신호의 교환이 행해진다. 워드선 디코더(704)는 신호 /RDPRC와 RDACT를 받아들여 행 어드레스의 디코드를 행하고, 해당 워드선을 선택하는 신호를 송출한다. 컬럼 스위치 선택 제어부(705)는 어레이 어드레스와 센스 제어부(703)으로 송출되는 신호 CEBi를 받아들여 해당 메모리 셀 어레이가 선택되고, 또 센스 앰프에 데이타가 보유되어 있는 상태일 때에, 컬럼 스위치를 전환하는 타이밍에서 컬럼 어드레스를 디코드하고, 컬럼 스위치를 온/오프하는 신호를 송출한다.

도 8a에 어레이 선택 디코더의 상세를 도시한다. A0 ~ A3은 4 비트의 어레이 어드레스이다. 도시한 바와 같이, A0 ~ A3은 상보적인 신호를 갖고, NAND 게이트(801a)에는 이 상보적인 신호 중 어느 한쪽씩이 입력된다. 이 상보적 신호의 조합이 해당 메모리 셀 어레이의 뱅크 어드레스인 경우에 NAND 게이트(801a)는 L을 송출한다. NAND 게이트(801a)로 송출된 신호와 양 이웃하는 셀 어레이로부터 송출되는 신호 BZi+1, BZi-1을 받아들여 NOR 게이트(803a)는 신호 Matchi를 송출한다. 본 발명에서는 센스 앰프를 양 이웃하는 메모리 셀 어레이에서 공유하는 시어드 방식을 이용하고 있기 때문에, 양 이웃하는 셀이 활성화되어 있으면, 예를 들면 해당 메모리 셀 어레이가 뱅크 어드레스로 선택되어도 활성화할 수 없다. 그래서, 이웃하는 메모리 셀 어레이가 송출하는 신호 BZi+1, BZi-1를 받아 이것에 의해 해당 메모리 셀 어레이가 활성화가능한지 여부의 판단을 행한다. BZi+1, BZi-1은 메모리 셀 어레이가 활성화되어 그 메모리 셀 어레이의 워드선이 동작하면 H가 되는 신호이다. 이상에 의해, Matchi는 뱅크 어드레스에 의해 해당 메모리 셀 어레이가 선택되고, 또한 해당 메모리 셀 어레이의 양 이웃하는 메모리 셀 어레이가 활성화되어 있지 않은 경우에 H가 된다.

신호 ACT는 메모리 셀 어레이를 활성화하는 타이밍을 표시하는 신호로, 모든 메모리 셀 어레이에 공통이다. 또, 신호 PRC는 메모리 셀 어레이를 프리챠지 상태로 하는 타이밍을 표시하는 신호로, 모든 메모리 셀 어레이에 공통이다. 이들 신호는 어느 일정한 기간만 이루어지는 펄스 신호이다. NAND 게이트(803a ~ 806a)는 플립플롭 회로를 구성하고, 워드선 제어부(702)와 센스 제어부(703)를 직접 제어하는 신호 BNKi를 출력한다. 상기 Matchi 신호가 H일 때에 ACT가 동작하는 타이밍에서 BNKi는 H가 되고, 해당 메모리 셀 어레이에서 일련의 DRAM의 센스 동작이 시작한다. 또, 상기 Matchi 신호가 H일 때에, PRC가 동작하는 타이밍에서 BNKi는 L이 되고, 해당 메모리 셀 어레이에서 일련의 DRAM의 프리챠지 동작이 시작한다.

뱅크 어드레스는 데이타선을 공유하는 메모리 셀 어레이, 달리 말하면, 1 블럭을 구성하는 메모리 셀 어레이가 각각 별개로 갖는 어드레스 또는 그 일부에 표시할 수 있다. 도 a에 도시하는 회로 예에서, 뱅크 어드레스는 A0 ~ A3의 4 비트가 되기 때문에, 합계 16 메모리 셀 어레이의 뱅크 어드레스를 표시할 수 있고, 예를 들면 제1 실시예에서 도시하는 메모리 시스템 등에 이용된다. 도 3에 도시하는 메모리 시스템에서, 블럭 내에서 동시에 하나의 메모리 셀 어레이밖에 활성화시키지 않을 경우, 16 어레이 제어부 중 하나의 어레이 제어부가 메모리 셀 어레이를 활성화시키기 때문에, 어레이 선택 디코더의 입력 신호는 16과 같이 된다. 즉, NAND(801)의 입력 신호는 뱅크 어드레스 A0 ~ A3의 상보적 신호중 어느 한쪽이 되어 4 비트이다. 또, 블럭 내에서 동시에 2개의 메모리 셀 어레이를 활성화시키는 경우, 16 어레이 제어부 중 2개의 어레이 제어부가 메모리 셀 어레이를 활성화시키기 때문에, 어레이 선택 디코더 회로는 도 8b에 도시하는 바와 같이 되고, 입력 신호는 8과 같이 된다. 즉, NAND 게이트(801b)의 입력 신호는 어레이 어드레스 A1 ~ A3의 상보적 신호 중 어느 한쪽이 되어 3 비트이다. 마찬가지로 해서, 어레이 어드레스 A0 ~ A3 중 어떤 비트를 뱅크 어드레스로서 어레이 선택 디코더의 입력으로 함으로써 1 블럭 내에서 동시 활성화하는 메모리 셀 어레이의 수를 변경할 수 있다.

도 9에 워드선 디코더(704)의 상세를 도시한다.

도 9a에 워드선 구동 신호의 프리 디코드 회로의 상세를 도시한다. 워드선 구동 전압 Vboot와 접지 전위 사이에 직렬로 접속된 Pch 트랜지스터(901)과 Nch 트랜지스터(902, 903, 904)와 인버터에 의한 래치 회로(905)로 구성되어, 워드선 구동 신호 WLDR(0 ; 3)과 그 반전 신호 /WLDR(0 ; 3)을 송출한다. 신호 /RDPRC는 L일 때, Pch 트랜지스터(901)가 온이 되고 디코더를 프리챠지하며, 이 신호가 H가 되고 Pch 트랜지스터(901)가 오프하면 펄스적으로 변화하는 신호 RDACT가 H가 되는 타이밍에서 Pch 트랜지스터(904)를 온시켜 행 어드레스 RA0, RA1을 디코드하고, 워드선 구동 신호 WLDR를 송출한다. Nch 트랜지스터(902, 903)는 행 어드레스 RA0, RA1의 상보적 신호중 어느 한쪽을 게이트 입력에 소유하기 때문에, 워드선 프리 디코드 회로는 4 비트 필요하다. 또, 행 어드레스는 전체 메모리 셀 어레이에 공통이고, 어레이 제어 신호 중 행 어드레스는 다른 메모리 셀 어레이의 행 어드레스도 지정하기 때문에, 비주기로 변화한다. 이 때문에, 워드선 디코더부는 PDACT가 H인 기간, 달리 말하면 해당 메모리 셀 어레이가 선택되어 있는 기간의 행 어드레스만을 선택적으로 디코드한다. 디코드 결과는 래치 회로에 의해 래치되어, 워드선 구동 신호 WLDR(0 ; 3) 중 하나가 H가 되고, 그 상보 신호 /WLDR(0 ; 3)은 L이 된다. 256행×1024열의 메모리 셀 어레이에서 행 어드레스를 디코드하는 경우 RA0에서 RA7의 8 비트의 행 어드레스가 필요하게 되지만, 프리 디코드 회로에 의해 RA0와 RA1의 디코드가 종료하고 있기 때문에, 이하에 설명하는 워드선 디코더 회로에 의해 디코드되는 것은 RA2 ~ RA7의 6 비트이다.

행 어드레스의 하위 6 비트 RA2 ~ RA6은 어레이 제어 신호 내에서는 PXA(0 ; 3), PXB(0 ; 3), PXC(0 ; 3)의 형태를 취한다. 이들 신호를 생성하는 회로의 상세를 도 9b에 도시한다. NAND 게이트(906)는 행 어드레스 RA2, RA3의 상보적인 신호중 어느 한쪽을 입력에 소유하고, 그 출력에 인버터를 통해 신호 PXA(0 ; 3)를 송출한다. PXA(0 ; 3)는 RA2, RA3의 4개의 조합에 대응하여 그중 하나의 신호가 H가 되도록 한 신호이다. 마찬가지로 해서, 행 어드레스 RA4, RA5에 PXB(0 ; 3), 행 어드레스 RA6, RA7에 PXC(0 ; 3)를 송출한다. 이들 행 어드레스 디코드 회로는 각각 4세트씩 합계 12개가 필요하다.

상기 행 어드레스 디코드 회로에서 RA2 ~ RA7에 디코드된 행 어드레스 PXA(0 ; 3), PXB(0 ; 3), PXC(0 ; 3)을 또 디코드하는 워드선 디코더 회로의 상세를 도 9c에 도시한다. 워드선 구동 전압 Vboot와 접지 전위 사이에 직렬로 접속된 Pch 트랜지스터(907)와 Nch 트랜지스터(908, 909, 910, 911), 인버터에 의한 래치 회로(912)로 구성되어 워드선 디코드 신호의 반전 신호 /RDC(0 ; 63)를 송출한다. 동작 탕밍은 도 9a와 동일하다. Nch 트랜지스터(908, 909, 910)는 각각 신호 PXA(0 ; 3), PXB(0 ; 3), PXC(0 ; 3)중 어느 한나씩을 게이트 입력에 소유하기 위해, 워드선 디코드 회로는 64 세트가 필요하다.

도 9d에 최종적으로 워드선을 선택하는 회로의 상세를 도시한다. Pch 트랜지스터(913)과 Nch 트랜지스터(914, 915)로 구성된다. 상기 워드선 디코더 회로로 송출된 워드선 디코드 신호의 반전 신호 /RDC(0 ; 63)이 L인 경우, Pch 트랜지스터(913)은 온하고, Nch 트랜지스터(914)는 오프하기 때문에, 상기 워드선 프리 디코드 회로로 송출된 워드 구동 신호 WLDR(0 ; 3)이 해당 워드선으로 송출되어 해당 워드선이 선택된다. 이 때, 상기 워드선 프리, 디코드 회로로 송출된 워드선 구동 신호의 반전 신호 /WLDR(0 ; 3)은 L이기 때문에, 트랜지스터(915)는 오프 상태이다. 한편, 상기 워드선 디코더 회로로 송출된 워드선 디코드 신호의 반전 신호 /RDC(0 ; 63)이 H인 경우, Pch 트랜지스터(913)는 오프하고, Nch 트랜지스터(914)는 온하기 때문에 해당 워드선은 접지 전위가 된다. 도 9a에 도시한 워드선 구동 신호의 프리 디코드 회로에 의해 디코드된 신호 WLDR(0 ; 3)과 도 9c에 도시한 워드선 디코더 회로에 의해 디코드된 신호 /RDC(0 ; 63)중 어느 하나씩을 입력 신호로 하기 때문에, 워드선 선택 회로는 256 세트가 된다. 이 출력 단자가 각각 메모리 셀 어레이의 워드선에 접속되어 워드선을 구동한다. Nch 트랜지스터(915)는 /RDC(0 ; 63)에 의해 선택되어 있지만, WLDR(0 ; 3)에서는 선택되어 있지 않은 워드선에 대해 워드선을 단단히 접지 레벨에 고정하기 위한 기능을 갖는다.

이상이 워드선과 센스 앰프의 구동계이다. 뱅크 어드레스에서 선택된 셀 어레이가 그 어레이내에서 닫힌 회로에 의해 구동되게 된다.

도 10에 컬럼 스위치 선택 제어부의 상세를 도시한다. 컬럼 스위치 선택 제어부는 활성화된 셀 어레이와 데이타를 교환하기 위해, 데이타 버스와 센스 앰프를 접속하는 스위치계의 제어를 행한다. 도 10a는 선택된 메모리 셀 어레이의 스위치 제어를 행하기 위한 신호 발생 회로이다. 먼저, 어레이 어드레스 A0 ~ A3의 상보적 신호중 어느 한쪽을 NAND 게이트(1001)로 입력한다. 이 상보적 신호의 조합이 해당 메모리 셀 어레이의 뱅크 어드레스인 경우에 NAND 게이트(1001)는 L을 송출한다. 신호 CENBi는 전술한 센스 제어부로 송출되는 신호로, 해당 메모리 셀 어레이가 센스 동작을 완료하여 데이타가 센스 앰프에 보유되어 있는 상태에서 H가 된다. 신호 ACC는 컬럼 스위치를 제어하는 타이밍을 결정하는 신호이다. 신호 ACC가 동작할 때에, 해당 메모리 셀 어레이가 선택되어 있고, 또 이 메모리 셀 어레이가 활성화되어 있는 경우, NAND 게이트(1001)는 L을 송출하고, CENBi는 H가 되기 때문에, 신호 SWONi는 H가 되고, 해당 메모리 셀 어레이의 컬럼 스위치가 동작 가능한 상태로 된다. 신호 ACC가 동작할 때에, 해당 메모리 셀 어레이가 선택되어 있지 않으면 신호 SWONi는 L이 되고, 해당 메모리 셀 어레이의 컬럼 스위치는 동작하지 않는다. 또, 해당 메모리 셀 어레이가 프리챠지 상태로 되면, CENBi가 L이 되기 때문에, 이 경우도 SWONi는 L이 되고, 해당 메모리 셀 어레이의 컬럼 스위치는 동작하지 않는다.

도 10b에 컬럼 스위치를 온/오프하는 신호를 프리 디코드하는 회로의 상세를 도시한다. NAND 게이트(1002)는 컬럼 어드레스 CA0, CA1의 상보적 신호중 어느 한쪽을 입력에 소유하고, 그 출력에 인버터를 통해 신호 YA(0 ; 3)를 송출한다. YA(0 ; 3)는 CA0, CA1의 4개의 조합에 대응하여 그중 하나의 신호가 H가 된 신호이다.

도 10c에 컬럼 스위치를 온/오프 제어하는 신호를 디코드하는 회로의 상세를 도시한다. OR 게이트(1003)는 입력에 해당 메모리 셀 어레이의 신호 발생 회로로 송출되는 신호 SWONi와, 해당 메모리 셀 어레이의 이웃하는 메모리 셀 어레이의 신호 발생 회로로 송출되는 SWONIi-1을 소유한다. NAND 게이트(1004)는 상기 OR 게이트(1003)의 출력과, 컬럼 어드레스를 프리 디코드한 신호 YA(0 ; 1)를 입력으로 소유하고, 그 출력은 인버터를 통해 컬럼 스위치를 온/오프하는 신호 CSS(0 ; 1)가 된다. 마찬가지인 회로 구성에서, CSS(2 ; 3)가 생성된다.

메모리 셀 어레이는 이들 컬럼 스위치의 제어 신호선을 4개 갖고 있다. 또, 본 발명은 센스 앰프를 이웃하는 메모리 셀 어레이에서 공유하는 시어드 센스 방식을 이용하고 있기 때문에, 컬럼 스위치의 제어 신호선은 2개를 해당 메모리 셀 어레이과 해당 메모리 셀 어레이의 하나 앞의 메모리 셀 어레이가 공유하고, 신호 CSS(0 ; 1)에 의해 제어되며, 나머지 2개의 해당 메모리 셀 어레이와 해당 메모리 셀 어레이의 하나 후의 메모리 셀 어레이가 공유하고, 신호 CS(2 ; 3)에 의해 제어되게 된다. 신호 CSS(0 ; 1)는 OR 게이트(1003)의 입력에 해당 메모리 셀 어레이가 선택될 때에 H가 되는 신호 SWONi와 해당 메모리 셀 어레이의 하나 앞의 메모리 셀 어레이가 선택된 때에 H가 되는 신호 SWONi-1을 입력함으로써, 해당 메모리 셀 어레이가 해당 메모리 셀 어레이의 한개 앞의 메모리 셀 어레이중 어느 스위치 제어 회로가 동작가능하다고 판단될 때에만 컬럼 어드레스 CA(0 ; 1)로 디코드되고, 컬럼 스위치의 제어를 행한다. 마찬가지로 해서, 신호 CSS(2 ; 3)은 해당 메모리 셀 어레이가 해당 메모리 셀 어레이의 하나 후의 메모리 셀 어레이의 어느 스위치 제어 회로가 동작 가능하다고 판단된 때에만 컬럼 어드레스 CA(2 ; 3)로 디코드되어 컬럼 스위치의 제어를 행한다.

또, 도 8a, b에 도시한 어레이 선택 디코더와 달리, 컬럼 스위치 선택 디코더는 1블럭 내에서 동시에 몇개의 메모리 셀 어레이가 활성화되어 있어도, 입력은 항상 A0 ~ A3의 4 비트의 상보적 신호중 어느 한쪽이 되고 신호선은 4개이다. 다시 말하면, 어레이 선택 디코더의 입력 신호는 16과 같이 된다. 이것은 동시에 복수개 메모리 셀 어레이가 활성화되어 있어도, 데이타선에 접속할 수 있는 데이타는 하나이고, 다만 하나의 어레이 제어부만이 어레이 어드레스를 받아, 컬럼 어드레스에서 지정된 컬럼 스위치를 온한다.

다음에, 도 1에 도시한 센스 앰프와 어레이 스위치, 컬럼 스위치의 동작을 상세히 설명한다. 도 11은 도 1을 더 상세히 도시한 것이다. 메모리 셀 어레이 MCAi는 BL0, /BL0과 같이 1024쌍의 비트선 쌍을 갖는다. 도시하고 있지 않지만, 이 각각의 비트선에는 실제로 128개의 메모리 셀이 접속되어 있고, 따라서 1 비트선 쌍, 즉 1 센스 앰프당 256개의 메모리 셀이 접속되어 있다. 센스 앰프 S/A1 ~ S/A4는 그 양측의 메모리 셀 어레이에 공유되어 있고, 어느 쪽의 메모리 셀 어레이와 접속되는지는 어레이 선택 게이트 Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8의 온/오프에 의해 결정한다. 예를 들면, 메모리 셀 어레이 MCAi가 선택되어 있다고 하면, 어레이 선택 스위치 제어 신호 SENi가 H가 되고, 어레이 선택 게이트 Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8의 온하고, 비트선 BL1, /BL1, BL2, /BL2, BL3, /BL3, BL4, /BL4는 센스 앰프 S/A1, S/A2, S/A3, S/A4에 접속된다. 이 때, 메모리 셀 어레이 MCAi-1 및 MCAi-1은 선택되지 않기 때문에, 어레이 선택 스위치 제어 신호 SENi-1 및 SENi+1이 L이 되고, 어레이 선택 게이트 Q9, Q10, Q11, Q12, Q13, Q14, Q15, Q16은 오프하고 있다. 이와 같이 해서, 선택된 메모리 셀 어레이의 비트선 쌍과 센스 앰프가 접속되어 센스 앰프가 구동된다.

리스토어/이퀄라이즈부 R/E는 비트선의 H 레벨을 정확히 판독하고, 셀에 충분한 전하가 재기록되도록 함과 동시에, 프리챠지시에 비트선 페어를 이퀄라이즈하고 센스 동작시의 기준 전위를 발생시키므로 센스 제어 회로로 출력되는 신호 BEQ에 의해 제어된다.

센스 앰프 S/A1, S/A2, S/A3, S/A4에 확정한 데이타는 컬럼 스위치 Q17, Q18, Q19, Q20, Q21, Q22, Q23, Q24에 의해 선택되어 1쌍의 데이타 버스 BAS에 접속되어 전송된다.

이제, 메모리 셀 어레이 MCAi중 비트선 BL1, /BL1, BL2, /BL2, BL3, /BL3, BL4, /BL4상의 한쌍의 데이타가 데이타 버스 BAS에 전송되는 경우를 설명한다. 메모리 셀 어레이가 선택되어, 도시하지 않지만 메모리 셀 어레이 MCAi내의 임의의 워드선이 선택된다. 메모리 셀 어레이 MCAi가 선택되어 있기 때문에, 어레이 선택 스위치 제어 신호 SENi가 H가 되고, 어레이 선택 게이트 Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8의 온하고, 비트선 BL1, /BL1은 센스 앰프 S/A1에 접속된다. 마찬가지로 해서, BL2, /BL2는 센스 앰프 S/A2에, BL3, /BL3는 센스 앰프 S/A3, BL4, /BL4는 센스 앰프 S/A4에 접속된다. 이 때, MCAi-1 및 MCAi-1은 선택되지 않기 때문에, 어레이 선택 스위치 제어 신호 SENi-1 및 SENi+1이 L이 되고, 어레이 선택 게이트 Q9, Q10, Q11, Q12, Q13, Q14, Q15, Q16은 오프하고 있다. 센스 앰프 S/A가 센스를 완료하면, 컬럼 스위치 제어 신호 CSS(0 ; 1), CSS(2 ; 3)이 송출된다. 이제, 컬럼 어드레스에 의해 비트선 BL1, /BL1의 데이타가 선택되면 CSS0이 H로 되고, CSS1, CSS2, CSS3은 L이 된다. 컬럼 스위치 제어 신호 CSS0이 H가 되면, 컬럼 스위치를 구성하는 트랜지스터 Q17, Q19가 온하고, 센스 앰프 S/A1에 보유되어 있는 데이타가 선택되어 데이타 버스쌍 BAS에 전송된다. 이 때, 컬럼 스위치 제어 신호 CSS1, CSS2, CSS3은 L이 되기 때문에, 트랜지스터 Q18, Q19, Q20, Q21, Q22, Q23, Q24는 오프한다. 이상과 같이, 스위치의 제어를 행하고, 메모리 셀 어레이내의 임의의 데이타를 데이타 버스로 취출할 수 있다.

이상 설명된 바와 같이, 온 본 발명의 셀 어레이와 그 활성화 및 데이타의 전송 방법을 이용하여, 실제와 같은 로직 혼재용 DRAM 코아 메모리 시스템을 구축할 수 있는지를 이하에 도시한다. 보다 실제적인 예로서, 이하에서 설명하는 실시예에서, 어레이 제어부는 256 K비트의 각 셀 어레이마다 독립하여 설치하지 않고, 상하 메모리 셀 어레이에 공통으로 설치하여 상하의 셀 어레이는 페어로 활성화시키게 한다. 이 경우, 제어 회로를 2개의 셀 어레이에서 공유화하기 때문에, 제어자유도는 감소하지만, 칩 면적상은 여유를 가진 설계가 가능하게 된다.

본 발명의 제5 실시예로서, 128 I/O, 메모리 용량 9 메가비트의 메모리 시스템의 구조를 도 12에 도시한다. 메모리 시스템은 256 K비트의 메모리 셀 어레이 MCA0 ~ MCA35인 합계 36개의 메모리 셀 어레이로 이루어지고, 또 9개의 메모리 셀 어레이 MCA0 ~ MCA8로 구성되는 블럭(1201), MCA9에서 MCA17로 구성되는 블럭(1202), MCA18 ~ MCA26으로 구성되는 블럭(1203), MCA27 ~ MCA35로 구성되는 블럭(1204)의 4개의 블럭으로 구성되어 있다. 어레이 제어 신호는 블럭(1201과 1202)에서 공유되는 어레이 제어부(1205)와, 블럭(1203와 1204)에서 공유되는 어레이 제어부(1206)에 공통이다. 예를 들면, MCA0과 MCA9와 같은 상하 페어의 메모리 셀 어레이는 제어 회로부에 공유하기 때문에, 상하 블럭(1201과 1202, 1203과 1204)은 각각 동시에 제어된다. 다시 말하면, 상하 블럭의 대응하는 메모리 셀 어레이(예를 들면, MCA5와 MCA14와 MCA23과 MCA32)는 동일 어레이 어드레스를 갖게 된다. 또, 도 7에 도시하는 어레이 선택 디코더(701)와 컬럼 스위치 선택 제어부(705)에는 상기 어레이 어드레스의 전체 비트의 상보적 신호중 어느 한쪽이 입력된다. 다시 말하면, 도 8a의 구성의 어레이 선택 디코더가 채용되게 된다.

예를 들면, 도면중에서 사선으로 도시한 메모리 셀 어레이 MCA5와 MCA14, MCA23과 MCA32가 동시에 활성화되어 있는 경우, 이 메모리 시스템의 1 I/O당 어드레스 구성은 256×9 = 2304행 32열이다. 전체에서, 4개의 셀 어레이가 활성화되어 있고, 이 경우 동시에 활성화되는 메모리 셀 어레이의 수는 작게 해결된다.

제6 실시예로서 64 I/O, 8 메가비트의 메모리 셀 시스템의 구성을 도 13에 도시한다. 메모리 시스템은 256 K비트의 메모리 셀 어레이 MCA0 ~ MCA31인 합계 32개의 메모리 셀 어레이로 이루어지고, 또 8개의 메모리 셀 어레이 MCA0 ~ MCA7로 구성되는 블럭(1301), MCA8 ~ MCA15로 구성되는 블럭(1302), MCA16 ~ MCA23으로 구성되는 블럭(1303), MCA24 ~ MCA31로 구성되는 블럭(1304)의 4개의 블럭으로 구성되어 있다. 메모리 시스템은 상하 블럭(1301과 1302, 1303과 1304)에서 각각 데이타 폭 32 I/O의 데이타 버스 BAS1과 BAS2를 공유하고, 전체에서 64 I/O의 데이타 버스를 갖고 있다. 예를 들면, 블럭(1301)에서 32 I/O, 블럭(1303)에서 32 I/O의 데이타를 취출하는 경우, MCA1, MCA3, MCA5, MCA7과 MCA17, MCA19, MCA21, MCA23이 활성화된다고 하면, MCA9, MCA11, MCA13, MCA15, MCA25, MCA27, MCA29, MCA31도 동시에 활성화되지만, 블럭(1302와 1304)의 컬럼 스위치는 모두 오프가 되고 데이타 전송은 행해지지 않는다. 역으로, 블럭(1302와 0304)에서 데이타를 취출하는 경우는 블럭(1301과 1303)의 컬럼 스위치는 모두 오프가 된다. 이들 상하 어느쪽 블럭에서 데이타를 취출하는지는 컬럼 어드레스에 대응하여 제어된다. 다시 말하면, 상하 블럭의 각각 대응하는 메모리 셀 어레이는 상위 1 비트가 다른 어레이 어드레스를 갖게 된다. 또, 어레이 선택 디코더에는 상기 어레이 어드레스의 상위 1 비트를 제외한 뱅크 어드레스의 전체 비트의 상보적 신호중 어느 한쪽이 입력되고, 컬럼 스위치 선택 제어부에는 상기 어레이 어드레스의 전체 비트의 상보적 신호중 어느 한쪽이 입력된다.

예를 들면, 도면중에 사선으로 도시한 메모리 셀 어레이 MCA1, MCA3, MCA5, MCA7과 MCA17, MCA19, MCA21, MCA23, MCA9, MCA11, MCA13, MCA15, MCA25, MCA27, MCA29, MCA31이 동시 활성화되면, 전체 메모리 셀 어레이의 절반이 동시 활성화되게 되기 때문에, 이 메모리 시스템의 1 I/O당 어드레스 구성은 256×2 = 512행, 동시 활성화되는 상하 블럭의 메모리 셀 어레이가 컬럼 어드레스 1 비트분에 대응하기 때문에, 32×4×2 = 256열이 된다. 각각의 어드레스에 요구하는 비트수는 행 9 비트, 열 8 비트로 비트수의 차는 1 비트가 되고, 행과 열의 어드레스 구성의 차를 작게 할 수 있다.

본 발명의 제7 실시예로서, 각 메모리 셀 어레이를 비주기로 동작시키는 메모리 시스템의 구성을 도 14에 도시한다. 이하, 복수개의 메모리 셀 어레이의 조합을 뱅크라 칭한다. 예를 들면, 메모리 셀 어레이 MCA0과 MCA9에서 뱅크 B0가 구성되고, 마찬가지로 해서, B1에서 B16까지 합계 18개의 뱅크가 구성된다. 각각의 뱅크는 별개 뱅크 어드레스를 갖는다.

예를 들면, 비주기로 B2, B5, B16이 활성화되어 있다고 한다. 이것은 어레이 제어부에 의해 활성화된 메모리 셀 어레이는 프리챠지될 때까지 활성화 상태를 유지하기 때문이다. 블럭(1401)에서는 하나의 뱅크 B16이 활성화되어 있기 때문에, 이 뱅크 B16에서 64 I/O의 데이타가 전송된다. 이 하나 뱅크의 구성은 64 I/O×256행×32열이 된다. 한편, 블럭(1402)에서는 2개의 뱅크 B2, B5가 활성화되어 있기 때문에, 이 2개의 뱅크 B2, B5중 어느 뱅크로부터 64 I/O의 데이타가 전송된다. 어느 뱅크에서 데이타가 전송되는가는 데이타 억세스시에 어느 뱅크를 지정하고 있는지에 의한다. 하나의 블럭 내에서 복수개의 뱅크가 활성화되어 있어도, 1회의 억세스에서는 하나의 뱅크에서 밖에 데이타 전송이 행해지지 않는다. 이상과 같이, 각각 블럭(1401, 1402)에서 64 I/O씩, 합계 128 I/O의 데이타가 전송되게 돈다. 이 때, 각 블럭(1401, 1402)의 메모리 셀 어레이의 어레이 제어부에 공급되는 어레이 제어 신호는 타이밍을 표시하는 신호만 공통인 신호로, 그외 어드레스 신호는 블럭(1401, 1402) 사이에서 다른 신호가 된다.

이제, 각각의 블럭(1402, 1401)에 메모리 셀 어레이 MCA36, MCA37로 구성되는 뱅크 B18과 MCA38, MCA39로 구성되는 뱅크 B19를 추가하고, 메모리 용량을 확장시키는 경우를 설명한다. 본 실시예에서는 각각의 뱅크가 뱅크 어드레스를 갖고, 하나의 블럭 내에서 복수개의 뱅크가 활성화되어 있는 경우에서도 뱅크 어드레스에서 지정된 하나의 뱅크로부터 데이타 전송되기 때문에, 메모리 용량의 확장은 뱅크 단위로 가능하게 된다.

도 15에 제7 실시예에서 도시한 메모리 시스템의 뱅크 억세스의 각 신호의 관계를 도시한다. 전술한 메모리 셀 어레이를 활성화하는 신호 ACT, 어레이를 프리챠지하는 신호 PRC, 컬럼 스위치를 제어하는 타이밍을 결정하는 신호 ACC와 뱅크 어드레스, 컬럼 어드레스와 송출되는 출력 데이타의 관계를 도시하고 있다. 타이밍 챠트 상의 B0, B1, B2, B3의 문자는 각각의 신호가 각각의 뱅크를 지정하기 위해 송출되어 있는 것을 표시한다. 뱅크 B0이 활성화되어 있는 상태에서, 뱅크 B1을 활성화하기 위한 신호 ACT(1501)이 송출되어 뱅크 어드레스(1505)에서 지정되는 뱅크 B1도 활성화된다. 다음에, 뱅크 B0를 프리챠지하기 위한 신호 PRC(1502)가 송출되고, 뱅크 어드레스(1506)에서 지정되는 뱅크 B0은 프리챠지 상태가 된다. 또, 뱅크 B2를 활성화하기 위한 신호 ACT(1503)이 송출되어, 뱅크 어드레스(1507)에서 지정되는 뱅크 B2가 활성화되고, 이어서 뱅크 B3을 활성화하기 위한 신호 ACT(1504)가 송출되어 뱅크 어드레스(1508)에서 지정되는 뱅크 B3이 활성화된다. 이들 각각의 경우에서 데이타 억세스의 한 예를 이하에 도시한다.

뱅크 어드레스의 사선 부분은 어드레스가 유효하지 않는 기간을 표시한다. 출력 데이타는 신호 ACC로부터 일정한 시간 후에 그 지정된 뱅크로부터 지정된 컬럼 어드레스의 데이터가 출력된다. 예를 들면, 뱅크 B0가 활성화되어 있는 상태에서, 뱅크 B0의 컬럼 스위치를 제어하기 위한 신호 ACC(1509)가 송출되면, 뱅크 어드레스(1515)에서 지정되는 B0의 컬럼 어드레스에서 지정되는 컬럼 스위치가 제어되어 일정한 시간 후에 출력 데이타(1521)이 송출된다. 다음에, 뱅크 B1의 컬럼 스위치를 제어하기 위한 신호 ACC(1510)이 송출되면, 미리 뱅크 B1이 활성화되어 있기 때문에, 뱅크 어드레스(1516)에서 지정되는 B1의 컬럼 어드레스에서 지정되는 컬럼 스위치가 제어되어 일정 시간 후에 출력 데이타(1522)가 송출된다. 다음에, 뱅크 B2의 컬럼 스위치를 제어하기 위한 신호 ACC(1511)가 송출되면, 이미 뱅크 B2가 활성화되어 있기 때문에, 뱅크 어드레스(1517)에서 지정되는 B2의 컬러 어드레스에서 지정되는 컬럼 스위치가 제어되어 일정 시간 후에 출력 데이타(1523)가 송출된다. 또, 뱅크 B1의 컬럼 스위치를 제어하기 위한 신호 ACC(1512)가 송출되면, 뱅크 B1은 활성화된 체로 프리챠지 상태에는 나쁘기 때문에, 뱅크 어드레스(1518)에서 지정되는 B1의 컬럼 어드레스에서 지정되는 컬럼 스위치가 제어되어 일정 시간 후에 출력 데이타(1524)가 송출된다. 그 후, 또 뱅크 B2의 컬럼 스위치를 제어하기 위한 신호 ACC(1513)가 송출된 경우도, 뱅크 B2는 활성화된 체로 프리챠지 상태에는 나쁘기 때문에, 일정 시간 후에 출력 데이타(1525)가 송출된다. 이 예에서, 뱅크 사이에는 시어드 센스 방식에 의한 어레이 활성화의 제약이 있는 경우는, 예를 들면 뱅크 B1과 B2가 이웃하는 어레이에 구성되어 있으면, 동시에 활성화되지 않게 되어 한쪽 뱅크로부터의 데이타 출력은 없다.

이상과 같이, 동시에 몇개의 메모리 셀 어레이를 활성화시켜 둠으로써, 별개의 메모리 셀 어레이의 데이타를 억세스할 때마다 각각의 메모리 셀 어레이를 선택하고, 그 셀 어레이가 활성화 가능한지 어떤지를 판단하며, 판단 결과에 의해 메모리 셀 어레이를 선택한다라는 순서를 생략할 수 있어, 컬럼 스위치의 온, 오프를 제어하는 것만으로 데이타의 억세스를 행하는 것이 가능하게 된다. 이것은 동작 시간의 단축에 연결된다.

뱅크는 몇개의 메모리 셀 어레이로 구성되어도 상관없지만, 제8 실시예로서 4개의 메모리 셀 어레이로 뱅크가 구성되는 경우를 도 16에 도시한다. 전체 메모리 용량은 8M에서 256 K 셀 어레이 32개로 구성된다. 전체는 8 뱅크 구성이 되고, 도면 중에 도시하는 바와 같이, 메모리 셀 어레이가 뱅크 B1로부터 뱅크 B8에 할당된다. 메모리 셀 어레이의 뱅크 할당은 센스 앰프가 양 이웃하는 메모리 셀 어레이과 공유되어 있음으로써, 서로 이웃하는 메모리 셀 어레이는 동일 뱅크에 할당할 수 없다라는 제약이 있다. 그러나, 이 이외는 자유로 할당 패턴을 선택할 수 있다. 이 경우도, 상기 제7 실시에와 마찬가지로 블럭(1601)과 블럭(1602)에는 공통의 타이밍 신호와, 다른 어드레스 신호가 공급된다. 블럭(1602)에서는 뱅크 B8이 활성화되고, 컬럼 어드레스에 따라 2 페어의 메모리 셀 어레이 중 한쪽으로부터 64 I/O의 데이타가 전송된다. 블럭(1601)에서는 뱅크 B1과 B3이 활성화되어 있고, 4 쌍의 메모리 셀 어레이중 하나로부터 뱅크 어드레스에 의한 뱅크 지정과, 컬럼 어드레스에 따라 선택된 메모리 셀 어레이 페어로부터 64 I/O의 데이타가 송출된다. 이 경우, 한개 뱅크의 어드레스 구성은 64 I/O×256행×64열이다.

이와 같이, 뱅크 구성으로서 또 복수개의 뱅크를 동시에 활성화 상태로서 해둠으로써, 데이타 억세스에 요구하는 시간을 단축할 수 있다. 본 실시예의 경우에서도, 블럭(1601과 1602)는 메모리 셀과 데이타를 교환하는 타이밍 신호만을 동기시켜 둠으로써, 좌우의 블럭에서 128 I/O의 출력 데이타를 얻는 것이 가능하다.

몇개의 메모리 셀 어레이에서 하나 뱅크를 구성하는가는 뱅크당 컬럼 수를 몇개로 하고자 하는 것으로 결정한다. 상하 한조의 메모리 셀 어레이에서 1 뱅크를 형성한 경우는 데이타 폭 128 I/O의 메모리 시스템에서, 좌우 블럭의 양측에 1 페어씩 메모리 셀 어레이를 추가하여 메가비트 단위의 메모리 용량의 증감을 행하는 것도 가능하게 된다. 그러므로, M 메가비트의 메모리 시스템에서는 양 블럭에 각각 M 페어의 메모리 셀 어레이를 갖게 된다. 이것에 의해, 이 메모리 시스템에서 실현가능한 어드레스 구성으로서 행수와 열수는 이하와 같이 결정한다.

행수 L = 256×M/m

열수 C = 32×m

여기에서, m은 블럭 내에서 동시 활성화되는 메모리 셀 어레이 페어 수를 표시하고, M의 약수(1을 포함하는 M을 제외함)가 된다.

또, 이 메모리 시스템에서 뱅크를 구성하는 경우에, 실현가능한 뱅크 수는 각 블럭마다 이하와 같이 결정한다.

뱅크 수 B = M/m

여기에서, B가 4 이상일 때에는 M/m일 수 있다. B가 3 이하일 때에는 이웃하는 셀 어레이는 동시에 활성 상태로 할 수 없기 때문에 뱅크를 구성할 수 없다. 뱅크수가 M/m일 때에도 동시에 활성화할 수 있는 뱅크 수는 M/2m 또는 이것을 초과하지 않은 최대 정수까지의 수가 된다. 이들 제한 사항의 범위내에서 활성화하는 메모리 셀 어레이를 증가하면, 데이타 억세스의 시간은 단축된다.

본 발명을 이용함으로써, 메모리 셀 어레이의 증감이나 활성화하는 메모리 셀 어레이 수의 증감에 관계없이, 데이타 버스 폭을 항상 일정하게 하는 것이 가능하게 된다. 또, 각 메모리 셀 어레이마다 설치된 어레이 제어부의 회로 구성과 어레이 제어 신호의 지정 방법을 대응시켜 변경함으로써, 메모리 시스템을 둘러싼 주변 회로로부터의 여러가지 요구에 따른 데이타 전송이 가능하게 된다.

이것은 로직과 혼재되는 DRAM과 같이 다양한 요구를 만족시켜야만 하는 메모리로서는 최적인 것이 된다.

또, 본원 청구 범위의 각 구성 요건에 병기한 도면 참조 번호는 본 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예에 한정하는 의미로 병기한 것은 아니다.

Claims

반도체 기억 장치에 있어서, 복수의 메모리 셀을 가진 메모리 셀 어레이, 복수의 센스 앰프, 상기 복수의 센스 앰프와 접속되는 복수의 데이터선, 및 상기 복수의 메모리 셀 어레이에 각각 설치되어, 상기 메모리 셀 어레이의 임의의 메모리 셀의 데이터를 상기 센스 앰프로 송출하고, 임의의 상기 센스 앰프의 데이터를 상기 데이터선으로 송출하는 제어를 수행하는 복수의 어레이 제어부를 구비하는 것을 특징으로 하는 반도체 기억 장치.
반도체 기억 장치에 있어서, 복수의 메모리 셀을 가진 메모리 셀 어레이, 복수의 센스 앰프, 상기 복수의 센스 앰프와 잡속되는 복수의 데이터선, 및 상기 복수의 메모리 셀 어레이에 각각 설치되어, 상기 메모리 셀 어레이의 임의의 메모리 셀의 데이터를 상기 센스 앰프로 송출하고, 임의의 상기 센스 앰프의 데이터를 상기 데이터선으로 송출하는 제어를 수행하는 복수의 어레이 제어부를 구비하되, 상기 복수의 메모리 셀 어레이는 서로 다른 뱅크어드레스를 가지고 상기 어레이 제어부는 입력된 뱅크어드레스가 대응하는 메모리 셀 어레이의 뱅크어드레스와 동일할 때, 상기 메모리 셀 어레이의 제어를 수행하는 것을 특징으로 하는 반도체기억장치.
제2항에 있어서, 상기 어드레스 제어부는 상기 메모리 셀의 데이터를 상기 센스앰프로 송출하고나서, 상기 센스앰프의 데이터를 리세트할 때까지의 기간중, 상기 센스앰프가 데이타를 송출하는 상태로 계속 유지하도록 센스앰프를 제어하는 것을 특징으로 하는 반도체기억장치.
반도체 기억 장치에 있어서, 제1 비트선쌍을 갖는 제1 메모리 셀 어레이; 제2 비트선쌍 및 제3 비트선쌍을 갖는 제2 메모리 셀 어레이; 제4 비트선쌍을 갖는 제3 메모리 셀 어레이; 상기 제1 및 제2 메모리 셀 어레이 사이에 배치된 제1 센스 앰프; 상기 제2 및 제3 메모리 셀 어레이 사이에 배치된 제2 센스 앰프; 상기 제1 비트선쌍과 상기 제1 센스 앰프와의 접속을 제어하는 제1 어레이 선택 스위치; 상기 제2 비트선쌍과 상기 제1 센스 앰프와의 접속을 제어하는 제2 어레이 선택 스위치; 상기 제3 비트선쌍과 상기 제2 센스 앰프와의 접속을 제어하는 제3 어레이 선택 스위치; 상기 제4 비트선쌍과 상기 제1 센스 앰프와의 접속을 제어하는 제4 어레이 선택 스위치; 상기 제1 내지 제3 메모리 셀 어레이에 공통인 한쌍의 데이타선; 상기 제1 센스 앰프와 상기 한쌍의 데이타선과의 접속을 제어하는 제1 컬럼스위치; 상기 제2 센스 앰프와 상기 한쌍의 데이타선과의 접속을 제어하는 제2 컬럼스위치; 상기 제1메모리 셀 어레이에 대하여 설치되어 상기 제1어레이 선택스위치 및 상기 제1컬럼 스위치의 온, 오프제어를 수행하는 제1어레이 제어부; 상기 제1메모리 셀 어레이에 대하여 설치되어 상기 제2, 제3어레이 선택스위치 및 상기 제1 및 제2컬럼 스위치의 온, 오프 제어를 수행하는 제2어레이 제어부; 상기 제3메모리 셀 어레이에 대하여 설치되어 상기 제4어레이 선택스위치 및 상기 제2컬럼 스위치의 온, 오프제어를 수행하는 제3어레이 제어부를 구비하는 것을 특징으로 하는 반도체기억장치.
제4항에 있어서, 상기 제2어레이 제어부는 상기 제1 및 제3어레이 제어부에 상기 제2메모리 셀 어레이의 데이터가 상기 제1 및 제2센스 앰프로 송출되어 있는지 아닌지를 나타내는 신호(BZi)를 송출하고, 상기 제1어레이 제어부로부터는 상기 제1메모리 셀 어레이의 데이터가 상기 제1센스앰프로 송출되어 있는 지 아닌지를 나타내는 신호 (BZi-1)를 받으며, 상기 제3제어부로부터는 상기 제3메모리 셀 어레이의 데이터가 상기 제2센스앰프로 송출되어 있는지 아닌지를 나타내는 신호(BZi+1)를 받는 것을 특징으로 하는 반도체기억장치.
제4항에 있어서, 상기 제1 내지 제3메모리 셀 어레이는 서로 다른 뱅크 어드레스를 가지고, 상기 제1 내지 제3어레이 제어부는 입력된 뱅크 어드레스가 대응하는 메모리 셀 어레이의 뱅크 어드레스와 동일할 때, 상기 메모리 셀 어레이의 제어를 수행하는 것을 특징으로 하는 반도체기억장치.
제6항에 있어서, 상기 제2어레이 제어부는 상기 제2비트선상의 데이터를 제1센스 앰프로 송출하고, 상기 제3비트선상의 데이터를 제2센스앰프에 송출하고 나서, 상기 제1 및 제2 센스 앰프 데이터를 리세트하기까지의 기간중, 상기 제1 및 제2센스앰프로 데이터가 송출되는 상태를 계속 유지하는 제어를 수행하는 것을 특징으로 하는 반도체기억장치.
제6항에 있어서, 상기 제2의 어레이 제어부는 상기 제1 또는 제3메모리 셀 어레이의 데이터가 상기 제1 또는 제2센스 앰프로 송출되어 있지 않을 경우, 제2메모리 셀 어레이의 데이터를 센스 앰프로 송출하는 것을 특징으로 하는 반도체기억장치.
제6항에 있어서, 상기 제1 내지 제3어레이 제어부에는 공통의 어레이 제어신호가 공급되고, 이 어레이 제어신호는 상기 뱅크 어드레스와 행어드레스, 컬럼어드레스, 메모리 셀 어레이로부터 데이터를 판독할 때의 타이밍을 나타내는 신호를 포함하는 것을 특징으로 하는 반도체기억장치.
반도체 기억 장치에 있어서, 서로 다른 뱅크어드레스를 갖는 적어도 3이상의 메모리 셀 어레이, 상기 각 메모리 셀 어레이와 접속되는 복수의 데이터선, 및 상기 각 메모리 셀 어레이에 대하여 각각 설치된 어레이 제어부를 구비하되, 상기 어레이 제어부는 어레이 제어신호에 기초하여 대응하는 메모리 셀 어레이의 임의의 비트선상의 데이터를 센스앰프로 송출하고, 그 후, 상기 센스앰프의 임의의 데이터를 상기 데이터선으로 송출하며, 그 후, 상기 센스앰프를 프리챠지하는 것을 특징으로 하는 반도체기억장치.
제10항에 있어서, 상기 제어부는 상기 대응하는 메모리 셀 어레이의 임의의 비트선상의 데이터를 상기 센스앰프로 송출하고 나서 상기 센스앰프를 프리챠지하기까지의 기간중, 상기 센스앰프로 데이터가 송출되는 상태를 계속하여 유지하는 제어를 수행하는 것을 특징으로 하는 반도체기억장치.
제11항에 있어서, 상기 어레이 제어신호는 뱅크어드레스와 행어드레스, 칼럼어드레스를 구비하고, 상기 어레이제어부는 상기 뱅크어드레스의 적어도 일부와 행어드레스에 기초하여 대응하는 메모리 셀 어레이의 비트선과 센스앰프를 젭속하여 메모리셀의 데이터를 센스 앰프로 송출시키고, 그 후, 상기 뱅크어드레스와 칼럼어드레스에 기초하여 임의의 센스 앰프의 데이터를 상기 데이터선에 접속하여 상기 센스 앰프의 데이터를 상기 데이터선으로 송출시키는 것을 특징으로 하는 반도체기억장치.
제11항에 있어서, 상기 어레이 제어신호는 뱅크어드레스와 행어드레스, 컬럼어드레스를 구비하고, 상기 어레이 제어부는 상기 뱅크어드레스와 메모리셀의 벵크어드레스의 적어도 일부가 일치했을 경우, 행어드레스에 기초하여 대응하는 메모리 셀 어레이의 비트선과 센스 앰프를 접속하여 메모리셀의 데이터를 센스앰프로 송출하고, 그 후, 상기 뱅크어드레스가 메모리셀의 뱅크어드레스와 일치했을 경우, 칼럼어드레스에 기초하여 임의의 센스 앰프의 데이터를 상기 데이터선으로 송출하는 것을 특징으로 하는 반도체기억장치.
제11항에 있어서, 상기 어레이 제어신호는 메모리 셀 어레이를 활성화하는 타이밍을 나타내는 신호와 메모리 셀 어레이를 프리챠지상태로 하는 타이밍을 나타내는 신호와 상기 센스 앰프의 데이터를 상기 데이터선으로 송출하는 타이밍을 나타내는 신호를 구비하고, 상기 어레이 제어부는 인접하는 어레이 제어부로부터 송출된 그 메모리 셀 어레이가 활성화되어 있는지 어떤지를 나타내는 신호와 상기 메모리 셀 어레이를 활성화하는 타이밍을 나타내는 신호에 기초하여 대응하는 메모리 셀 어레이의 비트선과 센스 앰프를 접속하여 데이터를 센스 앰프로 송출하고, 그 후, 상기 센스 앰프의 데이터를 데이터선으로 송출하는 타이밍을 나타내는 신호에 기초하여 임의의 센스 앰프의 데이터를 상기 데이터선에 접속하여 상기 센스 앰프의 데이터를 상기 데이터선으로 송출하고, 그 후, 상기 메모리 셀 어레이를 프리챠지상태로 하는 타이밍을 나타내는 신호에 기초하여 대응하는 메모리 셀 어레이를 프리챠지 상태로 하는 것을 특징으로 하는 반도체기억장치.
제11항에 있어서, 상기 어레이 제어신호는 뱅크어드레스와 행어드레스, 칼럼어드레스, 메모리셀 어레이를 활성화하는 타이밍을 나타내는 신호와 메모리 셀 어레이를 프리챠지상태로 하는 타이밍을 나타내는 신호와 상기 센스 앰프의 데이터를 상기 데이터선으로 송출하는 타이밍을 나타내는 신호를 구비하고, 상기 어레이 제어부는 인접하는 어레이 제어부로부터 송출된 그 메모리셀 어레이가 활성화 되어 있는지 어떤지를 나타내는 신호와 상기 뱅크어드레스의 적어도 일부와 행어드레스, 메모리 셀 어레이를 활성화하는 타이밍을 나타내는 신호에 기초하여 대응하는 메모리 셀 어레이의 비트선과 센스 앰프를 접속하여 메모리셀의 데이터를 센스 앰프로 송출하고, 그 후, 상기 뱅크어드레스와 칼럼어드레스, 상기 센스앰프의 데이터를 데이터선으로 송출하는 타이밍을 나타내는 신호에 기초하여 임의의 센스 앰프를 상기 데이터선에 접속하여 상기 센스 앰프의 데이터를 상기 데이터선으로 송출하고, 그 후, 상기 뱅크어드레스와 메모리 셀 어레이를 프리챠지상태로 하는 타이밍을 나타내는 신호에 기초하여 대응하는 메모리 셀 어레이를 프리챠지 상태로 하는 것을 특징으로 하는 반도체기억장치.
제14항 또는 제15항에 있어서, 상기 센스 앰프의 데이터를 상기 데이터선으로 송출하는 타이밍을 나타내는 신호는 외부 클럭신호와 동기하고 있는 것을 특징으로 하는 반도체기억장치.
반도체 기억 장치에 있어서, 서로 다른 뱅크어드레스를 갖는 적어도 3개의 메모리 셀 어레이, 상기 각 메모리 셀 어레이와 접속되는 복수의 데이터선, 및 상기 각 메모리 셀 어레이에 각각 설치되어, 어레이 제어신호에 따라 상기 메모리 셀 어레이를 제어하는 어레이 제어부를 갖는 적어도 2개의 블록을 구비하여, 상기 어레이 제어부는 상기 어레이 제어신호에 기초하여 대응하는 메모리 셀 어레이의 데이터를 상기 데이터선으로 송출하는 것을 특징으로 하는 반도체기억장치.
반도체 기억 장치에 있어서, 서로 다른 뱅크어드레스를 갖는 적어도 3개의 메모리 셀 어레이, 상기 각 메모리 셀 어레이와 접속되는 복수의 데이터선을 갖는 적어도 2개의 블록, 및 상기 적어도 2개의 블록 상호간에 기억되고, 어레이 제어신호에 따라 상기 각 블록의 메모리 셀 어레이를 제어하는 어레이 제어부를 구비하되, 상기 어레이 제어부는 상기 어레이 제어신호에 기초하여 상기 각 블록의 메모리 셀 어레이의 데이터를 상기 데이터선으로 송출하는 것을 특징으로 하는 반도체기억장치.
반도체 기억 장치에 있어서, 서로 다른 뱅크어드레스를 갖는 적어도 3개의 메모리 셀 어레이와, 상기 각 메모리 셀 어레이와 접속되는 복수의 데이터선을 갖는 적어도 2개의 블록, 및 상기 적어도 2개의 블록 상호간에 기억되고, 어레이 제어신호에 따라 상기 각 블록의 메모리 셀 어레이를 제어하는 어레이 제어부를 구비하되, 상기 어레이 제어부는 상기 어레이 제어신호에 기초하여 일측의 블록의 메모리 셀 어레이의 데이터를 상기 데이터선으로 송출하는 것을 특징으로 하는 반도체기억장치.
제17항 내지 제19항 중 어느 한항에 있어서, 상기 어레이 제어신호는 모든 블록에 공통인 것을 특징으로 하는 반도체기억장치.
제17항 내지 제19항 중 어느 한항에 있어서, 상기 메모리 셀 어레이에 설치된 비트선 데이터를 증폭하는 센스 앰프를 구비한 것을 특징으로 하는 반도체기억장치.
제21항에 있어서, 상기 어레이 제어부는 상기 대응하는 메모리 셀 어레이의 선택된 비트선과 상기 센스 앰프를 접속하고, 상기 비트선의 데이터를 상기 센스 앰프로 송출시키며, 또한 상기 센스 앰프는 프리챠지되기까지 상기 데이터를 유지하는 것을 특징으로 하는 반도체기억장치.
제21항에 있어서, 상기 어레이 제어부는 상기 센스 앰프의 데이터를 상기 데이터선으로 송출하는 타이밍을 나타내는 신호를 가지며, 모든 어레이 제어부에 있어서의 상기 타이밍을 나타내는 신호는, 서로 동기되어 있는 것을 특징으로 하는 반도체기억장치.
제17항에 있어서, 상기 각 블록에 대응하여 각각 설치되고 상기 각 블록의 데이터선수보다 적은수의 데이터버스와, 상기 각 블록에 설치되고, 상기 데이터선중에서 상기 데이터버스에 접속하는 데이터선을 선택하는 디코더를 구비하는 것을 특징으로 하는 반도체기억장치.
제18항에 있어서, 상기 각 블록에 공유되고, 상기 각 블록의 데이터선수보다 적은 수의 데이터버스와, 상기 각 블록에 대응하여 각각 설치되고, 상기 데이터선중에서 상기 데이터버스에 접속하는 디코더를 구비하는 것을 특징으로 하는 반도체기억장치.
제19항에 있어서, 상기 각 블록에 대응하여 각각 설치되고, 상기 각 블록의 데이터선수보다 적은 수의 데이터버스와, 상기 각 블록에 설치되고, 상기 데이터선중에서 상기 데이터버스에 접속하는 데이터선을 선택하는 디코더를 구비하는 것을 특징으로 하는 반도체기억장치.