KR970067854A - 반도체 기억장치 - Google Patents

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Abstract

메모리 셀 어레이의 증감이나 활성화하는 메모리 셀 어레이 수의 증감에 관계없이, 데이타 버스 폭을 항상 일정하게 하는 데이타 전송 방법과, 데이타 전송 방법을 이용한 메모리의 구성 방법 및 이것을 이용한 메모리 시스템을 제공하는 것을 목적으로 한다. 적어도 3개 이상의 메모리 셀 어레이로 이루어지는 메모리 시스템에서, 모든 메모리 셀 어레이와 접속가능한 데이타선과 상기 메모리 셀 어레이마다 제어 회로를 설치하고, 상기 제어 회로로부터의 제어 신호에 의해 상기 메모리 셀 어레이와 상기 데이타선 사이의 데이터의 교환을 제어한다. 이 때문에, 데이타선의 수는 메모리 셀 어레이 수에 좌우되지 않고, 또 각 메모리 셀 어레이는 별개의 어레이 어드레스를 가지며, 상기 제어 회로는 어레이 어드레스, 행 어드레스, 컬럼 어드레스와 각종 타이밍 신호로 구성되는 어레이 제어 신호에 기초한 어레이 선택의 제어를 행하기 때문에, 상기 어레이 어드레스의 부여 방법, 어레이 제어 신호에 의해 여러가지 데이타 억세스 방법을 실현할 수 있다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 3은 본 발명의 제1 실시예를 도시하는 메모리 시스템의 구성을 도시하는 도면.

Claims (31)

  1. 적어도 3개 이상의 메모리 셀 어레이(MCAi, MCAi-1, MCAi+1); 및 복수개의 데이타선(BASO∼BAS255)을 구비하고, 각 데이타선은 상기 적어도 3개 이상의 각 메모리 셀 어레이와 접속되는 것을 특징으로 하는 반도체 기억 장치.
  2. 적어도 3개 이상의 메모리 셀 어레이(MCAi, MCAi-1, MCAi+1); 상기 적어도 3개 이상의 각 메모리 셀 어레이와 접속된 적어도 하나의 데이타선(BASO∼BAS255); 및 상기 적어도 3개 이상의 메모리 셀 어레이와 상기 적어도 하나의 데이타선 사이의 데이타의 기록, 판독을 제어하는 제어회로 (CTRLi-1,CTRLi,CTRLI+1)를 구비한 것을 특징으로 하는 반도체 기억 장치.
  3. 제2항에 있어서,상기 데이타선은 센스 앰프를 통해 상기 적어도 3개 이상의 각 메모리 셀 어레이와 접속되어 있고, 상기 제어 회로는 상기 센스 앰프중에서 하나를 선택하며, 상기 데이타선과 데이타의 기록, 판독을 제어하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제2항에 있어서, 상기 데이타선을 복수개 구비하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 복수개의 데이터선은 상기 적어도 3개 이상의 메모리 셀 어레이중에서 선택된 하나의 메모리 셀 어레이와 접속되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1 비트선쌍(BL1)을 갖는 제1 메모리 셀 어레이 (MCA1); 제2 비트선쌍(BL2) 및 제3비트선쌍(BL3)을 갖는 제2 메모리 셀 어레이(MCA2); 제4 비트선쌍(BL4)을 갖는 제3메모리 셀 어레이(MCA2); 상기 제1 및 제2 메모리 셀 어레이 사이에 배치된 제1 센스 앰프(S/A1); 상기 제2 및 제3 메모리 셀 어레이 사이에 배치된 제2 센스 앰프(S/A2); 상기 제1 비트선쌍과 상기 제1 센스 앰프와의 접속을 제어하는 제1 어레이 선택 스위치(ASW1); 상기 제2 비트선쌍과 상기 제1 센스 앰프와의 접속을 제어하는 제2 어레이 선택 스위치(ASW2);상기 제3 비트선쌍과 상기 제2 센스 앰프와의 접속을 제어하는 제3 어레이 선택 스위치(ASW3);상기 제 4비트선쌍과 상기 제2 센스 앰프와의 접속을 제어하는 제4 어레이 선택 스위치(ASW4);상기 제1 내지 제3 메모리 셀 어레이에 공통인 한쌍의 데이타선(BAS); 상기 제1 센스 앰프와 상기 한쌍의 데이타선과의 접속을 제어하는 제1 컬럼 스위치(ASW1); 및 상기 제2 센스 앰프와 상기 한쌍의 데이타선과의 접속을 제어하는 제2 컬럼 스위치(ASW2)를 구비한 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 제1 내지 제4 어레이 선택 스위치; 및 상기 제1 및 제2 컬럼 스위치의 동작을 제어하는 제어부(CTRL1,CTRL2,CTRL3)를 갖는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 제1 메모리 셀 어레이부에 대해 설치되어 상기 제1 어레이 선택 스위치 및 상기 제1 컬럼 스위치의 온,오프 제어를 행하는 제1 어레이 제어부(CTRL1); 상기 제2 메모리 셀 어레이부에 대해 설치되어 상기 제2,제3 어레이 선택 스위치 및 상기 제1 및 제2 컬럼 스위치의 온,오프 제어를 행하는 제2 어레이 제어부(CTRL2);및 상기 제3 메모리 셀 어레이부에 대해 설치되어 상기 제4 어레이 선택 스위치 및 상기 제2 컬럼 스위치의 온,오프 제어를 행하는 제3 어레이 제어부(CTRL3)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 내지 제3 메모리 셀 어레이는 독자적인 어드레스를 갖고, 상기 어드레스에 따른 메모리 셀 어레이에서 상기 한쌍의 데이타선으로 데이타를 송출시키는 것을 특징으로 하는 반도체 기억 장치.
  10. 제6항에 있어서, 상기 제1 내지 제3 메모리 셀 어레이는 상기 데이타선을 복수개 갖는 것을 특징으로 하는 반도체 기억 장치.
  11. 별개의 어레이 어드레스를 갖는 적어도 3개 이상의 메모리 셀 어레이(MCAi, MCAi-1,MCA+1); 상기 적어도 3개 이상의 각 메모리 셀 어레이와 접속된 적어도 복수의 데이타선(BASO∼BAS255); 상기 적어도 3개 이상의 각 메모리 셀 어레이에 대해 설치된 제어부 (CTRLi-1,CTRLi,CTRLI+1); 및 상기 제어부로 메모리 셀 어레이를 제어하는 어레이 제어 신호를 공급하는 공급 수단이 있고, 상기 복수개의 제어부는 상기 공급 수단에서 공급된 어레이 제어 신호에 기초해 대용하는 메모리 셀 어레이의 임의의 워드선 데이타를 센스 앰프로 송출하며, 그 후 상기 센스 앰프의 임의의 데이타를 상기 데이타선으로 송출하는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서, 상기 어레이 제어 신호에는 어레이 어드레스와 행 어드레스와 컬럼 어드레스를 포함하고, 상기 제어부는 상기 공급 수단에서 공급된 상기 어레이 어드레스와 행 어드레스에 기초해 대응하는 메모리 셀 어레이의 워드선 데이타를 센스 앰프로 송출하며, 그 후 상기 어레이 어드레스와 컬럼 어드레스에 기초하여 임의의 센스 엠프의 데이타를 상기 데이타선으로 송출하는 것을 특징으로 하는 반도체 기억 장치.
  13. 제11항에 있어서, 상기 어레이 제어 신호에는 어레이 어드레스와 행 어드레스와 컬럼 어드레스를 포함하고, 상기 어레이 어드레스의 일부를 뱅크 어드레스로 하며; 상기 제어부는 상기 공급 수단에서 공급된 상기 뱅크 어드레스와 행 어드레스에 기초해 대응하는 메모리 셀 어레이의 워드선 데이타를 센스 앰프로 송출하고, 그 후 상기 어레이 어드레스와 컬럼 어드레스에 기초하여 임의의 센스 엠프의 데이타를 상기 데이타선으로 송출하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제12항에 있어서, 상기 어레이 제어 신호는 메모리 셀 어레이를 활성화하는 타이밍을 나타내는 신호와 메모리 셀 어레이를 프리챠지 상태로하는 타이밍을 나타내는 신호와 상기 센스 앰프의 데이타를 데이타선으로 송출하는 타이밍을 나타내는 신호를 포함하고, 상기 제어부는 인접하는 제어부에서 송출된 메모리 셀 어레이가 활성화되어 있는 지의 여부를 나타내는 신호와 상기 공급 수단에서 공급된 메모리 셀 어레이를 활성화하는 타이밍을 나타내는 신호와 어레이 어드레스와 행 어드레스에 기초해 대응하는 메모리 셀 어레이의 워드선 데이타를 센스 앰프로 송출하며, 그 후 상기 공급수단에서 공급된 메모리 셀 어레이를 프리챠지 상태로 하는 타이밍을 나타내는 신호와 어레이 어드레스에 기초해 대응하는 메모리 셀 어레이를 프리챠지 상태로 하는 것을 특징으로 하는 반도체 기억 장치.
  15. 제13항에 있어서, 상기 어레이 제어 신호는 메모리 셀 어레이를 활성화하는 타이밍을 나타내는 신호와 메모리 셀 어레이를 프리챠지 상태로하는 타이밍을 나타내는 신호와 상기 센스 앰프의 데이타선으로 송출하는 타이밍을 나타내는 신호를 포함하고, 상기 제어부는 인접하는 제어부에서 송출된 메모리 셀 어레이가 활성화되어 있는 지의 여부를 나타내는 신호와 상기 공급 수단에서 공급된 메모리 셀 어레이를 활성화하는 타이밍을 나타내는 신호와 뱅크 어드레스와 행 어드레스에 기초해 대응하는 메모리 셀 어레이의 워드선 데이타를 센스 앰프로 송출하고, 그 후 상기 공급수단에서 공급된 메모리 셀 어레이를 프리챠지 상태로 하는 타이밍을 나타내는 신호와 뱅크 어드레이에 기초해 대응하는 메모리 셀 어레이를 프리챠지 상태로 하는 것을 특징으로 하는 반도체 기억 장치.
  16. 제14항 및 제15항중 어느 한항에 있어서, 상기 제어부는 상기 대응하는 메모리 셀 어레이가 활성화될 때부터 프리챠지될 때까지의 기간동안, 메모리 셀 어레이의 활성 상태를 유지하는 것을 특징으로 하는 반도체 기억 장치.
  17. 적어도 3개이상의 메모리 셀 어레이(MCAi, MCAi-1, MCAi+1); 및 적어도 3개 이상의 각 메모리 셀 어레이와 접속되는 복수개의 데이타선(BASO∼BAS255); 을 갖는 블럭(301,302,401,402,403,404,501,502)을 복수개 구비한 것을 특징으로 하는 반도체 기억 장치.
  18. 제17항에 있어서, 각 메모리 셀 어레이는 메모리 셀 어레이를 제어하는 어레이 제어 신호를 받아서 상기 메모리 셀 어레이와 상기 데이타선 사이의 데이타의 기록,판독을 제어하는 어레이 제어부(CTRLi)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  19. 제18항에 있어서, 상기 메모리 셀 어레이는 어레이 어드레스를 갖고, 상기 어레이 제어 회로는 어레이 제어 신호에 포함되는 상기 어레이 어드레스에 의해 상기 메모리 셀 어레이와 상기 데이타선 사이의 데이타의 기폭 판독을 제어하는 것을 특징으로 하는 반도체 기억 장치.
  20. 제19항에 있어서, 동일 블럭을 구성하는 메모리 셀 어레이는 다른 어레이 어드레스를 갖는 것을 특징으로 하는 반도체 기억 장치.
  21. 제20항에 있어서, 동일 블럭을 구성하는 2개 이상의 메모리 셀 어레이는 동일한 뱅크 어드레스를 갖고, 상기 어레이 제어부는 어레이 제어 신호에 포함되는 상기 뱅크 어드레스에 의해 상기 메모리 셀 어레이를 활성화 상태 혹은 프리챠지 상태로 하는 것을 특징으로 하는 반도체 기억 장치.
  22. 제20항에 있어서, 적어도 2개 이상의 블럭은 대응하는 메모리 셀 어레이가 동일한 어레이 어드레스를 갖고, 이들 블럭에는 공통의 어레이 제어 신호가 공급되는 것을 특징으로 하는 반도체 기억 장치.
  23. 제22항에 있어서, 상기 동일한 어레이 어드레스를 갖는 메모리 셀 어레이는 상기 어레이 제어부를 공유하는 것을 특징으로 하는 반도체 기억 장치.
  24. 제23항에 있어서, 상기 어레이 제어부를 공유하는 메모리 셀 어레이는 다른 블럭 선택용 어드레스를 갖고, 어레이 제어 신호에 포함되는 상기 블럭 선택용 어드레스에 의해 임의의 메모리 셀 어레이가 선택되어 상기 데이타선 사이에서 데이타의 기록,판독을 행하는 것을 특징으로 하는 반도체 기억 장치.
  25. 제23항 및 제24항 중 어느 한항에 있어서, 동일 블럭을 구성하는 2개 이상의 메모리 셀 어레이는 동일 뱅크 어드레스를 갖고, 상기 어레이 제어부는 어레이 제어 신호에 포함되는 상기 뱅크 어드레스에 의해 상기 메모리 셀 어레이를 활성화 상태 혹은 프리챠지 상태로 하는 것을 특징으로 하는 반도체 기억 장치.
  26. 제18항에 있어서, 상기 블럭에는 동일한 어레이 제어 신호가 공급되는 것을 특징으로 하는 반도체 기억 장치.
  27. 제18항에 있어서, 메모리 셀 어레이를 제어하는 타이밍을 나타내는 신호가 모든 블럭에서 동기(同期)가 취해져 있는 것을 특징으로 하는 반도체 기억 장치.
  28. 제17항에 있어서, 상기 블럭은 상기 데이타선을 선택적으로 출력시키는 행 디코더(306,307)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  29. 제17항에 있어서, 상기 블럭을 구성하는 메모리 셀 어레이의 수가 같은 것을 특징으로 하는 반도체 기억 장치.
  30. 제21항에 있어서, 상기 어레이 어드레스의 일부를 상기 뱅크 어드레스로 하는 것을 특징으로 하는 반도체 기억 장치.
  31. 제24항에 있어서, 상기 어레이 어드레스의 일부를 상기 블럭 선택용 어드레스로 하는 것을 특징으로 하는 반도체 기억 장치.
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