KR100261219B1 - 격리게이트들이 독립적으로 동작되는 반도체 메모리장치 - Google Patents

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Abstract

다수개의 비트라인쌍들을 구비하는 제1 및 제2 메모리 셀 어레이들, 상기 제1 및 제2 메모리 셀 어레이들에 의해 공유되는 감지 증폭기, 제1 및 제2 등화기들, 제1 및 제2 격리 게이트들, 및 제1 및 제2 격리 게이트 제어기들을 구비하는 반도체 메모리 장치가 개시된다. 제1 및 제2 등화기들은 상기 제1 및 제2 메모리 셀 어레이들에 각각 연결되며 제1 및 제2 등화 신호들에 각각 응답하여 상기 비트라인쌍들을 등화시킨다. 제1 및 제2 격리 게이트들은 상기 제1 및 제2 등화기들과 상기 감지 증폭기 사이에 각각 연결되며 제1 및 제2 격리 게이트 신호들에 각각 응답하여 활성화된다. 제1 및 제2 격리 게이트 제어기들은 상기 제1 및 제2 격리 게이트들에 각각 연결되며 제어 신호와 대응되는 등화 신호에 응답하여 대응되는 격리 게이트들을 제어한다. 외부 제어 신호를 인액티브시키고 상기 제1 및 제2 격리 게이트 신호들을 액티브시키면 상기 감지 증폭기는 상기 제1 및 제2 등화기들에 모두 전기적으로 연결되고, 상기 제어 신호를 액티브시키면 상기 감지 증폭기는 상기 제1 및 제2 격리 게이트 신호들에 응답하여 상기 제1 등화기 또는 제2 등화기에 전기적으로 연결된다.

Description

격리 게이트들이 독립적으로 동작되는 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 격리 게이트들을 제어하는 회로들에 관한 것이다.
도 1은 종래의 반도체 메모리 장치의 개략적인 블록도이다. 도 2를 참조하면, 종래의 반도체 메모리 장치는 제1 및 제2 메모리 셀 어레이들(101,102), 감지 증폭기(111), 제1 및 제2 등화기들(121,122), 제1 및 제2 격리 게이트들(131,132), 제1 및 제2 격리 게이트 제어기들(151,152), 및 제1 및 제2 등화 제어기들(141,142)을 구비한다. 상기 제1 및 제2 격리 게이트들(131,132)을 각각 제어하는 제1 및 제2 격리 게이트 신호들(PISOi,PISOj)과, 상기 제1 및 제2 등화기들(121,122)을 각각 제어하는 제1 및 제2 등화 신호들(PEQi,PEQj)이 있다.
상기 제1 및 제2 메모리 셀 어레이들(101,102)로부터 데이터를 독출하는 과정을 살펴보기로 한다. 상기 제1 메모리 셀 어레이(101)로부터 데이터를 독출하기 위해서는 외부로부터 상기 제1 메모리 셀 어레이(101)로 어드레스 신호가 입력되어야 한다. 상기 제1 메모리 셀 어레이(101) 내로 어드레스 신호가 입력되기 전에 상기 감지 증폭기(111)가 상기 제2 메모리 셀 어레이(102)와 전기적으로 분리될 수 있도록 상기 제2 격리 게이트 신호(PISOj)는 접지 전압 레벨로 낮아진다. 또한, 상기 감지 증폭기(111)를 상기 제2 메모리 셀 어레이(102)와 전기적으로 분리시키기 위하여 상기 제1 등화 신호(PEQi)가 논리 '1'로 액티브된다. 그러면 상기 제2 격리 게이트 제어기(152)가 활성화되어 상기 제2 격리 게이트(132)를 오프(off)시킨다. 상기 제1 등화 신호(PEQi)가 액티브되면 상기 제1 등화 제어기(141)가 활성화되고 그로 인하여 상기 제1 등화기(121)는 비활성화된다. 이 때 상기 제1 격리 게이트 신호(PISOi)가 활성화되어 상기 제1 격리 게이트(131)를 온(on)시킨다. 상기 제1 격리 게이트(131)가 온되고 상기 제1 등화기(121)가 비활성화되므로 상기 감지 증폭기(111)는 상기 제1 메모리 셀 어레이(101)로부터 데이터를 독출하게 된다.
마찬가지로, 상기 제2 메모리 셀 어레이(102)로부터 데이터를 독출하기 위해서는 외부로부터 상기 제2 메모리 셀 어레이(102)로 어드레스 신호가 입력된다. 상기 제2 메모리 셀 어레이(102) 내로 어드레스 신호가 입력되기 전에 상기 감지 증폭기(111)가 상기 제1 메모리 셀 어레이(101)와 전기적으로 분리될 수 있도록 상기 제1 격리 게이트 신호(PISOi)는 접지 전압 레벨로 낮아진다. 또한, 상기 감지 증폭기(111)를 상기 제1 메모리 셀 어레이(101)와 전기적으로 분리시키기 위하여 상기 제2 등화 신호(PEQj)가 논리 '1'로 액티브된다. 그러면 상기 제1 격리 게이트 제어기(151)가 활성화되어 상기 제1 격리 게이트(131)를 오프시킨다. 상기 제2 등화 신호(PEQj)가 액티브되면 상기 제2 등화 제어기(142)가 활성화되고 그로 인하여 상기 제2 등화기(122)는 비활성화된다. 이 때 상기 제2 격리 게이트 신호(PISOj)가 활성화되어 상기 제2 격리 게이트(132)를 온시킨다. 상기 제2 격리 게이트(131)가 온되고 상기 제2 등화기(122)가 비활성화되므로 상기 감지 증폭기(111)는 상기 제2 메모리 셀 어레이(102)로부터 데이터를 독출하게 된다.
상술한 바와 같이 종래의 반도체 메모리 장치에 의하면, 상기 감지 증폭기(111)가 상기 제1 메모리 셀 어레이(101)로부터 데이터를 독출할 때는 상기 제2 메모리 셀 어레이(102)와 상기 감지 증폭기(111)는 전기적으로 분리된다. 반대로, 상기 감지 증폭기(111)가 상기 제2 메모리 셀 어레이(102)로부터 데이터를 독출할 때는 상기 제1 메모리 셀 어레이(101)와 상기 감지 증폭기(111)는 전기적으로 분리된다.
특별한 경우, 예컨대 번인 스트레스 테스트를 수행할 경우에는 상기 감지 증폭기(111)는 상기 제1 및 제2 메모리 셀 어레이들(101,102)로부터 데이터를 동시에 독출할 수 있어야만 한다. 하지만, 종래의 반도체 메모리 장치에 의하면, 상기 감지 증폭기(111)는 상기 제1 및 제2 메모리 셀 어레이들(101,102)로부터 동시에 데이터를 독출할 수가 없다.
따라서 본 발명이 이루고자하는 기술적 과제는 감지 증폭기가 그에 연결된 메모리 셀 어레이들로부터 데이터를 동시에 독출하거나 또는 메모리 셀 어레이들로 데이터를 동시에 기입할 수 있는 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 개략적인 회로도.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 개략적인 회로도.
도 3은 상기 도 2에 도시된 반도체 메모리 장치의 회로 배치 방법을 설명하기 위한 도면.
상기 기술적 과제를 이루기 위하여 본 발명의 반도체 메모리 장치는 다수개의 비트라인쌍들을 구비하는 제1 및 제2 메모리 셀 어레이들, 상기 제1 및 제2 메모리 셀 어레이들에 의해 공유되는 감지 증폭기, 제1 및 제2 등화기들, 제1 및 제2 격리 게이트들, 및 제1 및 제2 격리 게이트 제어기들을 구비한다.
상기 제1 및 제2 등화기들은 상기 제1 및 제2 메모리 셀 어레이들에 각각 연결되며 제1 및 제2 등화 신호들에 각각 응답하여 상기 비트라인쌍들을 등화시킨다.
상기 제1 및 제2 격리 게이트들은 상기 제1 및 제2 등화기들과 상기 감지 증폭기 사이에 각각 연결되며 제1 및 제2 격리 게이트 신호들에 각각 응답하여 활성화된다.
상기 제1 및 제2 격리 게이트 제어기들은 상기 제1 및 제2 격리 게이트들에 각각 연결되며 제어 신호와 대응되는 등화 신호에 응답하여 대응되는 격리 게이트들을 제어한다.
상기 외부 제어 신호를 인액티브시키고 상기 제1 및 제2 격리 게이트 신호들을 액티브시키면 상기 감지 증폭기는 상기 제1 및 제2 등화기들에 모두 전기적으로 연결되고, 상기 제어 신호를 액티브시키면 상기 감지 증폭기는 상기 제1 및 제2 격리 게이트 신호들에 응답하여 상기 제1 등화기 또는 제2 등화기에 전기적으로 연결된다.
바람직하기는, 상기 제1 격리 게이트 제어기는 상기 제2 등화 신호와 상기 제어 신호가 액티브되면 활성화되어 상기 제1 격리 게이트를 오프시키는 인버터이고, 상기 인버터는 상기 제2 등화 신호가 게이트에 인가되고 상기 제1 격리 게이트에 드레인이 연결된 NMOS 트랜지스터, 및 상기 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제어 신호가 게이트에 인가되며 소오스는 접지되는 다른 NMOS 트랜지스터로 구성된다.
바람직하기는 또한, 상기 제2 격리 게이트 제어기는 상기 제1 등화 신호와 상기 제어 신호가 액티브되면 활성화되어 상기 제2 격리 게이트를 오프시키는 인버터이고, 상기 인버터는 상기 제1 등화 신호가 게이트에 인가되고 상기 제2 격리 게이트에 드레인이 연결된 NMOS 트랜지스터, 및 상기 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제어 신호가 게이트에 인가되며 소오스는 접지되는 다른 NMOS 트랜지스터로 구성된다.
상기 본 발명의 반도체 메모리 장치에 의하면, 감지 증폭기는 감지 증폭기에 연결된 메모리 셀 어레이들로부터 동시에 데이터를 독출하거나 또는 각각 독출할 수 있다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 개략적인 회로도이다. 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치는 제1 및 제2 메모리 셀 어레이들(201,202), 감지 증폭기(211), 제1 및 제2 등화기들(221,222), 제1 및 제2 격리 게이트들(231,232), 제1 및 제2 격리 게이트 제어기들(251,252), 및 제1 및 제2 등화 제어기들(241,242)을 구비한다.
상기 제1 및 제2 메모리 셀 어레이들(201,202)은 비트라인쌍들(BL1/BLB1,BL2/BLB2)을 구비한다.
상기 제1 등화기(221)는 상기 제1 메모리 셀 어레이(201)와 상기 제1 격리 게이트(231) 사이에 연결되며 제1 등화 신호(PEQi)에 응답하여 하나의 비트라인쌍(BL1,BLB1)을 등화시킨다. 상기 제1 등화기(221)는 세 개의 NMOS 트랜지스터들(271,272,273)로 구성된다. NMOS 트랜지스터(271)는 상기 제1 등화 신호(PEQi)의 반전 신호인 제1 상보 등화 신호(PEQiB)가 그 게이트에 인가되고 제1 전극과 제2 전극은 각각 상기 비트라인(BL1)과 상보 비트라인(BLB1)에 연결된다. NMOS 트랜지스터(272)는 상기 제1 상보 등화 신호(PEQiB)가 그 게이트에 인가되고 제1 전극은 상기 비트라인(BL1)에 연결된다. NMOS 트랜지스터(273)는 상기 제1 상보 등화 신호(PEQiB)가 그 게이트에 인가되고 제1 전극은 상기 상보 비트라인(BLB1)에 연결되고 제2 전극은 NMOS 트랜지스터(272)의 제2 전극에 연결된다. 상기 제1 등화 신호(PEQi)가 논리 '0'으로 되면 NMOS 트랜지스터들(271,272,273)은 모두 턴온되어 상기 비트라인(BL1)과 상보 비트라인(BLB1)은 등화된다. 즉, 상기 비트라인(BL1)과 상보 비트라인(BLB1)은 프리차지(precharge)된다. 상기 비트라인(BL1)과 상보 비트라인(BLB1)이 프리차지되는 동안에는 상기 제1 메모리 셀 어레이(201)에 데이터를 기입하거나 또는 상기 제1 메모리 셀 어레이(201)로부터 데이터를 독출할 수가 없다. 상기 제1 메모리 셀 어레이(201)에 데이터를 기입하거나 또는 상기 제1 메모리 셀 어레이(201)로부터 데이터를 독출하기 위해서는 상기 제1 등화기(221)는 비활성화되어야 한다. 상기 제1 등화 신호(PEQi)가 액티브되면 상기 제1 등화기(221)는 비활성화된다.
상기 제1 격리 게이트(231)는 상기 비트라인(BL1)과 상기 감지 증폭기(211)에 제1 전극과 제2 전극이 각각 연결되고 제1 격리 게이트 신호(PISOi)가 게이트에 인가되는 NMOS 트랜지스터(274)와, 상기 상보 비트라인(BLB1)과 상기 감지 증폭기(211)에 제1 전극과 제2 전극이 각각 연결되고 제1 격리 게이트 신호(PISOi)가 게이트에 인가되는 NMOS 트랜지스터(275)로 구성된다. 상기 제1 격리 게이트 신호(PISOi)가 논리 '1'로 액티브되면 상기 NMOS 트랜지스터들(274,275)이 모두 턴온되므로 상기 제1 격리 게이트(231)는 활성화된다.
상기 감지 증폭기(211)는 상기 제1 및 제2 격리 게이트들(231,232)에 연결된다. 상기 감지 증폭기(211)는 상기 제1 및 제2 메모리 셀 어레이들(201,202)로부터 전달되는 데이터를 감지하고 이를 증폭한다.
상기 제1 격리 게이트 제어기(251)는 상기 제1 격리 게이트(231)에 연결되는 인버터로 구성한다. 상기 제1 격리 게이트 제어기(251)는 상기 제2 등화 신호(PEQj)가 게이트에 인가되고 상기 제1 격리 게이트(231)에 드레인이 연결되는 NMOS 트랜지스터(276) 및 NMOS 트랜지스터(276)의 소오스에 드레인이 연결되고 제어 신호(PWBEB)가 게이트에 인가되며 소오스는 접지되는 NMOS 트랜지스터(277)로 구성된다. 제2 등화 신호(PEQj)와 상기 제어 신호(PWBEB)가 논리 '1'로 액티브되면 상기 NMOS 트랜지스터들(276,277)은 턴온된다. NMOS 트랜지스터들(276,277)이 턴온되면 상기 제1 격리 게이트(231)의 NMOS 트랜지스터들(274,275)의 게이트들은 접지 전압 레벨로 낮아지므로 NMOS 트랜지스터들(274,275)은 모두 턴오프된다. 즉, 상기 제2 등화 신호(PEQj)와 상기 제어 신호(PWBEB)가 액티브되면 상기 제1 등화기(221)는 비활성화되어 상기 감지 증폭기(211)와 상기 제1 등화기(221)는 전기적으로 분리된다.
상기 제2 등화 신호(PEQj)와 상기 제어 신호(PWBEB) 중 어느 하나라도 논리 '0'으로 인액티브되면 상기 제1 격리 게이트 제어기(251)는 비활성화된다. 이 때는 상기 제1 격리 게이트(231)는 상기 제1 격리 게이트 신호(PISOi)에 의해 제어된다. 즉, 상기 제1 격리 게이트 신호(PISOi)가 액티브되면 상기 제1 격리 게이트(231)는 활성화되어 상기 감지 증폭기(211)와 상기 제1 등화기(221)는 전기적으로 연결되고, 상기 제1 격리 게이트 신호(PISOi)가 인액티브되면 상기 제1 격리 게이트(221)는 비활성화되어 상기 감지 증폭기(211)와 상기 제1 등화기(221)는 전기적으로 분리된다.
상기 제1 등화 제어기(241)는 상기 제1 등화 신호(PEQi)가 게이트에 인가되고 상기 제1 등화기(221)에 제1 전극이 연결되며 제2 전극은 접지되는 NMOS 트랜지스터(278)로 구성된다. 상기 제1 등화 신호(PEQi)가 논리 '1'로 액티브되면 NMOS 트랜지스터(278)는 턴온되므로 상기 제1 등화 제어기(241)는 활성화되고, 제1 등화 신호(PEQi)가 논리 '0'으로 인액티브되면 NMOS 트랜지스터(278)는 턴오프되므로 상기 제1 등화 제어기(241)는 비활성화된다. 상기 제1 등화 제어기(241)가 활성화되면 상기 제1 등화기(221)는 비활성화되므로 상기 감지 증폭기(211)는 상기 제1 메모리 셀 어레이(201)로부터 데이터를 독출할 수가 있다. 상기 제1 등화 신호(PEQi)가 인액티브되어 상기 제1 등화 제어기(241)가 비활성화되면 상기 제1 등화기(221)는 활성화되므로 상기 비트라인쌍(BL1,BLB1)은 등화된다. 즉, 상기 비트라인쌍(BL1,BLB1)은 프리차지된다. 상기 비트라인쌍(BL1,BLB1)이 프리차지되는 동안에는 상기 감지 증폭기(211)는 상기 제1 메모리 셀 어레이(201)로부터 데이터를 독출할 수가 없다.
상기 제2 등화기(222)는 상기 제2 메모리 셀 어레이(202)와 상기 제2 격리 게이트(232) 사이에 연결되며 제2 등화 신호(PEQj)에 응답하여 비트라인쌍(BL2,BLB2)을 등화시킨다. 상기 제2 등화기(222)는 세 개의 NMOS 트랜지스터들(281,282,283)로 구성된다. NMOS 트랜지스터(281)는 상기 제2 등화 신호(PEQj)의 반전 신호인 제2 상보 등화 신호(PEQjB)가 그 게이트에 인가되고 제1 전극과 제2 전극은 각각 비트라인(BL2)과 상보 비트라인(BLB2)에 연결된다. NMOS 트랜지스터(282)는 상기 제2 상보 등화 신호(PEQjB)가 그 게이트에 인가되고 제1 전극은 상기 비트라인(BL2)에 연결된다. NMOS 트랜지스터(283)는 상기 제2 상보 등화 신호(PEQjB)가 그 게이트에 인가되고 제1 전극은 상기 상보 비트라인(BLB2)에 연결되고 제2 전극은 NMOS 트랜지스터(282)의 제2 전극에 연결된다. 상기 제2 등화 신호(PEQj)가 논리 '0'으로 인액티브되면 NMOS 트랜지스터들(281,282,283)은 모두 턴온되어 상기 비트라인(BL2)과 상보 비트라인(BLB2)은 등화된다. 즉, 상기 비트라인(BL2)과 상보 비트라인(BLB2)은 프리차지된다. 상기 비트라인(BL2)과 상보 비트라인(BLB2)이 프리차지되는 동안에는 상기 제2 메모리 셀 어레이(202)에 데이터를 기입하거나 또는 상기 제2 메모리 셀 어레이(202)로부터 데이터를 독출할 수가 없다. 상기 제2 메모리 셀 어레이(202)에 데이터를 기입하거나 또는 상기 제2 메모리 셀 어레이(202)로부터 데이터를 독출하기 위해서는 상기 제2 등화기(222)는 비활성화되어야 한다. 상기 제2 등화 신호(PEQj)가 액티브되면 상기 제2 등화기(222)는 비활성화된다.
상기 제2 격리 게이트(232)는 상기 비트라인(BL2)과 상기 감지 증폭기(211)에 제1 전극과 제2 전극이 각각 연결되고 제2 격리 게이트 신호(PISOj)가 게이트에 인가되는 NMOS 트랜지스터(284)와, 상기 상보 비트라인(BLB2)과 상기 감지 증폭기(211)에 제1 전극과 제2 전극이 각각 연결되고 제2 격리 게이트 신호(PISOj)가 게이트에 인가되는 NMOS 트랜지스터(285)로 구성된다. 상기 제2 격리 게이트 신호(PISOj)가 논리 '1'로 액티브되면 상기 NMOS 트랜지스터들(284,285)이 모두 턴온되므로 상기 제2 격리 게이트(232)는 활성화된다.
상기 제2 격리 게이트 제어기(252)는 상기 제2 격리 게이트(232)에 연결되는 인버터로 구성된다. 상기 제2 격리 게이트 제어기(252)는 상기 제1 등화 신호(PEQi)가 게이트에 인가되고 상기 제2 격리 게이트(232)에 드레인이 연결되는 NMOS 트랜지스터(286) 및 NMOS 트랜지스터(286)의 소오스에 드레인이 연결되고 제어 신호(PWBEB)가 게이트에 인가되며 소오스는 접지되는 NMOS 트랜지스터(287)로 구성된다. 제1 등화 신호(PEQi)와 상기 제어 신호(PWBEB)가 논리 '1'로 액티브되면 상기 NMOS 트랜지스터들(286,287)은 턴온된다. NMOS 트랜지스터들(286,287)이 턴온되면 상기 제2 격리 게이트(232)의 NMOS 트랜지스터들(284,285)의 게이트들은 접지 전압 레벨로 낮아져서 NMOS 트랜지스터들(284,285)은 모두 턴오프된다. 즉, 상기 제1 등화 신호(PEQi)와 상기 제어 신호(PWBEB)가 액티브되면 상기 제2 등화기(222)는 비활성화되어 상기 감지 증폭기(211)와 상기 제2 등화기(222)는 전기적으로 분리된다.
상기 제1 등화 신호(PEQi)와 상기 제어 신호(PWBEB) 중 어느 하나라도 논리 '0'으로 인액티브되면 상기 제2 격리 게이트 제어기(252)는 비활성화된다. 이 때는 상기 제2 격리 게이트(232)는 상기 제2 격리 게이트 신호(PISOj)에 의해 제어된다. 즉, 상기 제2 격리 게이트 신호(PISOj)가 액티브되면 상기 제2 격리 게이트(232)는 활성화되어 상기 감지 증폭기(211)와 상기 제2 등화기(222)는 전기적으로 연결되고, 상기 제2 격리 게이트 신호(PISOj)가 인액티브되면 상기 제2 격리 게이트(232)는 비활성화되어 상기 감지 증폭기(211)와 상기 제2 등화기(222)는 전기적으로 분리된다.
상기 제2 등화 제어기(242)는 상기 제1 등화 신호(PEQi)가 게이트에 인가되고 상기 제2 등화기(222)에 제1 전극이 연결되며 제2 전극은 접지되는 NMOS 트랜지스터(288)로 구성된다. 상기 제2 등화 신호(PEQj)가 논리 '1'로 액티브되면 NMOS 트랜지스터(288)는 턴온되므로 상기 제2 등화 제어기(242)는 활성화되고, 제2 등화 신호(PEQj)가 논리 '0'으로 인액티브되면 NMOS 트랜지스터(288)는 턴오프되므로 상기 제2 등화 제어기(242)는 비활성화된다. 상기 제2 등화 제어기(242)가 활성화되면 상기 제2 등화기(222)는 비활성화되므로 상기 감지 증폭기(211)는 상기 제2 메모리 셀 어레이(202)로부터 데이터를 독출할 수가 있다. 상기 제2 등화 신호(PEQj)가 인액티브되어 상기 제2 등화 제어기(242)가 비활성화되면 상기 제2 등화기(222)는 활성화되므로 상기 비트라인쌍(BL2,BLB2)은 등화된다. 즉, 상기 비트라인쌍(BL2,BLB2)은 프리차지된다. 상기 비트라인쌍(BL2,BLB2)이 프리차지되는 동안에는 상기 감지 증폭기(211)는 상기 제2 메모리 셀 어레이(202)로부터 데이터를 독출할 수가 없다.
상기 도 2에 도시된 반도체 메모리 장치에서, 상기 제1 및 제2 메모리 셀 어레이들(201,202)로부터 동시에 데이터를 독출하려고 할 경우에는 상기 제어 신호(PWBEB)를 인액티브시키고 상기 제1 및 제2 격리 게이트 신호들(PISOi,PISOj)을 액티브시키면 된다. 그러면 상기 제1 및 제2 격리 게이트 제어기들(251,252)은 비활성화되고 상기 제1 및 제2 격리 게이트들(231,232)은 활성화되므로 상기 감지 증폭기(211)는 상기 제1 및 제2 메모리 셀 어레이들(201,202)로부터 데이터를 독출할 수가 있다.
만일 상기 감지 증폭기(211)가 상기 제1 메모리 셀 어레이(201)로부터는 데이터를 독출하고 상기 제2 메모리 셀 어레이(202)로부터는 데이터를 독출하지않을 때는 상기 제1 등화 신호(PEQi), 상기 제1 격리 게이트 신호(PISOi) 및 상기 제어 신호(PWBEB)는 액티브되고, 상기 제2 등화 신호(PEQj)와 상기 제2 격리 게이트 신호(PISOj)는 인액티브된다. 그러면 상기 제1 등화 제어기(241)와 상기 제1 격리 게이트(231)는 활성화되고 상기 제1 등화기(221)와 상기 제1 격리 게이트 제어기(251)는 비활성화되어 상기 감지 증폭기(211)와 상기 제1 메모리 셀 어레이(201)는 전기적으로 연결된다. 또한, 상기 제2 등화 제어기(242)와 상기 제2 격리 게이트(232)는 비활성화되고 상기 제2 등화기(222)와 상기 제2 격리 게이트 제어기(252)는 활성화되어 상기 감지 증폭기(211)와 상기 제1 메모리 셀 어레이(201)를 전기적으로 분리된다.
본 발명의 반도체 메모리 장치는 상기 도 2에 도시된 것을 포함하여 다수개의 감지 증폭기들과 다수개의 메모리 셀 어레이들을 더 구비한다.
도 3은 상기 도 2에 도시된 반도체 메모리 장치의 회로 배치 방법을 설명하기위한 도면이다. 도 3을 참조하면, 반도체 메모리 장치(301)는 메모리 뱅크들(311,312)을 구비한다. 상기 메모리 뱅크들(311,312)에는 메모리 셀 어레이들이 배치되는 영역(321)과, 서브 워드라인 드라이버들이 배치되는 영역(341)과, 감지 증폭기들이 배치되는 영역(331) 및 여러 가지 드라이버(Driver)들이 배치되는 결합 영역(conjunction)(351)이 있다. 상기 도 2에 도시된 제1 및 제2 격리 게이트 제어기들(251,252)은 상기 도 3에 도시된 결합 영역(conjunction)(351)에 배치되거나 또는 상기 메모리 뱅크 주변(361)에 배치될 수 있다. 상기 메모리 뱅크들(311,312)은 3개 이상으로 구성할 수도 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명의 반도체 메모리 장치에 따르면, 제1 및 제2 메모리 셀 어레이들(201,202)로부터 동시에 데이터를 독출할 수도 있고, 제1 메모리 셀 어레이(201) 또는 제2 메모리 셀 어레이(202)로부터 각각 데이터를 독출할 수도 있다.

Claims (11)

  1. 다수개의 비트라인쌍들을 구비하는 제1 및 제2 메모리 셀 어레이들;
    상기 제1 및 제2 메모리 셀 어레이들에 의해 공유되는 감지 증폭기;
    상기 제1 및 제2 메모리 셀 어레이들에 각각 연결되며 제1 및 제2 등화 신호들에 각각 응답하여 상기 비트라인쌍들을 등화시키는 제1 및 제2 등화기들;
    상기 제1 및 제2 등화기들과 상기 감지 증폭기 사이에 각각 연결되며 제1 및 제2 격리 게이트 신호들에 각각 응답하여 활성화되는 제1 및 제2 격리 게이트들; 및
    상기 제1 및 제2 격리 게이트들에 각각 연결되며 제어 신호와 대응되는 등화 신호에 응답하여 대응되는 격리 게이트들을 제어하는 제1 및 제2 격리 게이트 제어기들을 구비하며,
    상기 외부 제어 신호를 인액티브시키고 상기 제1 및 제2 격리 게이트 신호들을 액티브시키면 상기 감지 증폭기는 상기 제1 및 제2 등화기들에 모두 전기적으로 연결되고, 상기 제어 신호를 액티브시키면 상기 감지 증폭기는 상기 제1 및 제2 격리 게이트 신호들에 응답하여 상기 제1 등화기 또는 제2 등화기에 전기적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 격리 게이트 제어기는 상기 제2 등화 신호와 상기 제어 신호가 액티브되면 활성화되어 상기 제1 격리 게이트를 오프시키는 인버터인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 인버터는
    상기 제2 등화 신호가 게이트에 인가되고 상기 제1 격리 게이트에 드레인이 연결된 NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제어 신호가 게이트에 인가되며 소오스는 접지되는 다른 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제2 격리 게이트 제어기는 상기 제1 등화 신호와 상기 제어 신호가 액티브되면 활성화되어 상기 제2 격리 게이트를 오프시키는 인버터인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 인버터는
    상기 제1 등화 신호가 게이트에 인가되고 상기 제2 격리 게이트에 드레인이 연결된 NMOS 트랜지스터; 및
    상기 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제어 신호가 게이트에 인가되며 소오스는 접지되는 다른 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1 등화기에 연결되고 상기 제1 등화 신호가 인액티브되면 상기 제1 등화기를 활성화시키고 상기 제1 등화 신호가 액티브되면 상기 제1 등화기를 비활성화시키는 제1 등화 제어기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1 등화 제어기는 상기 제1 등화기에 드레인이 연결되고 상기 제1 등화 신호가 게이트에 인가되며 소오스는 접지되는 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 제2 등화기에 연결되고 상기 제2 등화 신호가 인액티브되면 상기 제2 등화기를 활성화시키고 상기 제2 등화 신호가 액티브되면 상기 제2 등화기를 비활성화시키는 제2 등화 제어기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제2 등화 제어기는 상기 제2 등화기에 드레인이 연결되고 상기 제2 등화 신호가 게이트에 인가되며 소오스는 접지되는 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 제1 격리 게이트 제어기는 결합 영역에 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1항에 있어서, 상기 제1 격리 게이트 제어기는 메모리 뱅크 주변에 배치하는 것을 특징으로 하는 반도체 메모리 장치.
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