JPH04125891A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体記憶装置に係わり、特に、記憶動作を分
割動作による制御方式で行っている半導体記憶装置に用
いて好適なものである。

〈従来の技術〉 記憶動作を分割動作による制御方式で行っている半導体
記憶装置が知られている。第３図は、このような制御方
式を用いている従来の半導体記憶装置の一例を示す構成
図である。第３図から明らかなように、この半導体記憶
装置は、ローアドレスバッファ出力ＤＡＯ〜ＤＡＩを入
力とするローデコーダ１および複数個のメモリセル２か
らなるメモリセルアレイ３ａ〜３ｄを有している。上記
ローデコーダ１は、ｋ本のワード線ＷＬを出力としてい
る。また、上記メモリセル２にそれぞれ接続するために
ビット線の対ＢＰがｍ対配線されていて、第３図の半導
体記憶装置の場合には、ｋ×ｍ個のメモリセル２によっ
て各メモリセルアレイ３８〜３ｄが構成されている。

第１および第２のイコライズ制御回路７ａおよび７ｂが
設けられていて、これらの制御回路から出力される制御
信号ＥＱＩ−ＥＱ４がＮチャンネル型ＭＯ３）ランジス
タＱｌ、Ｑ６．Ｑ７．Ｑ１２にそれぞれ与えられる。ま
た、トランスファーゲート制御回路６ａ、６ｂで発生さ
れた制御信号ＴＧＩ〜ＴＧ４が、Ｎチャンネル型トラン
ジスタで構成されたトランスファーゲートＱ２〜Ｑ５お
よびＱ８〜Ｑｌｌの各ゲート入力電極に与えられる。ま
た、上記ＭＯＳトランジスタのソース、ドレインのうち
の一端をビット線ＢＬＩ、ＢＬＩ。

・・・・ＢＬ４．ＢＬ４に接続し、他の一端をセンスア
ンプノード５ＡＮＩ　　５ＡＮＩおよび５ＡＮｌ、５Ａ
Ｎ２に接続する。

センスアンプノード５ＡＮＩ、５ＡＮＩ　・・・５ＡＮ
２，５ＡＮ２は、Ｎチャンネル型センスアンプおよびＰ
チャンネル型センスアンプにその入出力を接続されてい
る。更に、Ｎチャンネル型センスアンプはそれぞれ共通
信号５ＬＮＩ、５ＬＮ２．５ＬＰＩ、５ＬＰ２に接続さ
れている。

次に、第４図の動作波形図に従って、第３図の回路の動
作を説明する。なお、この場合、ローアドレスバンファ
出力ＲＡＯ〜ＲＡＩにより分割されたメモリセルアレイ
３ａ〜３ｄの内、メモリセルアレイ３ａが選択されると
ともに、メモリセルアレイ３ｂ〜３ｄが非選択であると
仮定する。

先ず、メモリセルアレイ３ａ、３ｂの動作ヲ説明する。

トランスファーゲート制御回路６ａ、イコライズ制御回
路７ａは活性化され、時刻ｔ１で制御信号ＴＧ２が立ち
下がりトランスファーゲー）Ｑ４およびＱ５はＯＦＦす
る。これにより、非選択メモリセルアレイ３ｂは、セン
スアンプノード５ＡＮＩおよび５ＡＮＩから切り離され
る。

時刻ｔ２で制御信号ＥＱＩが立ち下がり、Ｎチャンネル
型ＭＯＳトランジスタＱ１はオフ状態となる。

時刻ｔ３ではワード線ＷＬ１が立ち下がりメモリセルが
活性化され、一対のビア）線ＢＬＩ、Ｂロ間にメモリセ
ル情報による微小電位差Δ■が発生する。今、ビット線
ＢＬＩに微小電位差Δ■が発生したとすると、この時刻
Ｌ３では、制御信号ＴＧｌは“Ｈ“レベルであるので、
トランスファーゲートＱ２およびＱ３はオン状態であり
、上記微小電位差Δ■はセンスアンプノード５ＡＮ１お
よびｒＫＸゴに伝わる。

１１刻ｔ４にＮチャンネル型センスアンプ活性化信号Ｓ
　Ｌ　Ｎ　１が初期電位■ＣＰから“Ｌ”へ立ち下カリ
、Ｐチャンネル型センスアンプ活性化信号ＳＬＰ　１が
初期電位ＶＣＰから°“Ｈ”に立ち上がり、Ｎ、Ｐチャ
ンネル型センスアンプが活性化されセンスアンプノード
５ＡＮＩおよびＳＡＮ　１はそれぞれ“Ｈ”レベルおよ
び“Ｌ”レベルへと増幅される。

また、時刻ｔ４〜ｔ５の時間に°ビット線ＢＬＩは°°
Ｌ”レベルとなり、ビット線ＢＬＩの電圧は制御信号Ｔ
ＧＩが電源電圧Ｖｃｃレベルであるため、トランスファ
ーゲー）Ｑ２がカットオフ状態となり、Ｖｃｃ　　ＶＴ
Ｎ（ＶＴＮはＮチャンネル型ＭＯＳトランジスタＱ２の
しきい値電圧）程度のレベルまでしか上昇しない。

時刻ｔ５において制御信号ＴＧＩは電源電圧Ｖｃｃ＋Ｌ
きい値電圧ｖＴＨ以上のレベルに上昇し、ビット線ＢＬ
Ｉは電＃電圧Ｖｃｃ−Ｌきい値電圧ＶＶＮから“°Ｈ”
レベル（Ｖｃｃ）まで上昇してピント線の増幅を完了し
、メモリセル情報の読みだし動作を終了する。

次に、上記読み出されたメモリセル情報の再書き込みは
、時刻Ｌ６でワード線ＷＬが立ち下がり、メモリセルに
Ｈ”レベルを書き込んだままメモリセルのＮチャンネル
型ＭＯ３）ランジスタをオフさせ、ビット線から切り離
すことにより終了する。

時刻ｔ７で制御信号ＥＱＩが立ち上がりビット線ＢＬＩ
、ＢＬゴおよびセンスアンプノードＳＡＮ　１　、　　
Ｓ　Ａ　Ｎ　１　ハ’を速ニｌＥ準電位Ｖ　ＣＰ　（電
’ａ　Ｎ　圧ＶｃｃとＣ，ＮＤとの中間電位）へとイコ
ライズされる。また、これと同時に制御信号５ＬＮＩお
よびＳＬＰ　１も基準電位ＶＣＰの電位となる。

時刻ｔ８で制御信号ＴＧＩが昇圧レベルから”Ｈ”レベ
ルに立ち下がるとともに、制御信号ＴＧ２が立ち上がる
。これにより、トランスファーゲートＱ４．Ｑ５がオン
状態となり、非選択メモリセルアレイ３ｂとセンスアン
プノード５ＡＮＩ。

５ＡＮＩが接続される。以上述べた動作が選択メモリセ
ルアレイ３ａの１サイクルの動作である。

非選択メモリセルアレイ３ｂのビット線ＢＬ２およびＢ
Ｌ２は、時刻Ｌ１でセンスアンプノードから切り離され
た後も（上記時刻ｔ１参照）、制御信号ＥＱ２が“Ｈ”
レベルであり、Ｎチャンネル型ＭＯ３）ランジスタＱ６
がオン状態であるため、イコライズをしつつ初期値であ
る基準電位■Ｃｐを維持し、時刻ｔ８で再びセンスアン
プノードと接続される（上記時刻ｔ８参照）。以上述べ
たように、非選択メモリセルアレイ３ｂのビット線は、
１サイクル中規準電位Ｖｃｐを維持する。

また、他の非選択メモリセルアレイ３ｃ、３ｄは、これ
らを制御するＮおよびＰチャンネル型センスアンプ活性
化信号５ＬＮ２が初期値である基準電位Ｖｃｐを維持す
るので、Ｎ、Ｐチャンネル型センスアンプは活性化され
ない。また、トランスファゲート制御回路６ｂおよびイ
コライズ制御回路７ｂは活性化されないため、各々の制
御信号ＴＧ３．ＴＧ４およびＥＱ３．ＥＱ４は“Ｈ゛レ
ヘル維持し、上記メモリセルアレイ３２ｃ、３２　ｄ　
（７）　ヒツトＭＡ　Ｂ　Ｌ　３　、　　Ｂ　Ｌ　３　
、　　Ｂ　Ｌ　４　、　　Ｂ　Ｌ　４およびセンスアン
プノード５ＡＮ２，５ＡＮ２はイコライズしつつ初期値
である基準電位Ｖｃｐを維持する。

以上述べたように、第３図に示した従来の半導体記憶装
置は、選択されたメモリセルアレイではメモリセルセル
情報に従ってピント線の増幅を行い、再びイコライズし
基準電位Ｖｃｐに充放電を行い、非選択メモリセルアレ
イではビット線を１サイクル中基準電位Ｖｃｐを維持す
るように電位補償用の制御を行うものである。

〈発明が解決しようとする課題〉 ところで、このような半導体記憶装置において、例えば
、Ｌ）ＲＡＭにおいては、高い集積度や高速動作が要求
されている。高速動作を可能にするためには配線の抵抗
値を小さくすることが必要である。しかしながら、半導
体記憶装置における配線は一方向のみならず、上記一方
向と交差する他方向にも設けられる。このように配線が
交差する場合、両方の配線ともに抵抗値が小さな配線材
料を使用することが出来ないので、ローデコーダ内の配
線であるアドレス信号線に抵抗値が小さいＡＩ材質の配
線を使用すると、制御信号線であるＥＱｌとＥＱ３およ
びＴＧ３　（ＥＱ２とＥＱ４、Ｔ（。

２とＴＧ４）を各々接続するためには、抵抗値の高い材
質であるポリシリコンもしくはポリサイドを使用しなけ
ればならなくなり、したがって、この場合には高速動作
が実現出来なかった。また、これらの全ての配線に抵抗
の配線材料を用いて高速動作を可能にするためには配線
が交差しないようにする必要がある。そこで、このよう
にするためには上述の第３図の構成図に示したように制
御回路の数を多くしなければならないので、高集積化を
達成するための障害になっていた。

本発明は上述の問題点に鑑み、半導体記憶装置において
高集積化および高速動作の両方を実現出来るようにする
ことを目的とする。

く課題を解決するための手段〉 本発明の半導体記憶装置は、所定数のメモリセルによっ
て構成されているメモリセルアレイが複数個設けられて
いるとともに、上記各メモリセルアレイに所定の動作を
行わせるために必要な信号配線が一方の方向および上記
一方の方向と交差する他方の方向に沿って設けられてい
る半導体記憶装置において、上記一方の方向に沿って設
けられる信号配線と上記他方の方向に沿って設けられる
信号配線とを異なる層に分けて配線するようにしている
。

く作用〉 一方向に沿って設けられる信号配線と、上記−方向と交
差する他方向に沿って設けられる信号配線とをそれぞれ
異なる層に分けて設けることにより、上記一方の方向に
沿って配線される信号配線および他方の方向に沿って配
線される信号配線の両方に低抵抗の配線材料を使用する
ことができるようになり、半導体記憶装置に高速動作を
行わせることと、メモリセルアレイに所定の動作を行わ
せるための信号配線を複数のメモリセルアレイで共有化
することの両方を可能にする。

〈実施例〉 第１図は、本発明の一実施例を示す半導体記憶装置の構
成図である。

第１図において、１はローデコーダであり、ローアドレ
スバッファ出力ＲＡＯ−ＲＡ　Ｉを入力としている。３
ａ〜３ｄはメモリセルアレイであり、ローデコーダ１の
出力であるに本のワード線ＷＬ、ｍ対のビット線ＢＰ、
およびビット線ＢＬに接続されたｎ個（ｎ＝ｋＸｍ）の
メモリセル２からなっている。７はイコライズ制御回路
で、実施例ではイコライズ制御回路７から導出される信
号線を複数のメモリセルアレイで共有することにより、
−個のイコライズ制御回路で全てのメモリセルアレイ３
ａ〜３ｄを制御出来るようにしている。このイコライズ
制御回路７で発生する制御信号ＥＱＩ、ＥＱ２がＮチャ
ンネル型ＭＯ３）ランジスタＱｌ、Ｑ６．Ｑ７．Ｑ１２
の各ゲート電極に与えられる。また、トランスファーゲ
ート制御回路６で発生する制御信号ＴＧＩ、ＴＧ２をＮ
チャンネル型ＭＯ３）ランジスタで構成されたトランス
ファーゲートＱ２〜Ｑ５およびＱ８〜Ｑ１１の各ゲート
入力電極に入力出来るように、これらの間を配線接続す
る。このように、トランスファーゲート制御回路６から
導出されている信号配線を複数のメモリセルアレイで共
有することによりトランスファーゲート制御回路６の数
を削減している。

ＭＯＳ）ランジスタのソース電極およびドレイン電極の
内の一端をビット線ＢＬＩ、ＢＬ１．。

・ＢＬ４　　ＢＬ４に接続し、他の一端をセンスアンプ
ノード５ＡＮＩ、５ＡＮ１．および５ＡＮ２．５ＡＮ２
．に接続する。

上述のセンスアンプノード５ＡＮＩ、５ＡＮＩ。

・・Ｓ　Ａ　Ｎ　２　、　ｙＸｘ７Ｌ！、Ｎチャンネル
型センスアンプ１０およびＰチャンネル型センスアンプ
１１にその入出力ノードが接続されている。また、これ
らのＮチャンネル型センスアンプ１０、Ｐチャンネル型
センスアンプ１１にそれぞれ共通信号５ＬＮＩ、５ＬＰ
Ｉが与えられるようになされている。

次に、第２図の動作波形図に従って、第１図の回路の動
作を説明する。なお、以下の説明ではローアドレスバッ
ファ出力ＲＡＯ−ＲＡ　Ｉにより分割されたメモリセル
アレイ３ａ〜３ｄの内、メモリセルアレイ３ａが選択さ
れ、メモリセルアレイ３ｂ〜３ｄが非選択であると仮定
し、先ず、メモリセルアレイ３ａ、３ｂの動作を説明す
る。トランスファーゲート制御回路６およびイコライズ
制御回路７が活性化されると時刻ｔ１で制御信号ＴＧ２
が立ち下がってトランスファーゲートＱ４及びＱ５はオ
フ状態となり、非選択メモリセルアレイ３ａ〜３ｂはセ
ンスアンプノード５ＡＮＩおよび５ＡＮＩから切り離さ
れる。

時刻ｔ２で制御信号ＥＱＩが立ち下がり、このときにＮ
チャンネル型ＭＯ３）ランジスタＱｌはオフ状態となり
イコライズを完了する。

時刻ｔ３でワード線ＷＬＩが立ち上がるとメモリセル２
が活性化され、ビット線ＢＬＩおよび８５１間にメモリ
セル情報による微小電位差ΔＶが発生する。今、ピント
線ＢＬＩに微小電位差Δ■が発生したとする。この時刻
ｔ３に制御信号ＴＧ１は“Ｈ”レベルであるので、トラ
ンスファーゲートＱ２およびＱ３はオン状態であり、前
記微小電位差ΔＶはセンスアンプノード５ＡＮＩおよび
５ＡＮＩに伝わる。

時刻ｔ４にＮチャンネル型センスアンプ活性化信号５Ｌ
ＮＩが立ち下がり、Ｐチャンネル型センスアンプ活性化
信号５ＬＰＩが立ち上がる。これにより、Ｎ、Ｐチャン
ネル型センスアンプが活性化されセンスアンプノード５
ＡＮＩおよびＳＡＮ工は“Ｈ”・レベルおよび“Ｌ”レ
ベルへと増幅される。

時刻も４〜ｔ５の時間にビット線ＢＬＩは“Ｌ”レベル
となる。ビット線ＢＬＩは、制御信号ＴＧＩが電源電圧
Ｖｃｃレベルであるため、トラン１．スファーゲートＱ
２がカットオフ状態となり、ＶＣＣｖｔｊ＋までしか上
昇しない。

時刻ｔ５において、制御信号ＴＧ１はＶｃ　ｃ＋ＶＴＮ
以上のレベルに上昇し、ビット線ＢＬＩはＶＣＣｖｔｓ
レベルから“Ｈ”レベル（Ｖｃｃ）まで上昇してピント
線の増幅を完了することにより、情報の読み出し動作を
終了する。

読み出されたメモリセル情報の再書込は、時刻ｔ６でワ
ード線ＷＬＩが立ち下がり、メモリセルに“Ｈ”レベル
を書き込んだままメモリセルのＮチャンネル型ＭＯ３Ｉ
−ランジスタをオフさせ、ビット線ＢＬから切り離すこ
とにより完了する。

時刻ｔ７で制御信号ＥＱＩが立ち下がり、ピント線ＢＬ
Ｌ、Ｂ、Ｌ　Ｌ、およびセンスアンプノード５ＡＮＩ、
５ＡＮＩ、は急速に基準電位ＶＣＰレヘレベとイコライ
ズされる。このときに、制御信号５ＬＮ１．５ＬＰＩも
基準電位ＶＣＰレヘレベとる。

時刻Ｌ８で制御信号ＴＧＩが昇圧レベルから“Ｈ“レベ
ルに立ち下がると制御信号ＴＧ２も立ち下がってトラン
スファーゲートＱ４、Ｑ５がオフ９．状態となり、非選
択メモリセルアレイ２とセンスアンプノード５ＡＮＩ、
５ＡＮＩが接続される。

以上述べた動作が選択メモリセルアレイ３ａの１サイク
ルの動作である。

非選択メモリセルアレイのビット線ＢＬ２およびＢＬ２
は時刻Ｌ１でセンスアンプノードから切り離された後も
制御信号ＥＱ２が°Ｈ”レベルであり、Ｎチャンネル型
ＭＯ３Ｉ−ランジスタＱ６がオン状態であるため、イコ
ライズをしつつ初期値である基準電位ＶＣＰを維持し、
時刻ｔ７で再びセンスアンプノードと接続される。

以上述べたように、本実施例における非選択メモリセル
アレイのピント線は、１サイクル中基準電位ＶＣＰを維
持する。

また、他の非選択メモリセルアレイ３ｃ、３ｄは以下の
ようである。すなわち、制御信号ＴＧＩ。

ＴＧ２およびＥＱＩ、ＥＱ２は前記メモリセルアレイ３
ａ、３ｂと同様の動作を行うが、Ｎチャンネル型センス
アンプ活性化信号５ＬＮ２，５ＬＰ２が基準電位ＶＣＦ
を維持しているため、Ｎ、　　Ｐチャンネル型センスア
ンプは活性化されずメモリセルアレイ３ｃ、３ｄのビッ
ト線ＢＬ３．ＢＴ］およびＢＬ４．ＢＬ４は初期値であ
る基準電位■ｃ２を維持するような動作である。

実施例の半導体記憶装置は、このような高速動作と制御
回路数の削減の両方を同時に行うことを、２層ＡＩ配線
プロセスを使用することにより可能にしている。すなわ
ち、例えばローデコーダ内の配線であるアドレス信号線
および電源線を下層（第１）ＡＩ配線を使用し、制御信
号線ＥＱＩＥＱ２およびＴＧＩ、ＴＧ２のローデコーダ
部に上層（第２）ＡＩ配線を使用することにより、高抵
抗を付加することなくメモリセルアレイ３ａ（３ｂ）お
よびメモリセルアレイ３ｃ（３ｄ）において制御信号線
共有化することが出来、高集積化および高速動作が実現
出来る。

〈発明の効果〉 本発明は上述したように、所定数のメモリセルによって
構成されているメモリセルアレイが複数個設けられてい
るとともに、上記各メモリセルアレイに所定の動作を行
わせるのに必要な信号配線が一方の方向および上記一方
の方向と交差する他方の方向に沿って設けられている半
導体記憶装置において、上記一方の方向に沿って設けら
れる信号配線と上記他方の方向に沿って設けられる信号
配線とを異なる層に分けて設け、上記メモリセルアレイ
とこのメモリセルアレイの動作を制御する制御回路とを
接続するための信号配線を複数のメモリセルアレイで共
有出来るようにしたので、メモリセルアレイに所定の動
作を行わせるための制御回路の数を削減出来るとともに
、全ての信号配線に低抵抗の配線材料を使用することが
出来るようになり、高集積化によるパターン面積の縮小
と信号配線の抵抗値を小さくして高速動作を可能にする
ことの両方を同時に実現することが出来る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す半導体記憶装置の構
成図、 第２図は、第１図の装置の動作を説明するための動作波
形図、 第３図は、従来例を示す半導体記憶装置の構成図、 第４図は、第３図の装置の動作を説明するための動作波
形図である。 １・・・ローデコーダ、　　２・・・メモリセル。 ３・・・メモリセルアレイ ６・・・トランスファーゲート制御回路。 ７・・・イコライズ制御回路。 ＢＬ・・・ビット線。 ＷＬ・・・ワード線。

Claims (1)

1. 【特許請求の範囲】 所定数のメモリセルによって構成されているメモリセル
   アレイが複数個設けられているとともに、上記各メモリ
   セルアレイに所定の動作を行わせるのに必要な信号配線
   が一方の方向および上記一方の方向と交差する他方の方
   向に沿って設けられている半導体記憶装置において、 上記一方の方向に沿って設けられる信号配線と上記他方
   の方向に沿って設けられる信号配線とを異なる層に分け
   て設け、上記メモリセルアレイとこのメモリセルアレイ
   の動作を制御する制御回路とを接続するための信号配線
   を上記複数のメモリセルアレイで共有出来るようにした
   ことを特徴とする半導体記憶装置。