JP7222568B2

JP7222568B2 - サブアンプ、スイッチング装置、及び、半導体装置

Info

Publication number: JP7222568B2
Application number: JP2022003748A
Authority: JP
Inventors: 康利山田
Original assignee: Ultramemory Inc
Current assignee: Ultramemory Inc
Priority date: 2017-09-11
Filing date: 2022-01-13
Publication date: 2023-02-15
Anticipated expiration: 2037-09-11
Also published as: JP2022043338A

Description

本発明は、サブアンプ、スイッチング装置、及び、半導体装置に関する。

従来より、複数の機能ブロックを有する半導体装置が知られている。例えば、チップ面積を大きくせずに、１つのブロックから多数のデータを読み出すことができるＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）が提案されている（例えば、特許文献１参照）。また、内部データ転送速度を改善するロジック混載ＤＲＡＭが提案されている（例えば、特許文献２参照）。

特開平６－３６５５６号公報特開２００１－６７８６３号公報

特許文献１に開示されたＤＲＡＭでは、センスアンプ列からセンスアンプの数だけデータを引き出すことができる。また、書き込みと読み出しのデータ線を共有することができる。一方、選択データ線が相補信号であることが前提の回路構成であるため、選択データ線がシングルエンド信号を伝送する場合、書き込みができない。従って、選択データ線をシングルエンド信号線として用いることができず、選択データ線を削減して、選択データ線のピッチを緩和することができなかった。

これに対し、特許文献２に開示されたロジック混載ＤＲＡＭでは、２つのセンスアンプ回路に対応して１つの内部データ線が配置される。内部データ線は、シングルエンド信号線であり、１ビットのデータ信号を転送する。このように、シングルエンド信号線を用いることで、多くのデータ信号を転送することができる。これにより、相補信号を用いる場合に比べ、データ線のピッチを緩和することができる。シングルエンド信号線を用いつつ、他の構成で半導体装置を構成することができれば、これも好ましい。

本発明は、シングルエンド信号線を用いることで、チップ面積の増加を抑制しつつ、多くのデータを同時に読み出し又は書き込みが可能なサブアンプ、スイッチング装置、及び半導体装置を提供することを目的とする。

本発明は、カラムスイッチを介してセンスアンプに接続されるとともに、書き込みデータ及び読み出しデータが伝送されるメイン配線に接続されるサブアンプであって、前記センスアンプ及び前記カラムスイッチに接続される一対のローカル配線と、一対の前記ローカル配線のそれぞれに接続され、書き込みデータの書き込み及び読み出しデータの読み出しの際に、一対の前記ローカル配線のプリチャージを解除する第１プリチャージ回路と、一対の前記ローカル配線の一方と前記メイン配線とに接続され、書き込み信号に基づいて前記ローカル配線の一方を介して前記メイン配線から前記センスアンプに書き込みデータを反転して転送するローカル反転駆動回路と、一対の前記ローカル配線の他方と前記メイン配線とに接続され、書き込み信号に基づいて前記ローカル配線の他方を介して前記メイン配線から前記センスアンプに書き込みデータを転送するローカル非反転駆動回路と、一対の前記ローカル配線の一方と前記メイン配線とに接続され、読み出し信号に基づいて、前記ローカル配線の一方から前記メイン配線に読み出しデータを反転して転送するメイン反転駆動回路と、を備えるサブアンプに関する。

また、前記第１プリチャージ回路は、前記センスアンプからハイのデータを読み出す場合であって、前記ローカル配線の一方の電位が所定の値よりも低下した場合に、前記ローカル配線の一方の電位をプリチャージ電位に維持することが好ましい。

また、前記第１プリチャージ回路は、ハイのデータを保持している前記センスアンプに対してローのデータを反転書き込みする場合であって、前記ローカル配線の他方の電位が所定の値よりも低下した場合に、前記ローカル配線の他方の電位をプリチャージ電位に維持することが好ましい。

また、本発明は、上記いずれかのサブアンプと、複数の一対のセンスアンプ及びカラムスイッチと、を備え、前記カラムスイッチは、前記サブアンプに接続され、一対の前記センスアンプ及びカラムスイッチは、前記サブアンプを介して対向配置されるスイッチング装置に関する。

また、本発明は、上記いずれかのサブアンプと、前記サブアンプにメイン配線を介して接続されるメインアンプと、を備え、前記メインアンプは、前記メイン配線をプリチャージする第２プリチャージ回路を備えるスイッチング装置に関する。

また、前記第２プリチャージ回路は、前記メイン配線を前記第１プリチャージ回路による電位よりも高い外部電位にプリチャージすることが好ましい。

また、前記第２プリチャージ回路は、前記メイン配線を外部電位よりも低い電位でプリチャージすることが好ましい。

また、前記第１プリチャージ回路は、前記第２プリチャージ回路による前記メイン配線のプリチャージと同じ電位で一対の前記ローカル配線をプリチャージすることが好ましい。

また、本発明は、隣接して複数配置される上記いずれかのスイッチング装置と、前記スイッチング装置の配置方向に対して交差する方向に複数配置されるメイン配線と、前記スイッチング装置の配置方向に沿って複数配置されるカラム配線と、を備える半導体装置に関する。

本発明によれば、シングルエンド信号線を用いることで、チップ面積の増加を抑制しつつ、多くのデータを同時に読み出し又は書き込みが可能なサブアンプ、スイッチング装置、及び半導体装置を提供することができる。

本発明の第１実施形態に係る半導体装置を示す概略構成図である。第１実施形態のスイッチング装置を示す概略構成図である。第１実施形態のサブアンプの回路構成を示す概略図である。第１実施形態のサブアンプの回路図である。第１実施形態のスイッチング装置の回路図である。図５のスイッチング装置における動作波形を示す波形図である。本発明の第２実施形態に係るスイッチング装置の回路図である。図７のスイッチング装置における動作波形を示す波形図である。本発明の第３実施形態に係るスイッチング装置の回路図を示す。図９のスイッチング装置における動作波形を示す波形図である。本発明の第４実施形態に係るサブアンプの回路図である。本発明の第５実施形態に係るサブアンプの回路図である。

以下、本発明の各実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１の各実施形態について、図面を参照して説明する。なお、各実施形態において、配線、当該配線を流れる信号、及び当該配線の電位については、同一符号を付して説明する。
まず、本発明の各実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１の概要を説明する。

半導体装置１は、例えば、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）であり、複数の機能ブロックを備える。半導体装置１は、複数の機能ブロックのそれぞれから、複数のデータを読み書き可能に構成される。

［第１実施形態］
次に、本発明の第１実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１について、図１～図６を参照して説明する。
半導体装置１は、図１に示すように、センスアンプ（ＳＡ）領域ＳＡＡと、メインアンプＭＡと、ＸデコーダＸＤＥＣ及びＹデコーダＹＤＥＣと、サブワードドライバＳＷＤと、メモリセルＭＣと、メイン配線ＭＩＯＢと、カラム配線ＹＳと、を備える。

センスアンプ領域ＳＡＡは、例えば、マトリクス状に複数配置される。本実施形態において、センスアンプ領域ＳＡＡは、行方向（Ｘ方向）において８個配置され、列方向（Ｙ方向）において、ｎ個（ｎは自然数）配置される。センスアンプ領域ＳＡＡの列方向の間には、列方向に沿って複数のビット線ＢＬが配置（レイアウト）される。センスアンプ領域ＳＡＡのそれぞれは、スイッチング装置１０を複数備える。

スイッチング装置１０は、隣接して複数配置されることで、センスアンプ領域ＳＡＡを構成する。本実施形態において、複数のスイッチング装置１０は、行方向に隣接して複数配置されることで、センスアンプ領域ＳＡＡを構成する。スイッチング装置１０の構成については後述する。

メインアンプＭＡは、センスアンプ領域ＳＡＡの配列方向に対して一方の端部に配置される。本実施形態において、メインアンプＭＡは、列方向の一端（Ｙ方向の一端）に配置される。メインアンプＭＡは、センスアンプ領域ＳＡＡとの間で、読み出しデータ及び書き込みデータの伝送を行う。メインアンプＭＡには、書き込みデータや読み出しデータが外部との間で伝送されるデータリードライトバスＤＲＷＳＢが接続される。メインアンプＭＡの回路構成については後述する。

ＸデコーダＸＤＥＣ及びＹデコーダＹＤＥＣは、センスアンプ領域ＳＡＡの配列方向に対して他方の端部に配置される。本実施形態おいて、ＸデコーダＸＤＥＣ及びＹデコーダＹＤＥＣは、行方向の一端（Ｘ方向の一端）に配置される。ＹデコーダＹＤＥＣは、センスアンプ領域ＳＡＡを構成するスイッチング装置１０との間で、有効にするスイッチング装置１０を選択するカラム信号ＹＳを伝送する。

サブワードドライバＳＷＤは、マトリクス状に複数配置される。本実施形態において、サブワードドライバＳＷＤは、列方向において、隣接するセンスアンプ領域ＳＡＡの間に配置され、行方向において、列方向で隣接するセンスアンプによって囲まれる領域の両端にそれぞれ配置される。ＸデコーダＸＤＥＣと行方向に配置される複数のサブワードドライバＳＷＤとは図示しない複数のメインワードラインにより接続される。複数のサブワードドライバＳＷＤには、行方向に沿って配置される複数のサブワードラインＳＷＬが配置される。サブワードドライバＳＷＤはＸデコーダＸＤＥＣで任意の入力アドレス信号から生成されたメインワードライン及び図示しないサブワードライン選択信号を入力信号として回路を構成し、１本のサブワードラインＳＷＬを選択する。

メモリセルＭＣは、列方向に並ぶセンスアンプ領域ＳＡＡと、行方向に並ぶサブワードドライバＳＷＤとによって囲まれた領域のそれぞれに複数配置される。複数のメモリセルＭＣのそれぞれは、ビット線ＢＬ及びサブワードラインＳＷＬの交点に配置される。

メイン配線ＭＩＯＢは、スイッチング装置１０の配置方向に対して交差する方向に複数配置される。本実施形態において、メイン配線ＭＩＯＢは、列方向に沿って伸び、行方向に複数配置される。即ち、メイン配線ＭＩＯＢのそれぞれは、列方向に沿って並ぶｎ個のセンスアンプ領域ＳＡＡに跨って配置される。本実施形態において、複数のメイン配線ＭＩＯＢは、１つのセンスアンプ領域ＳＡＡに対して１２８本設けられ、全体として１０２４本設けられる。複数のメイン配線ＭＩＯＢは、列方向の一端に設けられるメインアンプＭＡに一端が接続され、複数のセンスアンプ領域ＳＡＡとの間で読み出しデータ及び書き込みデータを伝送する。複数のメイン配線ＭＩＯＢのそれぞれは、シングルエンド転送が可能な信号線である。従って、複数のメイン配線ＭＩＯＢは、１つのセンスアンプ領域ＳＡＡが備える１２８個のスイッチング装置１０に対して１２８本設けられる。

カラム配線ＹＳは、センスアンプ領域ＳＡＡを構成するスイッチング装置１０の配置方向に沿って複数配置される。本実施形態において、カラム配線ＹＳは、行方向に延び、列方向に沿って複数配置される。即ち、カラム配線ＹＳのそれぞれは、行方向に並ぶ８個のセンスアンプ領域ＳＡＡに跨って配置される。本実施形態において、カラム配線ＹＳは、行方向一端に配置されるＹデコーダＹＤＥＣに一端が接続され、複数のスイッチング装置１０の後述するカラムスイッチＹＳＷをオンオフする。

次に、スイッチング装置１０について説明する。
スイッチング装置１０は、隣接して複数配置されることにより、１つのセンスアンプ領域ＳＡＡを構成する。本実施形態において、スイッチング装置１０は、行方向に１２８個並べて配置されることにより、１つのセンスアンプ領域ＳＡＡを構成する。スイッチング装置１０は、サブアンプＳＡＰと、カラムスイッチＹＳＷと、センスアンプＳＡと、を備える。本実施形態において、スイッチング装置１０は、図２に示すように、１つのサブアンプＳＡＰと、４つのカラムスイッチＹＳＷと、４つのセンスアンプＳＡと、を備える。

サブアンプＳＡＰは、書き込みデータ及び読み出しデータが伝送されるメイン配線ＭＩＯＢに接続されるとともに、電源線ＮＣＳ，ＰＣＳに接続される。また、サブアンプＳＡＰは、第１プリチャージ信号を伝送する第１プリチャージ配線ＬＩＯＰＢと、書き込み信号を伝送する書き込み配線ＷＴと、読み出し信号を伝送する読み出し配線ＲＴと、に接続される。サブアンプＳＡＰの回路構成については後述する。

カラムスイッチＹＳＷは、サブアンプＳＡＰに隣接して配置され、サブアンプＳＡＰに接続される。本実施形態において、カラムスイッチＹＳＷは、メイン配線ＭＩＯＢを中心に一対に配置されるとともに、サブアンプＳＡＰを介して対向配置される。具体的には、カラムスイッチＹＳＷは、センスアンプ領域ＳＡＡの列方向に沿って、サブアンプＳＡＰの両端に２つずつ配置されるとともに、センスアンプ領域ＳＡＡの行方向に沿って、メイン配線ＭＩＯＢを挟んで両側に配置される。カラムスイッチＹＳＷのそれぞれは、１つのカラム配線ＹＳに接続される。カラムスイッチＹＳＷは、カラム配線ＹＳで伝送されるカラム信号ＹＳに基づいて、スイッチング装置１０の動作をオンオフする。カラムスイッチＹＳＷの回路構成については後述する。

センスアンプＳＡは、カラムスイッチＹＳＷと一対に設けられる。センスアンプＳＡは、カラムスイッチＹＳＷに隣接して配置される。本実施形態において、センスアンプＳＡは、メイン配線ＭＩＯＢを中心に一対に配置されるとともに、サブアンプＳＡＰを介して対向配置される。具体的には、センスアンプＳＡは、センスアンプ領域ＳＡＡの列方向に沿って、カラムスイッチＹＳＷの一端にそれぞれ配置されるとともに、センスアンプ領域ＳＡＡの行方向に沿って、メイン配線ＭＩＯＢを挟んで両側に配置される。センスアンプＳＡは、電源線ＮＣＳ，ＰＣＳに接続されるとともに、イコライザ配線ＢＬＥＱ、ビット線プリチャージ電源ＶＢＬＰ及び図示しないビット線対等に接続される。センスアンプＳＡの回路構成については後述する。

次に、サブアンプＳＡＰ、メインアンプＭＡ、カラムスイッチＹＳＷ、及び、センスアンプＳＡの回路構成について説明する。
図３に示すように、サブアンプＳＡＰは、一対のローカル配線ＬＩＯＴ，ＬＩＯＢと、第１プリチャージ回路１１０と、ローカル反転駆動回路１２０と、ローカル非反転駆動回路１３０と、メイン反転駆動回路１４０と、を備える。

一対のローカル配線ＬＩＯＴ，ＬＩＯＢは、カラムスイッチＹＳＷを介してセンスアンプＳＡに接続される。具体的には、一対のローカル配線ＬＩＯＴ，ＬＩＯＢのそれぞれは、カラムスイッチＹＳＷ、センスアンプＳＡの順に接続される。一対のローカル配線ＬＩＯＴ，ＬＩＯＢは、ハイ又はローのデータについて、それぞれの間の電位差を用いて、カラムスイッチＹＳＷを介してセンスアンプＳＡに伝送する。

第１プリチャージ回路１１０は、一対のローカル配線ＬＩＯＴ，ＬＩＯＢのそれぞれに接続される。第１プリチャージ回路１１０は、一対のローカル配線ＬＩＯＴ，ＬＩＯＢのそれぞれをプリチャージする。第１プリチャージ回路１１０は、書き込みデータの書き込み及び読み出しデータの読み出しの際に、一対のローカル配線ＬＩＯＴ，ＬＩＯＢのプリチャージを解除する。本実施形態において、第１プリチャージ回路１１０は、図４に示すように、第１プリチャージ配線ＬＩＯＰＢがゲートに接続された２つのｐＭＯＳトランジスタ１１１，１１２を備える。第１プリチャージ回路１１０は、一方のｐＭＯＳトランジスタ１１１のドレインが他方のｐＭＯＳトランジスタ１１２のドレインに接続されるとともに、両者のドレインに電源線ＰＣＳが接続される。また、第１プリチャージ回路１１０は、一方のｐＭＯＳトランジスタ１１１のソースが一方のローカル配線ＬＩＯＴに接続され、他方のｐＭＯＳトランジスタ１１２のソースが他方のローカル配線ＬＩＯＢに接続される。

ローカル反転駆動回路１２０は、一対のローカル配線ＬＩＯＴ，ＬＩＯＢの一方とメイン配線ＭＩＯＢとに接続される。また、ローカル反転駆動回路１２０は、書き込み配線ＷＴに接続される。ローカル反転駆動回路１２０は、書き込み信号ＷＴに基づいて一方のローカル配線ＬＩＯＴを介してメイン配線ＭＩＯＢからセンスアンプＳＡに書き込みデータを反転して転送する。このローカル反転駆動回路１２０は、図４に示すように、２つのｎＭＯＳトランジスタ１２１，１２２を備える。ローカル反転駆動回路１２０は、一方のｎＭＯＳトランジスタ１２１のドレインに電源線ＮＣＳが接続され、一方のｎＭＯＳトランジスタ１２１のソースに他方のｎＭＯＳトランジスタ１２２のドレインが接続される。また、ローカル反転駆動回路１２０は、他方のｎＭＯＳトランジスタ１２２のソースが一方のローカル配線ＬＩＯＴに接続される。そして、ローカル反転駆動回路１２０は、一方のｎＭＯＳトランジスタ１２１のゲートがメイン配線ＭＩＯＢに接続される。ローカル反転駆動回路１２０は、他方のｎＭＯＳトランジスタ１２２のゲートが、書き込み配線ＷＴに接続される。

ローカル非反転駆動回路１３０は、一対のローカル配線ＬＩＯＴ，ＬＩＯＢの他方とメイン配線ＭＩＯＢとに接続される。また、ローカル非反転駆動回路１３０は、書き込み配線ＷＴに接続される。ローカル非反転駆動回路１３０は、書き込み信号ＷＴに基づいて、他方のローカル配線ＬＩＯＢを介してメイン配線ＭＩＯＢからセンスアンプＳＡに書き込みデータを転送する。このローカル非反転駆動回路１３０は、図４に示すように、１つのｎＭＯＳトランジスタ１３１を備える。ローカル非反転駆動回路１３０は、ｎＭＯＳトランジスタ１３１のドレインがメイン配線ＭＩＯＢに接続される。また、ローカル非反転駆動回路１３０は、ｎＭＯＳトランジスタ１３１のソースが他方のローカル配線ＬＩＯＢに接続される。そして、ローカル非反転駆動回路１３０は、ｎＭＯＳトランジスタ１３１のゲートが書き込み配線ＷＴに接続される。

メイン反転駆動回路１４０は、一対のローカル配線ＬＩＯＴ，ＬＩＯＢの一方（ローカル配線ＬＩＯＴ）とメイン配線ＭＩＯＢとに接続される。また、メイン反転駆動回路１４０は、読み出し配線ＲＴに接続される。メイン反転駆動回路１４０は、読み出し信号ＲＴに基づいて、一方のローカル配線ＬＩＯＴからメイン配線ＭＩＯＢに読み出しデータを反転して転送する。このメイン反転駆動回路１４０は、図４に示すように、２つのｎＭＯＳトランジスタ１４１，１４２を備える。メイン反転駆動回路１４０は、一方のｎＭＯＳトランジスタ１４１のドレインが電源線ＮＣＳに接続され、ソースが他方のｎＭＯＳトランジスタ１４２のドレインに接続される。また、メイン反転駆動回路１４０は、他方のｎＭＯＳトランジスタ１４２のソースがローカル反転駆動回路１２０の一方のｎＭＯＳトランジスタ１２１のゲートと、メイン配線ＭＩＯＢとに接続される。そして、メイン反転駆動回路１４０は、一方のｎＭＯＳトランジスタ１４１のゲートが一方のローカル配線ＬＩＯＴに接続され、他方のｎＭＯＳトランジスタ１４２のゲートが読み出し配線ＲＴに接続される。

メインアンプＭＡは、データリードライトバスＤＲＷＳＢと、メイン配線ＭＩＯＢとの間に接続される。メインアンプＭＡは、書き込みドライバ２１と、読み出しドライバ２２と、メイン配線ＭＩＯＢをプリチャージする第２プリチャージ回路２３と、を備える。

書き込みドライバ２１は、データリードライトバスＤＲＷＳＢからメイン配線ＭＩＯＢに書き込みデータを出力する回路である。具体的には、書き込みドライバ２１は、クロック信号ＤＷＣＬＫＢがローの期間に書き込みデータをラッチし、ライトイネーブル信号ＤＷＡＥＢがローであるときに活性化され、データリードライトバスＤＲＷＳＢからメイン配線ＭＩＯＢに書き込みデータを出力する。

読み出しドライバ２２は、メイン配線ＭＩＯＢからデータリードライトバスＤＲＷＳＢに読み出しデータを出力する回路である。具体的には、読み出しドライバ２２は、リードイネーブル信号ＤＲＡＥＴがハイであるときに読み出しデータをラッチし、制御信号ＤＲＡＯＢがローであるときに活性化され、メイン配線ＭＩＯＢからデータリードライトバスＤＲＷＳＢに読み出しデータを出力する。

第２プリチャージ回路２３は、図５に示すように、メインプリチャージ配線ＤＭＩＯＥＱＢに接続され、メイン配線ＭＩＯＢを外部電位ＶＤＤでプリチャージするｐＭＯＳトランジスタを備える。第２プリチャージ回路２３は、ｐＭＯＳトランジスタのドレインに外部電位ＶＤＤが印加され、ｐＭＯＳトランジスタのソースがメイン配線ＭＩＯＢに接続される。また、第２プリチャージ回路２３は、ｐＭＯＳトランジスタのゲートがメインプリチャージ配線ＤＭＩＯＥＱＢに接続される。第２プリチャージ回路２３は、データ読み出し時及びデータ書き込み時でない場合に、メイン配線ＭＩＯＢを外部電位ＶＤＤでプリチャージする。

カラムスイッチＹＳＷは、カラム配線ＹＳに伝送されるカラム信号に基づいて、センスアンプＳＡと一対のローカル配線ＬＩＯＴ，ＬＩＯＢの間の接続をオンオフする。カラムスイッチＹＳＷは、図４及び図５に示すように、２つのｎＭＯＳトランジスタｎ１及びｎ２を備える。カラムスイッチＹＳＷは、一方のｎＭＯＳトランジスタｎ１のソースが一方のローカル配線ＬＩＯＴに、ドレインが一方のビット線ＢＬＴに接続され、ゲートがカラム配線ＹＳに接続される。また、カラムスイッチＹＳＷは、他方のｎＭＯＳトランジスタｎ２のソースが他方のローカル配線ＬＩＯＢに、ドレインが他方のビット線ＢＬＢに接続され、ゲートがカラム配線ＹＳに接続される。なお、図５では、カラムスイッチＹＳＷ及びセンスアンプＳＡが一体に図示されている。

センスアンプＳＡは、イコライザ配線ＢＬＥＱと、一対のビット線ＢＬＴ，ＢＬＢとに接続される。センスアンプＳＡは、図４及び図５に示すように、フリップフロップ回路ＦＦと、イコライザ回路ＥＱと、を備える。センスアンプＳＡは、例えば、特開２０１５－１７６６１７号公報の従来技術や実施例に記載されたセンスアンプ回路及びイコライザ回路や周知の方法を適宜組み合わせることにより構成することができる。センスアンプＳＡは、電源線ＰＣＳ，ＮＣＳに接続されたフリップフロップ回路ＦＦを用いて一対のビット線の電位を変化させることで、ビット線ＢＬにハイ信号又はロー信号を出力する。また、センスアンプＳＡは、スタンバイ期間に、イコライザ回路ＥＱによりビット線を電位ＶＢＬＰにイコライズする。

次に、スイッチング装置１０を用いた動作について、図６を参照して説明する。
スタンバイ状態（状態Ａ以前）では、電源線ＰＣＳ，ＮＣＳは、電位ＶＡＲＹのハーフレベルであるＶＢＬＰにプリチャージされる。例えば、ＶＡＲＹが１．０Ｖであれば、ＶＢＬＰは０．５Ｖであり、一対のローカル配線ＬＩＯＴ，ＬＩＯＢは、第１プリチャージ回路１１０でＶＢＬＰにプリチャージされる。メイン配線ＭＩＯＢは、メインプリチャージ配線ＤＭＩＯＥＱＢのプリチャージ信号ＤＭＩＯＥＱＢがＶＳＳ（接地レベル）であり、外部電位ＶＤＤレベル（ＶＤＤ＞ＶＡＲＹ）にプリチャージされる。

状態Ａにおいて半導体装置１にアクティベートコマンドＡＣＴが入力されると、選択された行アドレスに対応するセンスアンプＳＡが活性化される。その際、第１プリチャージ回路１１０により、一対のローカル配線ＬＩＯＴ，ＬＩＯＢは、電位ＶＡＲＹに駆動される。

状態Ａにおいて、半導体装置１にライトコマンドＷＲＴが入力されると、状態Ｂに遷移する。状態Ｂでは、データリードライトバスＤＲＷＳＢから書き込みデータがメインアンプＭＡに入力される。その後、第２プリチャージ回路２３は、メイン配線ＭＩＯＢのプリチャージを解除する。また、メインアンプＭＡは、ライトイネーブル信号ＤＷＡＥＢでメイン配線ＭＩＯＢにデータを転送する。メインアンプＭＡは、ライトイネーブル信号ＤＷＡＥＢと同時に第１プリチャージ回路１１０を制御するプリチャージ制御信号ＬＩＯＰＢを送信する。また、メインアンプＭＡは、書き込み配線ＷＴを介して書き込み信号をローカル反転駆動回路１２０及びローカル非反転駆動回路１３０に送信する。第１プリチャージ回路１１０は、プリチャージ制御信号ＬＩＯＰＢに基づいてプリチャージを解除する。ローカル反転駆動回路１２０及びローカル非反転駆動回路１３０は、メイン配線ＭＩＯＢに転送されたデータを一対のローカル配線ＬＩＯＴ，ＬＩＯＢに伝送する。カラムスイッチＹＳＷは、カラム信号ＹＳにより駆動され、ビット線ＢＬにデータを転送する。センスアンプＳＡは、転送されたデータをメモリセルＭＣに書き込む。

状態Ｂにおいて、半導体装置１にリードコマンドＲＥＡＤが入力されると、状態Ｃに遷移する。状態Ｃにおいて、カラムスイッチＹＳＷは、カラム信号ＹＳにより駆動される。カラムスイッチＹＳＷが駆動されることで、センスアンプＳＡは、一方のローカル配線ＬＩＯＴにデータを読み出す。メイン反転駆動回路１４０は、メイン配線ＭＩＯＢにデータを転送する。一方のローカル配線ＬＩＯＴがハイデータ、即ち電位ＶＡＲＹである場合、ローカル反転駆動回路１２０は、メイン配線ＭＩＯＢを電位ＶＳＳに駆動する。一方、一方のローカル配線ＬＩＯＴがローデータ、即ち電位ＶＳＳの場合、メイン配線ＭＩＯＢは、外部電位ＶＤＤを保持する。メイン配線ＭＩＯＢに転送されたデータは、メインアンプＭＡによりデータリードライトバスＤＲＷＳＢに転送される。

以上の第１実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１によれば、以下の効果を奏する。

（１）サブアンプＳＡＰを、一対のローカル配線ＬＩＯＴ，ＬＩＯＢのそれぞれに接続され、書き込みデータの書き込み及び読み出しデータの読み出しの際に、一対のローカル配線ＬＩＯＴ，ＬＩＯＢのプリチャージを解除する第１プリチャージ回路１１０と、一対のローカル配線ＬＩＯＴ，ＬＩＯＢの一方とメイン配線ＭＩＯＢとに接続され、書き込み信号に基づいてローカル配線ＬＩＯＴ，ＬＩＯＢの一方を介してメイン配線ＭＩＯＢからセンスアンプＳＡに書き込みデータを反転して転送するローカル反転駆動回路１２０と、一対のローカル配線ＬＩＯＴ，ＬＩＯＢの他方とメイン配線ＭＩＯＢとに接続され、書き込み信号に基づいてローカル配線ＬＩＯＴ，ＬＩＯＢの他方を介してメイン配線ＭＩＯＢからセンスアンプＳＡに書き込みデータを転送するローカル非反転駆動回路１３０と、一対のローカル配線ＬＩＯＴ，ＬＩＯＢの一方とメイン配線ＭＩＯＢとに接続され、読み出し信号に基づいて、ローカル配線ＬＩＯＴ，ＬＩＯＢの一方からメイン配線ＭＩＯＢに読み出しデータを反転して転送するメイン反転駆動回路１４０と、を含み構成した。これにより、メイン配線ＭＩＯＢを用いてシングルエンド転送することができ、メイン配線ＭＩＯＢのピッチを狭く、或いはチップ面積を増加させずに一度に読み書きされるデータ数を増加させることができる。

（２）スイッチング装置１０を、サブアンプＳＡＰと、複数の一対のセンスアンプＳＡ及びカラムスイッチＹＳＷと、を含み構成し、カラムスイッチＹＳＷをサブアンプＳＡＰに接続し、一対のセンスアンプＳＡ及びカラムスイッチＹＳＷをサブアンプＳＡＰを介して対向配置した。これにより、サブアンプＳＡＰに対してカラムスイッチＹＳＷ及びセンスアンプＳＡを複数接続することができるとともに、サブアンプＳＡＰとカラムスイッチＹＳＷとの間の距離を短くすることができる。即ち、一対のローカル配線ＬＩＯＴ，ＬＩＯＢの長さを短くすることができるので、消費電力を低減することができる。

（３）スイッチング装置１０を、サブアンプＳＡＰと、サブアンプＳＡＰにメイン配線ＭＩＯＢを介して接続されるメインアンプＭＡと、を含み構成し、メインアンプＭＡについて、メイン配線ＭＩＯＢをプリチャージする第２プリチャージ回路２３を含み構成した。また、第２プリチャージ回路２３を、第１プリチャージ回路１１０による電位よりも高い外部電位にプリチャージするようにした。これにより、スイッチング装置１０が選択されていない場合に、一対のローカル配線ＬＩＯＴ，ＬＩＯＢが電位ＶＢＬＰにプリチャージされ、メイン配線ＭＩＯＢが外部電位ＶＤＤにプリチャージされる。また、メイン反転駆動回路１４０及びローカル反転駆動回路１２０のソース電位がＶＢＬＰにプリチャージされる。従って、メイン反転駆動回路１４０、ローカル反転駆動回路１２０、及びローカル非反転駆動回路１３０を介してメイン配線ＭＩＯＢに出力されるリーク電流を抑制することができる。

（４）半導体装置１を、隣接して配置されるスイッチング装置１０と、スイッチング装置１０の配置方向に対して交差する方向に複数配置されるメイン配線ＭＩＯＢと、スイッチング装置１０の配置方向に沿って複数配置されるカラム配線ＹＳと、を含み構成した。これにより、メイン配線ＭＩＯＢをカラム配線ＹＳと同方向に並べる場合に比べ、メイン配線ＭＩＯＢを配置可能な領域を増やすことができる。例えば、カラム配線ＹＳが配置されている領域を全てメイン配線ＭＩＯＢとすることで、データバス幅を８倍（合計１０２４）とすることができる。

［第２実施形態］
次に、本発明の第２実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１について説明する。第２実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第２実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１は、図７及び図８に示すように、メインアンプＭＡの第２プリチャージ回路２３が外部電位ＶＤＤよりも低い電位ＶＩＯ（例えば、０．８Ｖ）でメイン配線ＭＩＯＢをプリチャージする点で第１実施形態と異なる。これに伴い、メイン配線ＭＩＯＢに伝送されるデータは、電位ＶＩＯ－ＶＳＳ間で振幅する。メイン配線ＭＩＯＢに伝送されるデータの低振幅化に対応するように、メインアンプＭＡの回路は、メイン配線ＭＩＯＢがｎＭＯＳトランジスタ（外部電位ＶＤＤがドレインに印加）にゲート受けされる回路となっている点で第１実施形態と異なる。また、ローカル配線ＬＩＯＴ，ＬＩＯＢの他方の電位ＶＡＲＹがメイン配線ＭＩＯＢの電位ＶＩＯよりも大きい場合、書き込み信号ＷＴの振幅がＶＩＯ－ＶＳＳ振幅とされる点で第１実施形態と異なる。

以上の第２実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１によれば、以下の効果を奏する。

（５）第２プリチャージ回路２３を、メイン配線ＭＩＯＢを外部電位ＶＤＤよりも低い電位でプリチャージするようにした。これにより、動作電流を低減することができる。

［第３実施形態］
次に、本発明の第３実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１について、図９及び図１０を参照して説明する。第３実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第３実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１は、図９及び図１０に示すように、第２実施形態に加え、第１プリチャージ回路１１０が第２プリチャージ回路２３によるメイン配線ＭＩＯＢのプリチャージと同じ電位ＶＩＯで一対のローカル配線ＬＩＯＴ，ＬＩＯＢをプリチャージする点で第２実施形態と異なる。具体的には、第１プリチャージ回路１１０は、第２プリチャージ回路２３と同じ電位の電源ＶＩＯに接続される。これにより、第１プリチャージ回路１１０は、一対のローカル配線ＬＩＯＴ，ＬＩＯＢを電位ＶＩＯにプリチャージする。

以上の第３実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１によれば、上記（５）に加え、以下の効果を奏する。

（６）第１プリチャージ回路１１０を、第２プリチャージ回路２３によるメイン配線ＭＩＯＢのプリチャージと同じ電位ＶＩＯで一対のローカル配線ＬＩＯＴ，ＬＩＯＢをプリチャージするようにした。これにより、一対のローカル配線ＬＩＯＴ，ＬＩＯＢの電位ＶＩＯは、メイン配線ＭＩＯＢの電位ＶＩＯになる。従って、一対のローカル配線ＬＩＯＴ，ＬＩＯＢとメイン配線ＭＩＯＢとの間にリーク電流が発生することを抑制することができる。また、一対のローカル配線ＬＩＯＴ，ＬＩＯＢが伝送するデータの振幅が電位ＶＳＳ～電位ＶＩＯになるので、一対のローカル配線ＬＩＯＴ，ＬＩＯＢの消費電力を抑制することができる。

［第４実施形態］
次に、本発明の第４実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１について図１１を参照して説明する。第４実施形態の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。
第４実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１は、第１プリチャージ回路１１０が、センスアンプＳＡからハイのデータを読み出す場合であって、一方のローカル配線ＬＩＯＴの電位が所定の値よりも低下した場合に、一方のローカル配線ＬＩＯＴの電位をプリチャージ電位に維持する点で第１実施形態～第３実施形態と異なる。具体的には、第１プリチャージ回路１１０は、図１１に示すように、ドレインが電源線ＰＣＳに接続され、ソースが一方のローカル配線ＬＩＯＴに接続され、ゲートが他方のローカル配線ＬＩＯＴに接続されるｐＭＯＳトランジスタ１１３を更に備える点で第１実施形態～第３実施形態と異なる。

以上の第４実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１によれば、上記（１）～（６）の効果に加え、以下の効果を奏する。

（７）第１プリチャージ回路１１０を、センスアンプＳＡからハイのデータを読み出す場合であって、ローカル配線ＬＩＯＴ，ＬＩＯＢの一方の電位が所定の値よりも低下した場合に、ローカル配線ＬＩＯＴ，ＬＩＯＢの一方の電位をプリチャージ電位に維持するようにした。ハイデータを読み出す場合に、他方のローカル配線ＬＩＯＢがローに引き抜かれる。これにより、一方のローカル配線ＬＩＯＴの電位を低下させるようなノイズが発生したとしても、一方のローカル配線ＬＩＯＴの電位を電位ＰＣＳに保つことができるので、読み出し動作を安定させることができる。また、ローデータを保持しているセンスアンプＳＡに対してハイデータを反転書き込みする場合に、カラムスイッチＹＳＷがハイ（オン）に選択された際における一方のローカル配線ＬＩＯＴの電位の過剰な低下を防止することができ、動作を安定化させることができる。

［第５実施形態］
次に、本発明の第５実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１について図１２を参照して説明する。
第５実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１は、第１プリチャージ回路１１０が、ハイのデータを保持しているセンスアンプＳＡに対してローのデータを反転書き込みする場合であって、ローカル配線ＬＩＯＴの他方の電位が所定の値よりも低下した場合に、ローカル配線ＬＩＯＢの他方の電位をプリチャージ電位に維持する点で第１～第４実施形態と異なる。具体的には、第１プリチャージ回路１１０は、図１２に示すように、第４実施形態の第１プリチャージ回路１１０に加えて、更に１つのｐＭＯＳトランジスタを備える。即ち、第１プリチャージ回路１１０は、ドレインが電源線ＰＣＳに接続され、ソースが他方のローカル配線ＬＩＯＢに接続され、ゲートが一方のローカル配線ＬＩＯＴに接続されるｐＭＯＳトランジスタ１１４を更に備える。

以上の第５実施形態に係るサブアンプＳＡＰ、スイッチング装置１０、及び半導体装置１によれば、上記（７）の効果に加え、以下の効果を奏する。

（８）第１プリチャージ回路１１０を、ハイのデータを保持しているセンスアンプＳＡに対してローのデータを反転書き込みする場合であって、ローカル配線ＬＩＯＢの他方の電位が所定の値よりも低下した場合に、ローカル配線ＬＩＯＢの他方の電位をプリチャージ電位に維持するようにした。ローデータを読み出す際には、一方のローカル配線ＬＩＯＴがローに引き抜かれる。これにより、他方のローカル配線ＬＩＯＢの電位が低下するようなノイズが発生したとしても、他方のローカル配線ＬＩＯＢの電位を電位ＰＣＳに維持することができ、読み出し動作を安定させることができる。また、ハイデータを維持しているセンスアンプＳＡに対してローデータを反転書き込みする場合に、カラムスイッチＹＳＷがハイ（オン）に選択される。これにより、他方のローカル配線ＬＩＯＢの電位の過剰な低下を防止できるので、動作を安定させることができる。

以上、本発明のサブアンプ、スイッチング装置、及び半導体装置の好ましい各実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。

例えば、上記実施形態において、１つのサブアンプＳＡＰに対して、４つのカラムスイッチＹＳＷ及び４つのセンスアンプＳＡを接続することとしたが、これに制限されない。例えば、１つのサブアンプＳＡＰに対して、更に多くのカラムスイッチＹＳＷ及びセンスアンプＳＡを接続してもよい。

１半導体装置
１０スイッチング装置
２３第２プリチャージ回路
１１０第１プリチャージ回路
１２０ローカル反転駆動回路
１３０ローカル非反転駆動回路
１４０メイン反転駆動回路
ＬＩＯＴ一方のローカル配線
ＬＩＯＢ他方のローカル配線
ＭＩＯＢメイン配線
ＳＡセンスアンプ
ＳＡＰサブアンプ
ＲＴ読み出し信号、読み出し配線
ＷＴ書き込み信号、書き込み配線
ＹＳＷカラムスイッチ
ＶＤＤ外部電位
ＤＲＷＳＢデータリードライトバス

Claims

カラムスイッチを介してセンスアンプに接続されるとともに、書き込みデータ及び読み出しデータが伝送されるメイン配線に接続されるサブアンプであって、
スタンバイ状態では第１の電位にありアクティベートコマンドが入力されると前記第１の電位より低い第２の電位となる第１の電源線と、
前記センスアンプ及び前記カラムスイッチに接続される一対のローカル配線と、
一対の前記ローカル配線のそれぞれに接続され、書き込みデータの書き込み及び読み出しデータの読み出しの際に、一対の前記ローカル配線のプリチャージを解除する第１プリチャージ回路と、
一対の前記ローカル配線の一方と前記メイン配線と前記第１の電源線とに接続され、書き込み信号に基づいて前記ローカル配線の一方を介して前記メイン配線から前記センスアンプに書き込みデータを反転して転送するローカル反転駆動回路と、
一対の前記ローカル配線の他方と前記メイン配線とに接続され、書き込み信号に基づいて前記ローカル配線の他方を介して前記メイン配線から前記センスアンプに書き込みデータを転送するローカル非反転駆動回路と、
一対の前記ローカル配線の一方と前記メイン配線と前記第１の電源線とに接続され、読み出し信号に基づいて、前記ローカル配線の一方から前記メイン配線に読み出しデータを反転して転送するメイン反転駆動回路と、
を備えるサブアンプ。
スタンバイ状態では前記第１の電位にありアクティベートコマンドが入力されると前記第１の電位より高い第３の電位となる第２の電源線をさらに備え、
前記第２の電源線が前記第１プリチャージ回路に接続される請求項１に記載のサブアンプ。
前記第１プリチャージ回路は、前記センスアンプからハイのデータを読み出す場合であって、前記ローカル配線の一方の電位が所定の値よりも低下した場合に、前記ローカル配線の一方の電位を前記第３の電位に維持する請求項２に記載のサブアンプ。
前記第１プリチャージ回路は、ハイのデータを保持している前記センスアンプに対してローのデータを反転書き込みする場合であって、前記ローカル配線の他方の電位が所定の値よりも低下した場合に、前記ローカル配線の他方の電位を前記第３の電位に維持する請求項２又は３に記載のサブアンプ。
請求項２～４のいずれかに記載のサブアンプと、
複数の一対のセンスアンプ及びカラムスイッチと、
を備え、
前記カラムスイッチは、前記サブアンプに接続され、
前記第１の電源線と前記第２の電源線が前記センスアンプに接続されるスイッチング装置。
請求項１～４のいずれかに記載のサブアンプと、
複数の一対のセンスアンプ及びカラムスイッチと、
を備え、
前記カラムスイッチは、前記サブアンプに接続され、
一対の前記センスアンプ及びカラムスイッチは、前記サブアンプを介して対向配置されるスイッチング装置。
請求項１～４のいずれかに記載のサブアンプと、
前記サブアンプにメイン配線を介して接続されるメインアンプと、
を備え、
前記メインアンプは、前記メイン配線をプリチャージする第２プリチャージ回路を備えるスイッチング装置。
前記第２プリチャージ回路は、前記メイン配線を前記第１プリチャージ回路による電位よりも高い外部電位にプリチャージする請求項７に記載のスイッチング装置。
前記第２プリチャージ回路は、前記メイン配線を外部電位よりも低い電位でプリチャージする請求項７に記載のスイッチング装置。
前記第１プリチャージ回路は、前記第２プリチャージ回路による前記メイン配線のプリチャージと同じ電位で一対の前記ローカル配線をプリチャージする請求項９に記載のスイッチング装置。
隣接して複数配置される請求項５～１０のいずれかに記載のスイッチング装置と、
前記スイッチング装置の配置方向に対して交差する方向に複数配置されるメイン配線と、
前記スイッチング装置の配置方向に沿って複数配置されるカラム配線と、
を備える半導体装置。