JP2004234704A - 半導体記憶装置 - Google Patents
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Abstract
【課題】省面積化が可能な半導体記憶装置を提供する。
【解決手段】ＮチャネルＭＯＳトランジスタ１０３のソースにセンスアンプ駆動線Ｓ２Ｎを接続することによって、仮に制御信号ＬＡＭＰＥがＨレベルとなっても、センスアンプ駆動線Ｓ２ＮおよびＬＩＯ線対がともにプリチャージ電位ＶＢＬであるため、ＮチャネルＭＯＳトランジスタ１０１，１０２のゲート−ソース間電圧Ｖｇｓは０Ｖとなり、サブアンプ１００は動作しない。したがって、ロウブロックの活性化を伝える信号を供給するための回路構成を追加する必要がなくなり、半導体記憶装置が省面積化される。
【選択図】 図３
【解決手段】ＮチャネルＭＯＳトランジスタ１０３のソースにセンスアンプ駆動線Ｓ２Ｎを接続することによって、仮に制御信号ＬＡＭＰＥがＨレベルとなっても、センスアンプ駆動線Ｓ２ＮおよびＬＩＯ線対がともにプリチャージ電位ＶＢＬであるため、ＮチャネルＭＯＳトランジスタ１０１，１０２のゲート−ソース間電圧Ｖｇｓは０Ｖとなり、サブアンプ１００は動作しない。したがって、ロウブロックの活性化を伝える信号を供給するための回路構成を追加する必要がなくなり、半導体記憶装置が省面積化される。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置は、複数個のメモリセルアレイと、その各メモリセルアレイ内の複数個のセンスアンプ毎に設けられ、当該各センスアンプと一対のサブ入出力線とに接続される補助リードアンプとを備え、この補助リードアンプ内のトランジスタのソースは、当該各センスアンプ内のトランジスタのソースに接続されている（たとえば、特許文献１参照）。
【０００３】
【特許文献１】
特開平６−１８７７８２号公報（第３７−３８頁、図１０）
【０００４】
【発明が解決しようとする課題】
従来の半導体記憶装置は、上記の構成をとる場合、サブ入出力線をセンスアンプ内のトランジスタのソース電圧と等しくするためのプリチャージ回路を必ず必要とする。そのため、従来の半導体記憶装置は、このプリチャージ回路の分だけ余分に回路面積を必要とし、その結果、半導体記憶装置全体の回路面積が増大するとするという問題があった。
【０００５】
それゆえに、この発明の目的は、省面積化が可能な半導体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】
この発明による半導体記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルの複数の行に対応して配置される複数のワード線と、複数のメモリセルの複数の列に対応して配置される複数のビット線対と、複数のビット線対に対応して設けられ、対応するビット線対の電位差を検知増幅する複数のセンスアンプと、複数のセンスアンプに共通して設けられるセンスアンプ駆動線と、複数のビット線対に対応して設けられ、各々が対応するビット線と選択的に接続される複数の第１のデータ線対と、複数の第１のデータ線対の各々に対応して設けられる複数のサブアンプとを備える。複数のサブアンプの各々は、第１、第２および第３のトランジスタを含む。第１のトランジスタは、制御端子が第１のデータ線対の一方線に接続され、第１の導通端子が第１のデータ線対の他方線に接続され、第２の導通端子が第３のトランジスタの第１の導通端子に接続される。第２のトランジスタは、制御端子が第１のデータ線対の他方線に接続され、第１の導通端子が第１のデータ線対の一方線に接続され、第２の導通端子が第３のトランジスタの第１の導通端子に接続される。第３のトランジスタは、制御端子からサブアンプの活性化タイミング制御信号が入力され、第２の導通端子がセンスアンプ駆動線に接続される。
【０００７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０００８】
図１は、この発明によるＤＲＡＭの主要部を概略的に示した図である。
図１に示したこの発明のＤＲＡＭは、基本マット１と、コラムデコーダ４と、読出／書込制御回路５とを備える。
【０００９】
基本マット１は、メインワード線とサブワード線とからなる階層ワード線構成を有し、コラム方向に配置されたサブワード線ドライバ帯２と、ロウ方向に配置されたセンスアンプ帯３とによって網目状に細分化されている。なお、図１にハッチングで示したサブワード線ドライバ帯２およびセンスアンプ帯３は、ともに複数の中の一本を一例として指し示したものである。また、基本マット１では、外部とデータをやり取りする入出力線も階層化された階層入出力線構成を採用しているものとする。
【００１０】
コラムデコーダ４は、読出／書込時に外部から入力されるコラムアドレスに応じて、サブワード線ドライバ帯２の方向を走るコラム選択線ＣＳＬを選択する。読出／書込制御回路５は、コラム選択線ＣＳＬによって選択された、センスアンプ帯３内のセンスアンプに対して、メモリセルアレイ内の階層入出力線（後に説明）を介して読出／書込動作を制御する。コラムデコーダ４および読出／書込制御回路５の具体的な回路構成の一部については後に述べる。
【００１１】
コラム選択線ＣＳＬ活性時にセンスアンプ帯３内のセンスアンプと接続されるメモリセルアレイ内の第１の入出力線対をＬＩＯ線対と称する。ＬＩＯ線対は、特許文献１のサブ入出力線に対応し、センスアンプ帯３内を２ブロック分走る。なお、図１ではセンスアンプ帯３はロウ方向に８分割されており、これはセンスアンプ帯３が４つのコラムブロックに分かれていることを意味する。
【００１２】
これらＬＩＯ線対の上位階層で、読出／書込制御回路５から基本マット１の反対端まで延びるメモリセルアレイ内の第２の入出力線対をＧＩＯ線対と称する。ＧＩＯ線対は、サブワード線ドライバ帯２上を走り、同じ方向を走るコラム選択線ＣＳＬと領域を競合しないように配慮されている。これらＬＩＯ線対とＧＩＯ線対とを総称して階層入出力線と呼ぶ。
【００１３】
ＧＩＯ線１対は、基本マット１のセンスアンプ帯３内のたとえば半数のＬＩＯ線対と選択的に接続される。ここで「選択的に接続される」とは、活性化されたロウブロックに対応するセンスアンプ帯３に含まれるＬＩＯ線対だけがＧＩＯ線対と接続されることを意味する。すなわち、ＧＩＯ線対とＬＩＯ線対との接続には、活性化されたロウブロックを指示する信号が関係する。
【００１４】
このように、ＧＩＯ線対はサブワード線ドライバ帯２上を走り、ＬＩＯ線対はセンスアンプ帯３内を走るため、両者の物理的な接続は、サブワード線ドライバ帯２とセンスアンプ帯３との交差領域である十字帯６において行なわれる。なお、図１に示した十字帯６は複数の中からの一例を指し示したものである。この発明による十字帯６およびその周辺の回路構成を、以下の各実施の形態ごとに説明する。
【００１５】
［実施の形態１］
図２は、実施の形態１における十字帯６およびその周辺の回路構成を示した回路図である。
【００１６】
図２に示すように、周辺回路のセンスアンプ帯３は、センスアンプ１０と、ビット線分離制御回路２０Ｌ，２０Ｒと、ビット線イコライザ３０Ｌ，３０Ｒと、ＮチャネルＭＯＳトランジスタ４１，４２とを備え、十字帯６は、センスアンプ活性化回路５０と、入出力スイッチ回路６０と、ＬＩＯ線イコライザ７０と、ＶＢＬプリチャージ回路８０と、サブアンプ１００とを備える。
【００１７】
まず、センスアンプ帯３内の回路構成について詳細に説明する。
センスアンプ１０は、ビット線対ＢＬ０，／ＢＬ０の間に接続され、ＮチャネルＭＯＳトランジスタ１１，１２と、ＰチャネルＭＯＳトランジスタ１３，１４とを含む。センスアンプ１０は、センスアンプ駆動線Ｓ２Ｐ，Ｓ２Ｎを介して各々与えられる電位により、メモリセル（図示せず）からビット線対ＢＬ０，／ＢＬ０上に読み出される微小電位差を増幅する。
【００１８】
ビット線分離制御回路２０Ｌは、ＮチャネルＭＯＳトランジスタ２１Ｌ，２２Ｌを含み、ビット線分離信号ＢＬＩ＿Ｌに応じて、ビット線対ＢＬ＿Ｌ，／ＢＬ＿Ｌとビット線対ＢＬ０，／ＢＬ０とを電気的に分離／接続する。ビット線分離制御回路２０Ｒは、ＮチャネルＭＯＳトランジスタ２１Ｒ，２２Ｒを含み、ビット線分離信号ＢＬＩ＿Ｒに応じて、ビット線対ＢＬ＿Ｒ，／ＢＬ＿Ｒとビット線対ＢＬ０，／ＢＬ０とを電気的に分離／接続する。
【００１９】
ビット線イコライザ３０Ｌは、ＮチャネルＭＯＳトランジスタ３１Ｌ，３２Ｌおよび３３Ｌを含み、ビット線イコライズ信号ＢＬＥＱ＿Ｌに応じて、ビット線対ＢＬ＿Ｌ，／ＢＬ＿Ｌをプリチャージ電位ＶＢＬにイコライズする。ビット線イコライザ３０Ｒは、ＮチャネルＭＯＳトランジスタ３１Ｒ，３２Ｒおよび３３Ｒを含み、ビット線イコライズ信号ＢＬＥＱ＿Ｒに応じて、ビット線対ＢＬ＿Ｒ，／ＢＬ＿Ｒをプリチャージ電位ＶＢＬにイコライズする。なお、プリチャージ電位ＶＢＬは、電源電位Ｖｄｄｓの１／２である。また、電源電位Ｖｄｄｓは、メモリセルに保持されるＨレベル（論理ハイ）のデータ電位である。
【００２０】
ＮチャネルＭＯＳトランジスタ４１，４２は、コラム選択線ＣＳＬからの信号に応じて、ビット線対ＢＬ０，／ＢＬ０とＬＩＯ線対とを電気的に分離／接続する。
【００２１】
次に、十字帯６内の回路構成について詳細に説明する。
センスアンプ活性化回路５０は、ＰチャネルＭＯＳトランジスタ５１とＮチャネルＭＯＳトランジスタ５２とを含み、センスアンプ活性化信号ＺＳ０Ｐ，Ｓ０Ｎに応じて、センスアンプ駆動線Ｓ２Ｐ，Ｓ２Ｎにそれぞれ電源電位Ｖｄｄｓ，接地電位ＧＮＤを与える。より詳細には、センスアンプ活性化回路５０は、対応するロウブロックが活性化されてから適当な遅延後にセンスアンプ活性化信号ＺＳ０Ｐ，Ｓ０ＮがそれぞれＬレベル，Ｈレベルになると、センスアンプ駆動線Ｓ２Ｐ，Ｓ２Ｎを電源電位Ｖｄｄｓ，接地電位ＧＮＤにそれぞれ結合する。これにより、センスアンプ１０が活性化される。
【００２２】
入出力スイッチ回路６０は、ＮチャネルＭＯＳトランジスタ６１，６２を含み、センスアンプ帯３のある一本に隣接するロウブロックが活性化された場合に入出力スイッチ信号ＩＯＳＷがＨレベルとなり、そのセンスアンプ帯３の一本に含まれるＬＩＯ線対を対応するＧＩＯ対に選択的に接続する。
【００２３】
ＬＩＯ線イコライザ７０は、ＰチャネルＭＯＳトランジスタ７１を含み、ＬＩＯ線イコライズ信号ＺＬＩＯＥＱがＬレベルの時にＬＩＯ線と／ＬＩＯ線とを短絡して同電位にする。ＬＩＯ線イコライズ信号ＺＬＩＯＥＱは、コラム選択線ＣＳＬの活性タイミングを決めるコラム選択イネーブル信号ＣＤＥ（図示せず）を起点として生成される。コラム選択イネーブル信号ＣＤＥがＨレベルの期間には、ＬＩＯ線イコライズ信号ＺＬＩＯＥＱがＨレベルとなり、ＬＩＯ線対のＬＩＯと／ＬＩＯとを電気的に分離する。逆に、コラム選択イネーブル信号ＣＤＥがＬレベルの期間には、ＬＩＯ線イコライズ信号ＺＬＩＯＥＱがＬレベルとなり、ＬＩＯ線対のＬＩＯと／ＬＩＯとを電気的に接続する。
【００２４】
ＶＢＬプリチャージ回路８０は、ＮチャネルＭＯＳトランジスタ８１，８２，８３および８４を含み、プリチャージ活性化信号Ｓ２ＥＱに応じて、センスアンプ駆動線Ｓ２Ｐ，Ｓ２ＮおよびＬＩＯ線対をプリチャージ電位ＶＢＬにプリチャージする。より詳細には、センスアンプ帯３のある一本に隣接するロウブロックが非活性の場合にプリチャージ活性化信号Ｓ２ＥＱがＨレベルとなり、センスアンプ駆動線Ｓ２Ｐ，Ｓ２ＮおよびＬＩＯ線対をプリチャージ電位ＶＢＬにプリチャージする。
【００２５】
なお、以下の説明において、コラム動作時のＧＩＯ線対およびＬＩＯ線対のプリチャージ電位は説明上、電源電位Ｖｄｄｓに等しいとする。また、ＧＩＯ線対は、図１の読出／書込制御回路５においてプリチャージされるものと仮定する。
【００２６】
サブアンプ１００は、ＬＩＯ線対の間に接続され、制御信号ＬＡＭＰＥに応じてＬＩＯ線対の微小電位差を増幅する。このサブアンプ１００は特許文献１の補助リードアンプに対応し、読出／書込制御回路５に階層入出力線を介して読み出されるデータ振幅が小さくなるのを防ぐ目的で設けられている。このサブアンプ１００の具体的な回路構成について次に述べる。
【００２７】
図３は、実施の形態１におけるサブアンプ１００の具体的な回路構成を示した回路図である。
【００２８】
図３に示した実施の形態１のサブアンプ１００は、互いにクロスカップル接続されたＮチャネルＭＯＳトランジスタ１０１，１０２と、制御信号ＬＡＭＰＥがゲートに入力されるＮチャネルＭＯＳトランジスタ１０３とを含む。制御信号ＬＡＭＰＥは、読出しまたは書込みコマンドを受けてから一定期間、Ｈレベルとなる信号である。
【００２９】
ＮチャネルＭＯＳトランジスタ１０１のドレイン，ゲートには、ＬＩＯ線，／ＬＩＯ線がそれぞれ接続され、ＮチャネルＭＯＳトランジスタ１０２のドレイン，ゲートには、／ＬＩＯ線，ＬＩＯ線がそれぞれ接続される。また、ＮチャネルＭＯＳトランジスタ１０１，１０２の両ソースにはＮチャネルＭＯＳトランジスタ１０３のドレインが接続され、ＮチャネルＭＯＳトランジスタ１０３のソースにはセンスアンプ駆動線Ｓ２Ｎが接続される。
【００３０】
これまでの説明で述べたように、センスアンプ駆動線Ｓ２Ｎは、センスアンプ帯３のある一本に隣接するロウブロックが活性化された場合に接地電位ＧＮＤ、非活性の場合にプリチャージ電位ＶＢＬとなる。すなわち、ＮチャネルＭＯＳトランジスタ１０３のソースにセンスアンプ駆動線Ｓ２Ｎを接続することによって、ロウブロックひいては隣接するセンスアンプ帯３の一本における活性／非活性の情報をサブアンプ１００に反映させることが可能となる。
【００３１】
上記の接続により、センスアンプ帯３のある一本に隣接するロウブロックが非活性の場合、仮に制御信号ＬＡＭＰＥがＨレベルとなっても、センスアンプ駆動線Ｓ２ＮおよびＬＩＯ線対がともにプリチャージ電位ＶＢＬであるため、ＮチャネルＭＯＳトランジスタ１０１，１０２のゲート−ソース間電圧Ｖｇｓは０Ｖとなり、サブアンプ１００は動作しない。
【００３２】
つまり、ＮチャネルＭＯＳトランジスタ１０３のソースにセンスアンプ駆動線Ｓ２Ｎを接続することによって、ロウブロックの活性化を伝える信号を供給するための回路構成を追加しなくとも、センスアンプ帯３のある一本に隣接するロウブロックが活性化された場合にのみサブアンプ１００を動作させることが可能となる。
【００３３】
上記の効果は、新たなトランジスタを加えることなく達成することができる。また、センスアンプ駆動線Ｓ２Ｎは元々センスアンプ帯３に存在するため、上記の効果を得るための新たな配線を必要としない。したがって、サブアンプ１００の省面積化が可能となる。
【００３４】
次に、サブアンプ１００の活性化タイミングを制御する制御信号ＬＡＭＰＥの具体的な発生手順について述べる。
【００３５】
図４は、コラムデコーダ４および制御信号ＬＡＭＰＥを発生させる制御信号発生回路５００の具体的な回路構成を示した回路図である。
【００３６】
図４に示すように、コラムデコーダ４は、ＮＡＮＤゲート４０１，４０３と、インバータ４０２，４０４とを含み、制御信号発生回路５００は、遅延回路５０１と、インバータ５０２，５０３とを含む。制御信号発生回路５００は、図１の読出／書込制御回路５における回路構成の一部である。
【００３７】
ＮＡＮＤゲート４０１は、コラム選択イネーブル信号ＣＤＥおよびプリデコード信号ＡＹ０が入力され、出力がインバータ４０２の入力に接続される。ＮＡＮＤゲート４０３は、インバータ４０２からの出力およびプリデコード信号ＡＹ１が入力され、出力がインバータ４０４の入力に接続される。インバータ４０４の出力がコラム選択線ＣＳＬへと接続される。
【００３８】
一方、コラム選択イネーブル信号ＣＤＥは遅延回路５０１にも入力され、出力がインバータ５０２に入力される。インバータ５０３には、インバータ５０２の出力が入力され、サブアンプ１００の活性化タイミングを制御する制御信号ＬＡＭＰＥが出力される。
【００３９】
図５は、制御信号ＬＡＭＰＥの発生を説明するためのタイミング図である。
図５に示すように、プリデコード信号ＡＹ０，ＡＹ１は、コラム選択イネーブル信号ＣＤＥがＨレベルの期間を包含するタイミングで確定する信号であり、コラム選択イネーブル信号ＣＤＥが時刻ｔ１に立上り、時刻ｔ３に立下るのに同期して、コラム選択線ＣＳＬの活性／非活性タイミングが定まる。
【００４０】
データを読出す際、コラム選択線ＣＳＬが活性化されることにより、センスアンプ１０によって増幅されたデータ信号がＬＩＯ線対に読み出される。こうしてサブアンプ１００の感度およびオフセット以上にＬＩＯ線対の電位差が拡大し、サブアンプ１００が活性化されるまでの所要時間は、基準電圧および周囲温度が安定していれば一定である。
【００４１】
そこで上記の所要時間を考慮して、図５に示すように、制御信号ＬＡＭＰＥの活性タイミングは、コラム選択イネーブル信号ＣＤＥの活性タイミングから一定時間遅延した時刻ｔ２に立上り、時刻ｔ４に立下る。
【００４２】
これまで説明してきた制御信号ＬＡＭＰＥの具体的な発生手順はデータ読出し時に関するものであったが、データ書込み時にデータ読出し時とは異なる制御信号ＬＡＭＰＥの活性タイミングを設定する必要がある場合は、図４の遅延回路５０１の遅延量を読出／書込で切替える機構を新たに備えればよい。
【００４３】
以上のように、実施の形態１によれば、サブアンプ１００のＮチャネルＭＯＳトランジスタ１０３のソースにセンスアンプ駆動線Ｓ２Ｎを接続することによって、この発明による半導体記憶装置の省面積化を達成しつつ、読出／書込制御回路５に階層入出力線を介して読み出されるデータ振幅が小さくなるのを防ぐことができる。
【００４４】
［実施の形態２］
実施の形態１のサブアンプ１００は、ＬＩＯ線対の微小電位差を増幅するように構成および配置されていた。
【００４５】
しかし、メモリセルアレイ内の階層入出力線全体の寄生抵抗・容量のうちＧＩＯ線対の配線抵抗・容量が支配的である場合、たとえば読出し時に、センスアンプ１０から読出されたデータによってＬＩＯ線対に生じる電位差は短時間で十分大きくなるが、それが伝達されてＧＩＯ線対に十分な電位差が生じるまでには非常に時間がかかる。この場合、サブアンプ１００が読出／書込制御回路５に階層入出力線を介して読み出されるデータ振幅の低減を防ぐ効果は薄くなる。
【００４６】
また、読出し動作時にのみサブアンプ１００を活性化させるため、ＧＩＯ線対の電位差を短時間でいかに大きくとれるかが重要である。そのため、入出力スイッチ回路６０のＮチャネルＭＯＳトランジスタ６１，６２によるオン抵抗に起因した電圧降下を考えると、サブアンプ１００のようにＬＩＯ線対の電位差を増幅するのは不利となる。これらの問題を解決するための十字帯６およびその周辺の回路構成を、実施の形態２において説明する。
【００４７】
図６は、実施の形態２における十字帯６およびその周辺の回路構成を示した回路図である。
【００４８】
図６に示す実施の形態２の十字帯６およびその周辺の回路構成は、サブアンプ１００が、構成および配置の異なるサブアンプ１００Ａに置き換えられた点で、図２に示す実施の形態１の十字帯６およびその周辺の回路構成と異なる。このサブアンプ１００Ａの具体的な回路構成について次に述べる。
【００４９】
図７は、実施の形態２におけるサブアンプ１００Ａの具体的な回路構成を示した回路図である。
【００５０】
図７に示した実施の形態２のサブアンプ１００Ａは、ＮチャネルＭＯＳトランジスタ１０１，１０２のドレインに、ＬＩＯ線，／ＬＩＯ線ではなく、ＧＩＯ線，／ＧＩＯ線がそれぞれ接続された点で、実施の形態１のサブアンプ１００と異なる。
【００５１】
電位差が比較的大きくとれるＬＩＯ線対をＮチャネルＭＯＳトランジスタ１０１，１０２のゲートに接続することにより、ＮチャネルＭＯＳトランジスタ１０１，１０２のコンダクタンス差を大きくとることができる。サブアンプ１００Ａは、このコンダクタンス差をＧＩＯ線対から引き抜かれる電荷量に直接反映させることができ、入出力スイッチ回路６０のＮチャネルＭＯＳトランジスタ６１，６２によるオン抵抗の影響を回避することができる。
【００５２】
以上のように、実施の形態２によれば、サブアンプ１００ＡのＮチャネルＭＯＳトランジスタ１０１，１０２のドレインにＧＩＯ線，／ＧＩＯ線をそれぞれ接続することによって、この発明による半導体記憶装置の省面積化を達成しつつ、読出／書込制御回路５に階層入出力線を介して読み出されるデータ振幅が小さくなるのをより効果的に防ぐことができる。
【００５３】
［実施の形態３］
図８は、実施の形態３における十字帯６およびその周辺の回路構成を示した回路図である。
【００５４】
図８に示す実施の形態３の十字帯６およびその周辺の回路構成は、サブアンプ１００Ａおよび入出力スイッチ回路６０が、両者の機能を一体化したサブアンプ＋入出力スイッチ回路２００に置き換えられた点で、図６に示す実施の形態２の十字帯６およびその周辺の回路構成と異なる。このサブアンプ＋入出力スイッチ回路２００の具体的な回路構成について次に述べる。
【００５５】
図９は、実施の形態３におけるサブアンプ＋入出力スイッチ回路２００の具体的な回路構成を示した回路図である。
【００５６】
図９に示した実施の形態３のサブアンプ＋入出力スイッチ回路２００は、実施の形態２と同一のサブアンプ１００Ａ、および入出力スイッチ回路６０ａを備える。入出力スイッチ回路６０ａは、ＮＡＮＤゲート６１ａと、インバータ６２ａと、トランスファゲート６３ａ，６４ａとを含む。
【００５７】
ＮＡＮＤゲート６１ａは、入出力スイッチ信号ＩＯＳＷおよび制御信号ＬＡＭＰＥが入力され、出力信号ＩＯＥがインバータ６２ａに入力される。インバータ６２ａの入出力はトランスファゲート６３ａ，６４ａに入力される。なお、実施の形態３において、制御信号ＬＡＭＰＥは、読出しコマンドを受けた場合のみＨレベルになるものとする。
【００５８】
図１０は、サブアンプ＋入出力スイッチ回路２００における入出力スイッチ回路６０ａの動作を説明するためのタイミング図である。
【００５９】
図１０に示すように、入出力スイッチ信号ＩＯＳＷがＨレベルのとき、時刻ｔ０において制御信号ＬＡＭＰＥがＨレベルになると、ＮＡＮＤゲート６１ａの出力信号ＩＯＥはＨレベルとなる。出力信号ＩＯＥは、そのままトランスファゲート６３ａ，６４ａに入力されるとともにインバータ６２ａを経てＬレベルとなった信号もトランスファゲート６３ａ，６４ａに入力され、ＬＩＯ線対とＧＩＯ線対とは電気的に遮断される。
【００６０】
その結果、センスアンプ１０から見た階層入出力線による負荷はＬＩＯ線対のみとなるため、ＬＩＯ線対の電位差は非常に大きくなる。これにより、サブアンプ１００ＡのＮチャネルＭＯＳトランジスタ１０１と１０２との駆動能力比が非常に大きくなり、結果としてＧＩＯ線対に現れる電位差も非常に大きくなる。
【００６１】
なお、データ書込み時には制御信号ＬＡＭＰＥがＬレベルであるため、ＮＡＮＤゲート６１ａの出力信号ＩＯＥはＬレベルとなり、ＬＩＯ線対とＧＩＯ線対とは電気的に接続される。その結果、読出／書込制御回路５からＧＩＯ線対を経由して伝達されたデータがセンスアンプ１０に送られ、データの書込みが行なわれる。
【００６２】
入出力スイッチ回路６０ａでは、入出力スイッチ信号ＩＯＳＷに加えて制御信号ＬＡＭＰＥを用いてＬＩＯ線対とＧＩＯ線対との電気的遮断／接続を制御したが、この制御信号ＬＡＭＰＥよりも速いタイミングの制御信号ＣＤＥＤを発生させて、制御信号ＬＡＭＰＥに代えることも考えられる。
【００６３】
図１１は、制御信号ＣＤＥＤを発生させる制御信号発生回路３００の回路構成を示した回路図である。
【００６４】
図１１に示すように、制御信号発生回路３００は、ＮＡＮＤゲート３０１と、インバータ３０２とを含む。ＮＡＮＤゲート３０１は、信号ＲＺＷおよびコラム選択イネーブル信号ＣＤＥが入力され、出力がインバータ３０２の入力に接続される。インバータ３０２の出力が制御信号ＣＤＥＤとなる。なお、信号ＲＺＷは、読出し時のみＨレベルとなり、書込み時およびコラム系が非活性の時にはＬレベルとなる信号である。
【００６５】
上記の構成により、制御信号ＣＤＥＤは、コラム選択線ＣＳＬの活性タイミングを決めるコラム選択イネーブル信号ＣＤＥから２段しか遅延しない。そのため、制御信号ＬＡＭＰＥの代わりに制御信号ＣＤＥＤを用いることにより、ビット線対ＢＬ０，／ＢＬ０とＬＩＯ線対とが電気的に接続された時点で、実質的にＬＩＯ線対とＧＩＯ線対とを電気的に遮断することが可能となる。
【００６６】
したがって、制御信号ＬＡＭＰＥがＨレベルとなる前にＬＩＯ線対の電位差が大きくなり、制御信号ＬＡＭＰＥを用いた場合よりも速くＧＩＯ線対の電位差が大きくなる。
【００６７】
以上のように、実施の形態３によれば、サブアンプ１００Ａと入出力スイッチ回路６０との機能を一体化し、読出しコマンドを受けてＨレベルとなる制御信号ＬＡＭＰＥを用いることによって、この発明による半導体記憶装置の省面積化を達成しつつ、読出／書込制御回路５に階層入出力線を介して読み出されるデータ振幅が小さくなるのをより効果的に防ぐことができる。
【００６８】
また、制御信号ＬＡＭＰＥの代わりにコラム選択イネーブル信号ＣＤＥとタイミングの近い制御信号ＣＤＥＤを用いることによって、制御信号ＬＡＭＰＥを用いた場合よりも速くＧＩＯ線対の電位差を大きくできる。
【００６９】
なお、これまで述べてきた実施の形態では、入出力が共通である階層入出力線を介してデータが読み出される場合について説明したが、これは一例に過ぎず、入出力が分離された入出力線（データ線）の出力側からデータが読み出される場合にも、この発明の半導体記憶装置は適応可能である。
【００７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７１】
【発明の効果】
以上のように、この発明によれば、半導体記憶装置の省面積化を達成しつつ、読出／書込制御回路にデータ線を介して読み出されるデータ振幅が小さくなるのを防ぐことができる。
【図面の簡単な説明】
【図１】この発明によるＤＲＡＭの主要部を概略的に示した図である。
【図２】実施の形態１における十字帯６およびその周辺の回路構成を示した回路図である。
【図３】実施の形態１におけるサブアンプ１００の具体的な回路構成を示した回路図である。
【図４】制御信号ＬＡＭＰＥを発生させるための具体的な回路構成を示した回路図である。
【図５】制御信号ＬＡＭＰＥの発生を説明するためのタイミング図である。
【図６】実施の形態２における十字帯６およびその周辺の回路構成を示した回路図である。
【図７】実施の形態２におけるサブアンプ１００Ａの具体的な回路構成を示した回路図である。
【図８】実施の形態３における十字帯６およびその周辺の回路構成を示した回路図である。
【図９】実施の形態３におけるサブアンプ＋入出力スイッチ回路２００の具体的な回路構成を示した回路図である。
【図１０】サブアンプ＋入出力スイッチ回路２００における入出力スイッチ回路６０ａの動作を説明するためのタイミング図である。
【図１１】制御信号ＣＤＥＤを発生させる制御信号発生回路３００の回路構成を示した回路図である。
【符号の説明】
１ 基本マット、２ サブワード線ドライバ帯、３ センスアンプ帯、４ コラムデコーダ、５ 読出／書込制御回路、６ 十字帯、１０ センスアンプ、２０Ｌ，２０Ｒ ビット線分離制御回路、３０Ｌ，３０Ｒ ビット線イコライザ、４１，４２，１０１，１０２，１０３ ＮチャネルＭＯＳトランジスタ、５０ センスアンプ活性化回路、６０，６０ａ 入出力スイッチ回路、６１ａ，３０１，４０１，４０３ ＮＡＮＤゲート、６２ａ，４０２，３０２，４０４，５０２，５０３ インバータ、６３ａ，６４ａ トランスファゲート、７０ ＬＩＯ線イコライザ、８０ ＶＢＬプリチャージ回路、１００，１００Ａ サブアンプ、２００ サブアンプ＋入出力スイッチ回路、３００，５００ 制御信号発生回路、５０１ 遅延回路。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置は、複数個のメモリセルアレイと、その各メモリセルアレイ内の複数個のセンスアンプ毎に設けられ、当該各センスアンプと一対のサブ入出力線とに接続される補助リードアンプとを備え、この補助リードアンプ内のトランジスタのソースは、当該各センスアンプ内のトランジスタのソースに接続されている（たとえば、特許文献１参照）。
【０００３】
【特許文献１】
特開平６−１８７７８２号公報（第３７−３８頁、図１０）
【０００４】
【発明が解決しようとする課題】
従来の半導体記憶装置は、上記の構成をとる場合、サブ入出力線をセンスアンプ内のトランジスタのソース電圧と等しくするためのプリチャージ回路を必ず必要とする。そのため、従来の半導体記憶装置は、このプリチャージ回路の分だけ余分に回路面積を必要とし、その結果、半導体記憶装置全体の回路面積が増大するとするという問題があった。
【０００５】
それゆえに、この発明の目的は、省面積化が可能な半導体記憶装置を提供することである。
【０００６】
【課題を解決するための手段】
この発明による半導体記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルの複数の行に対応して配置される複数のワード線と、複数のメモリセルの複数の列に対応して配置される複数のビット線対と、複数のビット線対に対応して設けられ、対応するビット線対の電位差を検知増幅する複数のセンスアンプと、複数のセンスアンプに共通して設けられるセンスアンプ駆動線と、複数のビット線対に対応して設けられ、各々が対応するビット線と選択的に接続される複数の第１のデータ線対と、複数の第１のデータ線対の各々に対応して設けられる複数のサブアンプとを備える。複数のサブアンプの各々は、第１、第２および第３のトランジスタを含む。第１のトランジスタは、制御端子が第１のデータ線対の一方線に接続され、第１の導通端子が第１のデータ線対の他方線に接続され、第２の導通端子が第３のトランジスタの第１の導通端子に接続される。第２のトランジスタは、制御端子が第１のデータ線対の他方線に接続され、第１の導通端子が第１のデータ線対の一方線に接続され、第２の導通端子が第３のトランジスタの第１の導通端子に接続される。第３のトランジスタは、制御端子からサブアンプの活性化タイミング制御信号が入力され、第２の導通端子がセンスアンプ駆動線に接続される。
【０００７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０００８】
図１は、この発明によるＤＲＡＭの主要部を概略的に示した図である。
図１に示したこの発明のＤＲＡＭは、基本マット１と、コラムデコーダ４と、読出／書込制御回路５とを備える。
【０００９】
基本マット１は、メインワード線とサブワード線とからなる階層ワード線構成を有し、コラム方向に配置されたサブワード線ドライバ帯２と、ロウ方向に配置されたセンスアンプ帯３とによって網目状に細分化されている。なお、図１にハッチングで示したサブワード線ドライバ帯２およびセンスアンプ帯３は、ともに複数の中の一本を一例として指し示したものである。また、基本マット１では、外部とデータをやり取りする入出力線も階層化された階層入出力線構成を採用しているものとする。
【００１０】
コラムデコーダ４は、読出／書込時に外部から入力されるコラムアドレスに応じて、サブワード線ドライバ帯２の方向を走るコラム選択線ＣＳＬを選択する。読出／書込制御回路５は、コラム選択線ＣＳＬによって選択された、センスアンプ帯３内のセンスアンプに対して、メモリセルアレイ内の階層入出力線（後に説明）を介して読出／書込動作を制御する。コラムデコーダ４および読出／書込制御回路５の具体的な回路構成の一部については後に述べる。
【００１１】
コラム選択線ＣＳＬ活性時にセンスアンプ帯３内のセンスアンプと接続されるメモリセルアレイ内の第１の入出力線対をＬＩＯ線対と称する。ＬＩＯ線対は、特許文献１のサブ入出力線に対応し、センスアンプ帯３内を２ブロック分走る。なお、図１ではセンスアンプ帯３はロウ方向に８分割されており、これはセンスアンプ帯３が４つのコラムブロックに分かれていることを意味する。
【００１２】
これらＬＩＯ線対の上位階層で、読出／書込制御回路５から基本マット１の反対端まで延びるメモリセルアレイ内の第２の入出力線対をＧＩＯ線対と称する。ＧＩＯ線対は、サブワード線ドライバ帯２上を走り、同じ方向を走るコラム選択線ＣＳＬと領域を競合しないように配慮されている。これらＬＩＯ線対とＧＩＯ線対とを総称して階層入出力線と呼ぶ。
【００１３】
ＧＩＯ線１対は、基本マット１のセンスアンプ帯３内のたとえば半数のＬＩＯ線対と選択的に接続される。ここで「選択的に接続される」とは、活性化されたロウブロックに対応するセンスアンプ帯３に含まれるＬＩＯ線対だけがＧＩＯ線対と接続されることを意味する。すなわち、ＧＩＯ線対とＬＩＯ線対との接続には、活性化されたロウブロックを指示する信号が関係する。
【００１４】
このように、ＧＩＯ線対はサブワード線ドライバ帯２上を走り、ＬＩＯ線対はセンスアンプ帯３内を走るため、両者の物理的な接続は、サブワード線ドライバ帯２とセンスアンプ帯３との交差領域である十字帯６において行なわれる。なお、図１に示した十字帯６は複数の中からの一例を指し示したものである。この発明による十字帯６およびその周辺の回路構成を、以下の各実施の形態ごとに説明する。
【００１５】
［実施の形態１］
図２は、実施の形態１における十字帯６およびその周辺の回路構成を示した回路図である。
【００１６】
図２に示すように、周辺回路のセンスアンプ帯３は、センスアンプ１０と、ビット線分離制御回路２０Ｌ，２０Ｒと、ビット線イコライザ３０Ｌ，３０Ｒと、ＮチャネルＭＯＳトランジスタ４１，４２とを備え、十字帯６は、センスアンプ活性化回路５０と、入出力スイッチ回路６０と、ＬＩＯ線イコライザ７０と、ＶＢＬプリチャージ回路８０と、サブアンプ１００とを備える。
【００１７】
まず、センスアンプ帯３内の回路構成について詳細に説明する。
センスアンプ１０は、ビット線対ＢＬ０，／ＢＬ０の間に接続され、ＮチャネルＭＯＳトランジスタ１１，１２と、ＰチャネルＭＯＳトランジスタ１３，１４とを含む。センスアンプ１０は、センスアンプ駆動線Ｓ２Ｐ，Ｓ２Ｎを介して各々与えられる電位により、メモリセル（図示せず）からビット線対ＢＬ０，／ＢＬ０上に読み出される微小電位差を増幅する。
【００１８】
ビット線分離制御回路２０Ｌは、ＮチャネルＭＯＳトランジスタ２１Ｌ，２２Ｌを含み、ビット線分離信号ＢＬＩ＿Ｌに応じて、ビット線対ＢＬ＿Ｌ，／ＢＬ＿Ｌとビット線対ＢＬ０，／ＢＬ０とを電気的に分離／接続する。ビット線分離制御回路２０Ｒは、ＮチャネルＭＯＳトランジスタ２１Ｒ，２２Ｒを含み、ビット線分離信号ＢＬＩ＿Ｒに応じて、ビット線対ＢＬ＿Ｒ，／ＢＬ＿Ｒとビット線対ＢＬ０，／ＢＬ０とを電気的に分離／接続する。
【００１９】
ビット線イコライザ３０Ｌは、ＮチャネルＭＯＳトランジスタ３１Ｌ，３２Ｌおよび３３Ｌを含み、ビット線イコライズ信号ＢＬＥＱ＿Ｌに応じて、ビット線対ＢＬ＿Ｌ，／ＢＬ＿Ｌをプリチャージ電位ＶＢＬにイコライズする。ビット線イコライザ３０Ｒは、ＮチャネルＭＯＳトランジスタ３１Ｒ，３２Ｒおよび３３Ｒを含み、ビット線イコライズ信号ＢＬＥＱ＿Ｒに応じて、ビット線対ＢＬ＿Ｒ，／ＢＬ＿Ｒをプリチャージ電位ＶＢＬにイコライズする。なお、プリチャージ電位ＶＢＬは、電源電位Ｖｄｄｓの１／２である。また、電源電位Ｖｄｄｓは、メモリセルに保持されるＨレベル（論理ハイ）のデータ電位である。
【００２０】
ＮチャネルＭＯＳトランジスタ４１，４２は、コラム選択線ＣＳＬからの信号に応じて、ビット線対ＢＬ０，／ＢＬ０とＬＩＯ線対とを電気的に分離／接続する。
【００２１】
次に、十字帯６内の回路構成について詳細に説明する。
センスアンプ活性化回路５０は、ＰチャネルＭＯＳトランジスタ５１とＮチャネルＭＯＳトランジスタ５２とを含み、センスアンプ活性化信号ＺＳ０Ｐ，Ｓ０Ｎに応じて、センスアンプ駆動線Ｓ２Ｐ，Ｓ２Ｎにそれぞれ電源電位Ｖｄｄｓ，接地電位ＧＮＤを与える。より詳細には、センスアンプ活性化回路５０は、対応するロウブロックが活性化されてから適当な遅延後にセンスアンプ活性化信号ＺＳ０Ｐ，Ｓ０ＮがそれぞれＬレベル，Ｈレベルになると、センスアンプ駆動線Ｓ２Ｐ，Ｓ２Ｎを電源電位Ｖｄｄｓ，接地電位ＧＮＤにそれぞれ結合する。これにより、センスアンプ１０が活性化される。
【００２２】
入出力スイッチ回路６０は、ＮチャネルＭＯＳトランジスタ６１，６２を含み、センスアンプ帯３のある一本に隣接するロウブロックが活性化された場合に入出力スイッチ信号ＩＯＳＷがＨレベルとなり、そのセンスアンプ帯３の一本に含まれるＬＩＯ線対を対応するＧＩＯ対に選択的に接続する。
【００２３】
ＬＩＯ線イコライザ７０は、ＰチャネルＭＯＳトランジスタ７１を含み、ＬＩＯ線イコライズ信号ＺＬＩＯＥＱがＬレベルの時にＬＩＯ線と／ＬＩＯ線とを短絡して同電位にする。ＬＩＯ線イコライズ信号ＺＬＩＯＥＱは、コラム選択線ＣＳＬの活性タイミングを決めるコラム選択イネーブル信号ＣＤＥ（図示せず）を起点として生成される。コラム選択イネーブル信号ＣＤＥがＨレベルの期間には、ＬＩＯ線イコライズ信号ＺＬＩＯＥＱがＨレベルとなり、ＬＩＯ線対のＬＩＯと／ＬＩＯとを電気的に分離する。逆に、コラム選択イネーブル信号ＣＤＥがＬレベルの期間には、ＬＩＯ線イコライズ信号ＺＬＩＯＥＱがＬレベルとなり、ＬＩＯ線対のＬＩＯと／ＬＩＯとを電気的に接続する。
【００２４】
ＶＢＬプリチャージ回路８０は、ＮチャネルＭＯＳトランジスタ８１，８２，８３および８４を含み、プリチャージ活性化信号Ｓ２ＥＱに応じて、センスアンプ駆動線Ｓ２Ｐ，Ｓ２ＮおよびＬＩＯ線対をプリチャージ電位ＶＢＬにプリチャージする。より詳細には、センスアンプ帯３のある一本に隣接するロウブロックが非活性の場合にプリチャージ活性化信号Ｓ２ＥＱがＨレベルとなり、センスアンプ駆動線Ｓ２Ｐ，Ｓ２ＮおよびＬＩＯ線対をプリチャージ電位ＶＢＬにプリチャージする。
【００２５】
なお、以下の説明において、コラム動作時のＧＩＯ線対およびＬＩＯ線対のプリチャージ電位は説明上、電源電位Ｖｄｄｓに等しいとする。また、ＧＩＯ線対は、図１の読出／書込制御回路５においてプリチャージされるものと仮定する。
【００２６】
サブアンプ１００は、ＬＩＯ線対の間に接続され、制御信号ＬＡＭＰＥに応じてＬＩＯ線対の微小電位差を増幅する。このサブアンプ１００は特許文献１の補助リードアンプに対応し、読出／書込制御回路５に階層入出力線を介して読み出されるデータ振幅が小さくなるのを防ぐ目的で設けられている。このサブアンプ１００の具体的な回路構成について次に述べる。
【００２７】
図３は、実施の形態１におけるサブアンプ１００の具体的な回路構成を示した回路図である。
【００２８】
図３に示した実施の形態１のサブアンプ１００は、互いにクロスカップル接続されたＮチャネルＭＯＳトランジスタ１０１，１０２と、制御信号ＬＡＭＰＥがゲートに入力されるＮチャネルＭＯＳトランジスタ１０３とを含む。制御信号ＬＡＭＰＥは、読出しまたは書込みコマンドを受けてから一定期間、Ｈレベルとなる信号である。
【００２９】
ＮチャネルＭＯＳトランジスタ１０１のドレイン，ゲートには、ＬＩＯ線，／ＬＩＯ線がそれぞれ接続され、ＮチャネルＭＯＳトランジスタ１０２のドレイン，ゲートには、／ＬＩＯ線，ＬＩＯ線がそれぞれ接続される。また、ＮチャネルＭＯＳトランジスタ１０１，１０２の両ソースにはＮチャネルＭＯＳトランジスタ１０３のドレインが接続され、ＮチャネルＭＯＳトランジスタ１０３のソースにはセンスアンプ駆動線Ｓ２Ｎが接続される。
【００３０】
これまでの説明で述べたように、センスアンプ駆動線Ｓ２Ｎは、センスアンプ帯３のある一本に隣接するロウブロックが活性化された場合に接地電位ＧＮＤ、非活性の場合にプリチャージ電位ＶＢＬとなる。すなわち、ＮチャネルＭＯＳトランジスタ１０３のソースにセンスアンプ駆動線Ｓ２Ｎを接続することによって、ロウブロックひいては隣接するセンスアンプ帯３の一本における活性／非活性の情報をサブアンプ１００に反映させることが可能となる。
【００３１】
上記の接続により、センスアンプ帯３のある一本に隣接するロウブロックが非活性の場合、仮に制御信号ＬＡＭＰＥがＨレベルとなっても、センスアンプ駆動線Ｓ２ＮおよびＬＩＯ線対がともにプリチャージ電位ＶＢＬであるため、ＮチャネルＭＯＳトランジスタ１０１，１０２のゲート−ソース間電圧Ｖｇｓは０Ｖとなり、サブアンプ１００は動作しない。
【００３２】
つまり、ＮチャネルＭＯＳトランジスタ１０３のソースにセンスアンプ駆動線Ｓ２Ｎを接続することによって、ロウブロックの活性化を伝える信号を供給するための回路構成を追加しなくとも、センスアンプ帯３のある一本に隣接するロウブロックが活性化された場合にのみサブアンプ１００を動作させることが可能となる。
【００３３】
上記の効果は、新たなトランジスタを加えることなく達成することができる。また、センスアンプ駆動線Ｓ２Ｎは元々センスアンプ帯３に存在するため、上記の効果を得るための新たな配線を必要としない。したがって、サブアンプ１００の省面積化が可能となる。
【００３４】
次に、サブアンプ１００の活性化タイミングを制御する制御信号ＬＡＭＰＥの具体的な発生手順について述べる。
【００３５】
図４は、コラムデコーダ４および制御信号ＬＡＭＰＥを発生させる制御信号発生回路５００の具体的な回路構成を示した回路図である。
【００３６】
図４に示すように、コラムデコーダ４は、ＮＡＮＤゲート４０１，４０３と、インバータ４０２，４０４とを含み、制御信号発生回路５００は、遅延回路５０１と、インバータ５０２，５０３とを含む。制御信号発生回路５００は、図１の読出／書込制御回路５における回路構成の一部である。
【００３７】
ＮＡＮＤゲート４０１は、コラム選択イネーブル信号ＣＤＥおよびプリデコード信号ＡＹ０が入力され、出力がインバータ４０２の入力に接続される。ＮＡＮＤゲート４０３は、インバータ４０２からの出力およびプリデコード信号ＡＹ１が入力され、出力がインバータ４０４の入力に接続される。インバータ４０４の出力がコラム選択線ＣＳＬへと接続される。
【００３８】
一方、コラム選択イネーブル信号ＣＤＥは遅延回路５０１にも入力され、出力がインバータ５０２に入力される。インバータ５０３には、インバータ５０２の出力が入力され、サブアンプ１００の活性化タイミングを制御する制御信号ＬＡＭＰＥが出力される。
【００３９】
図５は、制御信号ＬＡＭＰＥの発生を説明するためのタイミング図である。
図５に示すように、プリデコード信号ＡＹ０，ＡＹ１は、コラム選択イネーブル信号ＣＤＥがＨレベルの期間を包含するタイミングで確定する信号であり、コラム選択イネーブル信号ＣＤＥが時刻ｔ１に立上り、時刻ｔ３に立下るのに同期して、コラム選択線ＣＳＬの活性／非活性タイミングが定まる。
【００４０】
データを読出す際、コラム選択線ＣＳＬが活性化されることにより、センスアンプ１０によって増幅されたデータ信号がＬＩＯ線対に読み出される。こうしてサブアンプ１００の感度およびオフセット以上にＬＩＯ線対の電位差が拡大し、サブアンプ１００が活性化されるまでの所要時間は、基準電圧および周囲温度が安定していれば一定である。
【００４１】
そこで上記の所要時間を考慮して、図５に示すように、制御信号ＬＡＭＰＥの活性タイミングは、コラム選択イネーブル信号ＣＤＥの活性タイミングから一定時間遅延した時刻ｔ２に立上り、時刻ｔ４に立下る。
【００４２】
これまで説明してきた制御信号ＬＡＭＰＥの具体的な発生手順はデータ読出し時に関するものであったが、データ書込み時にデータ読出し時とは異なる制御信号ＬＡＭＰＥの活性タイミングを設定する必要がある場合は、図４の遅延回路５０１の遅延量を読出／書込で切替える機構を新たに備えればよい。
【００４３】
以上のように、実施の形態１によれば、サブアンプ１００のＮチャネルＭＯＳトランジスタ１０３のソースにセンスアンプ駆動線Ｓ２Ｎを接続することによって、この発明による半導体記憶装置の省面積化を達成しつつ、読出／書込制御回路５に階層入出力線を介して読み出されるデータ振幅が小さくなるのを防ぐことができる。
【００４４】
［実施の形態２］
実施の形態１のサブアンプ１００は、ＬＩＯ線対の微小電位差を増幅するように構成および配置されていた。
【００４５】
しかし、メモリセルアレイ内の階層入出力線全体の寄生抵抗・容量のうちＧＩＯ線対の配線抵抗・容量が支配的である場合、たとえば読出し時に、センスアンプ１０から読出されたデータによってＬＩＯ線対に生じる電位差は短時間で十分大きくなるが、それが伝達されてＧＩＯ線対に十分な電位差が生じるまでには非常に時間がかかる。この場合、サブアンプ１００が読出／書込制御回路５に階層入出力線を介して読み出されるデータ振幅の低減を防ぐ効果は薄くなる。
【００４６】
また、読出し動作時にのみサブアンプ１００を活性化させるため、ＧＩＯ線対の電位差を短時間でいかに大きくとれるかが重要である。そのため、入出力スイッチ回路６０のＮチャネルＭＯＳトランジスタ６１，６２によるオン抵抗に起因した電圧降下を考えると、サブアンプ１００のようにＬＩＯ線対の電位差を増幅するのは不利となる。これらの問題を解決するための十字帯６およびその周辺の回路構成を、実施の形態２において説明する。
【００４７】
図６は、実施の形態２における十字帯６およびその周辺の回路構成を示した回路図である。
【００４８】
図６に示す実施の形態２の十字帯６およびその周辺の回路構成は、サブアンプ１００が、構成および配置の異なるサブアンプ１００Ａに置き換えられた点で、図２に示す実施の形態１の十字帯６およびその周辺の回路構成と異なる。このサブアンプ１００Ａの具体的な回路構成について次に述べる。
【００４９】
図７は、実施の形態２におけるサブアンプ１００Ａの具体的な回路構成を示した回路図である。
【００５０】
図７に示した実施の形態２のサブアンプ１００Ａは、ＮチャネルＭＯＳトランジスタ１０１，１０２のドレインに、ＬＩＯ線，／ＬＩＯ線ではなく、ＧＩＯ線，／ＧＩＯ線がそれぞれ接続された点で、実施の形態１のサブアンプ１００と異なる。
【００５１】
電位差が比較的大きくとれるＬＩＯ線対をＮチャネルＭＯＳトランジスタ１０１，１０２のゲートに接続することにより、ＮチャネルＭＯＳトランジスタ１０１，１０２のコンダクタンス差を大きくとることができる。サブアンプ１００Ａは、このコンダクタンス差をＧＩＯ線対から引き抜かれる電荷量に直接反映させることができ、入出力スイッチ回路６０のＮチャネルＭＯＳトランジスタ６１，６２によるオン抵抗の影響を回避することができる。
【００５２】
以上のように、実施の形態２によれば、サブアンプ１００ＡのＮチャネルＭＯＳトランジスタ１０１，１０２のドレインにＧＩＯ線，／ＧＩＯ線をそれぞれ接続することによって、この発明による半導体記憶装置の省面積化を達成しつつ、読出／書込制御回路５に階層入出力線を介して読み出されるデータ振幅が小さくなるのをより効果的に防ぐことができる。
【００５３】
［実施の形態３］
図８は、実施の形態３における十字帯６およびその周辺の回路構成を示した回路図である。
【００５４】
図８に示す実施の形態３の十字帯６およびその周辺の回路構成は、サブアンプ１００Ａおよび入出力スイッチ回路６０が、両者の機能を一体化したサブアンプ＋入出力スイッチ回路２００に置き換えられた点で、図６に示す実施の形態２の十字帯６およびその周辺の回路構成と異なる。このサブアンプ＋入出力スイッチ回路２００の具体的な回路構成について次に述べる。
【００５５】
図９は、実施の形態３におけるサブアンプ＋入出力スイッチ回路２００の具体的な回路構成を示した回路図である。
【００５６】
図９に示した実施の形態３のサブアンプ＋入出力スイッチ回路２００は、実施の形態２と同一のサブアンプ１００Ａ、および入出力スイッチ回路６０ａを備える。入出力スイッチ回路６０ａは、ＮＡＮＤゲート６１ａと、インバータ６２ａと、トランスファゲート６３ａ，６４ａとを含む。
【００５７】
ＮＡＮＤゲート６１ａは、入出力スイッチ信号ＩＯＳＷおよび制御信号ＬＡＭＰＥが入力され、出力信号ＩＯＥがインバータ６２ａに入力される。インバータ６２ａの入出力はトランスファゲート６３ａ，６４ａに入力される。なお、実施の形態３において、制御信号ＬＡＭＰＥは、読出しコマンドを受けた場合のみＨレベルになるものとする。
【００５８】
図１０は、サブアンプ＋入出力スイッチ回路２００における入出力スイッチ回路６０ａの動作を説明するためのタイミング図である。
【００５９】
図１０に示すように、入出力スイッチ信号ＩＯＳＷがＨレベルのとき、時刻ｔ０において制御信号ＬＡＭＰＥがＨレベルになると、ＮＡＮＤゲート６１ａの出力信号ＩＯＥはＨレベルとなる。出力信号ＩＯＥは、そのままトランスファゲート６３ａ，６４ａに入力されるとともにインバータ６２ａを経てＬレベルとなった信号もトランスファゲート６３ａ，６４ａに入力され、ＬＩＯ線対とＧＩＯ線対とは電気的に遮断される。
【００６０】
その結果、センスアンプ１０から見た階層入出力線による負荷はＬＩＯ線対のみとなるため、ＬＩＯ線対の電位差は非常に大きくなる。これにより、サブアンプ１００ＡのＮチャネルＭＯＳトランジスタ１０１と１０２との駆動能力比が非常に大きくなり、結果としてＧＩＯ線対に現れる電位差も非常に大きくなる。
【００６１】
なお、データ書込み時には制御信号ＬＡＭＰＥがＬレベルであるため、ＮＡＮＤゲート６１ａの出力信号ＩＯＥはＬレベルとなり、ＬＩＯ線対とＧＩＯ線対とは電気的に接続される。その結果、読出／書込制御回路５からＧＩＯ線対を経由して伝達されたデータがセンスアンプ１０に送られ、データの書込みが行なわれる。
【００６２】
入出力スイッチ回路６０ａでは、入出力スイッチ信号ＩＯＳＷに加えて制御信号ＬＡＭＰＥを用いてＬＩＯ線対とＧＩＯ線対との電気的遮断／接続を制御したが、この制御信号ＬＡＭＰＥよりも速いタイミングの制御信号ＣＤＥＤを発生させて、制御信号ＬＡＭＰＥに代えることも考えられる。
【００６３】
図１１は、制御信号ＣＤＥＤを発生させる制御信号発生回路３００の回路構成を示した回路図である。
【００６４】
図１１に示すように、制御信号発生回路３００は、ＮＡＮＤゲート３０１と、インバータ３０２とを含む。ＮＡＮＤゲート３０１は、信号ＲＺＷおよびコラム選択イネーブル信号ＣＤＥが入力され、出力がインバータ３０２の入力に接続される。インバータ３０２の出力が制御信号ＣＤＥＤとなる。なお、信号ＲＺＷは、読出し時のみＨレベルとなり、書込み時およびコラム系が非活性の時にはＬレベルとなる信号である。
【００６５】
上記の構成により、制御信号ＣＤＥＤは、コラム選択線ＣＳＬの活性タイミングを決めるコラム選択イネーブル信号ＣＤＥから２段しか遅延しない。そのため、制御信号ＬＡＭＰＥの代わりに制御信号ＣＤＥＤを用いることにより、ビット線対ＢＬ０，／ＢＬ０とＬＩＯ線対とが電気的に接続された時点で、実質的にＬＩＯ線対とＧＩＯ線対とを電気的に遮断することが可能となる。
【００６６】
したがって、制御信号ＬＡＭＰＥがＨレベルとなる前にＬＩＯ線対の電位差が大きくなり、制御信号ＬＡＭＰＥを用いた場合よりも速くＧＩＯ線対の電位差が大きくなる。
【００６７】
以上のように、実施の形態３によれば、サブアンプ１００Ａと入出力スイッチ回路６０との機能を一体化し、読出しコマンドを受けてＨレベルとなる制御信号ＬＡＭＰＥを用いることによって、この発明による半導体記憶装置の省面積化を達成しつつ、読出／書込制御回路５に階層入出力線を介して読み出されるデータ振幅が小さくなるのをより効果的に防ぐことができる。
【００６８】
また、制御信号ＬＡＭＰＥの代わりにコラム選択イネーブル信号ＣＤＥとタイミングの近い制御信号ＣＤＥＤを用いることによって、制御信号ＬＡＭＰＥを用いた場合よりも速くＧＩＯ線対の電位差を大きくできる。
【００６９】
なお、これまで述べてきた実施の形態では、入出力が共通である階層入出力線を介してデータが読み出される場合について説明したが、これは一例に過ぎず、入出力が分離された入出力線（データ線）の出力側からデータが読み出される場合にも、この発明の半導体記憶装置は適応可能である。
【００７０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７１】
【発明の効果】
以上のように、この発明によれば、半導体記憶装置の省面積化を達成しつつ、読出／書込制御回路にデータ線を介して読み出されるデータ振幅が小さくなるのを防ぐことができる。
【図面の簡単な説明】
【図１】この発明によるＤＲＡＭの主要部を概略的に示した図である。
【図２】実施の形態１における十字帯６およびその周辺の回路構成を示した回路図である。
【図３】実施の形態１におけるサブアンプ１００の具体的な回路構成を示した回路図である。
【図４】制御信号ＬＡＭＰＥを発生させるための具体的な回路構成を示した回路図である。
【図５】制御信号ＬＡＭＰＥの発生を説明するためのタイミング図である。
【図６】実施の形態２における十字帯６およびその周辺の回路構成を示した回路図である。
【図７】実施の形態２におけるサブアンプ１００Ａの具体的な回路構成を示した回路図である。
【図８】実施の形態３における十字帯６およびその周辺の回路構成を示した回路図である。
【図９】実施の形態３におけるサブアンプ＋入出力スイッチ回路２００の具体的な回路構成を示した回路図である。
【図１０】サブアンプ＋入出力スイッチ回路２００における入出力スイッチ回路６０ａの動作を説明するためのタイミング図である。
【図１１】制御信号ＣＤＥＤを発生させる制御信号発生回路３００の回路構成を示した回路図である。
【符号の説明】
１ 基本マット、２ サブワード線ドライバ帯、３ センスアンプ帯、４ コラムデコーダ、５ 読出／書込制御回路、６ 十字帯、１０ センスアンプ、２０Ｌ，２０Ｒ ビット線分離制御回路、３０Ｌ，３０Ｒ ビット線イコライザ、４１，４２，１０１，１０２，１０３ ＮチャネルＭＯＳトランジスタ、５０ センスアンプ活性化回路、６０，６０ａ 入出力スイッチ回路、６１ａ，３０１，４０１，４０３ ＮＡＮＤゲート、６２ａ，４０２，３０２，４０４，５０２，５０３ インバータ、６３ａ，６４ａ トランスファゲート、７０ ＬＩＯ線イコライザ、８０ ＶＢＬプリチャージ回路、１００，１００Ａ サブアンプ、２００ サブアンプ＋入出力スイッチ回路、３００，５００ 制御信号発生回路、５０１ 遅延回路。
Claims (6)
- 行列状に配置される複数のメモリセルと、
前記複数のメモリセルの複数の行に対応して配置される複数のワード線と、
前記複数のメモリセルの複数の列に対応して配置される複数のビット線対と、
前記複数のビット線対に対応して設けられ、対応するビット線対の電位差を検知増幅する複数のセンスアンプと、
前記複数のセンスアンプに共通して設けられるセンスアンプ駆動線と、
前記複数のビット線対に対応して設けられ、各々が対応するビット線と選択的に接続される複数の第１のデータ線対と、
前記複数の第１のデータ線対の各々に対応して設けられる複数のサブアンプとを備え、
前記複数のサブアンプの各々は、
第１、第２および第３のトランジスタを含み、
前記第１のトランジスタは、制御端子が前記第１のデータ線対の一方線に接続され、第１の導通端子が前記第１のデータ線対の他方線に接続され、第２の導通端子が前記第３のトランジスタの第１の導通端子に接続され、
前記第２のトランジスタは、制御端子が前記第１のデータ線対の他方線に接続され、第１の導通端子が前記第１のデータ線対の一方線に接続され、第２の導通端子が前記第３のトランジスタの第１の導通端子に接続され、
前記第３のトランジスタは、制御端子から前記サブアンプの活性化タイミング制御信号が入力され、第２の導通端子が前記センスアンプ駆動線に接続される、半導体記憶装置。 - 行列状に配置される複数のメモリセルと、
前記複数のメモリセルの複数の行に対応して配置される複数のワード線と、
前記複数のメモリセルの複数の列に対応して配置される複数のビット線対と、
前記複数のビット線対に対応して設けられ、対応するビット線対の電位差を検知増幅する複数のセンスアンプと、
前記複数のセンスアンプに共通して設けられるセンスアンプ駆動線と、
前記複数のビット線対に対応して設けられ、各々が対応するビット線と選択的に接続される複数の第１のデータ線対と、
前記複数の第１のデータ線対の各々に対応して設けられる複数のサブアンプと、
前記複数の第１のデータ線対に対応して設けられ、読出し時に、対応する前記第１のデータ線対の前記サブアンプを介して増幅されたデータを受ける複数の第２のデータ線対とを備え、
前記複数のサブアンプの各々は、
第１、第２および第３のトランジスタを含み、
前記第１のトランジスタは、制御端子が前記第１のデータ線対の一方線に接続され、第１の導通端子が前記第２のデータ線対の一方線に接続され、第２の導通端子が前記第３のトランジスタの第１の導通端子に接続され、
前記第２のトランジスタは、制御端子が前記第１のデータ線対の他方線に接続され、第１の導通端子が前記第２のデータ線対の他方線に接続され、第２の導通端子が前記第３のトランジスタの第１の導通端子に接続され、
前記第３のトランジスタは、制御端子から前記サブアンプの活性化タイミング制御信号が入力され、第２の導通端子が前記センスアンプ駆動線に接続される、半導体記憶装置。 - アドレス信号に応じて前記複数の第１のデータ線対の各々と接続される前記ビット線対を選択するコラム選択信号を発生するコラムデコーダと、
前記コラムデコーダを活性化させるコラム選択イネーブル信号を受けて、前記サブアンプの活性化タイミング制御信号を出力する制御信号発生回路とをさらに備え、
前記制御信号発生回路は、前記コラム選択信号の活性化の後まで前記サブアンプの活性化タイミング制御信号の活性化を遅らせる遅延回路を含む、請求項１または２に記載の半導体記憶装置。 - 前記サブアンプは、前記第１のデータ線対と前記第２のデータ線対との分離／接続を制御する入出力スイッチ回路をさらに含み、
前記入出力スイッチ回路は、
前記サブアンプの活性化タイミング制御信号の反転信号および入出力スイッチ信号が入力されるＮＡＮＤ回路と、
前記ＮＡＮＤ回路からの出力を反転するインバータと、
前記インバータの入出力に応じて、前記第１のデータ線対と前記第２のデータ線対とを分離／接続する第１および第２のトランスファゲート回路とを有する、請求項２に記載の半導体記憶装置。 - 行列状に配置される複数のメモリセルと、
前記複数のメモリセルの複数の行に対応して配置される複数のワード線と、
前記複数のメモリセルの複数の列に対応して配置される複数のビット線対と、
前記複数のメモリセルから読み出されるデータを検知増幅する複数のセンスアンプ帯と、
前記複数のセンスアンプ帯の各々と交差する複数のサブワード線ドライバ帯とを備え、
前記複数のセンスアンプ帯の各々は、
前記複数のビット線対に対応して設けられ、対応するビット線対の電位差を検知増幅する複数のセンスアンプと、
前記複数のセンスアンプに共通して設けられるセンスアンプ駆動線と、
前記複数のビット線対に対応して設けられ、各々が対応するビット線と選択的に接続される複数の第１のデータ線対とを含み、
前記複数の第１のデータ線対の各々に対応し、前記複数のセンスアンプ帯と前記複数のサブワード線ドライバ帯との交差領域に各々設けられた複数のサブアンプをさらに備え、
前記複数のサブアンプの各々は、
第１、第２および第３のトランジスタを含み、
前記第１のトランジスタは、制御端子が前記第１のデータ線対の一方線に接続され、第１の導通端子が前記第１のデータ線対の他方線に接続され、第２の導通端子が前記第３のトランジスタの第１の導通端子に接続され、
前記第２のトランジスタは、制御端子が前記第１のデータ線対の他方線に接続され、第１の導通端子が前記第１のデータ線対の一方線に接続され、第２の導通端子が前記第３のトランジスタの第１の導通端子に接続され、
前記第３のトランジスタは、制御端子から前記サブアンプの活性化タイミング制御信号が入力され、第２の導通端子が前記センスアンプ駆動線に接続される、半導体記憶装置。 - 行列状に配置される複数のメモリセルと、
前記複数のメモリセルの複数の行に対応して配置される複数のワード線と、
前記複数のメモリセルの複数の列に対応して配置される複数のビット線対と、
前記複数のメモリセルから読み出されるデータを検知増幅する複数のセンスアンプ帯と、
前記複数のセンスアンプ帯の各々と交差する複数のサブワード線ドライバ帯とを備え、
前記複数のセンスアンプ帯の各々は、
前記複数のビット線対に対応して設けられ、対応するビット線対の電位差を検知増幅する複数のセンスアンプと、
前記複数のセンスアンプに共通して設けられるセンスアンプ駆動線と、
前記複数のビット線対に対応して設けられ、各々が対応するビット線と選択的に接続される複数の第１のデータ線対とを含み、
前記複数のサブワード線ドライバ帯の各々は、
前記複数の第１のデータ線対に対応して設けられ、読出し時に、対応する前記第１のデータ線対の前記サブアンプを介して増幅されたデータを受ける複数の第２のデータ線対を含み、
前記複数の第１のデータ線対の各々に対応し、前記複数のセンスアンプ帯と前記複数のサブワード線ドライバ帯との交差領域に各々設けられた複数のサブアンプをさらに備え、
前記複数のサブアンプの各々は、
第１、第２および第３のトランジスタを含み、
前記第１のトランジスタは、制御端子が前記第１のデータ線対の一方線に接続され、第１の導通端子が前記第２のデータ線対の一方線に接続され、第２の導通端子が前記第３のトランジスタの第１の導通端子に接続され、
前記第２のトランジスタは、制御端子が前記第１のデータ線対の他方線に接続され、第１の導通端子が前記第２のデータ線対の他方線に接続され、第２の導通端子が前記第３のトランジスタの第１の導通端子に接続され、
前記第３のトランジスタは、制御端子から前記サブアンプの活性化タイミング制御信号が入力され、第２の導通端子が前記センスアンプ駆動線に接続される、半導体記憶装置。
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