JP2008130153A - ダイナミック半導体記憶装置及びその動作方法 - Google Patents

Abstract

【課題】センスアンプ動作を高速化したＤＲＡＭを提供する。
【解決手段】ビット線ＢＬｔ，／ＢＬｔを接地電圧ＧＮＤにプリチャージするビット線プリチャージ回路ＰＣｔ，ＰＣｂを設け、ワード線ＷＬが活性化されたときビット線ＢＬｔ，／ＢＬｔ間に必ず電位差が生じるように参照ワード線ＲＷＬｏ，ＲＷＬｅ及び参照メモリセルＲＭＣを設ける。Ｎ型センスアンプＮＳＡｔのトランジスタＮ１０，Ｎ１１はソースを接地ＧＮＤに直接接続し、Ｐ型センスアンプＰＳＡのトランジスタＰ２，Ｐ３はソースを電源ＶＤＤに直接接続する。トランジスタＮ１０，Ｎ１１のゲートはビット線／ＢＬｔ，ＢＬｔに接続し、ドレインはビット線ＢＬｔ，／ＢＬｔに接続する。Ｎ型センスアンプＮＳＡｔがビット線ＢＬｔ，／ＢＬｔの電位差を増幅できるようにシフトワード線ＳＷＬ及びシフトメモリセルＳＭＣを設ける。
【選択図】図２

Description

本発明は、ダイナミック半導体記憶装置及びその動作方法に関し、さらに詳しくは、ＤＲＡＭ(Dynamic Random Access Memory)及びその動作方法に関する。

ルータやハブ等の通信機器用メモリ又はＣＰＵ(Central Processing Unit)のキャッシュメモリとして、従来、ＤＲＡＭに比べて高速なＳＲＡＭ(Static Random Access Memory)が使用されていたが、機器の高性能化・多機能化に伴い大容量化が望まれ、ビット単価が安価なＤＲＡＭでの置き換えが盛んに行われるようになってきている。ＤＲＡＭはワイドＩ／Ｏ（入出力）やマルチバンクでバンド幅を容易に向上させうるが、ＳＲＡＭに比べてランダムアクセスにおけるサイクルタイムや読出・書込速度が格段に遅いため、用途が限定される。

特開２００１−８４７６７号公報（特許文献１）は、図４に示すようなセンスアンプを備えたＤＲＡＭを開示する（特許文献１の図３参照）。ここではＰ型センスアンプＰＳＡが両側のビット線対ＢＬ，／ＢＬで共有され、共有線ＳＡ及び／ＳＡの間に接続される。ビット線ＢＬ及び／ＢＬはアイソレータＢＬＩによって共有線ＳＡ及び／ＳＡから分離される。Ｎ型センスアンプＮＳＡはビット線ＢＬ及び／ＢＬの間に接続される。ビット線ＢＬ及び／ＢＬの間には、イコライズ信号ＥＱＮに応答してオンになるイコライズトランジスタＮ２０が接続される。ビット線ＢＬ及び／ＢＬはイコライズトランジスタＮ２０によってハーフ電源電圧ＶＤＤ／２にイコライズされる。Ｎ型センスアンプＮＳＡは、ハーフ電源電圧ＶＤＤ／２付近の電位差を検知できるように、ＮチャネルＭＯＳトランジスタＮ１０，Ｎ１１のしきい値電圧は低く、たとえば０．２Ｖ程度にされる。また、ハーフ電源電圧ＶＤＤ／２に応答してトランジスタＮ１０，Ｎ１１がオンして不用意にＮ型センスアンプＮＳＡが動作し始めないように、トランジスタＮ１０，Ｎ１１のソースと接地ＧＮＤとの間にはセットトランジスタＮ２１が接続される。セット信号ＳＥＴＮに応答してセットトランジスタＮ２１がオンになると、Ｎ型センスアンプＮＳＡは動作し始める。

ビット線ＢＬ及び／ＢＬはハーフ電源電圧ＶＤＤ／２にプリチャージされるので、プリチャージに時間がかかるという問題がある。また、Ｎ型センスアンプＮＳＡはセットトランジスタＮ２１がオンになるのを待って動作し始めるので、検知・増幅に時間がかかるという問題もある。また、セットトランジスタＮ２１がオンになるとき、隣接するビット線対ＢＬ，／ＢＬとの間でカップリングノイズが生じるという問題もある。

また、特開２００５−５０４３９号公報（特許文献２）は、図５に示すようなセンスアンプを備えたＤＲＡＭを開示する（特許文献２の図１参照）。ここではＮ型センスアンプＮＳＡの接続だけが上記特許文献１と異なる。すなわち、トランジスタＮ１０及びＮ１１のゲートはそれぞれビット線／ＢＬ及びＢＬに接続されるが、ドレインはそれぞれ共有線ＳＡ及び／ＳＡに接続される。イコライズ信号ＥＱＰに応答してトランジスタＰ１がオンになると、共有線ＳＡ及び／ＳＡはイコライズされ、電源電圧ＶＤＤ（＝１．６Ｖ）よりも少し低い１．２Ｖにプリチャージされる。一方、イコライズ信号ＥＱＮに応答してトランジスタＮ２０がオンになると、ビット線ＢＬ及び／ＢＬはイコライズされる。共有線ＳＡ及び／ＳＡの電圧はアイソレータＢＬＩのトランジスタＮ６及びＮ７でクランプされるので、ビット線ＢＬ及び／ＢＬは、１．２Ｖの共有線ＳＡ及び／ＳＡよりもトランジスタＮ６及びＮ７のしきい値電圧（０．８Ｖ）だけ低い０．４Ｖにプリチャージされる。

このＤＲＡＭでは、トランジスタＮ１０及びＮ１１のドレイン容量だけビット線／ＢＬ及びＢＬの寄生容量が減少するので、読出動作によりビット線／ＢＬ及びＢＬの間に生じる電位差は若干大きくなるが、共有線ＳＡ及び／ＳＡの電圧が完全に増幅されるのは、セット信号ＳＥＴＮに応答してセットトランジスタＮ２１がオンになってからである。したがって、データの読出時間は上記特許文献１よりも短くなるが、セットトランジスタＮ２１がオンになるのを待ってＮ型センスアンプＮＳＡが動作し始めるので、その待ち時間分だけデータの読出時間が長くなる。

また、バースら（非特許文献１）は、図６に示すようなセンスアンプを備えたＤＲＡＭを開示する（非特許文献１の図８参照）。ここではビット線プリチャージ回路ＰＣが設けられ、イコライズ信号ＥＱＮに応答してビット線／ＢＬ及びＢＬは接地電圧ＧＮＤにプリチャージされる。また、メモリセルＭＣが接続されているビット線ＢＬ側と異なるビット線／ＢＬ側に参照メモリセルＲＭＣが接続される。プリチャージ要求信号ＲＥＱＰに応答してトランジスタＮ２がオンになると、ハーフ電源電圧ＶＤＤ／２が参照メモリセルＲＭＣに付与される。参照ワード線ＲＷＬはワード線ＷＬと同時に活性化され、これによりビット線／ＢＬと参照メモリセルＲＭＣとの間で電荷が再分配される。センスアンプＰＳＡ，ＮＳＡは、このビット線／ＢＬの電圧を基準電圧とし、ビット線／ＢＬ及びＢＬの間に生じた電位差を検知・増幅する。

なおここでは、センスアンプＰＳＡ，ＮＳＡは共有されていない。ビット線／ＢＬ及びＢＬはカラム選択ゲートＮ１４，Ｎ１５を介してローカルデータ線ＬＤＬ，／ＬＤＬに接続され、さらにローカル読出書込回路１を介してグローバルデータ線ＧＤＬ，／ＧＤＬに接続される。

このＤＲＡＭでは、ビット線／ＢＬ及びＢＬは接地電圧ＧＮＤにプリチャージされ、Ｎ型センスアンプＮＳＡが不用意に動作し始めることはないので、トランジスタＮ１０，Ｎ１１のソースは接地ＧＮＤに直接接続される。しかし、反対に、Ｐ型センスアンプＰＳＡが不用意に動作し始めるので、セットトランジスタＰ４が必要である。また、寄生容量の大きいデータ線が階層化され、カラム選択ゲートＮ１４，Ｎ１５がオンになったときのビット線／ＢＬ及びＢＬに付く寄生容量の増大を抑えることはできるが、ローカル読出書込回路１を挿入する必要があるので、エリアペナルティが余りに大きすぎる。
特開２００１−８４７６７号公報 特開２００５−５０４３９号公報 J. E. Barth, Jr., et al., "Embedded DRAM design and architecture for the IBM 0.11-μm ASIC offering", IBM J. Res. & Dev., Vol. 46, Nov.2002, pp.676-689

本発明の目的は、センスアンプ動作を高速化したダイナミック半導体記憶装置及びその動作方法を提供することである。

課題を解決するための手段及び発明の効果

本発明によるダイナミック半導体記憶装置は、第１のビット線と、第１のビット線と対をなす第２のビット線と、第１及び第２のビット線と交差するワード線と、第１のビット線及びワード線に接続されるメモリセルと、第１及び第２のビット線と交差する参照ワード線と、第２のビット線及び参照ワード線に接続される参照メモリセルと、ワード線を活性化する手段と、ワード腺が活性化される前に第１及び第２のビット線を接地電圧又は電源電圧にプリチャージするビット線プリチャージ手段と、ワード線が活性化されるとき参照ワード線を活性化する手段と、参照ワード腺が活性化される前に参照メモリセルを参照電圧にプリチャージする参照電圧プリチャージ手段と、ワード腺が活性化されるとき第１及び第２のビット線の電圧レベルをシフトさせるレベルシフト手段と、第１の共有線と、第１の共有線と対をなす第２の共有線と、第１及び第２のビット線と第１及び第２の共有線との間に接続される第１のアイソレータと、第１及び第２の共有線の間に接続される第１導電型センスアンプと、第１の第２導電型センスアンプとを備える。第１の第２導電型センスアンプは、第２のビット線に接続されるゲートと、第１の共有線又は第１のビット線に接続されるドレインとを有する第１の第２導電型電界効果トランジスタと、第１のビット線に接続されるゲートと、第２の共有線又は第２のビット線に接続されるドレインとを有する第２の第２導電型電界効果トランジスタとを含む。ここで、第１導電型がＰ型の場合、第２導電型はＮ型であり、逆に、第１導電型がＮ型の場合、第２導電型はＰ型である。また、第１及び第２のビット線を接地電圧にプリチャージする場合、レベルシフト手段は第１及び第２のビット線の電圧レベルを上昇させる。一方、第１及び第２のビット線を電源電圧にプリチャージする場合、レベルシフト手段は第１及び第２のビット線の電圧レベルを下降させる。

本発明によれば、第１及び第２のビット線は接地電圧又は電源電圧にプリチャージされるので、電源電圧と接地電圧との間の中間電圧にプリチャージされる場合よりもプリチャージ時間が短くなり、その結果、センスアンプ動作が高速化される。第１及び第２のビット線が接地電圧又は電源電圧にプリチャージされても、ワード線が活性化されるとき参照ワード線も活性化され、第２のビット線と参照メモリセルとの間で電荷が再分配されるので、第１及び第２のビット線の間に必ず電位差が生じる。また、ワード腺が活性化されるとき第１及び第２のビット線の電圧レベルがシフトされるので、第１の第２導電型センスアンプは第１及び第２のビット線の間に生じた電位差を確実に検知・増幅する。

好ましくは、第１の第２導電型電界効果トランジスタのドレインは第１の共有線に接続される。第２の第２導電型電界効果トランジスタのドレインは第２の共有線に接続される。第１及び第２の第２導電型電界効果トランジスタのソースは接地又は電源に直接接続される。第１導電型センスアンプは、第２の共有線に接続されるゲートと、第１の共有線に接続されるドレインと、電源又は接地に直接接続されるソースとを有する第１の第１導電型電界効果トランジスタと、第１の共有線に接続されるゲートと、第２の共有線に接続されるドレインと、電源又は接地に直接接続されるソースとを有する第２の第１導電型電界効果トランジスタとを含む。

この場合、第１の第２導電型電界効果トランジスタのドレインは第１のビット線ではなく第１の共有線に接続され、第２の第２導電型電界効果トランジスタのドレインは第２のビット線ではなく第２の共有線に接続されているので、ビット線の寄生容量が減少し、この間に生じる電位差が大きくなるとともに、その増幅速度は速くなる。また、寄生容量の小さい共有線だけで電位差が増幅されるので、その速度はより速くなる。

本発明によるダイナミック半導体記憶装置の動作方法は、ワード腺が活性化される前に第１及び第２のビット線を接地電圧又は電源電圧にプリチャージするステップと、参照ワード腺が活性化される前に参照メモリセルを参照電圧にプリチャージするステップと、第１及び第２のビット線並びに参照メモリセルがプリチャージされた後にワード線及び参照ワード線を活性化するステップと、ワード腺が活性化されるとき第１及び第２のビット線の電圧レベルをシフトさせるステップと、ワード線の活性化から所定時間経過後にアイソレータをオンにするステップと、アイソレータのオンから所定時間経過後にワード線を不活性化するステップと、ワード線が不活性化された後に第１及び第２のビット線を接地電圧又は電源電圧に再プリチャージするステップとを含む。

本発明によれば、第１及び第２のビット線は接地電圧又は電源電圧にプリチャージされるので、電源電圧と接地電圧との間の中間電圧にプリチャージされる場合よりもプリチャージ時間が短くなり、その結果、センスアンプ動作が高速化される。第１及び第２のビット線が接地電圧又は電源電圧にプリチャージされても、ワード線が活性化されるとき参照ワード線も活性化され、第２のビット線と参照メモリセルとの間で電荷が再分配されるので、第１及び第２のビット線の間に必ず電位差が生じる。また、ワード腺が活性化されるとき第１及び第２のビット線の電圧レベルがシフトされるので、第１の第２導電型センスアンプは第１及び第２のビット線の間に生じた電位差を確実に検知・増幅する。

好ましくは、ダイナミック半導体記憶装置の動作方法はさらに、ワード線の活性化から所定時間経過後に参照メモリセルを参照電圧に再プリチャージするステップを含む。

この場合、参照メモリセルの再プリチャージはワード線の活性化から所定時間経過後に行われるので、プリチャージ時間の追加が原因でセンスアンプによる一連の増幅時間が長くなることはない。

好ましくは、ダイナミック半導体記憶装置の動作方法はさらに、シフトワード腺が活性化される前に第１及び第２のシフトメモリセルをシフト電圧にプリチャージするステップと、ワード線が活性化されるときシフトワード線を活性化するステップと、ワード線の活性化から所定時間経過後に第１及び第２のシフトメモリセルをシフト電圧に再プリチャージするステップとを含む。

この場合、シフトメモリセルの再プリチャージはワード線の活性化から所定時間経過後に行われるので、プリチャージ時間の追加が原因でセンスアンプによる一連の増幅時間が長くなることはない。

以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明を援用する。

図１に示すように、本実施の形態によるＤＲＡＭ１０は、アレイコア１２と、ロウデコーダ１４と、カラムデコーダ１６と、コントローラ１８と、ＶＤＤ／４発生器２０とを備える。ロウデコーダ１４は、ロウアドレス信号に応答してアレイコア１２内のワード線（図示せず）を選択して駆動する。カラムデコーダ１６は、カラムアドレス信号に応答してアレイコア１２内のカラム選択線（図示せず）を選択して駆動する。コントローラ１８は、各種制御信号を発生してアレイコア１２に供給する。ＶＤＤ／４発生器２０は、電源電圧ＶＤＤの４分の１であるクォータ電源電圧ＶＤＤ／４を発生してアレイコア１２に供給する。

アレイコア１２は、図２に示すように、トップアレイＴＡ及びボトムアレイＢＡと、ビット線プリチャージ回路ＰＣｔ及びＰＣｂと、アイソレータＢＬＩｔ及びＢＬＩｂと、Ｐ型センスアンプＰＳＡと、Ｎ型センスアンプＮＳＡｔ及びＮＳＡｂとを備える。

トップアレイＴＡは、マトリクス状に配置された複数のメモリセルＭＣと、行に配置された複数のワード線ＷＬｏ，ＷＬｅ（これらを総称して単に「ＷＬ」と表記する場合もある。）と、列に配置された複数のビット線ＢＬｔ及び／ＢＬｔとを含む。図２では、１対のビット線ＢＬｔ及び／ＢＬｔと、ビット線ＢＬｔ側の１つのメモリセルＭＣと、ビット線／ＢＬｔ側の１つのメモリセルＭＣと、奇数番目のワード線ＷＬｏと、偶数番目のワード線ＷＬｅとが代表的に示される。なお、図示及び詳細は省略するが、ボトムアレイＢＡもトップアレイＴＡと同様に構成される。

メモリセルＭＣの各々は、対応するビット線ＢＬｔ又は／ＢＬｔと、対応するワード線ＷＬｏ又はＷＬｅとに接続され、ＮチャネルＭＯＳトランジスタＮ１と、セルキャパシタＣ１とを含む。トランジスタＮ１は、対応するワード線ＷＬｏ又はＷＬｅに接続されたゲートと、対応するビット線ＢＬｔ又は／ＢＬｔに接続されたソース／ドレインと、セルキャパシタＣ１の一方電極に接続されたソース／ドレインとを有する。セルキャパシタＣ１の他方電極は接地ＧＮＤに接続される。

トップアレイＴＡはさらに、１本のビット線ＢＬｔ又は／ＢＬｔに対応して１つずつ設けられた参照メモリセルＲＭＣと、１つの参照メモリセルＲＭＣに対応して１つずつ設けられたＮチャネルＭＯＳトランジスタＮ２と、２本の参照ワード線ＲＷＬｏ，ＲＷＬｅ（これらを総称して単に「ＲＷＬ」と表記する場合もある。）とを含む。

参照メモリセルＲＭＣの各々は、対応するビット線ＢＬｔ又は／ＢＬｔと、対応する参照ワード線ＲＷＬｏ又はＲＷＬｅとに接続され、ＮチャネルＭＯＳトランジスタＮ３と、参照キャパシタＣ２とを含む。トランジスタＮ３は、対応する参照ワード線ＲＷＬｏ又はＲＷＬｅに接続されたゲートと、対応するビット線ＢＬｔ又は／ＢＬｔに接続されたソース／ドレインと、参照キャパシタＣ２の一方電極に接続されたソース／ドレインとを有する。参照キャパシタＣ２の他方電極は接地ＧＮＤに接続される。トランジスタＮ２の各々は、プリチャージ要求信号ＲＥＱＰを受けるゲートと、参照キャパシタＣ２の一方電極に接続されたソースと、クォータ電源電圧ＶＤＤ／４を受けるドレインとを有する。すなわち、トランジスタＮ２は、プリチャージ要求信号ＲＥＱＰに応答して参照キャパシタＣ２をクォータ電源電圧ＶＤＤ／４にプリチャージする。

トップアレイＴＡはさらに、１本のビット線ＢＬｔ又は／ＢＬｔに対応して１つずつ設けられたシフトメモリセルＳＭＣと、１つのシフトメモリセルＳＭＣに対応して１つずつ設けられたＮチャネルＭＯＳトランジスタＮ４と、２本のシフトワード線ＳＷＬとを含む。

シフトメモリセルＳＭＣの各々は、対応するビット線ＢＬｔ又は／ＢＬｔと、対応するシフトワード線ＳＷＬとに接続され、ＮチャネルＭＯＳトランジスタＮ５と、シフトキャパシタＣ３とを含む。トランジスタＮ５は、対応するシフトワード線ＳＷＬに接続されたゲートと、対応するビット線ＢＬｔ又は／ＢＬｔに接続されたソース／ドレインと、シフトキャパシタＣ３の一方電極に接続されたソース／ドレインとを有する。シフトキャパシタＣ３の他方電極は接地ＧＮＤに接続される。トランジスタＮ４の各々は、プリチャージ要求信号ＲＥＱＰを受けるゲートと、シフトキャパシタＣ３の一方電極に接続されたソースと、電源電圧ＶＤＤを受けるドレインとを有する。すなわち、トランジスタＮ４は、プリチャージ要求信号ＲＥＱＰに応答してシフトキャパシタＣ３を電源電圧ＶＤＤにプリチャージする。したがって、シフトメモリセルＳＭＣ、トランジスタＮ４及びシフトワード線ＳＷＬは、ワード線ＷＬが活性化されるときビット線ＢＬｔ及び／ＢＬｔの電圧レベルを上昇させる手段である。

ビット線プリチャージ回路ＰＣｔは、イコライズ信号ＥＱＮｔに応答してビット線ＢＬｔ及び／ＢＬｔをイコライズし、かつ接地電圧ＧＮＤにプリチャージする。ビット線プリチャージ回路ＰＣｂは、イコライズ信号ＥＱＮｂに応答してビット線ＢＬｂ及び／ＢＬｂをイコライズし、かつ接地電圧ＧＮＤにプリチャージする。

ビット線ＢＬｔ及び／ＢＬｔは、アイソレータＢＬＩｔを介して共有線ＳＡ及び／ＳＡにそれぞれ接続される。アイソレータＢＬＩｔは、分離制御信号ＩＳＯｔに応答してオンになるＮチャネルＭＯＳトランジスタＮ６及びＮ７含む。ビット線ＢＬｂ及び／ＢＬｂは、アイソレータＢＬＩｂを介して共有線ＳＡ及び／ＳＡにそれぞれ接続される。アイソレータＢＬＩｂは、分離制御信号ＩＳＯｂに応答してオンになるＮチャネルＭＯＳトランジスタＮ８及びＮ９を含む。

共有線ＳＡ及び／ＳＡの間には、イコライズ信号ＥＱＰに応答してオンになるイコライズトランジスタ（ＰチャネルＭＯＳトランジスタ）Ｐ１が接続される。共有線ＳＡ及び／ＳＡの間にはまた、Ｐ型センスアンプＰＳＡが接続される。

Ｐ型センスアンプＰＳＡは、ＰチャネルＭＯＳトランジスタＰ２及びＰ３を含む。トランジスタＰ２のゲートは共有線／ＳＡに接続され、ドレインは共有線ＳＡに接続される。トランジスタＰ３のゲートは共有線ＳＡに接続され、ドレインは共有線／ＳＡに接続される。トランジスタＰ２及びＰ３のソースはともに電源ＶＤＤに直接接続される。

Ｎ型センスアンプＮＳＡｔは、ＮチャネルＭＯＳトランジスタＮ１０及びＮ１１を含む。トランジスタＮ１０のゲートはビット線／ＢＬｔに接続され、ドレインは共有線ＳＡに接続される。トランジスタＮ１１のゲートはビット線ＢＬｔに接続され、ドレインは共有線／ＳＡに接続される。トランジスタＮ１０及びＮ１１のソースはともに接地ＧＮＤに直接接続される。

Ｎ型センスアンプＮＳＡｂは、ＮチャネルＭＯＳトランジスタＮ１２及びＮ１３を含む。トランジスタＮ１２のゲートはビット線／ＢＬｔに接続され、ドレインは共有線ＳＡに接続される。トランジスタＮ１３のゲートはビット線ＢＬｔに接続され、ドレインは共有線／ＳＡに接続される。トランジスタＮ１２及びＮ１３のソースはともに接地ＧＮＤに直接接続される。

アレイコア１２はさらに、カラム選択信号ＣＳＬに応答してオンになるカラム選択ゲート（ＮチャネルＭＯＳトランジスタ）Ｎ１４及びＮ１５を備える。カラム選択ゲートＮ１４は共有線ＳＡとデータ線ＤＬとの間に接続される。カラム選択ゲートＮ１５は共有線／ＳＡとデータ線／ＤＬとの間に接続される。

ここで、トランジスタＮ１０〜Ｎ１３のしきい値電圧は０．２〜０．３Ｖであり、他のトランジスタＰ１〜Ｐ３，Ｎ１〜Ｎ９，Ｎ１４，Ｎ１５のしきい値電圧（典型的には０．５〜０．６Ｖ）よりも低い。

電源電圧ＶＤＤは１．６Ｖである。後述するようにアイソレータＢＬＩｔ，ＢＬＩｂのゲートには電源電圧ＶＤＤが与えられるので、電源電圧ＶＤＤはアイソレータＢＬＩｔ，ＢＬＩｂでクランプされ、アレイの内部電圧は電源電圧ＶＤＤよりもトランジスタＮ６〜Ｎ９のしきい値電圧だけ低い電圧（本例では０．８Ｖ）になる。

次に、このＤＲＡＭの読出動作を図３に示したタイミング図を参照して説明する。

時刻ｔ１以前で、ビット線ＢＬｔ及び／ＢＬｔはビット線プリチャージ回路ＰＣｔにより接地電圧ＧＮＤにプリチャージされている。共有線ＳＡ及び／ＳＡはイコライズトランジスタＰ１によりイコライズされ、ビット線ＢＬｔ及び／ＢＬｔよりも高い電圧（本例では１．２Ｖ）にプリチャージされている。

時刻ｔ１で、ワード線ＷＬの電圧が電源電圧ＶＤＤ（本例では１．６Ｖ）まで上昇すると、ビット線ＢＬｔ及び／ＢＬｔの間に電位差が生じる。詳細は以下のとおり。

偶数番目のワード線ＷＬｅが駆動されると、そのワード線ＷＬｅに接続されているメモリセルＭＣとビット線ＢＬｔとの間で電荷が再分配される。ビット線ＢＬｔは接地電圧ＧＮＤにプリチャージされているので、メモリセルＭＣに記憶されているデータがＨレベルの場合、ビット線ＢＬｔの電圧は上昇するが、メモリセルＭＣに記憶されているデータがＬレベルの場合、ビット線ＢＬｔの電圧は上昇せず、接地電圧ＧＮＤを維持する。しかし、偶数目のワード線ＷＬｅが駆動されるとき、参照ワード線ＲＷＬｅも同時に駆動されるので、その参照ワード線ＲＷＬｅに接続されている参照メモリセルＲＭＣとビット線／ＢＬｔとの間で電荷が再分配される。参照メモリセルＲＭＣにはトランジスタＮ２によりクォータ電源電圧ＶＤＤ／４があらかじめ付与されているので、ビット線／ＢＬｔの電圧は常に少しだけ上昇し、これが基準電圧となる。したがって、偶数番目のワード線ＷＬｅが駆動されると、ビット線ＢＬｔの電圧は必ず基準電圧よりも高くなるか、又は低くなる。

一方、奇数番目のワード線ＷＬｏが駆動されると、そのワード線ＷＬｏに接続されているメモリセルＭＣとビット線／ＢＬｔとの間で電荷が再分配される。ビット線／ＢＬｔは接地電圧ＧＮＤにプリチャージされているので、メモリセルＭＣに記憶されているデータがＨレベルの場合、ビット線／ＢＬｔの電圧は上昇するが、メモリセルＭＣに記憶されているデータがＬレベルの場合、ビット線／ＢＬｔの電圧は上昇せず、接地電圧ＧＮＤを維持する。しかし、奇数番目のワード線ＷＬｏが駆動されるとき、参照ワード線ＲＷＬｏも同時に駆動されるので、その参照ワード線ＲＷＬｏに接続されている参照メモリセルＲＭＣとビット線ＢＬｔとの間で電荷が再分配される。参照メモリセルＲＭＣにはトランジスタＮ２によりクォータ電源電圧ＶＤＤ／４があらかじめ付与されているので、ビット線ＢＬｔの電圧は常に少しだけ上昇し、これが基準電圧となる。したがって、奇数番目のワード線ＷＬｏが駆動されると、ビット線／ＢＬｔの電圧は必ず基準電圧よりも高くなるか、又は低くなる。

このように、ワード線ＷＬが駆動されると、ビット線ＢＬｔ及び／ＢＬｔの間に必ず電位差が生じるが、もしシフトメモリセルＳＭＣがなければ、図３に示すように、ビット線ＢＬｔ'及び／ＢＬｔ'の電圧はそれぞれ０Ｖ及び０．２Ｖのように余り高くならない。このようにビット線ＢＬｔ'及び／ＢＬｔ'の電圧が低すぎると、Ｎ型センスアンプＮＳＡｔは、たとえトランジスタＮ１０，Ｎ１１のしきい値電圧が低くても、このような電位差を検知・増幅することができない。

そこで本実施の形態では、このようなビット線ＢＬｔ'及び／ＢＬｔ'の電圧を嵩上げするために、シフトメモリセルＳＭＣ、トランジスタＮ４、シフトワード線ＳＷＬなどが設けられている。すなわち、ワード線ＷＬが駆動されるとき、参照ワード線ＲＷＬだけでなく、シフトワード線ＳＷＬも同時に駆動されるので、シフトメモリセルＳＭＣとビット線ＢＬｔ，／ＢＬｔとの間で電荷が再分配される。シフトメモリセルＳＭＣにはトランジスタＮ４により電源電圧ＶＤＤがあらかじめ付与されているので、ビット線ＢＬｔ及び／ＢＬｔの電圧はともに、Ｎ型センスアンプＮＳＡｔで検知可能なクォータ電源電圧ＶＤＤ／４（本例では０．４Ｖ）付近まで上昇する。

また、本実施の形態はビット線ＢＬｔ及び／ＢＬｔを接地電圧ＧＮＤにプリチャージしているため、Ｎ型センスアンプＮＳＡｔと接地ＧＮＤとの間に従来のようにセットトランジスタが接続されている必要はなく、トランジスタＮ１０及びＮ１１のソースは接地ＧＮＤに直接接続されている。したがって、ビット線ＢＬｔ及び／ＢＬｔの間に上述したように電位差が生じると、時刻ｔ２で分離制御信号ＩＳＯｔがＨレベルになってアイソレータＢＬＩｔがオンになる前に、Ｎ型センスアンプＮＳＡｔは自発的に活性化され、ビット線ＢＬｔ及び／ＢＬｔの間に生じた電位差を検知する。その結果、Ｎ型センスアンプＮＳＡｔは、時刻ｔ２よりも前に、ビット線ＢＬｔ及び／ＢＬｔのうち電圧が低い方のビット線（本例ではビット線／ＢＬｔ）に対応する共有線（本例では／ＳＡ）の電圧を接地電圧ＧＮＤまで引き下げる。同様に、Ｐ型センスアンプＰＳＡのトランジスタＰ２及びＰ３のソースは電源ＶＤＤに直接接続されているので、Ｐ型センスアンプＰＳＡも自発的に活性化され、ビット線ＢＬｔ及び／ＢＬｔのうち電圧が高い方のビット線（本例ではビット線ＢＬｔ）に対応する共有線（本例ではＳＡ）の電圧を電源電圧ＶＤＤまで引き上げる。

しかし、トランジスタＮ１０及びＮ１１のドレインはビット線／ＢＬｔ及びＢＬｔに接続されておらず、しかもこの時点ではまだアイソレータＢＬＩｔがオフになっているので、Ｐ型センスアンプＰＳＡ及びＮ型センスアンプＮＳＡｔは、共有線ＳＡ及び／ＳＡの電位差を増幅するが、ビット線ＢＬｔ及び／ＢＬｔの電位差を増幅しない。

このように、時刻ｔ２よりも前に共有線ＳＡ及び／ＳＡの電位差が増幅されるので、時刻ｔ１から時刻ｔ２までの時間Ｔ１を従来よりも大幅に短くすることができる。また、この時点で、ビット線ＢＬｔ及び／ＢＬｔの電位差は全く増幅されないので、互いに隣接するビット線対の間で生じるカップリングノイズが低減される。

次に、時刻ｔ２で、分離制御信号ＩＳＯｔがＨレベル（ＶＤＤ）になると、アイソレータＢＬＩｔがオンになる。このとき、トランジスタＮ６及びＮ７のゲート電圧は昇圧されておらず、電源電圧ＶＤＤであるので、ビット線ＢＬｔ及び／ＢＬｔのうち電圧が低い方のビット線（本例ではビット線／ＢＬｔ）は共有線／ＳＡと同じ接地電圧ＧＮＤまで下降するが、電圧が高い方のビット線（本例ではビット線ＢＬｔ）は共有線ＳＡと同じ電源電圧ＶＤＤまでは上昇しない。すなわち、ビット線ＢＬｔの電圧はトランジスタＮ６でクランプされ、ＶＤＤ−Ｖｔｈ（ＶｔｈはトランジスタＮ６のしきい値電圧）までしか上昇しない。

また、時刻ｔ２でメモリセルＭＣから読み出されたデータはＰ型センスアンプＰＳＡ及びＮ型センスアンプＮＳＡｔによって既にラッチされているので、時刻ｔ２又はそれ以前に、参照ワード線ＲＷＬ及びシフトワード線ＳＷＬはＬレベルになり、プリチャージ要求信号ＲＥＱＰはＨレベル（ＶＤＤ）になる。これにより、トランジスタＮ３，Ｎ５の代わりにトランジスタＮ２，Ｎ４がオンになり、参照メモリセルＲＭＣにはクォータ電源電圧ＶＤＤ／４が付与され、シフトメモリセルＳＭＣには電源電圧ＶＤＤが付与される。

このように本実施の形態は参照メモリセルＲＭＣやシフトメモリセルＳＭＣをプリチャージする必要があるが、その時期はメモリセルＭＣから読み出されたデータのラッチ後でかつ次のワード線ＷＬの立ち上がり前であればいつでもよいので、このプリチャージ時間のために読出時間が長くなることはない。

ビット線ＢＬｔ及び／ＢＬｔの電位差が完全に増幅された後、カラム選択信号ＣＳＬがＨレベル（ＶＤＤ）になると、カラム選択ゲートＮ１４及びＮ１５がオンになり、共有線ＳＡ及び／ＳＡ上のデータ信号がデータ線ＤＬ及び／ＤＬ上に読み出される。カラム選択信号ＣＳＬは所定時間経過後にＬレベルに戻る。

時刻ｔ３で、ワード線ＷＬ及び分離制御信号ＩＳＯｔはともにＬレベルに戻る。これにより、メモリセルＭＣへのデータのリストアが完了し、ビット線ＢＬｔ及び／ＢＬｔは共有線ＳＡ及び／ＳＡから切り離される。また同時に時刻ｔ３で、イコライズ信号ＥＱＮｔがＨレベルになり、ビット線プリチャージ回路ＰＣｔはビット線ＢＬｔ及び／ＢＬｔを接地電圧ＧＮＤにプリチャージする。接地電圧ＧＮＤへのプリチャージにかかる時間は、クォータ電源電圧ＶＤＤ／４等の中間電圧へのプリチャージにかかる時間よりも短い。よって、時刻ｔ３からプリチャージが終了する時刻ｔ４までの時間Ｔ３を従来よりも短くすることができる。また時刻ｔ３で、イコライズ信号ＥＱＰがＬレベルになり、イコライズトランジスタＰ１は共有線ＳＡ，／ＳＡをイコライズし、かつ１．２Ｖにプリチャージする。

以上のように本実施の形態によれば、ワード線ＷＬと同時にシフトワード線ＳＷＬも活性化され、ビット線ＢＬｔ及び／ＢＬｔの電圧レベルが０．４Ｖ付近まで嵩上げされるので、Ｎ型センスアンプＮＳＡｔはビット線ＢＬｔ及び／ＢＬｔ間の電位差を確実に検知することができる。また、ビット線ＢＬｔ及び／ＢＬｔは接地電圧ＧＮＤにプリチャージされるので、Ｎ型センスアンプＮＳＡｔにセットトランジスタを設ける必要はなく、トランジスタＮ１０，Ｎ１１のソースを接地ＧＮＤに直接接続することができる。そのため、Ｎ型センスアンプＮＳＡｔは上述したようにビット線ＢＬｔ及び／ＢＬｔ間の電位差を検知すると直ちに自発的に活性化され、増幅動作を開始する。同様に、Ｐ型センスアンプＰＳＡを構成するトランジスタＰ２，Ｐ３のソースは電源ＶＤＤに直接接続されているため、Ｐ型センスアンプＰＳＡも直ちに自発的に活性化され、増幅動作を開始する。このとき、ビット線ＢＬｔ及び／ＢＬｔはアイソレータＢＬＩｔによって共有線ＳＡ及び／ＳＡから分離されているが、Ｎ型センスアンプＮＳＡｔを構成するトランジスタＮ１０及びＮ１１のゲートはそれぞれビット線／ＢＬｔ及びＢＬｔに接続され、ソースはそれぞれビット線ＢＬｔ及び／ＢＬｔに接続されているため、ビット線ＢＬｔ及び／ＢＬｔ間の電位差は増幅されず、共有線ＳＡ及び／ＳＡ間の電位差が増幅される。共有線ＳＡ及び／ＳＡはビット線ＢＬｔ及び／ＢＬｔよりも短く、寄生容量が小さいので、共有線ＳＡ及び／ＳＡ間の電位差は短時間で完全に増幅される。その結果、センスアンプ動作は高速化される。

また、参照メモリセルＲＭＣの再プリチャージはワード線ＷＬの活性化から所定時間が経過してビット線ＢＬｔ及び／ＢＬｔ間に電位差が生じた後であればいつでも行うことができる。シフトメモリセルＳＭＣの再プリチャージも同様である。よって、参照メモリセルＲＭＣ及びシフトメモリセルＳＭＣのためのプリチャージ動作がセンスアンプ動作を遅延させることはない。

上記実施の形態ではビット線ＢＬｔ及び／ＢＬｔは接地電圧ＧＮＤにプリチャージされているが、電源電圧ＶＤＤにプリチャージされるようにしてもよい。この場合、上記実施の形態におけるＮ型センスアンプＮＳＡｔ及びＮＳＡｂをＰ型センスアンプに置き換え、Ｐ型センスアンプＰＳＡをＮ型センスアンプに置き換える必要がある。また、シフトメモリセルＳＭＣを接地電圧ＧＮＤにプリチャージし、上記実施の形態とは逆に、ビット線ＢＬｔ及び／ＢＬｔの電圧レベルを少しだけ下げるようにする必要がある。また、参照メモリセルＲＭＣを３ＶＤＤ／４のような電圧にプリチャージすれば、メモリセルＭＣがＨレベル及びＬレベルのどちらを記憶していても、ビット線ＢＬｔ及び／ＢＬｔ間に電位差が生じる。

また、上記実施の形態ではシフトワード線ＳＷＬは２本設けられているが、これらを共有し、シフトワード線ＳＷＬを１本だけ設けるようにしてもよい。

以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。

本発明の実施の形態によるＤＲＡＭの全体構成を示す機能ブロック図である。 図１に示したＤＲＡＭのアレイコアを示す回路図である。 図２に示したアレイコアの読出動作を示すタイミング図である。 従来のＤＲＡＭのアレイコアを示す回路図である。 従来のＤＲＡＭの別のアレイコアを示す回路図である。 従来のＤＲＡＭのさらに別のアレイコアを示す回路図である。

符号の説明

１０ ＤＲＡＭ
１２ アレイコア
ＳＡ，／ＳＡ 共有線
ＴＡ トップアレイ
ＢＡ ボトムアレイ
ＷＬ，ＷＬｏ，ＷＬｅ ワード線
ＲＷＬ，ＲＷＬｏ，ＲＷＬｅ 参照ワード線
ＳＷＬ シフトワード線
ＢＬｔ，／ＢＬｔ，ＢＬｂ，／ＢＬｂ ビット線
ＭＣ メモリセル
ＲＭＣ 参照メモリセル
ＳＭＣ シフトメモリセル
Ｃ１ セルキャパシタ
Ｃ２ 参照キャパシタ
Ｃ３ シフトキャパシタ
ＰＳＡ Ｐ型センスアンプ
ＮＳＡｔ，ＮＳＡｂ Ｎ型センスアンプ
ＰＣｔ，ＰＣｂ ビット線プリチャージ回路
ＢＬＩｔ，ＢＬＩｂ アイソレータ
Ｎ１−Ｎ１５ ＮチャネルＭＯＳトランジスタ
Ｐ１−Ｐ３ ＰチャネルＭＯＳトランジスタ

Claims (11)

1. 第１のビット線と、
   前記第１のビット線と対をなす第２のビット線と、
   前記第１及び第２のビット線と交差するワード線と、
   前記第１のビット線及び前記ワード線に接続されるメモリセルと、
   前記第１及び第２のビット線と交差する参照ワード線と、
   前記第２のビット線及び前記参照ワード線に接続される参照メモリセルと、
   前記ワード線を活性化する手段と、
   前記ワード腺が活性化される前に前記第１及び第２のビット線を接地電圧又は電源電圧にプリチャージするビット線プリチャージ手段と、
   前記ワード線が活性化されるとき前記参照ワード線を活性化する手段と、
   前記参照ワード腺が活性化される前に前記参照メモリセルを参照電圧にプリチャージする参照電圧プリチャージ手段と、
   前記ワード腺が活性化されるとき前記第１及び第２のビット線の電圧レベルをシフトさせるレベルシフト手段と、
   第１の共有線と、
   前記第１の共有線と対をなす第２の共有線と、
   前記第１及び第２のビット線と前記第１及び第２の共有線との間に接続される第１のアイソレータと、
   前記第１及び第２の共有線の間に接続される第１導電型センスアンプと、
   第１の第２導電型センスアンプとを備え、
   前記第１の第２導電型センスアンプは、
   前記第２のビット線に接続されるゲートと、前記第１の共有線又は前記第１のビット線に接続されるドレインとを有する第１の第２導電型電界効果トランジスタと、
   前記第１のビット線に接続されるゲートと、前記第２の共有線又は前記第２のビット線に接続されるドレインとを有する第２の第２導電型電界効果トランジスタとを含む、ことを特徴とするダイナミック半導体記憶装置。
2. 請求項１に記載のダイナミック半導体記憶装置であって、
   前記レベルシフト手段は、
   前記第１及び第２のビット線と交差するシフトワード線と、
   前記第１のビット線及び前記シフトワード線に接続される第１のシフトメモリセルと、
   前記第２のビット線及び前記シフトワード線に接続される第２のシフトメモリセルと、
   前記ワード線が活性化されるとき前記シフトワード線を活性化する手段と、
   前記シフトワード腺が活性化される前に前記第１及び第２のシフトメモリセルをシフト電圧にプリチャージするシフト電圧プリチャージ手段とを含む、ことを特徴とするダイナミック半導体記憶装置。
3. 請求項２に記載のダイナミック半導体記憶装置であって、
   前記第１のシフトメモリセルは、
   第１のキャパシタと、
   前記シフトワード線に接続されるゲートと、前記第１のビット線に接続されるソース／ドレインと、前記第１のキャパシタの一方電極に接続されるソース／ドレインとを有する第１の電界効果トランジスタとを含み、
   前記第２のシフトメモリセルは、
   第２のキャパシタと、
   前記シフトワード線に接続されるゲートと、前記第２のビット線に接続されるソース／ドレインと、前記第２のキャパシタの一方電極に接続されるソース／ドレインとを有する第２の電界効果トランジスタとを含み、
   前記シフト電圧プリチャージ手段は、
   前記シフトワード腺が活性化される前にオンになり、前記シフト電圧を前記第１のキャパシタに供給する第３の電界効果トランジスタと、
   前記シフトワード腺が活性化される前にオンになり、前記シフト電圧を前記第２のキャパシタに供給する第４の電界効果トランジスタとを含む、ことを特徴とするダイナミック半導体記憶装置。
4. 請求項１に記載のダイナミック半導体記憶装置であって、
   前記第１の第２導電型電界効果トランジスタのドレインは前記第１の共有線に接続され、前記第２の第２導電型電界効果トランジスタのドレインは前記第２の共有線に接続され、
   前記第１及び第２の第２導電型電界効果トランジスタのソースは接地又は電源に直接接続され、
   前記第１導電型センスアンプは、
   前記第２の共有線に接続されるゲートと、前記第１の共有線に接続されるドレインと、電源又は接地に直接接続されるソースとを有する第１の第１導電型電界効果トランジスタと、
   前記第１の共有線に接続されるゲートと、前記第２の共有線に接続されるドレインと、電源又は接地に直接接続されるソースとを有する第２の第１導電型電界効果トランジスタとを含む、ことを特徴とするダイナミック半導体記憶装置。
5. 請求項４に記載のダイナミック半導体記憶装置であって、
   前記第１の第２導電型センスアンプにおける第１及び第２の第２導電型電界効果トランジスタのしきい値電圧は前記第１導電型センスアンプにおける第１及び第２の第１導電型電界効果トランジスタのしきい値電圧よりも低い、ことを特徴とするダイナミック半導体記憶装置。
6. 請求項１に記載のダイナミック半導体記憶装置であってさらに、
   第３のビット線と、
   前記第３のビット線と対をなす第４のビット線と、
   前記第１及び第２の共有線と前記第３及び第４のビット線との間に接続された第２のアイソレータと、
   第２の第２導電型センスアンプとを備え、
   前記第２の第２導電型センスアンプは、
   前記第４のビット線に接続されるゲートと、前記第１の共有線又は前記第３のビット線に接続されるドレインとを有する第３の第２導電型電界効果トランジスタと、
   前記第３のビット線に接続されるゲートと、前記第２の共有線又は前記第４のビット線に接続されるドレインとを有する第４の第２導電型電界効果トランジスタとを含む、ことを特徴とするダイナミック半導体記憶装置。
7. 請求項６に記載のダイナミック半導体記憶装置であって、
   前記第３の第２導電型電界効果トランジスタのドレインは前記第１の共有線に接続され、前記第４の第２導電型電界効果トランジスタのドレインは前記第２の共有線に接続され、
   前記第３及び第４の第２導電型電界効果トランジスタのソースは接地又は電源に直接接続され、
   前記第１導電型センスアンプは、
   前記第２の共有線に接続されるゲートと、前記第１の共有線に接続されるドレインと、電源又は接地に直接接続されるソースとを有する第１の第１導電型電界効果トランジスタと、
   前記第１の共有線に接続されるゲートと、前記第２の共有線に接続されるドレインと、電源又は接地に直接接続されるソースとを有する第２の第１導電型電界効果トランジスタとを含む、ことを特徴とするダイナミック半導体記憶装置。
8. 請求項７に記載のダイナミック半導体記憶装置であって、
   前記第２の第２導電型センスアンプにおける第３及び第４の第２導電型電界効果トランジスタのしきい値電圧は前記第１導電型センスアンプにおける第１及び第２の第１導電型電界効果トランジスタのしきい値電圧よりも低い、ことを特徴とするダイナミック半導体記憶装置。
9. ダイナミック半導体記憶装置の動作方法であって、
   前記ダイナミック半導体記憶装置は、
   第１のビット線と、
   前記第１のビット線と対をなす第２のビット線と、
   前記第１及び第２のビット線と交差するワード線と、
   前記第１のビット線及び前記ワード線に接続されるメモリセルと、
   前記第１及び第２のビット線と交差する参照ワード線と、
   前記第２のビット線及び前記参照ワード線に接続される参照メモリセルと、
   第１の共有線と、
   前記第１の共有線と対をなす第２の共有線と、
   前記第１及び第２のビット線と前記第１及び第２の共有線との間に接続されるアイソレータと、
   前記第１及び第２の共有線の間に接続される第１導電型センスアンプと、
   第２導電型センスアンプとを備え、
   前記第２導電型センスアンプは、
   前記第２のビット線に接続されるゲートと、前記第１の共有線又は前記第１のビット線に接続されるドレインとを有する第１の第２導電型電界効果トランジスタと、
   前記第１のビット線に接続されるゲートと、前記第２の共有線又は前記第２のビット線に接続されるドレインとを有する第２の第２導電型電界効果トランジスタとを含み、
   前記動作方法は、
   前記ワード腺が活性化される前に前記第１及び第２のビット線を接地電圧又は電源電圧にプリチャージするステップと、
   前記参照ワード腺が活性化される前に前記参照メモリセルを参照電圧にプリチャージするステップと、
   前記第１及び第２のビット線並びに前記参照メモリセルがプリチャージされた後に前記ワード線及び前記参照ワード線を活性化するステップと、
   前記ワード腺が活性化されるとき前記第１及び第２のビット線の電圧レベルをシフトさせるステップと、
   前記ワード線の活性化から所定時間経過後に前記アイソレータをオンにするステップと、
   前記アイソレータのオンから所定時間経過後に前記ワード線を不活性化するステップと、
   前記ワード線が不活性化された後に前記第１及び第２のビット線を接地電圧又は電源電圧に再プリチャージするステップとを含むことを特徴とするダイナミック半導体記憶装置の動作方法。
10. 請求項９に記載のダイナミック半導体記憶装置の動作方法であってさらに、
    前記ワード線の活性化から所定時間経過後に前記参照メモリセルを参照電圧に再プリチャージするステップを含むことを特徴とするダイナミック半導体記憶装置の読出動作方法。
11. 請求項１０に記載のダイナミック半導体記憶装置の動作方法であって、
    前記ダイナミック半導体記憶装置はさらに、
    前記第１及び第２のビット線と交差するシフトワード線と、
    前記第１のビット線及び前記シフトワード線に接続される第１のシフトメモリセルと、
    前記第２のビット線及び前記シフトワード線に接続される第２のシフトメモリセルとを備え、
    前記動作方法はさらに、
    前記シフトワード腺が活性化される前に前記第１及び第２のシフトメモリセルをシフト電圧にプリチャージするステップと、
    前記ワード線が活性化されるとき前記シフトワード線を活性化するステップと、
    前記ワード線の活性化から所定時間経過後に前記第１及び第２のシフトメモリセルをシフト電圧に再プリチャージするステップとを含むことを特徴とするダイナミック半導体記憶装置の動作方法。
    
    

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