JP2009266300A - 半導体記憶装置及びそのテスト方法 - Google Patents

Abstract

【課題】隣接する２つのメモリセルに接続される２本のビット線の間でストレスを印加して、ショート不良等を的確に検知可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、複数のメモリセルＭＣを有するメモリセルアレイ１０と、所定のビット線ＢＬｘに接続されるセンスアンプ２０を含むセンスアンプ列１１（Ｅ）と、隣接するビット線ＢＬｙに接続されるセンスアンプ２０を含むセンスアンプ列１１（Ｏ）と、センスアンプ列１１に接続される各ビット線ＢＬに所定の電位を供給する電位供給回路と、センスアンプ列１１（Ｅ）及び１１（Ｏ）の動作を独立に制御可能なセンスアンプ制御回路とを備えている。センスアンプ制御回路は、センスアンプ列１１（Ｅ）、１１（Ｏ）のうち、一方の動作を停止させて各センスアンプ２０に接続されるビット線ＢＬに対し所定の電位を供給してストレスを印加した状態で、他方を動作させるように制御する。
【選択図】図１

Description

本発明は、メモリセルに保持されるデータをビット線に読み出す構成を備えた半導体記憶装置に関し、特に、ビット線に接続されるセンスアンプの動作を制御してリードデータのテストを実行可能な半導体記憶装置とそのテスト方法に関するものである。

一般にＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置では、微細化の進展に伴い多数のメモリセルが高密度に配置されるので、同一ワード線上で隣接するメモリセルがショートするなどの不良が発生する場合がある。このようなメモリセルの不良を防止するために、ＤＲＡＭの製造時にテストを行って不良を検知する必要がある。ＤＲＡＭに対する一般的なテストにおいては、所定のワード線を活性化した状態で、テスト対象のメモリセルが接続されるビット線のデータをセンスアンプに伝送し、リードデータが適正か否かの判定が行われる。センスアンプを用いたＤＲＡＭのテスト方法は、例えば、特許文献１、２に開示されている。

一方、ＤＲＡＭの集積度の向上に伴い、メモリセルアレイを複数の領域に分割し、隣接するメモリセルアレイの間にセンスアンプ列をそれぞれ配置する構成が一般的となっている。このような構成のＤＲＡＭにおいてオープンビット線構造を採用する場合は、各々のメモリセルアレイの領域の両側にセンスアンプ列が配置され、メモリセルアレイ内の複数のビット線が配置順に両側のセンスアンプ列と交互に接続される。これにより、メモリセルアレイ内で各ビット線を狭いピッチで配列でき、集積度の向上に有利になる。メモリセルアレイにおいては、ワード線とビット線との全ての交点にメモリセルが設けられ、選択されたワード線上の各メモリセルのデータは、右側又は左側のセンスアンプのセンス動作によって読み出すことができる。
特開平９−５５０９９号公報 特開２００１−３４４９９６号公報

オープンビット線構造を採用したＤＲＡＭに対しても、上述したようなメモリセルのショート不良を防止するためのテストを行うことが望ましい。この場合、所定のワード線上で互いに隣接するメモリセルから読み出したデータに基づき、ショート不良の有無を検知する必要がある。しかしながら、オープンビット線構造のメモリセルアレイにおいて各ビット線を両側のセンスアンプ列と交互に接続する構成の場合は、同一ワード線上で２つの隣接するメモリセルが接続される２本のビット線は、互いに別々のセンスアンプ列に接続されることになる。よって、注目メモリセルのセンス動作の際、隣接メモリセルに接続されるビット線の状態を一律に特定できないので、ショート不良が存在したとしても的確に検知することが難しいという問題がある。また、ショート不良を確実に検知するには、隣接する２本のビット線の間にストレスが印加される状態でテストを実行することが望ましいが、注目メモリセルに対するセンス動作を行いつつ、上記のストレスを印加する構成は実現されていない。

そこで、本発明はこれらの問題を解決するためになされたものであり、ワード線上で隣接する２つのメモリセルに接続される２本のビット線が別々のセンスアンプに接続される場合、それぞれを独立して制御することによりストレスを印加し、ショート不良等を的確に検知可能な半導体記憶装置とそのテスト方法を提供することを目的とする。

上記課題を解決するために、本発明の半導体記憶装置は、複数のワード線と複数のビット線の交点に配置された複数のメモリセルを有するメモリセルアレイと、前記複数のビット線のうち所定位置のビット線に接続される第１のセンスアンプと、前記所定位置のビット線に隣接するビット線に接続される第２のセンスアンプと、前記第１のセンスアンプ又は前記第２のセンスアンプに接続される前記ビット線のそれぞれに所定の電位を供給する電位供給回路と、前記第１のセンスアンプと前記第２のセンスアンプの動作を独立に制御可能なセンスアンプ制御回路とを備え、前記センスアンプ制御回路は、前記第１のセンスアンプと前記第２のセンスアンプのうち、一方の前記センスアンプの動作を停止させて当該センスアンプに接続される前記ビット線に対し前記電位供給回路により前記所定の電位を供給した状態で、他方の前記センスアンプを動作させるように制御するものである。

本発明の半導体記憶装置によれば、所定のビット線を介してメモリセルのデータを読み出す際、隣接するビット線に接続されるセンスアンプの動作を停止し、そのビット線に所定の電位を供給した状態に制御する。よって、読み出し対象のメモリセルが接続されるビット線には、停止したセンスアンプの側の隣接ビット線からストレスが印加されるので、リードテスト等に適した環境を設定することができる。このとき、同一ワード線上で隣接する２つのメモリセルの間でショート不良が存在する場合、それぞれのセンスアンプを独立に制御し、印加されるストレスに基づきリードデータを読み出せるか否かによりショート不良を確実に検知することができる。

本発明において、前記所定の電位は、選択されたワード線が活性化されたとき、隣接する２本のビット線の間でストレスを印加可能な所定の電源電圧又は所定の接地電位に設定してもよい。

本発明において、前記メモリセルアレイの一方の側に配置される前記複数の前記第１のセンスアンプを含む第１のセンスアンプ列と、前記メモリセルアレイを挟んで前記第１のセンスアンプ列と対向して配置される複数の前記第２のセンスアンプを含む第２のセンスアンプ列とを設けてもよく、前記複数のビット線が前記第１のセンスアンプ及び前記第２のセンスアンプと交互に接続されるように配置してもよい。

本発明において、複数の前記メモリセルアレイを配置し、前記第１のセンスアンプ列と前記第２のセンスアンプ列を、前記メモリセルアレイの各々を挟んで交互に配置してもよい。

本発明において、前記メモリセルアレイをオープンビット線構造に形成し、前記第１のセンスアンプ及び前記第２のセンスアンプの各々を、隣接する２つの前記メモリセルアレイの１対のビット線に接続してもよい。この場合、前記電位設定回路として、前記所定の電位に設定されるプリチャージ電位に基づいて前記１対のビット線をプリチャージし、かつ当該１対のビット線を同電位に設定するビット線イコライズ回路を用いてもよい。

本発明において、前記センスアンプ制御回路は、一又は複数の前記第１のセンスアンプ列に対し共通の第１のテストモード信号を供給して動作を制御し、一又は複数の前記第２のセンスアンプ列に対し共通の第２テストモード信号を供給して動作を制御してもよい。

また、上記課題を解決するために、本発明の半導体記憶装置のテスト方法は、複数のワード線と複数のビット線の交点に配置された複数のメモリセルを有するメモリセルアレイと、前記複数のビット線のうち所定位置のビット線に接続される第１のセンスアンプと、前記所定位置のビット線に隣接するビット線に接続される第２のセンスアンプと、前記第１のセンスアンプ又は前記第２のセンスアンプに接続される前記ビット線のそれぞれに所定の電位を供給する電位供給回路とを備える半導体記憶装置のテスト方法であって、前記第１のセンスアンプ及び前記第２のセンスアンプのうち、一方のセンスアンプを停止させた状態で当該一方のセンスアンプに接続されるビット線に所定の電位を供給し、選択されたワード線を活性化し、他方のセンスアンプを動作させて当該他方のセンスアンプに接続されるビット線に伝送される電位差を増幅し、出力されるリードデータを検知することによりテストを実行するものである。

本発明のテスト方法において、テスト対象のメモリセルが接続されるビット線に隣接するビット線に、前記テスト対象のメモリセルに保持されるデータと逆極性のデータが書き込まれるように前記所定の電位を供給してもよい。

本発明のテスト方法において、前記複数のビット線を、前記第１のセンスアンプ及び前記第２のセンスアンプと交互に接続されるように配置し、第１のセンスアンプ列に含まれる複数の前記第１のセンスアンプの動作を共通に制御するとともに、第２のセンスアンプ列に含まれる複数の前記第２のセンスアンプの動作を共通に制御してもよい。

本発明のテスト方法において、複数の前記メモリセルアレイを配置し、前記第１のセンスアンプ列と前記第２のセンスアンプ列が前記メモリセルアレイの各々を挟んで交互に配置し、複数の前記第１のセンスアンプ列の動作を共通に制御するとともに、複数の前記第２のセンスアンプ列の動作を共通に制御してもよい。

本発明のテスト方法において、複数の前記第１のセンスアンプ列のリードデータ群と、複数の前記第２のセンスアンプ列のリードデータ群を同時に検知して、パラレルテストを実行してもよい。この場合、前記第１のセンスアンプ列と前記第２のセンスアンプ列のうち、動作を停止させた側のセンスアンプ列のリードデータを除外して前記パラレルテストを実行してもよい。

本発明によれば、ワード線上で隣接する２つのメモリセルに接続される２本のビット線を独立に制御可能なセンスアンプに接続し、一方のセンスアンプの動作を停止させ、そのセンスアンプに接続されるビット線に所定の電位を供給するようにしたので、他方のビット線に対しストレスが印加された状態でセンス動作を行うことができる。よって、特にオープンビット線を採用したメモリセルアレイにおいて、隣接するメモリセルの間でショート不良が問題となる場合、一方の側のセンスアンプの動作を停止してストレスを印加させることができるので、ショート不良を的確に検知するテストを実行可能となる。

また、本発明によれば、集積度を高めてビット線及びセンスアンプの個数が増大した場合において、例えば、複数のセンスアンプ列と複数のメモリセルアレイを交互に配置する構成に対し、上記と同様の制御が可能である。そして、複数のセンスアンプ列に対してパラレルテストを実行する場合、動作を停止している側のセンスアンプからのリードデータを除外してテスト結果を得ることができ、効率的なパラレルテストを実行してテスト時間の増大を回避することができる。

以下、本発明の実施形態について図面を参照しながら説明する。ここでは、半導体記憶装置としてのＤＲＡＭに対し本発明を適用する形態の一例を説明する。

図１は、本実施形態のＤＲＡＭの要部構成を示すブロック図である。図１においては、オープンビット線構造を採用したメモリセルアレイ１０と、複数のセンスアンプを配列したセンスアンプ列１１が示されている。図１の例では、領域分割された複数のメモリセルアレイ１０のうち、２つのメモリセルアレイ１０（０）、１０（１）を含む範囲を示している。メモリセルアレイ１０（０）、１０（１）の各々には、複数のワード線ＷＬ及び複数のビット線ＢＬがマトリクス状に配列され、その全ての交点にメモリセルＭＣが形成されている。図１では便宜上、左側のメモリセルアレイ１０（０）において選択された１本のワード線ＷＬ上のメモリセルＭＣのみを示している。

メモリセルアレイ１０のビット線ＢＬは、両側のセンスアンプ列１１と交互に接続されている。すなわち、左側のメモリセルアレイ１０（０）を例にとると、左側のセンスアンプ列１１（Ｅ）のセンスアンプ２０に接続されるビット線ＢＬと、右側のセンスアンプ列１１（０）のセンスアンプ２０に接続されるビット線ＢＬが交互に配列されている。これにより、ビット線ＢＬのピッチに対し、センスアンプ２０は２倍のピッチで配置可能となる。なお、選択されたワード線ＷＬ上で、両側のセンスアンプ列１１に接続されるビット線ＢＬの配置順に対応させて、それぞれメモリセルＭＣ（図中、黒丸と白丸で表す）を区別して示している。

図１の配置は、領域分割されたメモリセルアレイ１０に対してビット線延伸方向に繰り返され、偶数番目に位置する偶数センスアンプ列１１（Ｅ）と、奇数番目に位置する奇数センスアンプ列１１（Ｏ）がビット線方向延伸方向に沿って交互に配置される。各々のセンスアンプ列１１に含まれるセンスアンプ２０は、隣接する一方のメモリセルアレイ１０の１本のビット線ＢＬと、隣接する他方のメモリセルアレイ１０の１本のビット線ＢＬとにそれぞれ接続され、これら１対のビット線ＢＬの間の電位差を増幅するように動作する。

図１の下部には、各々のセンスアンプ列１１に接続される３つのＡＮＤゲート１２が示されている。これらのＡＮＤゲート１２は、センスアンプ制御回路（不図示）に含まれ、ＤＲＡＭのテストを実行する際に各々のセンスアンプ列１１の動作を制御する役割がある。各々のＡＮＤゲート１２は、一方の入力端子に、テストモード信号ＴＳＥ又はテストモード信号ＴＳＯが印加されるとともに、他方の入力端子に、センスアンプ起動信号ＳＤ０、ＳＤ１、ＳＤ２が左側から順に印加される。各々のＡＮＤゲート１２からは、左側から順に、センスアンプイネーブル信号ＳＥ０（Ｅ）、ＳＥ１（Ｏ）、ＳＥ２（Ｅ）が出力される。

上記の構成により、偶数センスアンプ列１１（Ｅ）と奇数センスアンプ列１１（Ｏ）のいずれかの動作を停止させることができる。テストモード信号ＴＳＥ、ＴＳＯが両方ハイのときは、偶数センスアンプ列１１（Ｅ）及び奇数センスアンプ列１１（Ｏ）がともに動作する。一方、テストモード信号ＴＳＥ、ＴＳＯの一方をローにすると、偶数センスアンプ列１１（Ｅ）又は奇数センスアンプ列１１（Ｏ）を選択的に非活性とし、その動作を停止させることができる。この場合、停止させるセンスアンプ列１１に対応するセンスアンプ起動信号ＳＤ０、ＳＤ１、ＳＤ２を選択的にローに制御する必要がある。

ここで、図２を用いて、センスアンプ列１１に対する具体的な制御例を説明する。図２では、図１の左側のメモリセルアレイ１０（０）の両側のセンスアンプ列を制御する場合の２通りの制御状態ａ、ｂを示している。まず、制御状態ａは、テストモード信号ＴＳＥとセンスアンプ起動信号ＳＤ０をともにハイに制御するとともに、テストモード信号ＴＳＯをローに制御する。この場合、センスアンプイネーブル信号ＳＥ０（Ｅ）がハイとなって左側の偶数センスアンプ列１１（Ｅ）が動作する一方、センスアンプイネーブル信号ＳＥ１（Ｏ）がローとなって右側の奇数センスアンプ列１１（Ｏ）の動作が停止する状態となる。このとき、図１に示す注目メモリセルＭＣｘに接続される注目ビット線ＢＬｘのデータに対しては、左側のセンスアンプ２０のセンス動作が行われ、隣接メモリセルＭＣｙに接続される隣接ビット線ＢＬｙのデータに対しては、停止している右側のセンスアンプ２０のセンス動作は行われない。

一方、制御状態ｂは、制御状態ａの各信号の極性が全て逆になるように制御される。この場合、左側の偶数センスアンプ列１１（Ｅ）の動作が停止する状態となる一方、右側の奇数センスアンプ列１１（Ｏ）が動作する。このとき、図１において、注目メモリセルＭＣｘと隣接メモリセルＭＣｙに対するセンス動作は、制御状態ａの場合とは逆になる。このように、メモリセルアレイ１０の両側のセンスアンプ列１１に対し、任意のメモリセルＭＣが接続されるビット線ＢＬの位置に応じて制御状態を切り換え可能となる。そして、本実施形態ではＤＲＡＭのテストに際してストレス印加のために、停止しているセンスアンプ２０に接続されるビット線ＢＬに対し所定の電位を付与する制御を行うが、詳しくは後述する。

なお、図１の構成においては、２つのメモリセルアレイ１０が並んで配置され、各メモリセル１０内の８本のビット線ＢＬが配置される場合を示しているが、これに限られることなく多様な構成を採用することができる。より一般的に、Ｎ個のメモリセルアレイ１０がビット線延伸方向に並んで配置され、各メモリセルアレイ１０内にＭ本のビット線ＢＬが配置される場合であっても、本発明の適用が可能である。この場合は、Ｎ個のメモリセルアレイ１０の両側に配置されるＮ＋１列のセンスアンプ列１１を設け、偶数列／奇数列に応じて制御する必要がある。

次に図３は、図１のセンスアンプ列１１のセンスアンプ２０及びその周辺の回路構成を示す図である。図３においては、１対のビット線ＢＬ、／ＢＬに接続されるセンスアンプ２０と、１対の入出力線ＬＩＯ、／ＬＩＯにデータを出力するＹスイッチ回路２１と、１対のビット線ＢＬ、／ＢＬをプリチャージ及びイコライズするビット線イコライズ回路２２と、センスアンプ２０を駆動する駆動回路２３と、この駆動回路２３に接続されるインバータ２４と、センスアンプ２０に接続される１対の電源線ＳＰ、ＳＮをプリチャージ及びイコライズする電源線イコライズ回路２５と、１対の入出力線ＬＩＯ、／ＬＩＯをプリチャージ及びイコライズする入出力線イコライズ回路２６をそれぞれ含む回路構成の例が示されている。センスアンプ２０が属するセンスアンプ列１１を挟んで隣接する２つのメモリセルアレイ１０のうち、一方にはビット線ＢＬが配置され、他方にはビット線／ＢＬが配置されている。

図３において、センスアンプ２０は、２個のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｐ０、Ｐ１と、２個のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｎ０、Ｎ１とから構成されている。このうち、ＰＭＯＳトランジスタＰ０及びＮＭＯＳトランジスタＮ０がペアとなって、共通接続されたドレインにビット線ＢＬが接続され、共通接続されたゲートにビット線／ＢＬが接続される。また、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１がペアとなって、共通接続されたドレインにビット線／ＢＬが接続され、共通接続されたゲートにビット線ＢＬが接続される。センスアンプ２０は、駆動回路２３から供給される電源電圧により活性化され、これにより１対のビット線ＢＬ、／ＢＬに伝送される微小な電位差を増幅することができる。

Ｙスイッチ回路２１は、２個のＮＭＯＳトランジスタＮ２、Ｎ３から構成される。ＮＭＯＳトランジスタＮ２はビット線ＢＬと一方の入出力線ＬＩＯの間に接続されるとともに、ＮＭＯＳトランジスタＮ３はビット線／ＢＬと他方の入出力線／ＬＩＯの間に接続される。それぞれのＮＭＯＳトランジスタＮ２、Ｎ３は、各ゲートに印加される選択信号ＹＳに応じて導通が制御される。これにより、１対のビット線ＢＬ、／ＢＬを介してセンスアンプにより増幅されたリードデータを、１対の入出力線ＬＩＯ、／ＬＩＯに出力することができる。

ビット線イコライズ回路２２（本発明の電位供給回路）は、３個のＮＭＯＳトランジスタＮ４、Ｎ５、Ｎ６から構成される。１対のビット線ＢＬとビット線／ＢＬの間には、１個のＮＭＯＳトランジスタＮ４が接続されるとともに、直列接続された２個のＮＭＯＳトランジスタＮ５、Ｎ６が接続されている。これら３個のＮＭＯＳトランジスタＮ４、Ｎ５、Ｎ６は、共通接続されたゲートに印加されるイコライズ制御信号ＥＱに応じて導通が制御される。直列接続されたＮＭＯＳトランジスタＮ５、Ｎ６は、所定の電位に設定されるプリチャージ電位ＶＢＬＰ（Ｅ）又はＶＢＬＰ（Ｏ）により１対のビット線ＢＬ、／ＢＬをプリチャージする役割がある。また、ＮＭＯＳトランジスタＮ４は、１対のビット線ＢＬ、／ＢＬを同電位にバランスさせる役割がある。

このように、偶数センスアンプ列１１（Ｅ）と奇数センスアンプ列１１（Ｏ）に対応して、異なるプリチャージ電位ＶＢＬＰ（Ｅ）、ＶＢＬＰ（Ｏ）をそれぞれ印加する２通りのビット線イコライズ回路２２が設けられる。プリチャージ電位ＶＢＬＰ（Ｅ）、ＶＢＬＰ（Ｏ）は、例えば、アレイ電圧又はグランド電位のいずれかに設定される。これにより、１対のビット線ＢＬ、／ＢＬに対し、センスアンプ２０が非活性の状態でビット線イコライズ回路２２を介して所定の電位を供給し、後述のテストの際にストレスを印加することができる。

駆動回路２３は、１対の電源線ＳＰ、ＳＮを介してセンスアンプ２０を駆動する回路であり、所定の電源電圧と一方の電源線ＳＰの間に接続されたＰＭＯＳトランジスタＰ１０と、所定のグランド電位と他方の電源線ＳＮの間に接続されたＮＭＯＳトランジスタＮ１０から構成される。一方の電源線ＳＰは、センスアンプ２０の２個のＰＭＯＳトランジスタＰ０、Ｐ１の各ソースに接続され、他方の電源線ＳＮは、センスアンプ２０の２個のＮＭＯＳトランジスタＮ０、Ｎ１の各ソースに接続される。ＮＭＯＳトランジスタＮ１０のゲートには、上述のセンスアンプイネーブル信号ＳＥ（Ｅ）又はＳＥ（Ｏ）が印加され、ＰＭＯＳトランジスタＰ１０のゲートには、インバータ２４を介してセンスアンプイネーブル信号ＳＥ（Ｅ）又はＳＥ（Ｏ）の反転信号が印加される。なお、センスアンプイネーブル信号ＳＥ（Ｅ）、ＳＥ（Ｏ）は、図１の例において多数のセンスアンプ列１１を並べて配置した場合、任意の位置のセンスアンプ列１１（Ｅ）、１１（Ｏ）に供給される。

電源線イコライズ回路２５は、３個のＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３から構成され、１対の電源線ＳＰ、ＳＮをプリチャージ電位ＶＢＬＰ（Ｅ）又はＶＢＬＰ（Ｏ）によりプリチャージし、かつ両者を同電位にする。同様に、入出力線イコライズ回路２６は、３個のＮＭＯＳトランジスタＮ１４、Ｎ１５、Ｎ１６から構成され、１対の入出力線ＬＩＯ、／ＬＩＯをプリチャージ電位ＶＢＬＰ（Ｅ）又はＶＢＬＰ（Ｏ）によりプリチャージし、かつ両者を同電位にする。なお、電源線イコライズ回路２５及び入出力線イコライズ回路２６の接続及び動作は、上述のビット線イコライズ回路２２と共通するので、詳細は省略する。ただし、電源線イコライズ回路２５と入出力線イコライズ回路２６に印加されるプリチャージ電位ＶＢＬＰは、ビット線イコライズ回路２２に印加されるプリチャージ電位ＶＢＬＰ（Ｅ）又はＶＢＬＰ（Ｏ）と別々に制御される。

次に、本実施形態のＤＲＡＭのテストを実行する場合の動作について、図４を参照して説明する。図４に示すテストは、図１の注目メモリセルＭＣｘと隣接メモリセルＭＣｙの間のショート不良を検知するために、隣接ビット線ＢＬｙから注目ビット線ＢＬｘにストレスを印加しつつ、ハイのデータを保持する注目メモリセルＭＣｘを読み出す場合の例である。図４の上部には、注目ビット線ＢＬｘ、隣接ビット線ＢＬｙ、プリチャージ電位ＶＢＬＰ（Ｅ）、ＶＢＬＰ（Ｏ）、ワード線ＷＬの各動作波形を重ねて示している。また、図４の下部には、図１のテストモード信号ＴＳＥ、ＴＳＯ、センスアンプ起動信号ＳＤ０、ＳＤ１、センスアンプイネーブル信号ＳＥ０（Ｅ）、ＳＥ１（Ｏ）の各動作波形を示している。

まず、隣接ビット線ＢＬｙが接続される奇数センスアンプ列１１（Ｏ）の動作を停止すべく、タイミングｔ０でテストモード信号ＴＳＯをハイからローに切り換える。このとき、テストモード信号ＴＳＥはハイに保たれている。続いて、奇数センスアンプ列１１（Ｏ）に対応するビット線イコライズ回路２２のプリチャージ電位ＶＢＬＰ（Ｏ）をグランド電位に設定する。これは、注目メモリセルＭＣｘにハイが保持されることから、それとは逆極性のローを隣接メモリセルＭＣｙに書き込むためにグランド電位に設定している。そして、奇数センスアンプ列１１（Ｏ）に対応するビット線イコライズ回路２２に対し、イコライズ制御線ＥＱをハイに制御することにより、隣接ビット線ＢＬｙにグランド電位が供給される。

その後のタイミングｔ１で、選択されたワード線ＷＬを活性化し、ワード線ＷＬが負電圧から正電圧に緩やかに立ち上がる。これにより、タイミングｔ２において、注目ビット線ＢＬｘには、注目メモリセルＭＣｘの蓄積電荷に応じた微小信号が読み出される。一方、このとき隣接ビット線ＢＬｙにはグランド電位が印加されているので、隣接メモリセルＭＣｙにローが書き込まれる。すなわち、同一のワード線ＷＬ上において、注目メモリセルＭＣｘと隣接メモリセルＭＣｙの間にストレスが印加された状態になる。これ以降の動作は、注目メモリセルＭＣｘと隣接メモリセルＭＣｙの間のショート不良があるか否かにより異なってくる。

十分な所定時間が経過したタイミングｔ３においてセンスアンプ起動信号ＳＤ０、ＳＤ１がローからハイに切り換えられ、同時にセンスアンプイネーブル信号ＳＥ０（Ｅ）がローからハイに変化する。これにより、偶数センスアンプ列１１（Ｅ）では、駆動回路２３によりセンスアンプ２０が起動するが、奇数センスアンプ列１１（Ｏ）では、センスアンプイネーブル信号ＳＥ１（Ｏ）がローに保持されるのでセンスアンプ２０は起動しない。このとき、上述のショート不良が存在しない場合は、注目ビット線ＢＬｘの微小信号が保たれた状態から、タイミングｔ３においてセンスアンプ２０の正常なセンス動作により、注目ビット線ＢＬｘの電位がハイレベルに増幅される。

これに対し、上述のショート不良が存在する場合は、ストレスが印加された状態の注目ビット線ＢＬｘは、隣接メモリセルＭＣｙへの電流リークに起因して、タイミングｔ２からタイミングｔ３にかけて、微小信号のレベルが徐々に減少していく。そして、タイミングｔ３でセンスアンプ２０が起動すると、注目ビット線ＢＬｘのレベルがさらに減少して最終的にはグランド電位まで達し、センス動作は失敗する。従って、センスアンプ２０から出力されるデータに基づいてショート不良の有無に応じた違いを判別できるので、注目メモリセルＭＣｘと隣接メモリセルＭＣｙの間のショート不良を検知することが可能となる。

次に、本実施形態のＤＲＡＭのテストに必要なパラレルテスト用回路について説明する。通常、ＤＲＡＭのリードテストにおいては、テスト時間を短縮するために、複数のメモリセルアレイ１０からのリードデータを同時に検知する手法が採用される。しかし、本実施形態の場合は、偶数センスアンプ列１１（Ｅ）と奇数センスアンプ列１１（Ｏ）のうち、動作している側のリードデータのテスト結果は有効であるが、停止している側のリードデータは本来読み出すことができず無効とすべきものであり、そのための構成を追加する必要がある。

図５は、本実施形態のＤＲＡＭに付加されるパラレルテスト用回路の構成例を示している。また図６は、図５と対比するため、従来のＤＲＡＭにおいて用いられるパラレルテスト用回路の構成を比較例として示している。図５の構成例には、２つのＥＸＯＲゲート３０、３１と、２つのＡＮＤゲート３２、３３と、１つのＯＲゲート３４が含まれる。これに対し、図６の構成例には、図５の２つのＡＮＤゲート３２、３３を除いて、２つのＥＸＯＲゲート３０、３１と、１つのＯＲゲート３４が含まれる。

図５及び図６において、ＥＸＯＲゲート３０には、偶数センスアンプ列１１（Ｅ）からのリードデータＤ０、Ｄ２、Ｄ４が入力されるとともに、ＥＸＯＲゲート３１には、奇数センスアンプ列１１（Ｏ）からのリードデータＤ１、Ｄ３、Ｄ５が入力される。なお、簡単のため、各ＥＸＯＲゲート３０、３１に３つのリードデータが入力される場合を示しているが、より多数のリードデータを入力する構成としてもよい。

図６の構成例では、ＥＸＯＲゲート３０の出力Ｘ（Ｅ）とＥＸＯＲゲート３１の出力Ｘ（Ｏ）が、そのままＯＲゲート３４に入力される。ＯＲゲート３４から出力されるテスト結果ＴＲは、正常な場合にはローとなり、フェイルを検知するとハイとなる。よって、全てのリードデータＤ０〜Ｄ５が一致したときに出力Ｘ（Ｅ）、Ｘ（Ｏ）がともにローとなるので、ＯＲゲート３４から出力されるテスト結果ＴＲはロー（正常）となる。リードデータＤ０〜Ｄ５に不一致のデータが含まれれば、出力Ｘ（Ｅ）、Ｘ（Ｏ）の一方又は両方がハイとなるので、ＯＲゲート３４から出力されるテスト結果ＴＲはハイ（フェイル）となる。

これに対し、本実施形態の図５の構成例では、ＡＮＤゲート３２に、ＥＸＯＲゲート３０の出力Ｘ（Ｅ）とテストモード信号ＴＳＥが入力される。また、ＡＮＤゲート３３に、ＥＸＯＲゲート３１の出力Ｘ（Ｏ）とテストモード信号ＴＳＯが入力される。よって、偶数センスアンプ列１１（Ｅ）の動作が停止している場合は、テストモード信号ＴＳＥがローとなって、リードデータＤ０、Ｄ２、Ｄ４に関わらずＡＮＤゲート３２の出力がローとなる。また、奇数センスアンプ列１１（Ｏ）の動作が停止している場合は、テストモード信号ＴＳＯがローとなって、リードデータＤ１、Ｄ３、Ｄ５に関わらずＡＮＤゲート３３の出力がローとなる。そして、２つのＡＮＤゲート３２、３３の出力がＯＲゲート３４に入力されるので、動作しているセンスアンプ列１１のリードデータのみを反映して、上述のテスト結果ＴＲが出力される。

従って、図５の構成例を採用することにより、停止しているセンスアンプ列１１のリードデータを強制的にパスして、動作しているセンスアンプ列１１のリードデータを用いたパラレルテストを実行可能となる。これにより、オープンビット線構造を採用したメモリセルアレイ１０に対し、隣接メモリセルＭＣの間のショート不良を検知する構成を採用しつつ、テスト時間の増大を回避することができる。

以上、本実施形態に基づいて本発明の内容を具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができる。すなわち、本発明は、図１、図３の構成に限られず、多様な構成を備えたＤＲＡＭに対して適用可能である。また、本実施形態では、複数のメモリセルアレイ１０と複数のセンスアンプ列１１を備えるＤＲＡＭについて説明したが、メモリセルアレイ１０及びセンスアンプ列１１の一部についてのみ、本実施形態の機能と動作を実現可能であっても、本発明を適用することが可能である。さらに、本発明は、半導体記憶装置としてのＤＲＡＭに限られず、ＤＲＡＭ以外の半導体記憶装置に対しても広く適用可能である。

本実施形態のＤＲＡＭの要部構成を示すブロック図である。 本実施形態のセンスアンプ列に対する具体的な制御例を説明する図である。 図１のセンスアンプ列のセンスアンプ及びその周辺の回路構成を示す図である。 本実施形態のＤＲＡＭのテストを実行する場合の動作波形を示す図である。 本実施形態のＤＲＡＭに付加されるパラレルテスト用回路の構成例を示す図である。 図５と対比するため、従来のＤＲＡＭにおいて用いられるパラレルテスト用回路の構成を比較例として示す図である。

符号の説明

１０…メモリセルアレイ
１１…センスアンプ列
１２…ＡＮＤゲート
２０…センスアンプ
２１…Ｙスイッチ回路
２２…ビット線イコライズ回路
２３…駆動回路
２４…インバータ
２５…電源線イコライズ回路
２６…入出力線イコライズ回路
３０、３１…ＥＸＯＲゲート
３２、３３…ＡＮＤゲート
３４…ＯＲゲート
ＭＣ…メモリセル
ＷＬ…ワード線
ＢＬ、／ＢＬ…ビット線
Ｐ０、Ｐ１，Ｐ１０…ＰＭＯＳトランジスタ
Ｎ０〜Ｎ６、Ｎ１０〜Ｎ１６…ＮＭＯＳトランジスタ

Claims (13)

1. 複数のワード線と複数のビット線の交点に配置された複数のメモリセルを有するメモリセルアレイと、
   前記複数のビット線のうち所定位置のビット線に接続される第１のセンスアンプと、
   前記所定位置のビット線に隣接するビット線に接続される第２のセンスアンプと、
   前記第１のセンスアンプ又は前記第２のセンスアンプに接続される前記ビット線のそれぞれに所定の電位を供給する電位供給回路と、
   前記第１のセンスアンプと前記第２のセンスアンプの動作を独立に制御可能なセンスアンプ制御回路と、
   を備え、前記センスアンプ制御回路は、前記第１のセンスアンプと前記第２のセンスアンプのうち、一方の前記センスアンプの動作を停止させて当該センスアンプに接続される前記ビット線に対し前記電位供給回路により前記所定の電位を供給した状態で、他方の前記センスアンプを動作させるように制御することを特徴とする半導体記憶装置。
2. 前記所定の電位は、選択されたワード線が活性化されたとき、隣接する２本のビット線の間でストレスを印加可能な所定の電源電圧又は所定の接地電位に設定されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記メモリセルアレイの一方の側に配置される前記複数の前記第１のセンスアンプを含む第１のセンスアンプ列と、前記メモリセルアレイを挟んで前記第１のセンスアンプ列と対向して配置される複数の前記第２のセンスアンプを含む第２のセンスアンプ列とを備え、前記複数のビット線は、前記第１のセンスアンプ及び前記第２のセンスアンプと交互に接続されるように配置されることを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 複数の前記メモリセルアレイが配置され、前記第１のセンスアンプ列と前記第２のセンスアンプ列が前記メモリセルアレイの各々を挟んで交互に配置されることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記メモリセルアレイはオープンビット線構造に形成され、前記第１のセンスアンプ及び前記第２のセンスアンプの各々は、隣接する２つの前記メモリセルアレイの１対のビット線に接続されることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記電位設定回路は、前記所定の電位に設定されるプリチャージ電位に基づいて前記１対のビット線をプリチャージし、かつ当該１対のビット線を同電位に設定するビット線イコライズ回路であることを特徴とする請求項５に記載の半導体記憶装置。
7. 前記センスアンプ制御回路は、一又は複数の前記第１のセンスアンプ列に対し共通の第１のテストモード信号を供給して動作を制御し、一又は複数の前記第２のセンスアンプ列に対し共通の第２のテストモード信号を供給して動作を制御することを特徴とする請求項４に記載の半導体記憶装置。
8. 複数のワード線と複数のビット線の交点に配置された複数のメモリセルを有するメモリセルアレイと、前記複数のビット線のうち所定位置のビット線に接続される第１のセンスアンプと、前記所定位置のビット線に隣接するビット線に接続される第２のセンスアンプと、前記第１のセンスアンプ又は前記第２のセンスアンプに接続される前記ビット線のそれぞれに所定の電位を供給する電位供給回路とを備える半導体記憶装置のテスト方法であって、
   前記第１のセンスアンプ及び前記第２のセンスアンプのうち、一方のセンスアンプを停止させた状態で当該一方のセンスアンプに接続されるビット線に所定の電位を供給し、選択されたワード線を活性化し、他方のセンスアンプを動作させて当該他方のセンスアンプに接続されるビット線に伝送される電位差を増幅し、出力されるリードデータを検知することによりテストを実行することを特徴とする半導体記憶装置のテスト方法。
9. テスト対象のメモリセルが接続されるビット線に隣接するビット線に、前記テスト対象のメモリセルに保持されるデータと逆極性のデータが書き込まれるように前記所定の電位が供給されることを特徴とする請求項８に記載の半導体記憶装置のテスト方法。
10. 前記複数のビット線は、前記第１のセンスアンプ及び前記第２のセンスアンプと交互に接続されるように配置され、
    第１のセンスアンプ列に含まれる複数の前記第１のセンスアンプの動作を共通に制御するとともに、第２のセンスアンプ列に含まれる複数の前記第２のセンスアンプの動作を共通に制御することを特徴とする請求項８又は９に記載の半導体記憶装置のテスト方法。
11. 複数の前記メモリセルアレイが配置され、前記第１のセンスアンプ列と前記第２のセンスアンプ列が前記メモリセルアレイの各々を挟んで交互に配置され、
    複数の前記第１のセンスアンプ列の動作を共通に制御するとともに、複数の前記第２のセンスアンプ列の動作を共通に制御することを特徴とする請求項１０に記載の半導体記憶装置のテスト方法。
12. 複数の前記第１のセンスアンプ列のリードデータ群と、複数の前記第２のセンスアンプ列のリードデータ群を同時に検知して、パラレルテストを実行することを特徴とする請求項１１に記載の半導体記憶装置のテスト方法。
13. 前記第１のセンスアンプ列と前記第２のセンスアンプ列のうち、動作を停止させた側のセンスアンプ列のリードデータを除外して前記パラレルテストを実行することを特徴とする請求項１２に記載の半導体記憶装置のテスト方法。
    

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