KR20100107345A - 반도체 메모리 장치 - Google Patents

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최종현
강상석
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삼성전자주식회사
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 제1 방향으로 신장된 제1 비트 라인과 워드 라인 사이에 연결된 제1 메모리 셀 및 상기 제1 방향으로 신장된 제2 비트 라인과 상기 워드 라인 사이에 연결되고, 상기 제1 메모리 셀과 인접하여 배치된 제2 메모리 셀을 구비하는 메모리 셀 어레이, 제1 프리차지 신호에 응답하여 상기 제1 비트 라인을 제1 프리차지 전압으로 프리차지하는 제1 프리차지부, 제2 프리차지 신호에 응답하여 상기 제2 비트 라인을 제2 프리차지 전압으로 프리차지하는 제2 프리차지부, 및 외부로부터 인가되는 명령어에 응답하여 상기 제1 프리차지 신호 및 상기 제2 프리차지 신호를 출력하고, 번인 테스트 동작시 상기 제1 프리차지 전압은 전원 전압을 가지고, 상기 제2 프리차지 전압은 네거티브 스트레스 전압을 가지도록 출력하고, 노멀 동작시 상기 제1 프리차지 전압 및 상기 제2 프리차지 전압은 동일한 프리차지 전압을 가지도록 출력하는 제어부를 구비하는 것을 특징으로 한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 제조 공정에서 마이크로 브리지 결함이 발생한 경우에 번인 테스트 시 효과적인 스트레스 전압을 인가하여 상기 마이크로 브리지를 제거할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 집적도가 증가함에 따라 반도체 메모리 장치 내에 구비되는 회로 소자들의 크기는 작아진다. 이에 따라, 상기 회로 소자들을 형성시키는 반도체 메모리 장치의 제조 공정에서, 공정 마진은 줄어든다. 따라서, 인접하는 메모리 셀들 사이에 마이크로 브리지(Micro Bridge) 결함이 발생할 가능성이 높아진다. 마이크로 브리지 결함은 인접하는 메모리 셀들 사이에, 의도하지 않은 전류 경로(current path)가 형성되어서, 누설전류가 발생되는 현상이다. 메모리 셀들 사이에 상기 마이크로 브리지 결함이 발생하면, 메모리 셀들에 저장된 데이터가 손실될 수 있다.
본 발명의 목적은 반도체 메모리 장치의 제조 공정상 형성될 수 있는 마이크로 브리지를 효과적으로 제거할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 제1 방향으로 신장된 제1 비트 라인과 워드 라인 사이에 연결된 제1 메모리 셀 및 상기 제1 방향으로 신장된 제2 비트 라인과 상기 워드 라인 사이에 연결되고, 상기 제1 메모리 셀과 인접하여 배치된 제2 메모리 셀을 구비하는 메모리 셀 어레이, 제1 프리차지 신호에 응답하여 상기 제1 비트 라인을 제1 프리차지 전압으로 프리차지하는 제1 프리차지부, 제2 프리차지 신호에 응답하여 상기 제2 비트 라인을 제2 프리차지 전압으로 프리차지하는 제2 프리차지부, 및 외부로부터 인가되는 명령어에 응답하여 상기 제1 프리차지 신호 및 상기 제2 프리차지 신호를 출력하고, 번인 테스트 동작시 상기 제1 프리차지 전압은 전원 전압을 가지고, 상기 제2 프리차지 전압은 네거티브 스트레스 전압을 가지도록 출력하고, 노멀 동작시 상기 제1 프리차지 전압 및 상기 제2 프리차지 전압은 동일한 프리차지 전압을 가지도록 출력하는 제어부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부는 소정의 기준 전압 레벨을 가지는 상기 프리차지 전압을 발생하는 프리차지 전압 발생부, 상기 번인 테스트 동작시 상기 제1 프리차지 전압이 출력되는 제1 단자로 상 기 전원 전압을 인가하고, 상기 제2 프리차지 전압이 출력되는 제2 단자로 상기 네거티브 스트레스 전압을 인가하는 스트레스 전압 인가부, 및 상기 번인 테스트 동작시 활성화되는 전송 제어신호에 응답하여 상기 프리차지 전압 발생부와 상기 제1 단자 및 상기 제2 단자를 차단하고, 상기 노멀 동작시 상기 전송 제어신호에 응답하여 상기 프리차지 전압을 상기 제1 단자 및 상기 제2 단자로 인가하는 프리차지 전압 전송부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부의 상기 스트레스 전압 인가부의 제1 형태는 상기 제1 단자와 연결되고, 상기 번인 테스트 동작시 상기 전원 전압이 인가되는 제1 패드, 및 상기 제2 단자와 연결되고, 상기 번인 테스트 동작시 상기 네거티브 스트레스 전압이 인가되는 제2 패드를 구비하는 것을 특징으로 하고, 제2 형태는 상기 전원 전압과 상기 제1 단자 사이에 연결되고, 상기 전송 제어신호에 응답하여 온 오프되는 제1 스위칭 회로, 및 상기 네거티브 스트레스 전압과 상기 제2 단자 사이에 연결되고, 상기 전송 제어신호에 응답하여 온 오프되는 제2 스위칭 회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부의 상기 프리차지 전압 전송부는 상기 전송 제어신호를 반전시켜 출력하는 인버터, 상기 프리차지 전압 발생부와 상기 제1 단자 사이에 연결되고, 상기 전송 제어신호 및 상기 인버터의 출력 신호에 응답하여 상기 프리차지 전압 발생부와 상기 제1 단자를 연결시키거나 차단시키는 제1 전송 게이트부, 및 상기 프리차지 전압 발생부와 상기 제2 단자 사이에 연결되고, 상기 전송 제어신호 및 상기 인버터의 출력 신 호에 응답하여 상기 프리차지 전압 발생부와 상기 제2 단자를 연결시키거나 차단시키는 제2 전송 게이트부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부의 상기 프리차지 전압 전송부의 상기 제1 전송 게이트부는 상기 프리차지 전압 발생부와 상기 제1 단자 사이에 연결되고, 상기 전송 제어 신호가 인가되는 게이트를 구비하는 제1 PMOS 전송 트랜지스터, 및 상기 프리차지 전압 발생부와 상기 제1 단자 사이에 연결되고, 상기 인버터의 출력 신호가 인가되는 게이트를 구비하는 제1 NMOS 전송 트랜지스터를 구비하고, 상기 제2 전송 게이트부는 상기 프리차지 전압 발생부와 상기 제2 단자 사이에 연결되고, 상기 전송 제어 신호가 인가되는 게이트를 구비하는 제2 PMOS 전송 트랜지스터, 및 상기 프리차지 전압 발생부와 상기 제2 단자 사이에 연결되고, 상기 인버터의 출력 신호가 인가되는 게이트를 구비하는 제2 NMOS 전송 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부의 상기 프리차지 전압 전송부의 상기 인버터는 포지티브 전압 레벨을 가지는 제1 전압과 네거티브 전압 레벨을 가지는 제2 전압 사이에 연결되고, 상기 전송 제어신호가 활성화되면 상기 제2 전압을 출력하고, 상기 전송 제어 신호가 비활성화되면 상기 제1 전압을 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부의 상기 프리차지 전압 전송부의 상기 제1 및 제2 전송 게이트부의 상기 제1 및 제2 NMOS 전송 트랜지스터들 각각은 P-형 기판, 상기 P-형 기판 내에 형성된 N- 밴드, 상기 N- 밴드 내에 형성된 P- 웰, 상기 P- 웰 내에 소정의 거리 이격되어 형성된 제1 N+ 영역 및 제2 N+ 영역, 상기 제1 N+ 영역과 상기 제2 N+ 영역의 사이의 상부에 배치된 게이트, 상기 P- 웰의 양측 각각의 상기 N- 밴드 내에 형성된 제3 N+ 영역 및 제4 N+ 영역을 구비하고, 상기 제1 N+ 영역에는 상기 프리차지 전압이 인가되고, 상기 제3 N+ 영역 및 상기 제4 N+ 영역은 전원 전압과 연결되고, 상기 게이트에는 상기 인버터의 출력 신호가 인가되고, 상기 제2 N+ 영역은 상기 제1 단자 또는 상기 제2 단자 중 하나와 연결되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제어부의 상기 프리차지 전압 전송부의 상기 제1 및 제2 전송 게이트부의 상기 제1 및 제2 NMOS 전송 트랜지스터들 각각은 상기 P- 웰 내에 형성되고, 상기 제2 전압이 인가되는 P+ 영역을 추가적으로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 전원 전압 및 상기 제1 전압은 전원 전압이고, 상기 네거티브 스트레스 전압 및 상기 제2 전압은 백 바이어스 전압인 것을 특징으로 한다.
따라서, 본 발명의 반도체 메모리 장치는 워드 라인으로 고전압을 인가하지 않고도 메모리 셀 어레이에 효과적인 스트레스 전압을 인가하여 마이크로 브리지를 제거 할 수 있으며, 따라서, 고전압 인가로 인한 메모리 셀 트랜지스터의 열화를 방지할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 것으로서, 본 발명의 반도체 메모리 장치는 제1 프리차지부(100-1), 제2 프리차지부(100-2), 제1 센스 증폭기부(200-1), 제2 센스 증폭기부(200-2), 메모리 셀 어레이(300), 및 제어부(400)로 구성될 수 있다. 또한, 제1 프리차지부(100-1)는 3개의 NMOS 트랜지스터들(N1, N2, N3)로 구성될 수 있으며, 제2 프리차지부(100-2)는 3개의 NMOS 트랜지스터들(N4,N5, N6)로 구성될 수 있으며, 제1 및 제2 센스 증폭기부(200-1, 200-2) 각각은 두 개의 PMOS 트랜지스터로 구성된 PMOS 센스 증폭기 및 두 개의 NMOS 트랜지스터로 구성된 NMOS 센스 증폭기로 구성될 수 있다. 도 1에서 점선(bridge)은 반도체 메모리 장치의 제조 과정에서 형성될 수 있는 마이크로 브리지를 나타낸 것이고, 일점쇄선은 번인 테스트 동작시 상기 마이크로 브리지(bridge)를 제거하기 위하여 인가되는 스트레스 전압에 의한 전류 경로를 나타낸 것이다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1 프리차지부(100-1)는 제어부(400)로부터 입력되는 제1 프리차지 신호(PEQ_o)에 응답하여 제1 비트 라인(BLi+1) 및 상기 제1 비트 라인(BLi+1)과 인접하여 배치된 비트 라인을 제어부(400)로부터 인가되는 제1 프리차지 전압(VBL_o)으로 프리차지하고, 제2 프리차지부(100-2)는 제어부(400)로부터 입력되는 제2 프리차지 신호(PEQ_e)에 응답하여 제2 비트 라인(BLi) 및 상기 제2 비트 라인과 인접하 여 배치된 비트 라인을 제어부(400)로부터 인가되는 제2 프리차지 전압(VBL_e)으로 프리차지 한다.
제1 센스 증폭기부(200-1)는 제어부(400)로부터 입력되는 제1 센스 증폭기 인에이블 신호(LA_o) 및 제1 반전 센스 증폭기 인에이블 신호(LAB_o)에 응답하여 제1 비트 라인(BLi+1)의 신호를 감지하여 증폭하고, 제2 센스 증폭기부(200-2)는 제어부(400)로부터 입력되는 제2 센스 증폭기 인에이블 신호(LA_e) 및 제2 반전 센스 증폭기 인에이블 신호(LAB_e)에 응답하여 제2 비트 라인(BLi)의 신호를 감지하여 증폭한다. 제1 센스 증폭기부(200-1)는 제1 비트 라인(BLi+1) 및 상기 제1 비트 라인(BLi+1)과 인접하여 배치된 비트 라인의 전압 차를 감지하고 증폭하도록 구성될 수 있으며, 제2 센스 증폭기부(200-2)는 제2 비트 라인(BLi) 및 상기 제2 비트 라인(BLi)과 인접하여 배치된 비트 라인의 전압 차를 감지하고 증폭하도록 구성될 수 있다.
메모리 셀 어레이(300)는 제1 방향으로 신장된 제1 비트 라인(BLi+1)과 워드 라인들(WLj, WLj+1) 각각의 사이에 연결된 제1 메모리 셀들(MC1) 및 상기 제1 방향으로 신장되고 상기 제1 비트 라인(BLi+1)과 인접하여 배치된 제2 비트 라인(BLi)과 상기 워드 라인들(WLj, WLj+1) 각각의 사이에 연결되고, 상기 제1 메모리 셀들(MC1)과 인접하여 배치된 제2 메모리 셀들(MC2)을 구비하여 구성될 수 있으며, 선택된 메모리 셀로/로부터 데이터를 라이트/리드 한다.
제어부(400)는 외부로부터 입력되는 명령어 및 어드레스 신호에 응답하여 상기 제1 프리차지 신호(PEQ_o), 제2 프리차지 신호(PEQ_e), 제1 센스 인에이블 신 호(LA_o), 제1 반전 센스 인에이블 신호(LAB_o), 제2 센스 인에이블 신호(LA_e), 제2 반전 센스 인에이블 신호(LAB_e)를 출력하고, 번인 테스트 동작시에는 상기 제1 프리차지 전압(VBL_o)과 상기 제2 프리차지 전압(VBL_e) 중 어느 하나(예를 들면, 제1 프리차지 전압(VBL_o))는 전원 전압 레벨로, 다른 하나(예를 들면, 제2 프리차지 전압(VBL_e))는 네거티브 스트레스 전압 레벨(예를 들면, 백 바이어스 전압 레벨)로 출력하고, 노멀 동작시에는 상기 제1 프리차지 전압(VBL_o)과 상기 제2 프리차지 전압(VBL_e)을 동일한 프리차지 전압 레벨로 출력한다.
즉, 본 발명의 반도체 메모리 장치는 번인 테스트 동작시 마이크로 브리지의 일단에 전원 전압을 인가하고, 타단으로 소정의 네거티브 스트레스 전압을 인가하여 상기 마이크로 브리지를 제거한다. 예를 들면, 본 발명의 반도체 메모리 장치의 제어부(400)는 번인 테스트 동작시 제1 프리차지 전압(VBL_o)으로 전원 전압을 인가하고, 제2 프리차지 전압(VBL_e)으로 소정의 네거티브 스트레스 전압을 인가하고, 제1 프리차지 신호(PEQ_o) 및 제2 프리차지 신호(PEQ_e)를 하이 레벨로 활성화하도록 구성될 수 있다. 이 경우, 제어부(400)로부터 출력된 전원 전압 레벨을 가지는 제1 프리차지 전압(VBL_o)은 제1 프리차지부(100-1)의 NMOS 트랜지스터(N2) 및 제2 메모리 셀(MC2)의 셀 트랜지스터를 통하여 마이크로 브리지(bridge)의 일단에 인가되고, 제어부(400)로부터 출력된 상기 네거티브 스트레스 전압 레벨을 가지는 제2 프리차지 전압(VBL_e)은 제2 프리차지부(100-2)의 NMOS 트랜지스터(N4) 및 제1 메모리 셀(MC1)의 셀 트랜지스터를 통하여 마이크로 브리지(bridge)의 타단에 인가된다. 마이크로 브리지(bridge)는 전원 전압 레벨을 가지는 상기 제1 프리차지 전압(VBL_o)과 네거티브 스트레스 전압 레벨을 가지는 상기 제2 프리차지 전압(VBL_e)에 의해 형성된 전압차에 의해 제거될 수 있다.
도 2는 도 1에 나타낸 본 발명의 반도체 메모리 장치의 제어부(400)의 일부분으로서, 제1 및 제2 프리차지 전압을 발생하는 프리차지 전압 발생회로의 일실시예의 구성을 나타내는 것으로, 프리차지 전압 발생회로는 프리차지 전압 발생부(410), 프리차지 전압 전송부(420), 제어신호 발생부(400), 제1 패드(PAD_o), 및 제2 패드(PAD_e)를 구비하여 구성될 수 있다.
프리차지 전압 발생부(410)는 제1 비교부(411), 제2 비교부(412), 풀업부(413), 및 풀다운부(414)로 구성될 수 있으며, 풀업부(413)는 전원 전압(Vdd)과 프리차지 전압(VBL)이 출력되는 단자 사이에 연결되고, 제1 비교부(411)로부터 출력되는 제1 비교 신호(C1)가 인가되는 게이트를 구비하는 PMOS 트랜지스터(P)를 구비하여 구성될 수 있으며, 풀다운부(414)는 상기 프리차지 전압(VBL)이 출력되는 단자와 접지 전압 사이에 연결되고, 제2 비교부(412)로부터 출력되는 제2 비교 신호(C2)가 인가되는 게이트를 구비하는 NMOS 트랜지스터(N)를 구비하여 구성될 수 있다.
프리차지 전압 전송부(420)는 상기 프리차지 전압 발생부(410)와 제1 프리차지 전압(VBL_o)이 출력되는 단자 사이에 연결되는 제1 전송 게이트부(421), 상기 프리차지 전압 발생부(410)와 제2 프리차지 전압(VBL_e)이 출력되는 단자 사이에 연결되는 제2 전송 게이트부(422), 및 소정의 포지티브 전압(예를 들면, 전원 전압(Vdd)) 및 소정의 네거티브 전압(예를 들면, 백 바이어스 전압(Vbb)) 사이에 연 결되는 인버터(IV)를 구비하여 구성될 수 있다. 상기 제1 전송 게이트(421)는 상기 프리차지 전압 발생부(410)와 제1 프리차지 전압(VBL_o)이 출력되는 단자 사이에 연결되고 전송 제어 신호(signal_A)가 인가되는 게이트를 구비하는 제1 PMOS 전송 트랜지스터(PT1), 및 상기 프리차지 전압 발생부(410)와 제1 프리차지 전압(VBL_o)이 출력되는 단자 사이에 연결되고 인버터(IV)의 출력 신호가 인가되는 게이트를 구비하는 제1 NMOS 전송 트랜지스터(NT1)를 구비하여 구성될 수 있다. 상기 제2 전송 게이트(422)는 프리차지 전압 발생부(410)와 제2 프리차지 전압(VBL_e)이 출력되는 단자 사이에 연결되고 상기 전송 제어 신호(signal_A)가 인가되는 게이트를 구비하는 제2 PMOS 전송 트랜지스터(PT2), 및 프리차지 전압 발생부(410)와 제2 프리차지 전압(VBL_e)이 출력되는 단자 사이에 연결되고 상기 인버터(IV)의 출력 신호가 인가되는 게이트를 구비하는 제2 NMOS 전송 트랜지스터(NT2)를 구비하여 구성될 수 있다.
도 2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
프리차지 전압 발생부(410)는 기준 전압을 입력하여 상기 기준 전압의 레벨에 상응하는 레벨을 가지는 프리차지 전압(VBL)을 출력한다. 기준 전압은 상기 기준 전압의 레벨보다 소정 레벨 낮은 레벨을 가지는 제1 기준 전압(Vref-)과 상기 기준 전압의 레벨보다 소정 레벨 높은 레벨을 가지는 제2 기준 전압(Vref+)으로 구성될 수 있다.
프리차지 전압 발생부(410)의 제1 비교부(411)는 제1 기준 전압(Vref-)과 프리차지 전압(VBL)을 비교하여 비교 결과에 따라 제1 비교 신호(C1)를 출력하고, 제 2 비교부(412)는 제2 기준 전압(Vref+)과 프리차지 전압(VBL)을 비교하여 비교 결과에 따라 제2 비교 신호(C2)를 출력한다. 제1 비교부(411)는 프리차지 전압(VBL)이 제1 기준 전압(Vref-)보다 낮으면 로우 레벨의 제1 비교 신호(C1)를 출력하고, 프리차지 전압(VBL)이 제1 기준 전압(Vref-)보다 높으면 하이 레벨의 제1 비교 신호(C1)를 출력하도록 구성될 수 있으며, 제2 비교부(412)는 프리차지 전압(VBL)이 제2 기준 전압(Vref+)보다 높으면 하이 레벨의 제2 비교 신호(C2)를 출력하고, 프리차지 전압(VBL)이 제2 기준 전압(Vref+)보다 낮으면 로우 레벨의 제2 비교 신호(C2)를 출력하도록 구성될 수 있다.
프리차지 전압 발생부(410)의 풀업부(413)는 제1 비교 신호(C1)에 응답하여 프리차지 전압(VBL)을 풀업하고, 풀다운부(414)는 제2 비교 신호(C2)에 응답하여 프리차지 전압(VBL)을 풀다운한다. 즉, 풀업부(413)는 제1 비교 신호(C1)에 응답하여 프리차지 전압(VBL)이 제1 기준 전압(Vref-)보다 낮으면 프리차지 전압(VBL)이 높아지도록 조절하고, 풀다운부(414)는 제2 비교 신호(C2)에 응답하여 프리차지 전압(VBL)이 제2 기준 전압(Vref+)보다 높으면 프리차지 전압(VBL)이 낮아지도록 조절한다.
제1 기준 전압(Vref-)과 제2 기준 전압(Vref+)은 동일한 소정의 기준 전압 레벨일 수 있다. 다만, 이 경우에는 풀업부(413)를 구성하는 PMOS 트랜지스터(P)와 풀다운부(414)를 구성하는 NMOS 트랜지스터(N)가 계속해서 번갈아 턴온될 수 있다. 이를 방지하기 위해 상술한 바와 같이 제1 기준 전압(Vref-)은 상기 기준 전압의 레벨보다 소정 레벨 낮은 레벨을 가지고, 제2 기준 전압(Vref+)은 상기 기준 전압 의 레벨보다 소정 레벨 높은 레벨을 가지도록 구성할 수도 있다. 이 경우, 프리차지 전압(VBL)은 소정의 기준 전압 레벨을 기준으로 소정의 범위를 가지는 레벨이 될 수 있다.
프리차지 전압 전송부(420)는 전송 제어 신호(signal_A)에 응답하여 프리차지 전압 발생부(410)로부터 발생된 프리차지 전압(VBL)을 제1 프리차지 전압(VBL_o) 및 제2 프리차지 전압(VBL_e)으로 출력하거나, 상기 제1 프리차지 전압(VBL_o)이 출력되는 단자와 상기 제2 프리차지 전압(VBL_e)이 출력되는 단자와 상기 프리차지 전압 발생부(410)를 전기적으로 분리시킨다. 전송 제어 신호(signal_A)는 번인 테스트 동작시 활성화되고, 노멀 동작시 비활성화 되도록 구성될 수 있다.
프리차지 전압 전송부(420)의 인버터(IV)는 소정의 포지티브 전압(예를 들면, 전원 전압(Vdd))과 소정의 네거티브 전압(예를 들면, 백 바이어스 전압(Vbb)) 사이에 연결되고, 전송 제어 신호(signal_A)를 반전시켜 출력한다. 즉, 인버터(IV)는 하이 레벨의 전송 제어 신호(signal_A)가 입력되면 소정의 네거티브 전압 레벨(예를 들면, 백 바어이스 전압(Vbb) 레벨)을 출력하고, 로우 레벨의 전송 제어 신호(signal_A)가 입력되면 소정의 포지티브 전압 레벨(예를 들면, 전원 전압(Vdd)) 레벨을 출력하도록 구성될 수 있다.
프리차지 전압 전송부(420)의 제1 전송 게이트부(421)는 전송 제어 신호(signal_A) 및 인버터(IV)의 출력 신호에 응답하여 프리차지 전압 발생부(410)로부터 발생된 프리차지 전압(VBL)을 제1 프리차지 전압(VBL_o)이 출력되는 단자로 전송하거나, 프리차지 전압 발생부(410)와 제1 프리차지 전압(VBL_o)이 출력되는 단자를 분리시킨다. 즉, 번인 테스트 동작시 전송 제어 신호(signal_A)가 하이 레벨로 활성화되면 인버터(IV)는 백 바이어스 전압(Vbb) 레벨의 신호를 출력하고, 제1 PMOS 전송 트랜지스터(PT1)는 하이 레벨의 전송 제어 신호(signal_A)에 응답하여 오프되고, 제1 NMOS 전송 트랜지스터(NT1)는 인버터(IV)의 출력 신호에 응답하여 오프된다. 따라서, 프리차지 전압 발생부(410)와 제1 프리차지 전압(VBL_o)이 출력되는 단자가 분리된다. 노멀 동작시 전송 제어 신호(signal_A)가 로우 레벨로 비활성화되면 인버터(IV)는 전원 전압(Vdd) 레벨의 신호를 출력하고, 제1 PMOS 전송 트랜지스터(PT1)는 로우 레벨의 전송 제어 신호(signal_A)에 응답하여 온되고, 제1 NMOS 전송 트랜지스터(NT1)는 인버터(IV)의 출력 신호에 응답하여 온된다. 따라서, 프리차지 전압 발생부(410)로부터 발생된 프리차지 전압(VBL)이 제1 프리차지 전압(VBL_o)이 출력되는 단자로 전송된다. 제2 전송 게이트부(422)의 동작은 제1 전송 게이트부(421)의 동작과 유사하다.
제어신호 발생부(430)는 상기 전송 제어 신호(signal_A)를 출력한다. 도시하지는 않았지만, 제어신호 발생부(430)는 명령어 디코더 및 모드 설정 레지스터를 구비할 수 있으며, 이 경우, 명령어 디코더는 외부로부터 입력되는 명령어를 디코딩하여 모드 설정 명령을 출력하고, 모드 설정 레지스터는 상기 모드 설정 명령에 응답하여 외부로부터 입력되는 어드레스 신호를 디코딩하여 상기 전송 제어 신호(signal_A)를 출력하도록 구성될 수도 있다. 또한, 도시하지는 않았지만, 상기 전송 제어 신호(signal_A)는 번인 테스트 동작시 외부로부터 인가되도록 구성될 수 도 있다. 예를 들면, 상기 전송 제어 신호(signal_A)는 번인 테스트 동작시 반도체 메모리 장치의 본딩 패드 등을 통하여 외부로부터 인가되도록 구성될 수도 있다.
제1 패드(PAD_o)는 제1 프리차지 전압(VBL_o)이 출력되는 단자와 연결되고, 제2 패드(PAD_e)는 제2 프리차지 전압(VBL_e)이 출력되는 단자와 연결된다. 번인 테스트 동작시, 제1 패드(PAD_o) 및 제2 패드(PAD_e) 중 하나의 패드로는 전원 전압(Vdd)이 인가되고, 다른 하나의 패드로는 소정의 네거티브(negative) 스트레스 전압(예를 들면, 백 바이어스(Vbb) 전압)이 인가된다.
즉, 도 2에 나타낸 본 발명의 반도체 메모리 장치의 제어부(400)의 프리차지 전압 발생회로는 노멀 동작시 소정의 기준 전압 레벨의 프리차지 전압을 제1 프리차지 전압(VBL_o)이 출력되는 단자와 제2 프리차지 전압(VBL_e)이 출력되는 단자로 출력하고, 번인 테스트 동작시 제1 프리차지 전압(VBL_o)이 출력되는 단자와 제2 프리차지 전압(VBL_e)이 출력되는 단자 중 하나의 단자(예를 들면, 제1 프리차지 전압(VBL_o)이 출력되는 단자)로는 전원 전압을 출력하고, 다른 하나의 단자(예를 들면, 제2 프리차지 전압(VBL_e)이 출력되는 단자)로는 소정의 네거티브 스트레스 전압을 출력한다.
도 3은 도 1에 나타낸 본 발명의 반도체 메모리 장치의 제어부(400)의 일부분으로서, 프리차지 전압 발생회로의 다른 실시예를 나타내는 것으로서, 본 발명의 반도체 메모리 장치의 프리차지 전압 발생회로는 프리차지 전압 발생부(410), 프리차지 전압 전송부(420), 제어신호 발생부(430), 제1 스위칭 회로(441) 및 제2 스위칭 회로(442)를 구비하여 구성될 수 있다.
도 3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
프리차지 전압 발생부(410), 프리차지 전압 전송부(420), 및 제어신호 발생부(430)의 기능은 도 2에서 설명한 것과 동일하다.
제1 스위칭 회로(441)는 전원 전압(Vdd)과 제1 프리차지 전압(VBL_o)이 출력되는 단자 사이에 연결되고, 제어신호 발생부(430)로부터 출력된 전송 제어신호(signal_A)에 응답하여 온 오프된다. 즉, 제1 스위칭 회로(441)는 전송 제어신호(signal_A)에 응답하여 전원 전압(Vdd)을 제1 프리차지 전압(VBL_o)이 출력되는 단자로 인가한다. 제2 스위칭 회로(442)는 네거티브 스트레스 전압(예를 들면, 백 바이어스 전압(Vbb))과 제2 프리차지 전압(VBL_e)이 출력되는 단자 사이에 연결되고, 제어신호 발생부(430)로부터 출력된 전송 제어신호(signal_A)에 응답하여 온 오프된다. 즉, 제2 스위칭 회로(442)는 전송 제어신호(signal_A)에 응답하여 네거티브 스트레스 전압(예를 들면, 소정의 네거티브 전압 레벨을 가지는 백 바이어스 전압(Vbb))을 제2 프리차지 전압(VBL_e)이 출력되는 단자로 인가한다. 상기 제1 스위칭 회로(441) 및 상기 제2 스위칭 회로(442) 각각은 트랜지스터 또는 전송 게이트로 구성될 수 있다.
즉, 도 3에 나타낸 본 발명의 반도체 메모리 장치의 제어부(400)의 프리차지 전압 발생회로의 다른 실시예는 패드를 이용하여 제1 프리차지 전압(VBL_o)이 출력되는 단자 및 제2 프리차지 전압(VBL_e)이 출력되는 단자 중 하나의 단자로 전원 전압을 인가하고, 다른 하나의 단자로 소정의 네거티브 스트레스 전압을 인가하는 대신, 제1 프리차지 전압(VBL_o)이 출력되는 단자와 제2 프리차지 전압(VBL_e)이 출력되는 단자 각각과 연결되고, 전송 제어 신호(signal_A)에 응답하여 온 오프되는 스위칭 회로를 구비하여 번인 테스트 동작 시 제1 프리차지 전압(VBL_o)이 출력되는 단자와 제2 프리차지 전압(VBL_e)이 출력되는 단자 중 하나의 단자로는 전원 전압(Vdd)을 출력하고, 다른 하나의 단자로는 소정의 네거티브 스트레스 전압(예를 들면, 백 바이어스 전압(Vbb))을 출력하도록 구성될 수도 있다.
도 4는 도 2 및 도 3에 나타낸 본 발명의 반도체 메모리 장치의 제어부(400)의 프리차지 전압 발생 회로의 프리차지 전압 전송부(420)의 제1 및 제2 NMOS 전송 트랜지스터(NT1, NT2)의 실시예의 구성을 나타낸 것으로서, 제1 내지 제4 N+ 영역(1 ~ 4), P+ 영역(5), 게이트(6), P-웰(7), N- 밴드(8), 및 P-형 기판(9)을 구비하여 구성될 수 있다.
즉, 제1 및 제2 NMOS 전송 트랜지스터(NT1, NT2) 각각은 P-형 기판(9), 상기 P-형 기판 내에 형성된 N-밴드(8)(또는, 분리층(isolation layer)), 상기 N-밴드(8) 내에 형성된 P-웰(7), 상기 P-웰(7) 내에 소정 거리 이격되어 형성된 제1 N+ 영역(1) 및 제2 N+ 영역(2), 상기 제1 N+ 영역(1)과 상기 제2 N+ 영역(2) 사이의 상부에 소정 거리 이격되어 배치되는 게이트(3), 상기 N- 밴드(8) 내의 양 끝단 각각에, 즉, 상기 P-웰(7)의 양측 각각의 상기 N- 밴드(8) 내에 형성된 제3 N+ 영역(3) 및 제4 N+ 영역(4), 및 상기 P-웰(7) 내에 형성된 P+ 영역(5)을 구비하여 형성될 수 있다. 또한, 상기 제1 N+ 영역(1)에는 프리차지 전압 발생부(410)로부터 출력되는 프리차지 전압(VBL)이 인가되고, 제2 N+ 영역(2)은 제1 NMOS 전송 트랜지스터(NT1)의 경우에는 제1 프리차지 전압(VBL_o)이 출력되는 단자와 연결되고, 제2 NMOS 전송 트랜지스터(NT2)의 경우에는 제2 프리차지 전압(VBL_e)이 출력되는 단자와 연결되고, 게이트(6)로는 인버터(IV)의 출력 신호가 인가되고, 제3 N+ 영역(3) 및 제4 N+ 영역(4)으로는 전원 전압(Vdd)이 인가되고, P+ 영역(5)으로는 백 바이어스 전압(Vbb)이 인가될 수 있다. P-형 기판(9)으로는 접지 전압이 인가될 수 있다.
즉, 제1 및 제2 NMOS 전송 트랜지스터(NT1, NT2)는 도 4에 나타낸 바와 같이 삼중 웰(triple well) 속에 구현될 수 있다. 다시 말하면, 제1 및 제2 NMOS 전송 트랜지스터(NT1, NT2)는 N-밴드(8) (또는, 분리층(isolation layer))에 의해 P-형 기판(9)이 제2 N+ 영역(2) 및 P-웰(7)과 분리된 구조를 가진다. 따라서, 제2 N+ 영역(2)으로 소정의 네거티브 스트레스 전압이 인가될 때, P-형 기판(9)과 제2 N+ 영역(2) 사이에 발생할 수 있는 순방향 바이어스에 의해 트랜지스터가 손상되는 것을 방지할 수 있다.
또한, 상술한 바와 같이, 제1 및 제2 NMOS 전송 트랜지스터(NT1, NT2)의 게이트(6)로는 인버터(IV)의 출력 신호가 인가되고, 인버터(IV)는 전송 제어 신호(signal_A)가 활성화되면 백 바이어스 전압(Vbb) 레벨의 신호를 출력하도록 구성될 수 있다. 즉, 제1 및 제2 NMOS 전송 트랜지스터(NT1, NT2)의 게이트(6)로 백 바이어스 전압(Vbb) 레벨의 신호를 인가함으로써, 제2 N+ 영역(2)으로 소정의 네거티브 스트레스 전압이 인가된다고 하더라도 상기 네거티브 스트레스 전압이 제1 N+ 영역(1)을 통하여 프리차지 전압 발생부(410)로 인가됨으로써 발생할 수 있는 문제점을 방지할 수 있다.
따라서, 본 발명의 반도체 메모리 장치는 번인 테스트 동작시 마이크로 브리 지의 일단으로는 전원 전압을 인가하고, 타단으로는 소정의 네거티브 스트레스 전압을 인가함으로써 메모리 셀의 셀 트랜지스터의 손상 없이 마이크로 브리지를 효과적으로 제거할 수 있으며, 상기 네거티브 스트레스 전압이 반도체 메모리 장치의 다른 부분에 영향을 미치는 것을 방지할 수 있다.
상기에서는 반도체 메모리 장치가 오픈 비트 라인 구조를 가지는 경우를 예시하였지만, 반도체 메모리 장치가 폴디드(folded) 비트 라인 구조를 가지는 경우에도 본 발명을 적용할 수 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 것이다.
도 2는 도 1에 나타낸 본 발명의 반도체 메모리 장치의 제어부의 일부분으로서, 프리차지 전압 발생회로의 일실시예의 구성을 나타내는 것이다.
도 3은 도 1에 나타낸 본 발명의 반도체 메모리 장치의 제어부의 일부분으로서, 프리차지 전압 발생회로의 다른 실시예의 구성을 나타내는 것이다.
도 4는 도 2 및 도 3에 나타낸 본 발명의 반도체 메모리 장치의 프리차지 전압 발생회로의 제1 및 제2 NMOS 전송 트랜지스터의 실시예의 구성을 나타내는 것이다.

Claims (10)

  1. 제1 방향으로 신장된 제1 비트 라인과 워드 라인 사이에 연결된 제1 메모리 셀 및 상기 제1 방향으로 신장된 제2 비트 라인과 상기 워드 라인 사이에 연결되고, 상기 제1 메모리 셀과 인접하여 배치된 제2 메모리 셀을 구비하는 메모리 셀 어레이;
    제1 프리차지 신호에 응답하여 상기 제1 비트 라인을 제1 프리차지 전압으로 프리차지하는 제1 프리차지부;
    제2 프리차지 신호에 응답하여 상기 제2 비트 라인을 제2 프리차지 전압으로 프리차지하는 제2 프리차지부; 및
    외부로부터 인가되는 명령어에 응답하여 상기 제1 프리차지 신호 및 상기 제2 프리차지 신호를 출력하고, 번인 테스트 동작시 상기 제1 프리차지 전압은 전원 전압을 가지고, 상기 제2 프리차지 전압은 네거티브 스트레스 전압을 가지도록 출력하고, 노멀 동작시 상기 제1 프리차지 전압 및 상기 제2 프리차지 전압은 동일한 프리차지 전압을 가지도록 출력하는 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제어부는
    소정의 기준 전압 레벨을 가지는 상기 프리차지 전압을 발생하는 프리차지 전압 발생부;
    상기 번인 테스트 동작시 상기 제1 프리차지 전압이 출력되는 제1 단자로 상기 전원 전압을 인가하고, 상기 제2 프리차지 전압이 출력되는 제2 단자로 상기 네거티브 스트레스 전압을 인가하는 스트레스 전압 인가부; 및
    상기 번인 테스트 동작시 활성화되는 전송 제어신호에 응답하여 상기 프리차지 전압 발생부와 상기 제1 단자 및 상기 제2 단자를 차단하고, 상기 노멀 동작시 상기 전송 제어신호에 응답하여 상기 프리차지 전압을 상기 제1 단자 및 상기 제2 단자로 인가하는 프리차지 전압 전송부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 스트레스 전압 인가부는
    상기 제1 단자와 연결되고, 상기 번인 테스트 동작시 상기 전원 전압이 인가되는 제1 패드; 및
    상기 제2 단자와 연결되고, 상기 번인 테스트 동작시 상기 네거티브 스트레스 전압이 인가되는 제2 패드를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 스트레스 전압 인가부는
    상기 전원 전압과 상기 제1 단자 사이에 연결되고, 상기 전송 제어신호에 응답하여 온 오프되는 제1 스위칭 회로; 및
    상기 네거티브 스트레스 전압과 상기 제2 단자 사이에 연결되고, 상기 전송 제어신호에 응답하여 온 오프되는 제2 스위칭 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 프리차지 전압 전송부는
    상기 전송 제어신호를 반전시켜 출력하는 인버터;
    상기 프리차지 전압 발생부와 상기 제1 단자 사이에 연결되고, 상기 전송 제어신호 및 상기 인버터의 출력 신호에 응답하여 상기 프리차지 전압 발생부와 상기 제1 단자를 연결시키거나 차단시키는 제1 전송 게이트부; 및
    상기 프리차지 전압 발생부와 상기 제2 단자 사이에 연결되고, 상기 전송 제어신호 및 상기 인버터의 출력 신호에 응답하여 상기 프리차지 전압 발생부와 상기 제2 단자를 연결시키거나 차단시키는 제2 전송 게이트부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1 전송 게이트부는
    상기 프리차지 전압 발생부와 상기 제1 단자 사이에 연결되고, 상기 전송 제어 신호가 인가되는 게이트를 구비하는 제1 PMOS 전송 트랜지스터; 및
    상기 프리차지 전압 발생부와 상기 제1 단자 사이에 연결되고, 상기 인버터의 출력 신호가 인가되는 게이트를 구비하는 제1 NMOS 전송 트랜지스터를 구비하고,
    상기 제2 전송 게이트부는 상기 프리차지 전압 발생부와 상기 제2 단자 사이에 연결되고, 상기 전송 제어 신호가 인가되는 게이트를 구비하는 제2 PMOS 전송 트랜지스터; 및
    상기 프리차지 전압 발생부와 상기 제2 단자 사이에 연결되고, 상기 인버터의 출력 신호가 인가되는 게이트를 구비하는 제2 NMOS 전송 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 인버터는
    포지티브 전압 레벨을 가지는 제1 전압과 네거티브 전압 레벨을 가지는 제2 전압 사이에 연결되고, 상기 전송 제어신호가 활성화되면 상기 제2 전압을 출력하고, 상기 전송 제어 신호가 비활성화되면 상기 제1 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제1 및 제2 NMOS 전송 트랜지스터들 각각은
    P-형 기판;
    상기 P-형 기판 내에 형성된 N- 밴드;
    상기 N- 밴드 내에 형성된 P- 웰;
    상기 P- 웰 내에 소정의 거리 이격되어 형성된 제1 N+ 영역 및 제2 N+ 영역;
    상기 제1 N+ 영역과 상기 제2 N+ 영역의 사이의 상부에 배치된 게이트;
    상기 P- 웰의 양측 각각의 상기 N- 밴드 내에 형성된 제3 N+ 영역 및 제4 N+ 영역을 구비하고,
    상기 제1 N+ 영역에는 상기 프리차지 전압이 인가되고, 상기 제3 N+ 영역 및 상기 제4 N+ 영역은 전원 전압과 연결되고, 상기 게이트에는 상기 인버터의 출력 신호가 인가되고, 상기 제2 N+ 영역은 상기 제1 단자 또는 상기 제2 단자 중 하나와 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제1 및 제2 NMOS 전송 트랜지스터들 각각은
    상기 P- 웰 내에 형성되고, 상기 제2 전압이 인가되는 P+ 영역을 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 전압은 전원 전압이고, 상기 네거티브 스트레스 전압 및 상기 제2 전압은 백 바이어스 전압인 것을 특징으로 하는 반도체 메모리 장치.
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