KR101169395B1 - 상변화층의 표면처리공정을 포함하는 상변화 메모리 소자의제조방법 - Google Patents

상변화층의 표면처리공정을 포함하는 상변화 메모리 소자의제조방법 Download PDF

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Abstract

상변화층의 표면처리공정을 포함하는 상변화 메모리 소자의 제조방법이 개시되어 있다. 여기서 본 발명은 상변화층의 표면처리공정을 포함하는 상변화 메모스토리지 노드에 상변화층을 포함하는 상변화 메모리 소자의 제조 방법에 있어서, 상기 상변화층을 형성하기 전에 상기 상변화층이 형성될 하부막의 표면에 코팅막을 형성하는 단계를 포함하고, 상기 코팅막은 상기 하부막의 표면에 알킬계 라디칼의 부착을 용이하게 하는 화학구조를 갖는 것을 특징으로 하는 상변화 메모리 소자의 제조방법을 제공한다. 상기 코팅막을 형성한 후, 상기 상변화층은 원자층 적층 방법을 이용하여 형성한다.

Description

상변화층의 표면처리공정을 포함하는 상변화 메모리 소자의 제조방법{Method of manufacturing phase change memory device comprising surface treatment process of phase change layer}
도 1 내지 도 3은 본 발명의 실시예에 의한 상변화 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 4는 도 1 내지 도 3에 도시한 본 발명의 상변화 메모리 소자의 제조 방법에서 원자층 적층 방법을 이용하여 상변화층 형성 과정을 나타낸 순서도이다.
도 5 내지 도 7은 도 1 내지 도 3에 도시한 본 발명의 상변화 메모리 소자의 제조 방법에서 상변화층이 형성될 하부막의 표면처리에 사용되는 시약들의 화학 구조도이다.
도 8 내지 도 10은 도 1 내지 도 3의 상변화 메모리 소자의 제조방법에서 시약을 이용한 표면처리 결과로 상변화층이 형성될 하부막의 표면에 형성된 화학구조도이다.
도 11 내지 도 13은 원자층 적층 방식으로 상변화층을 형성하는 과정에 소스 물질로 공급되는 전구체들의 화학 구조도이다.
도 14는 도 1 내지 도 3에 도시한 본 발명의 상변화 메모리 소자의 제조 방법에 적용된 상변화층 형성방법에 따라 발명자가 형성한 상변화층에 대한 투과전자 현미경(TEM) 사진이다.
도 15는 TEM-EDX(Energy Dispersive X-ray Spectroscopy)를 이용한 도 14의 발명자가 형성한 상변화층에 대한 조성 분석 결과를 보여준다.
도 16 및 도 17은 도 1 내지 도 3에 도시한 본 발명의 실시예에 의한 상변화 메모리 소자의 제조 방법에서 상변화층의 형성위치가 다른 경우를 나타낸 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
40:기판 42:게이트 절연막
44:게이트 전극 A1, A2:제1 및 제2 불순물 영역
46, 62:제1 및 제2 층간 절연층
h1:콘택홀 50:도전성 플러그
60:하부 전극 h2:비어홀
64:하부전극 콘택층 66, 100:상변화층
1. 발명의 분야
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로써, 보다 자세하게는 상변화층의 표면처리공정을 포함하는 상변화 메모리 소자의 제조 방법에 관한 것이다.
2. 관련 기술의 설명
상변화 물질(Phase Change Material)은 온도에 따라 결정(crystalline) 상태이거나 비정질(amorphous) 상태를 갖는 물질이다. 상변화 물질의 결정 상태와 비정질 상태는 상호 가역적이다. 곧, 상변화 물질은 결정 상태에서 비정질 상태로 될 수 있고, 다시 비정질 상태에서 결정 상태로 될 수 있다. 결정 상태인 상변화 물질의 저항은 비정질 상태인 상변화 물질의 저항보다 낮다. 상변화 물질이 가질 수 있는 상기 두 저항의 값은 명확히 구분된다.
상변화 메모리 소자(Phase-Change Memory Device), 곧 PRAM은 상기한 특성을 갖는 상변화 물질을 스토리지 노드로 사용하는 메모리 소자이다.
PRAM는 일반적으로 트랜지스터와 이에 전기적으로 연결되고 상변화 물질을 포함하는 스토리지 노드를 포함한다. PRAM은 상변화 물질의 결정상태에 따른 저항 차이를 이용하여 메모리 기능을 수행한다.
현재, PRAM에 사용될 수 있는 다양한 종류의 상변화 물질이 알려져 있다. 이 중에서 대표적인 것이 GST(GeSbTe)계 합금이다.
PRAM도 어느 메모리 소자나 마찬가지로 동작 전류를 줄일 필요가 있다. PRAM에서 상변화 물질을 결정상태에서 비정질 상태로 변화시키기 위한 전류를 리세트 전류(Reset current)라 하고, 비정질 상태에서 결정 상태로 변화시키기 위한 전류를 세트 전류(Set current)라 한다.
결정 상태의 상변화 물질을 비정질 상태로 변화시키기 위해 상변화 물질의 온도는 녹는점 이상이 되어야 한다. 결국, 리세트 전류는 상변화 물질의 온도를 녹 는점 이상으로 높이기 위한 전류이다. 비정질 상태인 상변화 물질을 결정 상태로 변화시키기 위해서도 상변화 물질의 온도를 어느 정도까지 높여야 하지만, 그 온도는 상변화 물질의 녹는점보다 훨씬 낮다. 때문에 리세트 전류는 세트 전류보다 훨씬 크다. 리세트 전류의 크기에 따라 PRAM에 사용될 수 있는 트랜지스터도 제한될 수 있다. 그러므로 PRAM의 소비 전력을 줄이고 집적도를 높이기 위해서라도 PRAM의 리세트 전류는 줄일 필요가 있다. 이 경우에도 리세트 전류는 세트 전류보다 커야 한다.
한편, PRAM에서 상변화 물질로 널리 사용되는 GST막은 주로 물리적 기상 증착법(Physical Vapor Deposition)(PVD)법으로 형성된다.
그러나, PVD법으로 GST막이 형성될 경우, GST막의 성장 제어가 어렵고, GST막의 증착 속도가 느리다. 또한, GST막의 치밀화(densification)가 저하될 수 있다.
이러한 문제는 원자층 증착(Atomic Layer Deposition)(ALD) 방법을 이용하여 GST막을 형성함으로써 어느 정도 해소될 수 있다.
그러나 ALD 방법을 이용하여 GST막을 형성하는 경우에도 다음과 같은 문제가 있을 수 있다.
곧, GST막은 하부전극 콘택(Bottom Electrode Contact)(BEC) 상에만 형성되는 것이 아니라 상기 BEC 둘레의 실리콘 산화막(SiO2) 상에도 증착된다. 그리고 ALD 방법을 이용하여 GST막을 형성하는데 GST막의 소스 물질로 유기금속 화합물이 사용된다. 상기 유기 금속 화합물은 알킬계 라디칼을 갖는 물질이다. 이러한 유기 금속 화합물은 일반적으로 저온에서 실리콘 산화막에 쉽게 흡착되지 않기 때문에, GST막의 두께가 균일하지 못하고, 단차 피복성(step coverage)도 저하된다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 상변화층의 두께 균일성과 단차 피복성을 확보하면서 리세트 전류도 줄일 수 있는 상변화 메모리 소자의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스토리지 노드에 상변화층을 포함하는 상변화 메모리 소자의 제조 방법에 있어서, 상기 상변화층을 형성하기 전에 상기 상변화층이 형성될 하부막의 표면에 코팅막을 형성하는 단계를 포함하고, 상기 코팅막은 상기 하부막의 표면에 알킬계 라디칼의 부착을 용이하게 하는 화학구조를 갖는 것을 특징으로 하는 상변화 메모리 소자의 제조방법을 제공한다.
상기 코팅막을 형성한 후, 그 위에 원자층 적층 방법을 이용하여 상기 상변화층을 형성하는 단계를 포함할 수 있다.
상기 코팅막은 딥 코팅과 스핀 코팅 방식 중 어느 하나를 이용하여 형성할 수 있다. 또한, 상기 코팅막은 원자층 적층 방법으로 형성할 수도 있다.
상기 코팅막은 (alkyl)x(OR)y(Cl)zSi(x+y+z =4, x≥1)로 표현되는 물질군으로부터 선택된 어느 하나의 시약으로 형성할 수 있다.
상기 시약은 디에틸다이에톡시실란(diethyldiethoxysilane), 디소프로필다이 메톡시실란(disopropyldimethoxysilane) 및 디소뷰틸다이메톡시실란(disobutyldimethoxysilane) 중 어느 하나일 수 있다.
상기 코팅막은 한 층의 원자층일 수 있다.
상기 상변화층을 형성하는 단계는,
상기 상변화층의 소스 물질들 중 적어도 하나를 공급하는 단계, 제1 퍼지가스를 공급하는 단계, 반응가스를 공급하는 단계 및 제2 퍼지가스를 공급하는 단계를 더 포함할 수 있다.
상기 반응가스는 수소(H2)가스 또는 플라즈마일 수 있다.
상기 소스 물질들은 Ge과 알킬기를 포함하는 전구체, Sb와 알킬기를 포함하는 전구체 및 Te와 알킬기를 포함하는 전구체를 포함할 수 있다.
본 발명의 실시예에 의하면, 상기 코팅막을 형성하기 전에 상기 하부막에 비어홀을 형성하는 단계 및 상기 비어홀에 도전성 플러그를 채우는 단계를 실시할 수 있다.
본 발명의 다른 실시예에 의하면, 상기 코팅막을 형성하기 전에
상기 하부막에 비어홀을 형성하고, 상기 코팅막을 형성한 다음, 상기 코팅막으로 덮인 상기 하부막 상에 상기 비어홀을 채우는 상기 상변화층을 형성할 수 있다.
상기 비어홀을 채우는 상기 상변화층을 상기 하부막 상에 형성한 다음, 상기 하부막의 상부면에 형성된 상기 상변화층은 제거할 수 있다.
이러한 본 발명을 이용하면, 하부막의 구조에 무관하게 상변화층의 두께를 균일하게 형성할 수 있고, 양호한 단차 피복성을 얻을 수 있다. 또한, 리세트 전류를 줄일 수 있는 바, PRAM의 집적도를 높일 수 있다.
이하, 본 발명의 실시예에 의한 상변화층의 표면처리 공정을 포함하는 상변화 메모리 소자의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1 내지 도 3은 본 발명의 실시예에 의한 상변화 메모리 소자의 제조 방법을 단계별로 보여준다.
도 1을 참조하면, 기판(40)의 주어진 영역 상에 게이트 절연막(42)과 게이트 전극(44)을 순차적으로 적층한다. 활성영역을 한정하는 필드 산화막(미도시)과 게이트 전극(44) 사이의 기판(40)에 도전성 불순물을 이온 주입하여 제1 및 제2 불순물 영역(A1, A2)을 형성한다. 제1 및 제2 불순물 영역(A1, A2)은 게이트 전극(44)으로 분리되어 있다. 상기 도전성 불순물은 기판(40)에 도핑된 불순물과 반대되는 타입의 불순물일 수 있다. 예를 들면, 기판(40)이 p형 기판인 경우, 상기 도전성 불순물은 n형일 수 있다. 제1 및 제2 불순물 영역(A1, A2)은 다양한 형태를 가질 수 있다. 제1 및 제2 불순물 영역(A1, A2) 중 하나, 예를 들면 제1 불순물 영역(A1)은 소오스 영역이고, 나머지 영역(A2)은 드레인 영역일 수 있다. 기판(40)과 제1 및 제2 불순물 영역(A1, A2)과 게이트 전극(44)은 전계 효과 트랜지스터(이하, 트랜지스터)를 구성한다. 상기 트랜지스터가 형성된 기판(40) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(46)을 형성한다. 제1 층간 절연층(46)에 제1 불순물 영 역(A1)이 노출되는 콘택홀(h1)을 형성한다. 콘택홀(h1)은 제1 불순물 영역(A1) 대신, 제2 불순물 영역(A2)이 노출되는 위치에 형성될 수도 있다. 콘택홀(h1)은 도전성 플러그(50)로 채운다.
도 2를 참조하면, 제1 층간 절연층(46) 상에 도전성 플러그(50)의 노출된 상부면을 덮는 하부전극(60)을 형성한다. 하부 전극(60)은 패드 역할도 겸한다. 제1 층간 절연층(46) 상에 하부전극(60)을 덮는 제2 층간 절연층(62)을 형성한다. 제2 층간 절연층(62)은, 예를 들면 실리콘 산화물층으로 형성할 수 있다. 제2 층간 절연층(62)은 제1 층간 절연층(46)과 동일한 절연층일 수 있다. 제2 층간 절연층(62)에 하부전극(60)의 상부면이 노출되는 비어홀(h2)을 형성한다. 이어서 비어홀(h2)을 하부전극 콘택(BEC)층(64)으로 채운다. 비어홀(h2)을 하부전극 콘택층(64)으로 채운 다음, 소정의 시약을 이용하여 상변화층이 형성될 제2 층간 절연층(62)의 상부면을 표면처리 한다. 이러한 표면처리는 후속의 상변화층 적층 공정에서 제2 층간 절연층(62) 상에 상변화층의 소스 물질이 쉽게 부착되도록 하기 위함이다. 상기 표면처리는 딥 코팅(dip coating) 방식 또는 스핀 코팅(spin coating) 방식으로 수행할 수 있다. 상기 딥 코팅 또는 스핀 코팅 방식을 이용한 표면처리에서 제2 층간 절연층(62)의 상부면은 상기 시약으로 코팅된다. 이때, 상기 시약은 가능한 얇게 코팅하는 것이 좋고, 바람직하게는 한 층의 시약 원자층이 형성되도록 코팅하는 것이 바람직하다.
상기 시약은 (alkyl)x(OR)y(Cl)zSi로 표기되는 물질군일 수 있다. 이때, 상기 물질군 표기에서 하첨자들(x,y,z)은 관계식, x+y+z=4, x≥1을 만족한다. 상기 시약으로는, 예를 들면 디에틸다이에톡시실란(Diethyldiethoxysilane), 디소프로필다이메톡시실란(Disopropyldimethoxysilane) 및 디소뷰틸다이메톡시실란(Disobutyldimethoxysilane) 중 어느 하나일 수 있다.
도 5는 상기 시약 중 디에틸다이에톡시실란의 화학 구조를, 도 6은 디소프로필다이메톡시실란의 화학 구조를, 도 7은 디소뷰틸다이메톡시실란의 화학 구조를 보여준다.
실리콘 산화막(SiO2)으로 형성된 제2 층간 절연층(62)과 상기 시약 사이의 반응은 아래와 같은 반응식으로 표현할 수 있다.
[반응식]
SiOR + SiOH ---> Si-O-Si + ROH
도 8 내지 도 10은 상기 시약으로 제2 층간 절연층(62)의 상부면을 표면처리한 후의 제2 층간 절연층(62)의 상부면의 표면 상태를 보여준다.
도 8은 상기 시약으로 디에틸다이에톡시실란을 사용하였을 때, 도 9는 상기 시약으로 디소프로필다이메톡시실란을 사용하였을 때, 도 10은 상기 시약으로 디소뷰틸다이메톡시실란을 사용하였을 때, 제2 층간 절연층(62)의 상부면의 표면 상태를 보여준다.
도 8 내지 도 10을 참조하면, 상기 시약은 실리콘 산화막(SiO2)으로 형성된 제2 층간 절연층(62)의 상부면과 반응하여 상기 상부면의 표면에 알킬계 라디칼의 흡착이 용이한 구조를 형성하는 것을 알 수 있다.
상기 시약을 상변화층이 형성될 하부막, 곧 제2 층간 절연층(62)의 상부면에 코팅하는 과정은 원자층 적층 방법으로 대신할 수 있다. 상기 시약을 원자층 적층 방법을 이용하여 코팅하는 경우, 상기 시약을 한 원자층 수준으로 형성할 수 있다.
상술한 바와 같이, 상기 시약을 이용하여 제2 층간 절연층(62)의 상부면을 표면처리한 다음, 도 3에 도시한 바와 같이, 제2 층간 절연층(62)의 상부면 상에 상변화층(66)과 상부전극(68)을 순차적으로 형성한다. 상변화층(66)은 도전성 플러그(64)의 상부면을 덮도록 형성한다. 상변화층(66)은 GST층으로 형성할 수 있으나, 상변화 특성을 갖는 다른 상변화 물질로 형성할 수도 있다. 상변화층(66)은, 예를 들면 원자층 적층 방식으로 형성할 수 있다.
도 4는 원자층 적층 방식을 이용하여 상변화층(66)을 형성하는 과정을 보여준다. 도 4의 설명에서 상변화층(66)은 GST층으로 간주한다. 그리고 상기 표면처리 후, 기판(40)은 원자층 적층용 챔버에 로딩한 것으로 간주한다. 또한 원자층 적층 동안에 기판(40)의 온도는 200℃~300℃로 유지하고, 챔버의 압력은 0.1~10torr로 유지한다.
도 4를 참조하면, 제1 단계(S1)로써, 상변화층(66)의 제1 소스 물질을 챔버에 소정 시간 동안 공급한다. 상기 제1 소스 물질은 게르마늄(Ge)을 포함하는 제1 전구체(precursor), 안티몬(Sb)을 포함하는 제2 전구체 및 텔루르(Te)를 포함하는 제3 전구체 중 어느 하나일 수 있다.
본 설명에서는 편의 상, 상기 제1 내지 제3 소스 물질은 각각 상기 제1 내지 제3 전구체로 간주한다. 상기 제1 전구체는 알킬기를 갖고 있는 Ge(allyl)4일 수 있다. 그리고 상기 제2 전구체는 알킬기를 갖고 있는 Sb(iPr)3일 수 있다. 또한, 상기 제3 전구체는 알킬기를 갖고 있는 Te(iPr)2일 수 있다. 상기 제1 전구체의 화학 구조는 도 11에서 볼 수 있고, 상기 제2 및 제3 전구체의 화학 구조는 각각 도 12 및 도 13에서 볼 수 있다.
이와 같이 상기 제1 내지 제3 전구체는 모두 알킬기를 갖고 있고, 상기 표면처리에 의해 제2 층간 절연층(62)의 상부면의 표면 상태는 알킬계 라디칼의 흡착이 용이한 화학 구조인 바, 상기 제1 내지 제3 전구체는 제2 층간 절연층(62)의 상부면에 선택적으로 흡착될 수 있다.
제1 단계(S1)를 실시한 후, 챔버에 퍼지가스를 소정시간 동안 공급한다(S2). 이때, 상기 퍼지가스로 알곤(Ar)가스를 사용한다. 상기 퍼지가스를 이용하여 제2 층간 절연층(62)의 상부면에 물리 흡착된 제1 전구체를 제거한다.
제2 단계(S2)를 실시한 후, 챔버에 반응가스를 공급한다(S3). 이때, 상기 반응가스로 수소(H2)가스를 이용한다. 수소가스 대신에 플라즈마를 이용하여 반응을 용이하게 할 수도 있다. 곧, 상변화층(66)의 형성에 플라즈마 원자층 적층(Plasma Enhanced ALD) 방식을 이용할 수도 있다.
제3 단계(S3)를 실시한 후, 상기 챔버에 퍼지가스를 공급한다(S4). 이 과정을 통해서 챔버에 남은 수소가스를 챔버 밖으로 배출시킨다. 제4 단계(S4)의 퍼지가스는 제2 단계(S2)의 퍼지가스와 같을 수 있다.
제4 단계(S4)를 실시한 후, 상기 챔버에 상기 제2 소스 물질(제2 전구체)을 공급한다(S5).
이후, 퍼지가스 공급 단계(S6), 반응가스 공급 단계(S7) 및 퍼지가스 공급 단계(S8)를 순차적으로 실시한다. 제6 내지 제8 단계(S6-S8)는 각각 제2 내지 제4 단계(S2-S4)와 동일하게 실시할 수 있다.
제8 단계(S8)를 실시한 후, 상기 챔버에 제3 소스 물질(제3 전구체)을 공급한다(S9).
이후, 퍼지가스 공급 단계(S10), 반응가스 공급 단계(S11) 및 퍼지가스 공급 단계(S12)를 순차적으로 실시한다. 제10 내지 제12 단계(S10-S12)는 각각 제2 내지 제4 단계(S2-S4)와 동일하게 실시할 수 있다.
다음, 제1 내지 제12 단계(S1-S12)를 한 주기로 해서, 상변화층(66)이 원하는 두께로 적층될 때까지 제1 내지 제12 단계(S1-S2)를 반복 실시한다(S13).
한편, 원자층 적층 방식을 이용하는 상기 상변화층 형성 단계에서 상기 제1 내지 제3 소스 물질(제1 내지 제3 전구체)은 각각 다른 시간에 공급되지만, 동시에 공급될 수도 있다.
예를 들면, 제1 단계(S1)에서 제1 및 제2 소스 물질(제1 및 제2 전구체)을 챔버에 동시에 공급할 수 있다. 또는 제5 단계(S5)에서 제2 및 제3 소스 물질(제2 및 제3 전구체)을 상기 챔버에 동시에 공급할 수 있다. 또는 상기 제1 내지 제3 소스 물질(제1 내지 제3 전구체)을 모두 제1 단계(S1)에서 동시에 공급할 수도 있다.
또한, 이와 같은 소스 물질 공급 방식은 매 주기별로 다르게 할 수도 있다. 예를 들면, 어느 한 주기에서는 제1 내지 제12 단계(S1-S12)를 따라 소스 물질을 공급하고, 다음 주기에서는 제1 및 제2 소스 물질, 제2 및 제3 소소 물질, 제1 및 제3 소스 물질 또는 제1 내지 제3 소스 물질을 한 단계에서 동시에 공급할 수 있 다.
또한, 매 소스 물질 공급 후에 실시되는 퍼지가스 공급단계/반응가스 공급단계/퍼지가스 공급단계에서 두 번째 퍼지가스 공급 단계는 생략할 수도 있다.
본 발명자는 상기한 원자층 적층 방식을 이용하여 상변화층(66)으로 GST층을 형성하는 실험을 실시하였다. 이 실험에서 기판(40)의 온도는 250℃로 유지하였고, 제1 내지 제12 단계(S1-S12)를 한 주기로 하는 원자층 적층을 300회 실시하였다.
도 14는 본 발명자의 실험 결과를 보여준다.
도 14를 참조하면, 제2 층간 절연층(62) 상에 균일한 두께의 상변화층(100)이 형성된 것을 볼 수 있다.
도 15는 상기 실험으로 얻은 상변화층(100)의 조성 분석 결과를 보여준다. 상기 실험으로 얻은 상변화층(100)의 조성 분석은 TEM-EDX를 이용하여 실시하였다.
도 15를 참조하면, 얻은 상변화층(100)에 Ge, Sb, Te가 모두 존재하는 것을 알 수 있다. 이러한 결과를 통해서 도 14에서 볼 수 있는 균일한 두께의 상변화층(100)은 정상적인 GST층인 것을 알 수 있다.
한편, 도 3에 도시된 PRAM에서 상변화층(66)은 도전성 플러그(64)의 상부면을 덮도록 제2 층간 절연층(62) 상에 형성되어 있는데, 본 발명의 실시예에 의한 상변화 메모리 소자의 제조 방법에서 상변화층(66)의 형성 위치 또는 형성 영역이 달라짐에 따라 리세트 전류가 달라진다.
예를 들면, 도 16에 도시한 바와 같이, 제2 층간 절연층(62)의 상부면 뿐만 아니라 도 3의 도전성 플러그(64) 위치에도 상변화층(66)을 채우는 경우와 도 17에 도시한 바와 같이 도 3의 도전성 플러그(64) 위치에만 상변화층(66)을 형성한 경우, PRAM의 리세트 전류는 종래의 방식으로 형성한 동일한 구조의 PRAM의 리세트 전류보다 50%이상 낮출 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상변화층의 위치가 도 3, 도 16 및 도 17에 도시한 바와 다른 경우에도 본원발명의 기술적 사상을 적용할 수 있을 것이다. 또한, 하부전극 콘택(BEC)(64)을 하부전극(60)을 거치지 않고 제1 불순물 영역(A1)에 직접 접촉시킬 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 상변화 메모리 소자의 제조 방법은 상변화층을 형성하기 전에 상변화층이 형성될 하부막의 표면을 시약을 이용하여 처리한다. 곧, 상기 시약을 상기 하부막의 표면에 얇게, 바람직하게는 한 원자층으로 코팅한다. 이러한 표면처리를 통해서 상기 하부막 표면은 알킬계 라디칼과 쉽게 반응할 수 있는 화학 구조를 갖게 된다.
그러므로 본 발명의 제조 방법을 이용하면, 원자층 적층 방법을 이용한 상변화층을 형성하는 과정에서 알킬기를 갖는 상변화 물질의 소스 물질을 하부막에 쉽게 부착시킬 수 있다. 그리고 원자층 적층 방법은 적층되는 막의 두께 제어가 용이 하다.
이에 따라 상변화층을 균일한 두께로 형성할 수 있다. 이러한 상변화층의 두께 균일성은 하부막의 구조와 무관한 바, 상변화층의 양호한 스텝 커버리지도 얻을 수 있다.
또한, 원자층 적층 방법의 특성으로 인해 상변화층(66)을 나노미터 사이즈를 갖는 한정된 영역, 예를 들면 도 16 및 도 17에 도시한 바와 같이 비어홀(h2)에 증착할 수도 있는 바, 국부적인 발열에 의한 상변화도 가능하다.
도 16 및 도 17에 도시한 바와 같이, 상변화층(66)을 비어홀(h2)을 채우도록 형성한 경우, 시뮬레이션 결과는 리세트 전류가 50% 이상 감소되는 것으로 나타났다.
그러므로 본 발명의 제조 방법을 이용하면, 트랜지스터의 최대 허용 전류치를 낮출 수 있는 바, 트랜지스터의 사이즈를 줄일 수 있으므로, PRAM의 집적도를 높일 수 있다.

Claims (13)

  1. 스토리지 노드에 상변화층을 포함하는 상변화 메모리 소자의 제조 방법에 있어서,
    상기 상변화층을 형성하기 전에 상기 상변화층이 형성될 하부막의 표면에 코팅막을 형성하는 단계를 포함하고,
    상기 코팅막은 (alkyl)x(OR)y(Cl)zSi(x+y+z =4, x≥1)로 표현되는 물질군으로부터 선택된 어느 하나의 시약으로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 코팅막을 형성한 후, 그 위에 원자층 적층 방법을 이용하여 상기 상변화층을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 코팅막은 딥 코팅과 스핀 코팅 방식 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 코팅막은 원자층 적층 방법으로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  5. 삭제
  6. 제 1 항에 있어서, 상기 시약은 디에틸다이에톡시실란(diethyldiethoxysilane), 디이소프로필다이메톡시실란(diisopropyldimethoxysilane) 및 디이소뷰틸다이메톡시실란(diisobutyldimethoxysilane) 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  7. 제 1 항에 있어서, 상기 코팅막은 한 층의 원자층으로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  8. 제 2 항에 있어서, 상기 상변화층을 형성하는 단계는,
    상기 상변화층의 소스 물질들 중 적어도 하나를 공급하는 단계;
    제1 퍼지가스를 공급하는 단계;
    반응가스를 공급하는 단계; 및
    제2 퍼지가스를 공급하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  9. 제 8 항에 있어서, 상기 반응가스는 수소(H2)가스 또는 플라즈마인 것을 특 징으로 하는 상변화 메모리 소자의 제조방법.
  10. 제 8 항에 있어서, 상기 소스 물질들은 Ge과 알킬기를 포함하는 전구체, Sb와 알킬기를 포함하는 전구체 및 Te와 알킬기를 포함하는 전구체를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  11. 제 1 항에 있어서, 상기 코팅막을 형성하기 전에
    상기 하부막에 비어홀을 형성하는 단계; 및
    상기 비어홀에 도전성 플러그를 채우는 단계를 실시하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  12. 제 1 항에 있어서, 상기 코팅막을 형성하기 전에
    상기 하부막에 비어홀을 형성하고,
    상기 코팅막을 형성한 다음,
    상기 코팅막으로 덮인 상기 하부막 상에 상기 비어홀을 채우는 상기 상변화층을 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  13. 제 12 항에 있어서, 상기 비어홀을 채우는 상기 상변화층을 상기 하부막 상에 형성한 다음, 상기 하부막의 상부면에 형성된 상기 상변화층은 제거하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
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