JPH10261574A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10261574A JPH10261574A JP9066791A JP6679197A JPH10261574A JP H10261574 A JPH10261574 A JP H10261574A JP 9066791 A JP9066791 A JP 9066791A JP 6679197 A JP6679197 A JP 6679197A JP H10261574 A JPH10261574 A JP H10261574A
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- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/004—Photosensitive materials
- G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
- G03F7/091—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers characterised by antireflection means or light filtering or absorbing means, e.g. anti-halation, contrast enhancement
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 高反射率表面上に透明か半透明層を形成した
半導体基板表面上に、レジスト層を形成しパターニング
する際寸法精度の優れた、半導体装置製造方法を提供す
る。 【解決手段】 露光波長λで高反射率表面を有する基板
１上に、波長λで高透過率の透明層（ＣＶＤ酸化膜）２
を形成した半導体基板をフォトリソグラフ技術を用いて
パターニングする半導体装置の製造方法である。前記透
明層２上に屈折率ｎａ、厚さｄｒのレジスト層３を形成
し、該レジスト層上に屈折率ｎａ、厚さｄａの上層反射
防止膜４を形成する。次に上層反射防止膜を通してレジ
スト層３を波長λの光で選択露光した後、上層反射防止
膜を除去し、レジスト層の潜像を現像する。その際上層
反射防止膜の光路厚ｎａｄａとレジスト層の光路厚ｎａ
ｄｒとが寸法変動が小さくなるように選択されている半
導体装置の製造方法が提供される。
半導体基板表面上に、レジスト層を形成しパターニング
する際寸法精度の優れた、半導体装置製造方法を提供す
る。 【解決手段】 露光波長λで高反射率表面を有する基板
１上に、波長λで高透過率の透明層（ＣＶＤ酸化膜）２
を形成した半導体基板をフォトリソグラフ技術を用いて
パターニングする半導体装置の製造方法である。前記透
明層２上に屈折率ｎａ、厚さｄｒのレジスト層３を形成
し、該レジスト層上に屈折率ｎａ、厚さｄａの上層反射
防止膜４を形成する。次に上層反射防止膜を通してレジ
スト層３を波長λの光で選択露光した後、上層反射防止
膜を除去し、レジスト層の潜像を現像する。その際上層
反射防止膜の光路厚ｎａｄａとレジスト層の光路厚ｎａ
ｄｒとが寸法変動が小さくなるように選択されている半
導体装置の製造方法が提供される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にレジスト層上に上層反射防止膜を形成
して露光を行なう工程を含む半導体装置の製造方法に関
する。
方法に関し、特にレジスト層上に上層反射防止膜を形成
して露光を行なう工程を含む半導体装置の製造方法に関
する。
【０００２】
【従来の技術】半導体装置の高集積化と共に、半導体装
置内の各半導体素子は微細化され、パターン形成のため
のホトリソグラフィにおける露光波長は短波長化してい
る。ホトリソグラフィにおいて、レジスト層の下地が高
反射率を有すると、レジスト層内の反射光強度が高くな
り、レジスト層表面における内部反射光も無視できない
強さになる。レジスト層内に何種類もの光（入射光、反
射光、多重反射光）が存在する時には、レジスト層は全
成分光の合成光の強度に従って露光される。
置内の各半導体素子は微細化され、パターン形成のため
のホトリソグラフィにおける露光波長は短波長化してい
る。ホトリソグラフィにおいて、レジスト層の下地が高
反射率を有すると、レジスト層内の反射光強度が高くな
り、レジスト層表面における内部反射光も無視できない
強さになる。レジスト層内に何種類もの光（入射光、反
射光、多重反射光）が存在する時には、レジスト層は全
成分光の合成光の強度に従って露光される。
【０００３】下地基板に段差構造がある場合、レジスト
層の厚さが変化し、レジスト層内の反射光の位相や強度
が変化する。結果としてレジスト層内の定在波の大きさ
の分布にも変動が生じ、レジストパターンの寸法精度が
低下する。
層の厚さが変化し、レジスト層内の反射光の位相や強度
が変化する。結果としてレジスト層内の定在波の大きさ
の分布にも変動が生じ、レジストパターンの寸法精度が
低下する。
【０００４】下地基板の凹凸によるレジスト膜厚の変化
のため、レジスト層内の定在波の大きさに変動が生じて
パターン寸法精度が低下する場合、レジスト層表面での
反射を低減すればレジスト層内の定在波の強度を均一化
することができよう。
のため、レジスト層内の定在波の大きさに変動が生じて
パターン寸法精度が低下する場合、レジスト層表面での
反射を低減すればレジスト層内の定在波の強度を均一化
することができよう。
【０００５】この考えに基づき、レジスト層表面に反射
防止膜を形成する技術が提案されている。このような反
射防止膜を上層反射防止膜と呼ぶ。たとえば、レジスト
層の表面上にレジスト層の屈折率ｎr よりも低い屈折率
ｎa を有する材料の層を（λ／４ｎa ）厚形成する。厚
さ（λ／４ｎa ）の膜は、厚さ方向に（λ／４）の光路
長（本明細書で光路厚と呼ぶ）を有するλ／４板とな
る。λ／４板は単層反射防止膜として用いられる構成で
あり、ｎa ＝（ｎr ）1/2 の時反射防止の効果が最大と
なる。
防止膜を形成する技術が提案されている。このような反
射防止膜を上層反射防止膜と呼ぶ。たとえば、レジスト
層の表面上にレジスト層の屈折率ｎr よりも低い屈折率
ｎa を有する材料の層を（λ／４ｎa ）厚形成する。厚
さ（λ／４ｎa ）の膜は、厚さ方向に（λ／４）の光路
長（本明細書で光路厚と呼ぶ）を有するλ／４板とな
る。λ／４板は単層反射防止膜として用いられる構成で
あり、ｎa ＝（ｎr ）1/2 の時反射防止の効果が最大と
なる。
【０００６】
【発明が解決しようとする課題】本発明者らの研究によ
れば、レジスト層上にレジスト層材料の屈折率より低い
屈折率を有する材料の上層反射防止膜を光路厚でλ／４
形成しても、レジストの寸法精度は必ずしも向上せず、
かえって悪化することもあることが判った。特にレジス
ト層の下地表面が透明膜である場合に、レジストの寸法
精度が悪化し易い。
れば、レジスト層上にレジスト層材料の屈折率より低い
屈折率を有する材料の上層反射防止膜を光路厚でλ／４
形成しても、レジストの寸法精度は必ずしも向上せず、
かえって悪化することもあることが判った。特にレジス
ト層の下地表面が透明膜である場合に、レジストの寸法
精度が悪化し易い。
【０００７】本発明の目的は、高反射率表面の上に、透
明もしくは半透明の層を形成した半導体基板の表面上に
レジスト層を形成し、パターニングする際、寸法精度の
優れた半導体装置の製造方法を提供することである。
明もしくは半透明の層を形成した半導体基板の表面上に
レジスト層を形成し、パターニングする際、寸法精度の
優れた半導体装置の製造方法を提供することである。
【０００８】
【課題を解決するための手段】本発明の一観点によれ
ば、露光波長λにおいて反射率が高い表面を有する下地
構造上に、前記露光波長λにおいて透過率が高い透明も
しくは半透明の層を形成した半導体基板をホトリソグラ
フィを用いてパターニングする半導体装置の製造方法で
あって、前記透明もしくは半透明の層の上に屈折率ｎr
のレジスト層を厚さｄr 形成する工程と、前記レジスト
層の上に屈折率ｎa の上層反射防止膜を厚さｄa 形成す
る工程と、前記上層反射防止膜を通して前記レジスト層
を波長λの光で選択的に露光する工程と、前記上層反射
防止膜を除去する工程と、前記レジスト層の潜像を現像
する工程とを含み、上層反射防止膜の光路厚ｎa ｄa と
レジスト層の光路厚ｎr ｄr とが寸法変動が小さくなる
ように選択されている半導体装置の製造方法。
ば、露光波長λにおいて反射率が高い表面を有する下地
構造上に、前記露光波長λにおいて透過率が高い透明も
しくは半透明の層を形成した半導体基板をホトリソグラ
フィを用いてパターニングする半導体装置の製造方法で
あって、前記透明もしくは半透明の層の上に屈折率ｎr
のレジスト層を厚さｄr 形成する工程と、前記レジスト
層の上に屈折率ｎa の上層反射防止膜を厚さｄa 形成す
る工程と、前記上層反射防止膜を通して前記レジスト層
を波長λの光で選択的に露光する工程と、前記上層反射
防止膜を除去する工程と、前記レジスト層の潜像を現像
する工程とを含み、上層反射防止膜の光路厚ｎa ｄa と
レジスト層の光路厚ｎr ｄr とが寸法変動が小さくなる
ように選択されている半導体装置の製造方法。
【０００９】表面に透明もしくは半透明の層を有する半
導体基板上にレジスト層を形成し、その上に上層反射防
止膜を形成した後、露光を行なう場合、上層反射防止膜
の光路厚をλ／４に設定しても好適な結果は得られず、
上層反射防止膜の光路厚とレジスト層の光路厚との和を
（λ／２）Ｎ＋０．３５λを中心とする数値範囲内に設
定することにより好適な結果が得られることが、実験的
に判明した。
導体基板上にレジスト層を形成し、その上に上層反射防
止膜を形成した後、露光を行なう場合、上層反射防止膜
の光路厚をλ／４に設定しても好適な結果は得られず、
上層反射防止膜の光路厚とレジスト層の光路厚との和を
（λ／２）Ｎ＋０．３５λを中心とする数値範囲内に設
定することにより好適な結果が得られることが、実験的
に判明した。
【００１０】
【発明の実施の形態】図１（Ａ）に示すような構成を考
察する。たとえば、段差を有する高反射率基板１の表面
上に、平坦な表面を有する透明層２が形成されている。
透明層２は、たとえば化学気相堆積（ＣＶＤ）で形成さ
れたＣＶＤ酸化膜である。なお、高反射率基板１の表面
には凹凸（段差）が存在するとする。このような半導体
基板表面上にレジスト層３を塗布し、レジスト層３の上
に上層反射防止膜４を形成する。
察する。たとえば、段差を有する高反射率基板１の表面
上に、平坦な表面を有する透明層２が形成されている。
透明層２は、たとえば化学気相堆積（ＣＶＤ）で形成さ
れたＣＶＤ酸化膜である。なお、高反射率基板１の表面
には凹凸（段差）が存在するとする。このような半導体
基板表面上にレジスト層３を塗布し、レジスト層３の上
に上層反射防止膜４を形成する。
【００１１】上層反射防止膜４は、レジスト層３上表面
での反射を防止するための層である。従来の技術によれ
ば、上層反射防止膜４の光路厚を露光波長λの１／４
（λ／４）に選定すれば、レジスト層３上表面での反射
が防止され、レジスト層３内の定在波が低減する。
での反射を防止するための層である。従来の技術によれ
ば、上層反射防止膜４の光路厚を露光波長λの１／４
（λ／４）に選定すれば、レジスト層３上表面での反射
が防止され、レジスト層３内の定在波が低減する。
【００１２】しかしながら、図１（Ａ）に示すように、
レジスト層３の下に透明層２が存在する場合、上層反射
防止膜４の光路厚を単純に（λ／４）に選定したので
は、必ずしも好適な結果が得られないことが判った。こ
の原因を究明するため、本発明者らは以下に説明する実
験およびシミュレーションを行なった。
レジスト層３の下に透明層２が存在する場合、上層反射
防止膜４の光路厚を単純に（λ／４）に選定したので
は、必ずしも好適な結果が得られないことが判った。こ
の原因を究明するため、本発明者らは以下に説明する実
験およびシミュレーションを行なった。
【００１３】図２（Ａ）は、実験に用いたサンプルの構
成を示す。ベアシリコンウエハで形成された高反射率基
板１の表面上に、ＣＶＤ酸化膜２を形成する。ＣＶＤ酸
化膜２の表面上にレジスト層３を塗布し、その上に上層
反射防止膜４を塗布する。
成を示す。ベアシリコンウエハで形成された高反射率基
板１の表面上に、ＣＶＤ酸化膜２を形成する。ＣＶＤ酸
化膜２の表面上にレジスト層３を塗布し、その上に上層
反射防止膜４を塗布する。
【００１４】なお、ＣＶＤ酸化膜２の厚さは種々に変化
させた。ＣＶＤ酸化膜２の厚さの変化に対し、レジスト
層内のパターン寸法が変化する場合、厚さが変化する透
明層を有する基板上でのホトリソグラフィの寸法精度は
悪化することになる。
させた。ＣＶＤ酸化膜２の厚さの変化に対し、レジスト
層内のパターン寸法が変化する場合、厚さが変化する透
明層を有する基板上でのホトリソグラフィの寸法精度は
悪化することになる。
【００１５】ＣＶＤ酸化膜２の屈折率は、ｎt ＝１．４
７である。レジスト層３は、ポジ型レジスト（住友化学
製ＰＦＩ−３２）で形成した。レジスト層３の屈折率
は、ｎ r ＝１．６５であり、消衰係数はκr ＝０．０２
９である。上層反射防止膜４は、屈折率ｎa ＝１．４１
を有するアクアタールで形成した。
７である。レジスト層３は、ポジ型レジスト（住友化学
製ＰＦＩ−３２）で形成した。レジスト層３の屈折率
は、ｎ r ＝１．６５であり、消衰係数はκr ＝０．０２
９である。上層反射防止膜４は、屈折率ｎa ＝１．４１
を有するアクアタールで形成した。
【００１６】アクアタールは、アルギン酸塩、アルギン
酸ナトリウム塩、アルギン酸カリウム塩、アルギン酸テ
トラエチルアンモニウム塩、アルギン酸テトラメチルア
ンモニウム塩、可溶性デンプン、アミロース、イマリ
ン、リケニン、グリコーゲン及びプルランから成る群か
ら選ばれた少なくとも１種多糖類からなる透明材料であ
る。
酸ナトリウム塩、アルギン酸カリウム塩、アルギン酸テ
トラエチルアンモニウム塩、アルギン酸テトラメチルア
ンモニウム塩、可溶性デンプン、アミロース、イマリ
ン、リケニン、グリコーゲン及びプルランから成る群か
ら選ばれた少なくとも１種多糖類からなる透明材料であ
る。
【００１７】開口数ＮＡ＝０．５７、光源の大きさ
（σ）Ｓ＝０．４の露光系を用い、波長３６５ｎｍのｉ
線を用いて径０．３６μｍの孔を開口するように露光を
行なった。レジスト層３の厚さを０．７６μｍと０．８
２μｍに設定し、それぞれその上に上層反射防止膜４を
厚さ６５ｎｍ形成した場合としない場合とを実験した。
（σ）Ｓ＝０．４の露光系を用い、波長３６５ｎｍのｉ
線を用いて径０．３６μｍの孔を開口するように露光を
行なった。レジスト層３の厚さを０．７６μｍと０．８
２μｍに設定し、それぞれその上に上層反射防止膜４を
厚さ６５ｎｍ形成した場合としない場合とを実験した。
【００１８】図２（Ｂ）は、レジスト層の下に配置した
ＣＶＤ酸化膜で形成された透明層厚を変化させた時のレ
ジスト層３内の孔径を示すグラフである。図中横軸は透
明層厚を単位ｎｍで示し、縦軸は孔径を単位μｍで示
す。
ＣＶＤ酸化膜で形成された透明層厚を変化させた時のレ
ジスト層３内の孔径を示すグラフである。図中横軸は透
明層厚を単位ｎｍで示し、縦軸は孔径を単位μｍで示
す。
【００１９】曲線ｈ１は、レジスト層の厚さｄr ＝０．
７６μｍでその上には上層反射防止膜を設けない場合の
結果を示す。曲線ｈ２は、レジスト層の厚さがｄr ＝
０．７６μｍで、その上に厚さ６５ｎｍの上層反射防止
膜を設けた場合の結果を示す。曲線ｈ３は、レジスト層
の厚さをｄr ＝０．８２μｍとし、その上に上層反射防
止膜を設けなかった場合の結果を示す。曲線ｈ４は、レ
ジスト層の厚さをｄr ＝０．８２μｍとし、その上に厚
さ６５ｎｍの上層反射防止膜を設けた場合の結果を示
す。
７６μｍでその上には上層反射防止膜を設けない場合の
結果を示す。曲線ｈ２は、レジスト層の厚さがｄr ＝
０．７６μｍで、その上に厚さ６５ｎｍの上層反射防止
膜を設けた場合の結果を示す。曲線ｈ３は、レジスト層
の厚さをｄr ＝０．８２μｍとし、その上に上層反射防
止膜を設けなかった場合の結果を示す。曲線ｈ４は、レ
ジスト層の厚さをｄr ＝０．８２μｍとし、その上に厚
さ６５ｎｍの上層反射防止膜を設けた場合の結果を示
す。
【００２０】なお、上層反射防止膜の厚さ６５ｎｍは、
光路厚約９１．７ｎｍに相当し、露光波長３６５ｎｍの
約λ／４に相当する。
光路厚約９１．７ｎｍに相当し、露光波長３６５ｎｍの
約λ／４に相当する。
【００２１】まず、すべての曲線が透明層厚の関数とし
て変動していることが判る。すなわち、レジスト層の下
に透明層が存在する場合、透明層がホトリソグラフィの
精度に関与することが判る。
て変動していることが判る。すなわち、レジスト層の下
に透明層が存在する場合、透明層がホトリソグラフィの
精度に関与することが判る。
【００２２】上層反射防止膜４を形成した場合、レジス
ト層の厚さｄr が０．７６μｍの場合、曲線ｈ２の変動
は、上層反射防止膜を設けない場合の曲線ｈ１の変動よ
りもかえって大きくなる。すなわち、上層反射防止膜を
設けたことにより、ホトリソグラフィの寸法精度は悪化
してしまっている。
ト層の厚さｄr が０．７６μｍの場合、曲線ｈ２の変動
は、上層反射防止膜を設けない場合の曲線ｈ１の変動よ
りもかえって大きくなる。すなわち、上層反射防止膜を
設けたことにより、ホトリソグラフィの寸法精度は悪化
してしまっている。
【００２３】レジスト層の厚さｄr が０．８２μｍの場
合、上層反射防止膜を設けない場合の結果ｈ３と比較
し、上層反射防止膜を設けた場合の結果ｈ４の変動は減
少していることが判る。すなわち、レジスト層の厚さが
０．８２μｍである場合、λ／４の光路厚を有する反射
防止膜は有効に機能する。
合、上層反射防止膜を設けない場合の結果ｈ３と比較
し、上層反射防止膜を設けた場合の結果ｈ４の変動は減
少していることが判る。すなわち、レジスト層の厚さが
０．８２μｍである場合、λ／４の光路厚を有する反射
防止膜は有効に機能する。
【００２４】図２（Ｂ）の実験結果は、透明層の上にレ
ジスト層を塗布した場合、レジスト層表面上に単純にλ
／４の上層反射防止膜を設けると、ホトリソグラフィの
精度は向上することもあれば悪化することもあることを
示している。
ジスト層を塗布した場合、レジスト層表面上に単純にλ
／４の上層反射防止膜を設けると、ホトリソグラフィの
精度は向上することもあれば悪化することもあることを
示している。
【００２５】図２（Ｂ）の実験結果は、実験誤差を含ん
でいる可能性がある。たとえば、上層反射防止膜の厚さ
は、ベアシリコンウエハ上に同一材料の膜を形成した時
の結果から条件出しを行なっている。レジスト層の上に
上層反射防止膜を形成した場合、期待した層厚が実現さ
れているとは保証できない。そこで、同一条件で計算機
シミュレーションを行い、その結果を得た。
でいる可能性がある。たとえば、上層反射防止膜の厚さ
は、ベアシリコンウエハ上に同一材料の膜を形成した時
の結果から条件出しを行なっている。レジスト層の上に
上層反射防止膜を形成した場合、期待した層厚が実現さ
れているとは保証できない。そこで、同一条件で計算機
シミュレーションを行い、その結果を得た。
【００２６】図３は、図２（Ｂ）に示した条件でシミュ
レーションを行なった結果を示すグラフである。図２
（Ｂ）と同様、横軸は透明層厚を単位ｎｍで示し、縦軸
は孔径を単位μｍで示す。
レーションを行なった結果を示すグラフである。図２
（Ｂ）と同様、横軸は透明層厚を単位ｎｍで示し、縦軸
は孔径を単位μｍで示す。
【００２７】曲線ｓ１は、レジスト層厚をｄr ＝０．７
６μｍとし、その上に上層反射防止膜を設けなかった場
合を示し、曲線ｓ２はレジスト層厚をｄr ＝０．７６μ
ｍとし、その上に上層反射防止膜を厚さｄa ＝６５ｎｍ
形成した場合の結果を示す。曲線ｓ３は、レジスト層厚
をｄr ＝０．８２μｍとし、その上に上層反射防止膜を
設けなかった場合の結果を示し、曲線ｓ４はレジスト層
厚をｄr ＝０．８２μｍとし、その上に上層反射防止膜
を厚さｄa ＝６５ｎｍ形成した場合の結果を示す。すな
わち、曲線ｓ１〜ｓ４は、図２（Ｂ）における曲線ｈ１
〜ｈ４に相当する。
６μｍとし、その上に上層反射防止膜を設けなかった場
合を示し、曲線ｓ２はレジスト層厚をｄr ＝０．７６μ
ｍとし、その上に上層反射防止膜を厚さｄa ＝６５ｎｍ
形成した場合の結果を示す。曲線ｓ３は、レジスト層厚
をｄr ＝０．８２μｍとし、その上に上層反射防止膜を
設けなかった場合の結果を示し、曲線ｓ４はレジスト層
厚をｄr ＝０．８２μｍとし、その上に上層反射防止膜
を厚さｄa ＝６５ｎｍ形成した場合の結果を示す。すな
わち、曲線ｓ１〜ｓ４は、図２（Ｂ）における曲線ｈ１
〜ｈ４に相当する。
【００２８】図３のシミュレーション結果を、図２
（Ｂ）の実験結果と比較すると、定性的には非常に良い
一致が得られていることが判る。すなわち、レジスト層
厚がｄr＝０．７６μｍの場合、上層反射防止膜を設け
た場合の結果ｓ２の変動は、上層反射防止膜を設けなか
った場合の結果ｓ１の変動と比較して、改善が見られ
ず、かえって悪化していることが判る。また、レジスト
層厚をｄr ＝０．８２μｍとした場合、上層反射防止膜
を設けなかった場合の結果ｓ３に対し、上層反射防止膜
を設けた場合の結果ｓ４は変動の幅が狭く、ホトリソグ
ラフィ精度が向上していることが判る。
（Ｂ）の実験結果と比較すると、定性的には非常に良い
一致が得られていることが判る。すなわち、レジスト層
厚がｄr＝０．７６μｍの場合、上層反射防止膜を設け
た場合の結果ｓ２の変動は、上層反射防止膜を設けなか
った場合の結果ｓ１の変動と比較して、改善が見られ
ず、かえって悪化していることが判る。また、レジスト
層厚をｄr ＝０．８２μｍとした場合、上層反射防止膜
を設けなかった場合の結果ｓ３に対し、上層反射防止膜
を設けた場合の結果ｓ４は変動の幅が狭く、ホトリソグ
ラフィ精度が向上していることが判る。
【００２９】これらの結果から、図１（Ａ）に示すよう
に、厚さが変化する透明層２の上に、レジスト層３、上
層反射防止膜４を形成する場合、上層反射防止膜４の厚
さを単に露光波長λの１／４に選択したのでは、ホトリ
ソグラフィ精度の向上を期待することはできないことが
判る。上層反射防止膜の効果を安定的に得るために、ど
のような選択をすればよいのかを究明するために、さら
にシミュレーションを重ねた。
に、厚さが変化する透明層２の上に、レジスト層３、上
層反射防止膜４を形成する場合、上層反射防止膜４の厚
さを単に露光波長λの１／４に選択したのでは、ホトリ
ソグラフィ精度の向上を期待することはできないことが
判る。上層反射防止膜の効果を安定的に得るために、ど
のような選択をすればよいのかを究明するために、さら
にシミュレーションを重ねた。
【００３０】図４は、レジスト層の厚さをｄr ＝０．７
６μｍに固定し、その上に厚さの変化する上層反射防止
膜を設けた場合のシミュレーション結果を示す。曲線ｓ
１１は、上層反射防止膜の厚さｄa ＝０ｎｍ（上層反射
防止膜なし）の場合を示す。曲線ｓ１２は、ｄa ＝６５
ｎｍの場合の結果を示す。同様、曲線ｓ１３〜ｓ１９
は、上層反射防止膜の厚さｄa を７５ｎｍから１０ｎｍ
ずつ増加させ、１３５ｎｍまで変化させた場合の結果を
示す。
６μｍに固定し、その上に厚さの変化する上層反射防止
膜を設けた場合のシミュレーション結果を示す。曲線ｓ
１１は、上層反射防止膜の厚さｄa ＝０ｎｍ（上層反射
防止膜なし）の場合を示す。曲線ｓ１２は、ｄa ＝６５
ｎｍの場合の結果を示す。同様、曲線ｓ１３〜ｓ１９
は、上層反射防止膜の厚さｄa を７５ｎｍから１０ｎｍ
ずつ増加させ、１３５ｎｍまで変化させた場合の結果を
示す。
【００３１】上層反射防止膜の厚さを（λ／４）に相当
する６５ｎｍに設定した場合、孔径の変動は大きく、上
層反射防止膜の効果は認められない。ところが、上層反
射防止膜の厚さを増大していくと、孔径の変動が減少
し、上層反射防止膜の厚さをｄ a ＝９５ｎｍとした曲線
ｓ１５は、非常に小さな孔径の変動しか示していない。
すなわち、レジスト層の厚さがｄr ＝０．７６μｍの場
合、上層反射防止膜の厚さはｄa ＝９５ｎｍに設定する
ことが好ましい。
する６５ｎｍに設定した場合、孔径の変動は大きく、上
層反射防止膜の効果は認められない。ところが、上層反
射防止膜の厚さを増大していくと、孔径の変動が減少
し、上層反射防止膜の厚さをｄ a ＝９５ｎｍとした曲線
ｓ１５は、非常に小さな孔径の変動しか示していない。
すなわち、レジスト層の厚さがｄr ＝０．７６μｍの場
合、上層反射防止膜の厚さはｄa ＝９５ｎｍに設定する
ことが好ましい。
【００３２】図５は、レジスト層の厚さをｄr ＝０．８
２μｍとした場合のシミュレーション結果を示す。曲線
ｓ２１は、上層反射防止膜を設けなかった場合（ｄa ＝
０ｎｍ）のシミュレーション結果を示す。曲線ｓ２２〜
ｓ２８は、上層反射防止膜を設け、その厚さをｄa ＝３
５ｎｍから１０ｎｍずつ増加させ、ｄa ＝９５ｎｍまで
変化させた場合のシミュレーション結果を示す。この場
合、上層反射防止膜の厚さｄa を４５ｎｍに設定した曲
線ｓ２３の孔径の変動が最も小さい。すなわち、レジス
ト層の厚さがｄr ＝０．８２μｍの場合は、厚さ約４５
ｎｍの上層反射防止膜を設けることが最も好ましいと判
る。
２μｍとした場合のシミュレーション結果を示す。曲線
ｓ２１は、上層反射防止膜を設けなかった場合（ｄa ＝
０ｎｍ）のシミュレーション結果を示す。曲線ｓ２２〜
ｓ２８は、上層反射防止膜を設け、その厚さをｄa ＝３
５ｎｍから１０ｎｍずつ増加させ、ｄa ＝９５ｎｍまで
変化させた場合のシミュレーション結果を示す。この場
合、上層反射防止膜の厚さｄa を４５ｎｍに設定した曲
線ｓ２３の孔径の変動が最も小さい。すなわち、レジス
ト層の厚さがｄr ＝０．８２μｍの場合は、厚さ約４５
ｎｍの上層反射防止膜を設けることが最も好ましいと判
る。
【００３３】図６は、レジスト層の厚さｄr をパラメー
タとし、シミュレーションで求めた、上層反射防止膜厚
の変化に対するレジスト層内の定在波比の変化を示すグ
ラフである。横軸は上層反射防止膜厚を単位ｎｍで示
し、縦軸は定在波比を示す。レジスト層の厚さは０．７
０μｍから０．８２μｍまで０．０２μｍステップで変
化させた。曲線ｓ４１〜ｓ４７は、レジスト層の厚さを
ｄr ＝０．７０μｍから０．０２μｍずつ増加させ、
０．８２μｍまで変化させた場合の結果を示す。
タとし、シミュレーションで求めた、上層反射防止膜厚
の変化に対するレジスト層内の定在波比の変化を示すグ
ラフである。横軸は上層反射防止膜厚を単位ｎｍで示
し、縦軸は定在波比を示す。レジスト層の厚さは０．７
０μｍから０．８２μｍまで０．０２μｍステップで変
化させた。曲線ｓ４１〜ｓ４７は、レジスト層の厚さを
ｄr ＝０．７０μｍから０．０２μｍずつ増加させ、
０．８２μｍまで変化させた場合の結果を示す。
【００３４】レジスト層厚がｄr ＝０．７６μｍの場合
の曲線ｓ４４は、上層反射防止膜厚０．９５ｎｍで最小
値を示しており、図４の結果と一致している。同様、レ
ジスト層厚がｄr ＝０．８２μｍの場合の曲線ｓ４７
は、上層反射防止膜厚が約０．４５ｎｍで最小値を示
し、図５の結果と一致している。このように、定在波比
が小さいほど、ホトリソグラフィにおける寸法変動が小
さいことが判る。
の曲線ｓ４４は、上層反射防止膜厚０．９５ｎｍで最小
値を示しており、図４の結果と一致している。同様、レ
ジスト層厚がｄr ＝０．８２μｍの場合の曲線ｓ４７
は、上層反射防止膜厚が約０．４５ｎｍで最小値を示
し、図５の結果と一致している。このように、定在波比
が小さいほど、ホトリソグラフィにおける寸法変動が小
さいことが判る。
【００３５】レジスト層厚ｄr が変化すると、下地透明
層の厚さ変動に対し、定在波比が最小になる上層反射防
止膜厚の値が変化する。したがって、上層反射防止膜厚
は、その下のレジスト層の厚さとの関係で定めなければ
ならないことが、図６の結果から判明する。
層の厚さ変動に対し、定在波比が最小になる上層反射防
止膜厚の値が変化する。したがって、上層反射防止膜厚
は、その下のレジスト層の厚さとの関係で定めなければ
ならないことが、図６の結果から判明する。
【００３６】そこで、種々のレジスト層厚に対し、上層
反射防止膜厚の最適値を求めた。図１（Ｂ）は、種々の
レジスト層厚に対する最適の上層反射防止膜厚を示すグ
ラフである。横軸はレジスト層厚を単位ｎｍで示し、縦
軸は最適の上層反射防止膜厚を単位ｎｍで示す。図中、
実線で示す直線ｙ１と直線ｙ２の下側部分は、実験結果
によっても確認された領域であり、破線、点線で示す領
域はシミュレーションによって得られた結果を示す。
反射防止膜厚の最適値を求めた。図１（Ｂ）は、種々の
レジスト層厚に対する最適の上層反射防止膜厚を示すグ
ラフである。横軸はレジスト層厚を単位ｎｍで示し、縦
軸は最適の上層反射防止膜厚を単位ｎｍで示す。図中、
実線で示す直線ｙ１と直線ｙ２の下側部分は、実験結果
によっても確認された領域であり、破線、点線で示す領
域はシミュレーションによって得られた結果を示す。
【００３７】図から明らかなように、同一レジスト層厚
に対し、定在波比が最小になる上層反射防止膜厚は一定
周期毎に出現している。この上層反射防止膜厚の周期は
約１３０ｎｍである。また、同一の上層反射防止膜厚に
対し、最適のレジスト層厚も周期的に出現することが推
定される。レジスト層厚の周期は、約１１０ｎｍであ
る。
に対し、定在波比が最小になる上層反射防止膜厚は一定
周期毎に出現している。この上層反射防止膜厚の周期は
約１３０ｎｍである。また、同一の上層反射防止膜厚に
対し、最適のレジスト層厚も周期的に出現することが推
定される。レジスト層厚の周期は、約１１０ｎｍであ
る。
【００３８】ところで、レジスト層の屈折率はｎr ＝
１．６５であり、上層反射防止膜の屈折率はｎa ＝１．
４１である。上層反射防止膜の最適値が出現する周期は
光路厚で表現すると、
１．６５であり、上層反射防止膜の屈折率はｎa ＝１．
４１である。上層反射防止膜の最適値が出現する周期は
光路厚で表現すると、
【００３９】
【数３】 ｎa ×ｐa ＝１．４１×１３０≒１８３（ｎｍ） である。
【００４０】レジスト層厚の最適値が出現する周期は、
【００４１】
【数４】ｎr ×ｐr ＝１．６５×１１０≒１８２ である。
【００４２】すなわち、光路厚で表現すると、レジスト
層厚の最適値が出現するピッチと上層反射防止膜厚の最
適値が出現するピッチは等しいと判断される。さらに、
このピッチ約１８２（１８３）ｎｍは、露光波長３６５
ｎｍの約１／２である。すなわち、レジスト層と上層反
射防止膜との光路厚に対して最適値はλ／２毎に出現す
ると考えられる。そこで、レジスト層と上層反射防止膜
との光路厚のピッチを合わせてピッチｐで示すことにす
る。ｐ＝（λ／２）である。
層厚の最適値が出現するピッチと上層反射防止膜厚の最
適値が出現するピッチは等しいと判断される。さらに、
このピッチ約１８２（１８３）ｎｍは、露光波長３６５
ｎｍの約１／２である。すなわち、レジスト層と上層反
射防止膜との光路厚に対して最適値はλ／２毎に出現す
ると考えられる。そこで、レジスト層と上層反射防止膜
との光路厚のピッチを合わせてピッチｐで示すことにす
る。ｐ＝（λ／２）である。
【００４３】図１（Ｂ）に示す直線ｙ１〜ｙ５は、
【００４４】
【数５】ｎa ｄa ＝−ｎr ｄr ＋Ｎｐ＋１２７（ｎｍ） 但し、Ｎは正の整数又は０、で表現することができる。
ここで、露光波長λ＝３６５ｎｍを考慮すると、上式
は、
ここで、露光波長λ＝３６５ｎｍを考慮すると、上式
は、
【００４５】
【数６】 ｎa ｄa ＝−ｎr ｄr ＋Ｎｐ＋０．３５λ（ｎｍ） となる。
【００４６】レジスト層厚と上層反射防止膜厚の最適値
は上式のように表現されるが、上に説明した実験結果お
よびシミュレーション結果から、最適値から少し離れて
も、上層反射防止膜の効果は実現されることが判る。こ
の範囲は、最適値を中心に上下に約（１／４）周期と判
る。したがって、
は上式のように表現されるが、上に説明した実験結果お
よびシミュレーション結果から、最適値から少し離れて
も、上層反射防止膜の効果は実現されることが判る。こ
の範囲は、最適値を中心に上下に約（１／４）周期と判
る。したがって、
【００４７】
【数７】（ｎa ｄa ＋ｎr ｄr ）＝（λ／２）Ｎ＋０．
３５λ±（λ／８） 但し、Ｎは正の整数又は０、の範囲内でレジスト層厚と
上層反射防止膜厚を選択すれば好適な結果が得られるこ
とが判る。より好ましくは、上述の（λ／８）の範囲
は、（λ／１６）とすることが好ましい。さらに、上述
の変動範囲を（λ／３２）とすればさらに好ましい。
３５λ±（λ／８） 但し、Ｎは正の整数又は０、の範囲内でレジスト層厚と
上層反射防止膜厚を選択すれば好適な結果が得られるこ
とが判る。より好ましくは、上述の（λ／８）の範囲
は、（λ／１６）とすることが好ましい。さらに、上述
の変動範囲を（λ／３２）とすればさらに好ましい。
【００４８】上述の実験およびシミュレーションは波長
３６５ｎｍを用いて行なったが、波長を変化させても積
層構造の光学的性質が変化しなければ、結論は変化しな
いであろう。
３６５ｎｍを用いて行なったが、波長を変化させても積
層構造の光学的性質が変化しなければ、結論は変化しな
いであろう。
【００４９】上述の実験およびシミュレーションにおい
ては、上層反射防止膜の屈折率ｎa＝１．４１、レジス
ト層の屈折率ｎr ＝１．６５、透明または半透明の層の
屈折率ｎt ＝１．４７であった。これらの値は、隣接す
る層の屈折率の大小関係を保持したまま変更してもほぼ
同様の結果が得られると期待される。たとえば、上層反
射防止膜の屈折率ｎa は１．３５〜１．４５の範囲の値
でよく、レジスト層の屈折率ｎr は１．６０〜１．７０
の範囲の値でよく、透明または半透明の層の屈折率ｎt
は１．４５〜１．５５の範囲の値で良いであろう。
ては、上層反射防止膜の屈折率ｎa＝１．４１、レジス
ト層の屈折率ｎr ＝１．６５、透明または半透明の層の
屈折率ｎt ＝１．４７であった。これらの値は、隣接す
る層の屈折率の大小関係を保持したまま変更してもほぼ
同様の結果が得られると期待される。たとえば、上層反
射防止膜の屈折率ｎa は１．３５〜１．４５の範囲の値
でよく、レジスト層の屈折率ｎr は１．６０〜１．７０
の範囲の値でよく、透明または半透明の層の屈折率ｎt
は１．４５〜１．５５の範囲の値で良いであろう。
【００５０】隣接する層の屈折率の大小関係が上述の関
係を保持し、屈折率が大幅に上述の実験およびシミュレ
ーションで用いた値から異なる場合、実験またはシミュ
レーションにより透明もしくは半透明の層の厚さを変化
させた時にホトリソグラフィの寸法精度を良好に保つの
に最適な上層反射防止膜の光路厚ｎa ｄa とレジスト層
の光路厚ｎr ｄr との関係を予め求め、この結果に基づ
いて上層反射防止膜とレジスト層の厚さを選択すること
が好ましい。
係を保持し、屈折率が大幅に上述の実験およびシミュレ
ーションで用いた値から異なる場合、実験またはシミュ
レーションにより透明もしくは半透明の層の厚さを変化
させた時にホトリソグラフィの寸法精度を良好に保つの
に最適な上層反射防止膜の光路厚ｎa ｄa とレジスト層
の光路厚ｎr ｄr との関係を予め求め、この結果に基づ
いて上層反射防止膜とレジスト層の厚さを選択すること
が好ましい。
【００５１】すなわち、高反射率表面上に、透明もしく
は半透明の層を形成し、その上にレジスト層、上層反射
防止膜を形成したサンプルを、透明もしくは半透明の
層、レジスト層、上層反射防止膜の厚さをそれぞれ変化
させて作成する。
は半透明の層を形成し、その上にレジスト層、上層反射
防止膜を形成したサンプルを、透明もしくは半透明の
層、レジスト層、上層反射防止膜の厚さをそれぞれ変化
させて作成する。
【００５２】これらのサンプルに対し、上層反射防止膜
を通してレジスト層を波長λの光で選択的に露光した時
の、レジスト層に実現させるパターンの寸法の変動を測
定する。透明もしくは半透明の層の厚さが変化しても、
得られるパターンの寸法が均一な場合を良好な場合と判
断する。
を通してレジスト層を波長λの光で選択的に露光した時
の、レジスト層に実現させるパターンの寸法の変動を測
定する。透明もしくは半透明の層の厚さが変化しても、
得られるパターンの寸法が均一な場合を良好な場合と判
断する。
【００５３】透明もしくは半透明の層の厚さが変化して
も、寸法精度を良好に保つことのできる上層反射防止膜
の光路厚ｎa ｄa とレジスト層の光路厚ｎr ｄr の関係
を、測定結果から求める。
も、寸法精度を良好に保つことのできる上層反射防止膜
の光路厚ｎa ｄa とレジスト層の光路厚ｎr ｄr の関係
を、測定結果から求める。
【００５４】このようにして得られた関係に基づいて、
レジスト層の厚さと上層反射防止膜の厚さを選択する。
レジスト層の厚さと上層反射防止膜の厚さを選択する。
【００５５】このような製造方法によれば、たとえ厚さ
の変化する透明もしくは半透明の層をパターニングする
場合にも、良好な寸法精度を有するホトリソグラフィを
実現することができる。
の変化する透明もしくは半透明の層をパターニングする
場合にも、良好な寸法精度を有するホトリソグラフィを
実現することができる。
【００５６】図７、図８を参照して、上述の準備段階を
終えた後の半導体装置の製造方法を概略的に説明する。
終えた後の半導体装置の製造方法を概略的に説明する。
【００５７】図７（Ａ）に示すように、たとえばｐ型の
シリコン基板１１の表面層に、ｐ型ウェル１２、ｎ型ウ
ェル１３を形成した後、周知の局所酸化法によりフィー
ルド酸化膜１４を形成し、活性領域を画定する。活性領
域上にゲート酸化膜１５を熱酸化膜で形成し、その上に
多結晶シリコン層１６ｎ、１６ｐ、シリサイド層１７の
積層で形成されるゲート電極ＧｎおよびＧｐを形成す
る。
シリコン基板１１の表面層に、ｐ型ウェル１２、ｎ型ウ
ェル１３を形成した後、周知の局所酸化法によりフィー
ルド酸化膜１４を形成し、活性領域を画定する。活性領
域上にゲート酸化膜１５を熱酸化膜で形成し、その上に
多結晶シリコン層１６ｎ、１６ｐ、シリサイド層１７の
積層で形成されるゲート電極ＧｎおよびＧｐを形成す
る。
【００５８】なお、多結晶シリコン層１６ｎおよび１６
ｐは、別々のイオン注入工程により、それぞれｎ型不純
物、ｐ型不純物をドープされている。ゲート電極Ｇｎお
よびＧｐをパターニングした後、ＬＤＤ構造の浅い拡散
層をそれぞれ別のイオン注入工程で作成する。
ｐは、別々のイオン注入工程により、それぞれｎ型不純
物、ｐ型不純物をドープされている。ゲート電極Ｇｎお
よびＧｐをパターニングした後、ＬＤＤ構造の浅い拡散
層をそれぞれ別のイオン注入工程で作成する。
【００５９】基板表面上にＣＶＤ等により酸化膜を形成
し、異方性エッチングを行なうことによってサイドスペ
ーサ１８を形成する。ソース／ドレイン領域１９および
２０をそれぞれ別のイオン注入工程で形成し、不純物活
性化のための熱処理を行なう。サイドスペーサ形成時ま
たはソース／ドレイン領域のイオン注入の後、ソース／
ドレイン領域となる活性領域上のゲート酸化膜も除去す
る。このようにして、ＣＭＯＳ型半導体装置の基本構造
が形成される。なお、フィールド酸化膜１４上にも、ゲ
ート電極作成工程と同時にゲート配線Ｗが形成される。
し、異方性エッチングを行なうことによってサイドスペ
ーサ１８を形成する。ソース／ドレイン領域１９および
２０をそれぞれ別のイオン注入工程で形成し、不純物活
性化のための熱処理を行なう。サイドスペーサ形成時ま
たはソース／ドレイン領域のイオン注入の後、ソース／
ドレイン領域となる活性領域上のゲート酸化膜も除去す
る。このようにして、ＣＭＯＳ型半導体装置の基本構造
が形成される。なお、フィールド酸化膜１４上にも、ゲ
ート電極作成工程と同時にゲート配線Ｗが形成される。
【００６０】ＣＭＯＳ構造を形成した後、基板全面上に
層間絶縁膜２２をＰＳＧ、ＢＰＳＧ等によって形成す
る。リフロー工程、化学機械研磨（ＣＭＰ）工程等の平
坦化工程を行なうことにより、層間絶縁膜２２の表面を
平坦化する。
層間絶縁膜２２をＰＳＧ、ＢＰＳＧ等によって形成す
る。リフロー工程、化学機械研磨（ＣＭＰ）工程等の平
坦化工程を行なうことにより、層間絶縁膜２２の表面を
平坦化する。
【００６１】図７（Ｂ）に示すように、層間絶縁膜２２
の表面上にレジスト層２３、上層反射防止膜２４を塗布
する。なお、レジスト層２３、上層反射防止膜２４の層
厚は、上述の測定により求めた最適値の中から選択す
る。
の表面上にレジスト層２３、上層反射防止膜２４を塗布
する。なお、レジスト層２３、上層反射防止膜２４の層
厚は、上述の測定により求めた最適値の中から選択す
る。
【００６２】この段階で露光工程を行い、レジスト層２
３内に潜像を形成する。その後、上層反射防止膜２４は
除去する。
３内に潜像を形成する。その後、上層反射防止膜２４は
除去する。
【００６３】図７（Ｃ）に示すように、レジスト層２３
を現像し、所望の開孔パターンを形成する。この開孔パ
ターンは、層間絶縁膜２２中に形成される接続孔に対応
したパターンである。このレジストパターン２３を用
い、層間絶縁膜２２を選択的にエッチングする。
を現像し、所望の開孔パターンを形成する。この開孔パ
ターンは、層間絶縁膜２２中に形成される接続孔に対応
したパターンである。このレジストパターン２３を用
い、層間絶縁膜２２を選択的にエッチングする。
【００６４】図８（Ｄ）に示すように、ＣＭＯＳトラン
ジスタのソース／ドレイン領域上におよび、フィールド
酸化膜上のゲート配線Ｗに対応した接続孔Ｈを形成す
る。
ジスタのソース／ドレイン領域上におよび、フィールド
酸化膜上のゲート配線Ｗに対応した接続孔Ｈを形成す
る。
【００６５】図８（Ｅ）に示すように、タングステン
（Ｗ）、多結晶シリコン等の導電層を全面上に堆積し、
エッチバック、化学機械研磨（ＣＭＰ）等により表面を
平坦化し、接続孔内部にのみ導電プラグＰを残す。
（Ｗ）、多結晶シリコン等の導電層を全面上に堆積し、
エッチバック、化学機械研磨（ＣＭＰ）等により表面を
平坦化し、接続孔内部にのみ導電プラグＰを残す。
【００６６】図８（Ｆ）に示すように、基板表面上に上
層配線層を形成し、ホトリソグラフィを用いたパターニ
ングにより、上層配線層ＵＷを形成する。
層配線層を形成し、ホトリソグラフィを用いたパターニ
ングにより、上層配線層ＵＷを形成する。
【００６７】その後、必要に応じ、配線層を覆う層間絶
縁膜を形成し、コンタクト孔を形成し、さらに上層の配
線を形成する。配線層の数に応じて同様の工程を繰り返
す。
縁膜を形成し、コンタクト孔を形成し、さらに上層の配
線を形成する。配線層の数に応じて同様の工程を繰り返
す。
【００６８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、半
導体装置の構造は、周知のどのようなものであってもよ
い。表面に透明または半透明の層が露出した段階でのホ
トリソグラフィ工程に上述のパターニング方法を用いれ
ば、パターニング精度を向上させることができる。その
他、種々の変更、改良、組み合わせ等が可能なことは当
業者に自明であろう。
本発明はこれらに制限されるものではない。例えば、半
導体装置の構造は、周知のどのようなものであってもよ
い。表面に透明または半透明の層が露出した段階でのホ
トリソグラフィ工程に上述のパターニング方法を用いれ
ば、パターニング精度を向上させることができる。その
他、種々の変更、改良、組み合わせ等が可能なことは当
業者に自明であろう。
【００６９】
【発明の効果】以上説明したように、本発明によれば、
表面に透明もしくは半透明の層を有する半導体基板上の
ホトリソグラフィ工程における寸法精度を向上させるこ
とができる。
表面に透明もしくは半透明の層を有する半導体基板上の
ホトリソグラフィ工程における寸法精度を向上させるこ
とができる。
【図１】本発明の基本実施例による半導体装置の断面構
造を示す断面図および好適な結果を得るためのレジスト
層厚と上層反射防止膜厚の関係を示すグラフである。
造を示す断面図および好適な結果を得るためのレジスト
層厚と上層反射防止膜厚の関係を示すグラフである。
【図２】本発明者らの行なった実験を説明するためのサ
ンプル構成図および実験結果を示すグラフである。
ンプル構成図および実験結果を示すグラフである。
【図３】図２に示す実験条件と同等の条件において行な
ったシミュレーションの結果を示すグラフである。
ったシミュレーションの結果を示すグラフである。
【図４】レジスト層厚を０．７６μｍとした場合の透明
層厚の変化に対するレジストパターンの孔径の変化を示
すグラフである。
層厚の変化に対するレジストパターンの孔径の変化を示
すグラフである。
【図５】レジスト層厚を０．８２μｍとした場合の透明
層厚の変化に対するレジストパターンの孔径の変化を示
すグラフである。
層厚の変化に対するレジストパターンの孔径の変化を示
すグラフである。
【図６】レジスト層の厚さをパラメータとし、上層反射
防止膜厚の変化に対する定在波比の変化を示すグラフで
ある。
防止膜厚の変化に対する定在波比の変化を示すグラフで
ある。
【図７】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図８】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
１ 高反射率基板 ２ 透明層 ３ レジスト層 ４ 上層反射防止膜 １１ シリコン基板 １２、１３ ウェル １４ フィールド酸化膜 １５ ゲート酸化膜 １６、１７、Ｇｎ、Ｇｐ ゲート電極 １８ サイドスペーサ １９、２０ ソース／ドレイン領域 ２２ 層間絶縁膜 ２３ レジスト層 ２４ 上層反射防止膜
Claims (16)
- 【請求項１】 露光波長λにおいて反射率が高い表面を
有する下地構造上に、前記露光波長λにおいて透過率が
高い透明もしくは半透明の層を形成した半導体基板をホ
トリソグラフィを用いてパターニングする半導体装置の
製造方法であって、 前記透明もしくは半透明の層の上に屈折率ｎr のレジス
ト層を厚さｄr 形成する工程と、 前記レジスト層の上に屈折率ｎa の上層反射防止膜を厚
さｄa 形成する工程と、 前記上層反射防止膜を通して前記レジスト層を波長λの
光で選択的に露光する工程と、 前記上層反射防止膜を除去する工程と、 前記レジスト層の潜像を現像する工程とを含み、上層反
射防止膜の光路厚ｎa ｄa とレジスト層の光路厚ｎr ｄ
r とが寸法変動が小さくなるように選択されている半導
体装置の製造方法。 - 【請求項２】 前記ｎa ｄa とｎr ｄr とが 【数１】（ｎa ｄa ＋ｎr ｄr ）＝（λ／２）Ｎ＋Ｃｎ
a ±（λ／８） 但し、Ｎは正の整数又は０、Ｃは装置定数の範囲内に選
択されている請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記Ｃが約９０である請求項２記載の半
導体装置の製造方法。 - 【請求項４】 前記上層反射防止膜が、アルギン酸塩、
アルギン酸ナトリウム塩、アルギン酸カリウム塩、アル
ギン酸テトラエチルアンモニウム塩、アルギン酸テトラ
メチルアンモニウム塩、可溶性デンプン、アミロース、
イマリン、リケニン、グリコーゲン及びプルランから成
る群から選ばれた少なくとも１種の多糖類からなる請求
項１〜３のいずれかに記載の半導体装置の製造方法。 - 【請求項５】 前記レジスト層の屈折率ｎr は前記上層
反射防止膜の屈折率ｎa および前記透明もしくは半透明
の膜の屈折率ｎt より大である請求項１〜３のいずれか
に記載の半導体装置の製造方法。 - 【請求項６】 前記ｎa が１．３５〜１．４５の値であ
り、前記ｎr が１．６０〜１．７０の値であり、前記ｎ
t が１．４５〜１．５５の値である請求項５記載の半導
体装置の製造方法。 - 【請求項７】 前記反射率が高い表面が段差を有し、前
記透明もしくは半透明の層が平坦化された表面を有する
請求項１〜６のいずれかに記載の半導体装置の製造方
法。 - 【請求項８】 露光波長λにおいて反射率が高い表面を
有する下地構造上に、前記露光波長λにおいて透過率が
高い透明もしくは半透明の層を形成した半導体基板をホ
トリソグラフィを用いてパターニングする半導体装置の
製造方法であって、 高反射率表面上に、種々の厚さを有する透明もしくは半
透明の層を形成し、その上に屈折率ｎr のレジスト層を
厚さｄr 形成し、その上に屈折率ｎa の上層反射防止膜
を厚さｄa 形成したサンプルを厚さｄr 、ｄa を変化さ
せて複数種類準備するサンプル準備工程と、 前記上層反射防止膜を通して前記レジスト層を波長λの
光で選択的に露光し、その後、前記レジスト層の潜像を
現像して実現されるパターンの寸法を測定する測定工程
と、 測定結果から前記透明もしくは半透明の層の厚さが変化
しても寸法精度が良好となる上層反射防止膜の光路厚ｎ
a ｄa とレジスト層の光路厚ｎr ｄr との関係を求める
工程と、 前記関係に基づいて屈折率ｎr のレジスト層の厚さｄr
と屈折率ｎa の上層反射防止膜の厚さｄa を選択する工
程と、 高反射率表面とその上に形成され、平坦化された表面を
有する透明もしくは半透明の層を有する半導体基板上に
屈折率ｎr 、厚さｄr のレジスト層と、その上に屈折率
ｎa 、厚さｄa の上層反射防止膜を形成する工程と、 波長λの光を用いて露光する工程とを含む半導体装置の
製造方法。 - 【請求項９】 前記上層反射防止膜が、アルギン酸塩、
アルギン酸ナトリウム塩、アルギン酸カリウム塩、アル
ギン酸テトラエチルアンモニウム塩、アルギン酸テトラ
メチルアンモニウム塩、可溶性デンプン、アミロース、
イマリン、リケニン、グリコーゲン及びプルランから成
る群から選ばれた少なくとも１種の多糖類からなる請求
項８記載の半導体装置の製造方法。 - 【請求項１０】 前記レジスト層の屈折率ｎr は前記上
層反射防止膜の屈折率ｎa および前記透明もしくは半透
明の膜の屈折率ｎt より大である請求項８記載の半導体
装置の製造方法。 - 【請求項１１】 前記サンプル準備工程と前記測定工程
は、計算機シミュレーションを含む請求項８記載の半導
体装置の製造方法。 - 【請求項１２】 前記半導体基板の高反射率表面が段差
を有する請求項８〜１１のいずれかに記載の半導体装置
の製造方法。 - 【請求項１３】 波長λにおいて反射率が高い表面を有
する下地構造と、 前記下地構造上に形成され、波長λにおいて透過率が高
い透明もしくは半透明の層と、 前記透明もしくは半透明の層の上に形成され、屈折率ｎ
r と厚さｄr を有するレジスト層と、 前記レジスト層の上に形成され、屈折率ｎa と厚さｄa
を有する上層反射防止膜とを有し、上層反射防止膜の光
路厚ｎa ｄa が（λ／４）の奇数倍から１５％以上離れ
ており、上層反射防止膜の光路厚ｎa ｄa とレジスト層
の光路厚ｎr ｄr とが 【数２】（ｎa ｄa ＋ｎr ｄr ）＝（λ／２）Ｎ＋Ｃｎ
a ±（λ／８） 但し、Ｎは正の整数又は０、Ｃは装置定数の範囲内に選
択されている露光用構造物。 - 【請求項１４】 前記Ｃが約９０である請求項１３記載
の露光用構造物。 - 【請求項１５】 前記上層反射防止膜が、アルギン酸
塩、アルギン酸ナトリウム塩、アルギン酸カリウム塩、
アルギン酸テトラエチルアンモニウム塩、アルギン酸テ
トラメチルアンモニウム塩、可溶性デンプン、アミロー
ス、イマリン、リケニン、グリコーゲン及びプルランか
ら成る群から選ばれた少なくとも１種の多糖類からなる
請求項１３または１４記載の露光用構造物。 - 【請求項１６】 前記レジスト層の屈折率ｎr は前記上
層反射防止膜の屈折率ｎa および前記透明もしくは半透
明の膜の屈折率ｎt より大である請求項１３または１４
記載の露光用構造物。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066791A JPH10261574A (ja) | 1997-03-19 | 1997-03-19 | 半導体装置の製造方法 |
| US08/960,314 US5985519A (en) | 1997-03-19 | 1997-10-29 | Method of manufacturing semiconductor device using top antireflection film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9066791A JPH10261574A (ja) | 1997-03-19 | 1997-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10261574A true JPH10261574A (ja) | 1998-09-29 |
Family
ID=13326049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9066791A Withdrawn JPH10261574A (ja) | 1997-03-19 | 1997-03-19 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5985519A (ja) |
| JP (1) | JPH10261574A (ja) |
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|---|---|
| US5985519A (en) | 1999-11-16 |
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