KR100726906B1 - 반도체 집적 회로 장치의 제조 방법 - Google Patents

반도체 집적 회로 장치의 제조 방법 Download PDF

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KR100726906B1
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Abstract

고밀도로 배치되는 패턴을 충분한 프로세스 여유도로 전사한다. 반도체 집적 회로를 구성하는 고밀도로 배치된 패턴을, 위상 시프터 S를 배치할 수 있도록 제 1 마스크 패턴 및 제 2 마스크 패턴(28B)으로 분할하고, 그것을 다중 노광함으로써 반도체 기판상에 소정의 패턴을 전사하도록 하였다. 제 2 마스크 패턴(28B)은 주광 투과 패턴(26c1)과, 그 주위에 배치된 복수의 보조광 투과 패턴(26c2)과, 주광 투과 패턴(26c1)에 배치된 위상 시프터 S를 갖고 있다. 보조광 투과 패턴(26c2)은 그 중심으로부터 주광 투과 패턴(26c1)의 중심까지의 거리가 거의 동등하게 되도록 배치하였다.
반도체 집적 회로 장치의 제조 방법, 보조광 투과 패턴, 주광 투과 패턴, 포토레지스트 패턴, 위상 시프터, 반도체 집적 회로 장치

Description

반도체 집적 회로 장치의 제조 방법{THE METHOD FOR MANUFACTURING THE SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 평면도.
도 2는 도 1의 A-A선의 단면도.
도 3은 도 1의 B-B선의 단면도.
도 4는 도 1의 C-C선의 단면도.
도 5는 도 1에 이어지는 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 평면도.
도 6은 도 5의 A-A선의 단면도.
도 7은 도 5의 B-B선의 단면도.
도 8은 도 5에 이어지는 도 1의 A-A선에 상당하는 부분의 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도.
도 9는 도 5에 이어지는 도 1의 B-B선에 상당하는 부분의 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도.
도 10은 도 5에 이어지는 도 1의 C-C선에 상당하는 부분의 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도.
도 11은 도 8∼도 10에 이어지는 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 평면도.
도 12는 도 11의 A-A선의 단면도.
도 13은 도 11의 B-B선의 단면도.
도 14는 도 11의 C-C선의 단면도.
도 15는 도 11에 이어지는 도 1의 A-A선에 상당하는 부분의 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도.
도 16은 도 11에 이어지는 도 1의 B-B선에 상당하는 부분의 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도.
도 17은 도 15 및 도 16에 이어지는 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 평면도.
도 18은 도 17의 A-A선의 단면도.
도 19는 도 17의 B-B선의 단면도.
도 20은 도 17의 C-C선의 단면도.
도 21은 도 17에 이어지는 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 평면도.
도 22는 도 21의 A-A선의 단면도.
도 23은 도 21의 B-B선의 단면도.
도 24는 도 21의 C-C선의 단면도.
도 25는 도 21에 이어지는 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 평면도.
도 26은 도 25의 A-A선의 단면도.
도 27은 도 25의 B-B선의 단면도.
도 28은 도 25의 C-C선의 단면도.
도 29는 도 25에 이어지는 도 1의 A-A선에 상당하는 부분의 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도.
도 30은 도 25에 이어지는 도 1의 B-B선에 상당하는 부분의 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도.
도 31은 도 25에 이어지는 도 1의 C-C선에 상당하는 부분의 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도.
도 32는 도 29∼도 31에 이어지는 도 1의 A-A선에 상당하는 부분의 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도.
도 33은 도 32과 동일 공정시의 도 1의 C-C선에 상당하는 부분의 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도.
도 34는 도 32 및 도 33에 이어지는 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 평면도.
도 35는 도 34의 A-A선의 단면도.
도 36은 도 34의 C-C선의 단면도,
도 37은 도 34에 이어지는 도 1의 A-A선에 상당하는 부분의 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도.
도 38은 본 발명의 일 실시 형태인 반도체 집적 회로 장치의 제조 공정에서 이용한 노광 장치의 설명도.
도 39는 도 38의 노광 장치의 노광 동작을 모식적으로 나타낸 설명도.
도 40의 (a)는 도 1 등에 나타낸 활성 영역을 형성하기 위한 포토레지스트 패턴의 주요부 평면도, 도 40의 (b)는 도 40의 (a)의 A-A선의 단면도.
도 41a는 도 40에 나타낸 포토레지스트 패턴을 전사하기 위한 포토마스크에 있어서의 제 1 마스크 패턴의 주요부 평면도, 도 41b는 도 41a의 A-A선의 단면도, 도 41c는 도 41b의 위상 시프터 부분의 확대 단면도.
도 42는 도 41a 내지 도 41c의 마스크 패턴의 전자선묘화 데이터의 평면도.
도 43은 웨이퍼 프로세스로 충분한 해상 특성이 얻어지는 범위 내의 크기의 계단형 패턴으로 한 마스크 패턴 레이아웃 예를 나타내는 평면도.
도 44는 도 41a 내지 도 41c의 마스크 패턴만을 포토레지스트막에 전사한 경우의 포토레지스트 패턴의 주요부 평면도.
도 45의 (a)는 도 40에 나타낸 포토레지스트 패턴을 전사하기 위한 포토마스크에 있어서의 제 2 마스크 패턴의 주요부 평면도이고, 도 45의 (b)는 도 45의 (a)의 A-A선의 단면도.
도 46의 (a)는 본 발명자가 검토한 포토마스크의 주요부 평면도이고, 도 46의 (b)는 도 46의 (a)의 A-A선의 단면도.
도 47의 (a)는 본 발명자가 검토한 포토마스크의 주요부 평면도이고, 도 47의 (b)는 도 47의 (a)의 A-A선의 단면도.
도 48은 도 45의 마스크 패턴의 설명도.
도 49는 도 41a 내지 도 41c의 마스크 패턴과 도 45의 마스크 패턴을 중첩하여 나타낸 설명도.
도 50은 본 실시의 형태의 반도체 집적 회로 장치의 제조 공정에서 이용한 포토마스크의 전체 평면도.
도 51의 (a) 및 (b)는 위상 시프트 마스크의 변형예를 나타내는 포토마스크의 주요부 단면도.
도 52의 (a)는 도 11 등에 나타낸 컨택트홀을 형성하기 위한 포토레지스트 패턴의 주요부 평면도이고, 도 52의 (b)는 도 52의 (a)의 A-A선의 단면도.
도 53a는 도 11 등에 나타낸 컨택트홀을 형성하기 위한 제 1 마스크 패턴을 갖는 포토마스크의 주요부 평면도이고, 도 53b는 도 53a의 A-A선의 단면도.
도 54는 도 53a 및 도 53b의 제 1 마스크 패턴만을 포지티브형의 포토레지스트막에 노광한 경우를 모식적으로 나타내는 포토레지스트 패턴의 주요부 평면도.
도 55는 도 45의 제 2 마스크 패턴만을 포지티브형의 포토레지스트막에 노광한 경우를 모식적으로 나타내는 포토레지스트 패턴의 주요부 평면도.
도 56은 도 53a 및 도 53b의 제 1 마스크 패턴의 데이터와, 도 45의 제 2 마스크 패턴의 데이터의 중첩시킨 상태의 설명도.
도 57의 (a)는 도 5 등에 나타낸 워드선(게이트 전극)을 형성할 때에 이용한 포토마스크의 주요부 평면도이고, 도 57의 (b)는 도 57의 (a)의 A-A선의 단면도.
도 58의 (a)는 도 17 등에 나타낸 데이터선용의 관통 홀을 형성할 때에 이용 한 마스크(26)의 주요부 평면도이고, 도 58의 (b)는 그 A-A선의 단면도.
도 59의 (a)는 상기 도 21 등에 나타낸 데이터선 DL을 형성할 때에 이용한 마스크(26)의 주요부 평면도이고, 도 59의 (b)는 그 A-A선의 단면도.
도 60의 (a)는 도 25 등에 나타낸 정보 축적 용량 소자용의 관통 홀을 형성할 때에 이용한 마스크의 주요부 평면도이고, 도 60의 (b)는 그 A-A선의 단면도.
도 61의 (a)는 도 34 등에 나타낸 구멍을 형성할 때에 이용한 마스크의 주요부 평면도이고, 도 61의 (b)는 그 A-A선의 단면도.
<도면의 주요 부분에 대한 간단한 설명>
1 : 반도체 기판
1W : 반도체 웨이퍼
2 : 분리부
2a : 절연막
3 : p형 웰
4 : 게이트 절연막
5 : 키 게이트 전극
6 : 캡 절연극
7 : 형 반도체 영역
8 : 절연막
9 : 절연막
10a : 컨택트홀(제 1 홀 패턴)
10b : 컨택트홀(제 2 홀 패턴)
11a, 11b : 플러그(홀내 배선)
12 : 절연막
13 : 관통 홀
14 : 플러그
15 : 절연막
16 : 절연막
17 : 관통 홀
18 : 하드 마스크
18a : 측벽
19 : 플러그
20 : 배리어 메탈막
21 : 절연막
22 : 포토레지스트 패턴
23 : 구멍
24 : 정보 축적용 용량 소자
24a : 하부 전극
24b : 용량 절연극
24c : 플레이트 전극
25 : 노광 장치
25a : 노광 광원
25b : 플라이 아이 렌즈
25c : 개구
25d1, 25d2 : 컨덴서 렌즈
25e : 미러
25f : 투영 렌즈
25g : 마스크 위치 제어 수단
25h : 마스크 스테이지
25i : 웨이퍼 스테이지
25j : Z 스테이지
25k : XY 스테이지
25m : 주 제어계
25n1, 25n2 : 구동 수단
25p : 미러
25q : 레이저 길이 측정기
25r : 얼라이먼트 검출 광학계
25s : 네트워크 장치
26 : 포토마스크
26a : 마스크 기판
26b : 차광 패턴
26c : 광 투과 패턴
26c1 : 주광 투과 패턴
26c2 : 보조광 투과 패턴
26c3 : 광 투과 패턴
26c4∼26c8 : 광 투과 패턴
26d : 광 투과 패턴
26e : 시프터막
26f : 투명막
27 : 페리클
28A : 제 1 마스크 패턴
28B : 제 2 마스크 패턴
28C : 제 1 마스크 패턴
28D : 마스크 패턴
28E : 마스크 패턴
28G : 마스크 패턴
28H : 마스크 패턴
30A, 30B : 전사 영역
31a, 31b : 개구부
R : 포토레지스트 패턴
RL : 포토레지스트 패턴
RC : 포토레지스트 패턴
S : 위상 시프터
WL : 워드선
DL : 데이터선
SL : 슬릿
EP : 노광광
Z : 깊이
UC : 유닛 셀
본 발명은 반도체 집적 회로 장치의 제조 기술에 관한 것으로, 특히, 반도체 집적 회로 장치의 제조 공정에서의 노광 기술에 적용하여 유효한 기술에 관한 것이다.
대규모 반도체 집적 회로 등과 같은 고체 소자에 있어서의 극미세 패턴의 형성에는, 주로 광 리소그래피법의 하나인 축소 투영 노광법이 이용되고 있다. 이 방법은 포토마스크 혹은 레티클(이하, 마스크라고 함)에 형성된 마스크 패턴을 결상 광학계를 이용하여 기판상에 축소 전사하는 방법이다.
축소 투영 노광법에 있어서의 해상도의 향상은 결상 광학계의 고(高) 개구수(NA)화 및 노광광의 단파장화에 의해 추진되고 있다. 그러나, 그 이상으로 고체 소자의 최소 가공 치수의 미세화 요구가 있기 때문에, 변형 조명 노광법, 위상 시프트 마스크 노광법이라는, 소위 초해상 노광법의 개발, 적용이 진행되고 있다.
위상 시프트 마스크 노광법에는, 예를 들면 레벤손형 위상 시프트 마스크, 하프톤형 위상 시프트 마스크 및 보조 패턴 배치형 위상 시프트 마스크 등이 있다. 레벤손형 위상 시프트 마스크는 마스크상에 있어서의 상호 인접한 개구부(광 투과 영역) 사이를 투과한 노광광 간에 180도의 위상 차를 생기게 하는 마스크이며, 패턴의 배치 피치가 미세한 영역에서 해상도를 대폭 향상시키는 효과가 있다. 예를 들면 KrF 엑시머 레이저광을 노광광에 이용하는 축소 투영 노광법에 있어서, 통상의 마스크를 이용한 경우에는 충분한 해상도를 얻기가 어려운 최소 가공 피치 이하의 치수 영역에서도 레벤손형 위상 시프트 마스크를 이용함으로써, 해상 특성을 크게 개선할 수 있다. 또한, 하프톤형 위상 시프트 마스크는, 마스크 기판상에 차광막 대신에 하프톤막을 형성한 마스크이다. 하프톤막은 노광광을 수% 투과하고, 또한 하프톤막을 투과한 노광광과 하프톤막이 제거된 개구부를 투과한 노광광 사이에 180도의 위상 차를 생기게 하는 기능을 갖고 있다.
또한, 보조 패턴 배치형 위상 시프트 마스크는 주 개구부의 주변에, 반도체 웨이퍼상에는 해상하지 않을 정도의 크기로, 또한 주 개구부를 투과한 노광광 사이에 180도의 위상 차를 생기게 하는 보조 패턴을 배치한 마스크이며, 마스크 패턴이 밀집하여 배치되어 있지 않은 경우에 이용할 수 있다. 예를 들면 고립 홀 패턴 전사용의 마스크 패턴에 있어서, 반도체 웨이퍼상에 전사되는 주 개구부의 상하, 좌 우의 평면 위치에 반도체 웨이퍼상에 전사되지 않은 치수로, 또한 주 개구부를 투과한 노광광에 대하여 180도의 위상 차를 생기게 하는 보조 패턴을 배치하는 구조가 있다. 이에 의해, 주 개구부의 광 강도 프로파일을 개선하여 해상 특성을 향상시킬 수 있다. 이 방법에 대해서는 예를 들면 일본국 특허 공개 평성 제5-19446호 공보에 기재가 있으며, 밀집 패턴 단부 등에서의 해상성을 향상시키도록, 밀집 패턴의 단부, 고립 패턴의 주위에 보조 패턴을 배치하는 기술이 개시되어 있다. 또한, 예를 들면 일본국 특허 공개 평성 제6-123963호 공보에는, 인접 패턴 사이에 보조 패턴을 배치할 때에, 인접하는 보조 패턴의 각각을 투과한 광이 간섭하지 않도록, 각각의 보조 패턴을 비스듬히 배치하거나, 또는 보조 패턴을 주 개구에 대하여 하나 배치하는 기술이 개시되어 있다. 또한, 예를 들면 일본국 특허 공개 평성 제6-289591호 공보에는, 주 개구의 배치 자유도를 향상시키기 위해서, 보조 패턴을 주 개구에 대하여 대칭적으로 시프트하여 배치하는 기술이 개시되어 있다. 또한, 예를 들면 일본국 특허 공개 평성 제8-297359호 공보에는, 마스크 패턴의 레이아웃을 용이하게 하기 위해서, 주 개구와 보조 패턴을 1 단위 셀로 하여 마스크 패턴을 레이아웃하는 기술이 개시되어 있다. 또한, 예를 들면 일본국 특허 공개 평성 제11-84625호 공보에는, 전사 패턴 형상 보정과 해상도의 향상을 도모하기 위해서, 주 개구와 보조 패턴, 밀집 주 개구에서의 시프터의 지그재그 배치, 메모리 매트단에 보조 패턴을 배치하는 구조가 개시되어 있다.
그런데, 상기 광 리소그래피 기술에 있어서는 이하의 과제가 있음을 본 발명 자는 발견하였다.
즉, 상기한 바와 같이 레벤손형 위상 시프트 마스크 기술은, 밀집한 극미세 패턴의 해상성을 향상시키기 위해서는 유효하지만, 상호 인접하는 주 개구부의 각각을 투과한 광의 위상 차를 180도로 하도록 위상 시프터를 배치하지 않으면 안되기 때문에, 마스크 패턴의 배치에 의해서는 위상 시프터를 적절하게 배치할 수 없는 경우가 생긴다고 하는 과제가 있다.
또한, 보조 패턴 배치형 위상 시프트 마스크 기술에 있어서, 주 개구부의 상하 좌우 혹은 45도 경사 방향으로 보조 시프터 패턴을 배치하는 경우, 인접하는 보조 패턴을 투과한 각각의 광이 간섭하여 버리기 때문에, 그 보조 패턴을 적절하게 배치할 수 없는 경우가 생긴다고 하는 과제가 있다.
즉, 미세 패턴이 고밀도화됨에 따라서, 단지 단순하게 위상 시프터나 보조 패턴을 배치하는 것이 곤란하여진다. 이 때문에, 패턴의 전사에 있어서 충분한 프로세스 여유도를 확보할 수 없어, 패턴의 형상 불량이나 치수 정밀도의 열화 등과 같은 전사 특성 불량을 초래하거나, 패턴의 미세· 고집적화를 저해하기도 하는 등의 문제가 있다.
본 발명의 목적은 고밀도로 배치되는 반도체 집적 회로 패턴을 충분한 프로세스 여유도로 전사할 수 있는 기술을 제공하는 데에 있다.
또한, 본 발명의 목적은 반도체 집적 회로 패턴의 전사 특성을 향상시키는 것이 가능하는 기술을 제공하는 데에 있다.
또한, 본 발명의 목적은 반도체 집적 회로 패턴의 미세· 고집적을 추진할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부 도면에서 분명히 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면 다음과 같다.
즉, 본 발명은 밀집된 패턴을, 위상 시프터를 배치하는 것이 가능한 복수의 마스크 패턴으로 분할하고, 그것을 다중 노광함으로써, 반도체 기판상에 소정의 패턴을 전사하는 것이다.
또한, 본 발명은 반도체 기판상에 포지티브형의 포토레지스트막을 피착하는 공정, 상기 포지티브형의 포토레지스트막에 제 1 마스크 패턴을 노광하는 제 1 노광 공정, 상기 포지티브형의 포토레지스트막에 상기 제 1 마스크 패턴에 중첩되도록 제 2 마스크 패턴을 노광하는 제 2 노광 공정, 상기 제 1, 제 2 노광 공정후, 상기 포지티브형 레지스트막에 대하여 현상 처리를 실시함으로써, 상기 반도체 기판상에 포지티브형의 포토레지스트막으로 이루어지는 포토레지스트 패턴을 형성하는 공정, 상기 포토레지스트 패턴을 마스크로 하여, 상기 반도체 기판에 대하여 에칭 처리를 실시함으로써, 상기 반도체 기판에 소정의 패턴을 전사하는 공정을 갖고, 상기 제 1 마스크 패턴은 라인 패턴을 전사하는 패턴을 갖고, 상기 제 2 마스크 패턴은 상기 라인 패턴을 분단하는 복수의 주광 투과 패턴, 그 주위에 있어서 상기 주광 투과 패턴으로부터의 거리가 대략 등거리로 되도록 배치되어 상기 포지티브형의 포토레지스트막에는 전사되지 않는 치수로 형성된 복수의 보조광 투과 패 턴, 상기 주광 투과 패턴과 보조광 투과 패턴 중 어느 한쪽에 배치되어 투과광에 위상 차를 생기게 하는 위상 시프터를 갖는 것이다.
또한, 본 발명은 반도체 기판상에 포지티브형의 포토레지스트막을 피착하는 공정, 상기 포지티브형의 포토레지스트막에 제 1 마스크 패턴을 노광하는 제 1노광 공정, 상기 포지티브형의 포토레지스트막에 상기 제 1 마스크 패턴에 중첩되도록 제 2 마스크 패턴을 노광하는 제 2 노광 공정, 상기 제 1, 제 2 노광 공정후, 상기 포지티브형 레지스트막에 대하여 현상 처리를 실시함으로써, 상기 반도체 기판상에 포지티브형의 포토레지스트막으로 이루어지는 포토레지스트 패턴을 형성하는 공정, 상기 포토레지스트 패턴을 마스크로 하여, 상기 반도체 기판에 대하여 에칭 처리를 실시함으로써, 상기 반도체 기판의 절연막에 홀 패턴을 전사하는 공정을 포함하되, 상기 제 1 마스크 패턴은 상기 홀 패턴의 제 1 홀 패턴을 전사하는 패턴을 갖고, 상기 제 2 마스크 패턴은 상기 홀 패턴의 제 2 홀 패턴을 전사하는 복수의 주광 투과 패턴, 그 주위에 있어서 상기 주광 투과 패턴으로부터의 거리가 대략 등거리로 되도록 배치되고 상기 포지티브형의 포토레지스트막에는 전사되지 않는 치수로 형성된 복수의 보조광 투과 패턴, 상기 주광 투과 패턴과 보조광 투과 패턴 중 어느 한쪽에 배치되어 투과광에 위상 차를 생기게 하는 위상 시프터를 갖는 것이다.
1. 자외광: 반도체 분야에서는 400nm 전후부터 단파장으로 50nm 이하 정도까지의 전자파를 말하지만, 30.0nm보다 장파 길이를 근 자외역, 그 이하의 단파장 영역을 원 자외역이라고 부르고, 200nm 이하를 특히 진공 자외역이라고 한다. 광원 으로서는 수은 아크 램프 등의 i선(파장: 365nm), KrF 엑시머 레이저(파장: 248nm), ArF(파장: 193nm) 및 F2(파장: 157nm) 엑시머 레이저 등이 있다.
2. 스캐닝 노광: 가는 슬릿형의 노광대를, 반도체 웨이퍼와 포토마스크(또는레티클, 본원에서 포토마스크라고 할 때는 레티클도 포함하는 넓은 개념을 나타냄)에 대하여, 슬릿의 길이 방향과 직교하는 방향으로(비스듬히 이동시켜도 됨) 상대적으로 연속 이동(주사)시킴으로써, 포토마스크 상의 회로 패턴을 반도체 웨이퍼 상의 원하는 부분에 전사하는 노광 방법.
3. 스텝 앤드 스캔 노광: 상기 스캐닝 노광과 스텝 노광을 조합하여 웨이퍼 상의 노광하여야 할 부분의 전체를 노광하는 방법으로, 상기 스캐닝 노광의 하위 개념에 해당한다.
4. 포토마스크(광학 마스크): 기판상에 광을 차광하는 패턴이나 광의 위상을 변화시키는 패턴을 형성한 것. 기판상이란 기판 상면, 기판 상면에 근접한 내부 영역 또는 상공 영역을 포함한다(상면에 근접한 다른 기판상에 배치하여도 됨). 통상의 포토마스크(2치 마스크)란 기판상에 광을 차광하는 패턴과 광을 투과하는 패턴으로 마스크 패턴을 형성한 일반적인 포토마스크를 말한다. 이하, 포토마스크를 단지 마스크라고 한다.
5. 기판 홈 시프터: 석영 등의 투명 마스크 기판 자체의 표면에 오목부를 형성한 위상 시프터. 기판 자체의 표면이란 기판의 표면에 기판과 재질이 유사한 막을 형성한 것을 포함하는 것으로 한다.
6. 기판상 박막 홈 시프터: 기판 상의 차광막 아래에, 시프터로서 작용하는 목적에 적합한 두께의 시프터막을 형성하고, 기초 기판과의 에칭 속도 차 등을 이용하는 등으로 하여 형성한 홈형 시프터.
7. 홈 시프터: 상기 기판 홈 시프터 및 기판상 박막 홈 시프터 등을 포함하는 상위 개념으로, 차광막보다 하층의 투명막, 투명 기판 등에 오목부를 형성한 시프터 일반을 말한다. 이에 대하여, 차폐막상에 시프터막을 배치하는 방식을 시프터막 상부 배치 방식 또는 상부 배치 시프터라고 한다.
8. 미세 차양형 홈 시프터: 홈 시프터의 주변(폭이 좁은 단면 방향)에서 차광막이 석영 기판 등의 오목부 측벽 상단으로부터 오목부의 내측으로 오버행(overhang) 형상(또는 차양 형상)으로 돌출된 부분의 길이 P가 단색 노광광의 파장 λ를 기준으로 한 경우에, 40%(P/λ= 40%를 「차양 길이」라고 함) 이하인 경우를 말한다.
9. 시프터의 깊이: 시프터부의 기판 홈 깊이는 노광 파장에 의존하고, 위상을 180도 반전시키는 깊이 Z는 Z=λ/(2(n-1))으로 표시된다. 단, n은 소정의 노광 파장의 노광광에 대한 기판의 굴절율, λ은 노광 파장이다.
10. 위상 시프터(위상 시프트 마스크 패턴): 적어도 하나의 위상 시프터를 갖는 마스크 개구 패턴을 포함하는 마스크 상의 회로 패턴. 예를 들면, 스텝 노광의 단일 쇼트 영역(원스텝으로 노광하는 범위) 또는 스캐닝 노광에서의 단일 스캐닝에 의해 노광하는 영역에 대응하는 마스크 상의 회로 패턴군으로, 예를 들면 반도체 웨이퍼 상의 단위 칩 영역 또는 그 정수배에 상당하는 마스크 기판 상의 마스크 패턴(회로 패턴) 등을 말한다.
11. 보조광 투과 패턴(보조 마스크 패턴): 일반적으로 반도체 웨이퍼상에 투영되었을 때, 그 개구 패턴에 대응하는 독립된 상을 형성하지 않은 마스크 상의 개구 패턴을 말한다.
12. 레벤손형 위상 시프트 마스크: 공간 주파수 변조형 위상 시프트 마스크라고도 불리며, 일반적으로 차광막에 차광 영역에 의해 이격되어, 서로 근접해서 복수의 개구를 마련하고, 그 위상을 교대로 반전한 개구군으로 이루어지는 위상 시프트 마스크. 대략적으로 분류하면, 라인 앤드 스페이스 패턴과 교대 반전 홀 패턴(컨택트홀용 레벤손 패턴이라고도 함) 등이 있다.
13. 보조 패턴 배치형 위상 시프트 마스크: 대략적으로 분류하면, 고립된 라인 패턴과 홀 패턴용으로 분류되고, 전자의 대표는 실(實) 개구 패턴과 그 양측에 마련된 보조 시프터 패턴(이 위상 반전 패턴도 등가임)이고, 후자의 대표는 아우트리거(outrigger) 타이프의 홀 패턴(중앙의 실 개구와 그 주변에 마련된 복수의 보조 개구로 이루어짐)이다. 그러나, 상기 레벤손형 위상 시프트 마스크의 마스크 패턴의 단부 또는 주변에는 보조 개구나 보조 시프터가 마련되기 때문에, 실제의 패턴으로서는 양방식이 혼합하는 경우가 많다.
14. 위상 시프트 마스크: 본원에서 단지 위상 시프트 마스크라고 할 때는 이들을 총칭하여 말하는 것으로 한다.
15. 반도체 웨이퍼(이하, 단순히 웨이퍼라고 함) 또는 반도체 기판이란, 반도체 집적 회로의 제조에 이용하는 실리콘 단결정 기판, SOI 기판(일반적으로 거의 평면 원 형상), 사파이어 기판, 유리 기판, 그 밖의 절연, 반 절연 또는 반도체 기 판 등 및 이들의 복합적 기판을 말한다. 또한, 본원에 있어서 반도체 집적 회로 장치라고 할 때는, 실리콘 웨이퍼나 사파이어 기판 등의 반도체 또는 절연체 기판상에 만들어지는 것 외에, 특별히 그렇지 않다는 취지가 명시된 경우를 제외하고, TFT(Tin-Film-Transistor) 및 STN(Super-Twisted-Nematic) 액정 등과 같은 유리 등의 다른 절연 기판상에 만들어지는 것 등도 포함하는 것으로 한다.
16. 차광 영역, 차광 패턴, 차광막 또는 차광이라고 할 때는, 그 영역에 조사되는 노광광 중 40% 미만을 투과시키는 광학 특성을 갖는 것을 나타낸다. 일반적으로 수 % 내지 3O% 미만의 것이 사용된다. 한편, 「광 투과 영역」, 「광 투과 패턴」, 「투명 영역」, 「 투명막」 또는 「투명」이라고 할 때는, 그 영역에 조사되는 노광광 중 60% 이상을 투과시키는 광학 특성을 갖는 것을 나타낸다. 일반적으로 90% 이상의 것이 사용된다.
17. 포토레지스트 패턴은 감광성의 유기막을 포토리소그래피의 수법에 의해 패터닝한 막 패턴을 말한다. 또, 이 패턴에는 해당 부분에 관해서 전혀 개구가 없는 단순한 레지스트막을 포함한다.
18. 통상 조명이란 비 변형 조명으로, 광 강도 분포가 비교적 균일한 조명을 말한다.
19. 변형 조명이란 중앙부의 조도를 내린 조명으로, 경사 방향 조명, 고리띠 조명, 4중극 조명, 5중극 조명 등의 다중극 조명 또는 그것과 등가인 동공 필터에 의한 초해상 기술을 포함한다.
20. 해상도: 패턴 치수는 투영 렌즈의 개구수 NA(Numerical Aperture)와 노 광 파장 λ으로 규격화하여 표현할 수 있다. 본 실시 형태에 있어서는, 노광 파장 248nm의 KrF 엑시머 레이저광을, 투영 렌즈의 NA는 0.68을 주로 이용하였다. 따라서, 다른 파장이나 다른 렌즈 NA를 이용하는 경우에는, 해상도 R은 R=K1·λ/NA(K1은 프로세스에 의존하여 결정되는 있는 상수)로 표시되기 때문에 환산하여 이용하면 된다. 단, 초점 심도(深度) D도 D=K2·λ/(NA) 2(K2는 프로세스에 의존하여 결정되는 있는 상수)로 표시되기 때문에, 초점 심도도 다르다.
21. 전사 패턴: 마스크에 의해서 웨이퍼상에 전사된 패턴으로, 구체적으로는 상기 포토레지스트 패턴 및 포토레지스트 패턴을 마스크로 하여 실제로 형성된 웨이퍼 상의 패턴을 말한다.
22. 홀 패턴: 웨이퍼상에서 노광 파장과 같은 정도 또는 그 이하의 이차원적 치수를 갖는 컨택트홀, 관통 홀 등의 미세 패턴. 일반적으로는 마스크상에서는 정방형 또는 그것에 가까운 장방형 혹은 팔각형 등의 형상이지만, 웨이퍼상에서는 원형에 가깝게 되는 경우가 많다.
23. 라인 패턴: 소정의 방향으로 연장하는 띠 형상의 패턴을 말한다.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 이들은 상호 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형례, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 량, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 분명히 특정한 수 에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하여도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 분명히 필수이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사하는 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 마찬가지다.
또한, 실시 형태를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 부여하고, 그 반복 설명은 생략한다.
또한, 본 실시의 형태의 설명에 이용하는 도면에 있어서 마스크 또는 그 데이터를 모식적으로 나타내는 평면도에서도, 도면을 보기 쉽게 하기 위해서, 차광 패턴 및 위상 시프터에 해칭을 가한다.
(실시 형태 1)
본 실시의 형태에 있어서는, 예를 들면 최소 설계 치수가 130nm 정도의 1G(기가) 비트 DRAM(Dynamic Random Access Memory)급의 대규모 집적 회로 소자의 제조 공정에 본 발명을 적용한 경우를 일례로서 설명한다.
우선, 그 DRAM의 제조 방법의 일례를 설명한다. 또, 여기서는 DRAM의 제조 공정 중의 주로 구조에 대하여 설명하고, 그 구조를 형성하기 위한 노광 기술(상기 마스크의 구조를 포함함)에 대해서는 후술한다. 또한, 여기서 이용하는 평면도에 있어서, 좌우 수평 방향을 X 방향으로 하고, 이에 대하여 수직인 상하 수직 방향을 Y 방향으로 하여 설명한다. 또한, 그 X 방향으로 연장되는 가상상의 축을 X축, Y 방향으로 연장되는 가상상의 축을 Y축이라고 한다. 또한, 메모리 셀 패턴은 1 교점 메모리 셀 타입(혹은 오픈 비트 라인형)의 패턴 레이아웃을 예시한다.
도 1은 그 DRAM의 제조 공정중에 있어서의 메모리 어레이의 주요부 평면도를 나타내고 있다. 또한, 도 2∼도 4는 각각 도 1의 A-A선, B-B선 및 C-C선의 단면도를 나타내고 있다. 웨이퍼(1W)를 구성하는 반도체 기판(이하, 단순히 기판이라고 함)(1)은, 예를 들면 p형의 단결정 실리콘으로 이루어진다. 기판(1) 주면의 분리 영역에는 예를 들면 홈형의 분리부(트렌치아이솔레이션)(2)이 형성되어 있다. 이 분리부(2)는 기판(1)에 파진 홈 내에 절연막이 매립되어 형성되어 있다. 또한, 기판(1)에는 그 분리부(2)에 의해서 복수의 활성 영역 L이 형성되어 있다. 각각의 활성 영역 L은 도 1에 도시한 바와 같이, 그 주위가 분리부(2)에 둘러싸여서, 도 1의 좌우 상하(수평 수직: XY) 방향에 대하여 경사 방향으로 가늘고 길게 연장되는 평면 섬(島) 형상의 패턴으로 형성되어 있다. 각각의 활성 영역 L에는, 예를 들면 2개의 메모리 셀 선택용 MIS·FET이 각각의 소스, 드레인의 한쪽을 공유하는 상태로 형성된다.
활성 영역 L의 Y 방향에 있어서의 배치 피치(피치: 대상으로 하는 패턴의 중심에서 중심까지의 거리) Dy1은, 예를 들면 420nm 정도(웨이퍼상 환산)이다. 또한, 활성 영역 L의 X 방향에서의 배치 피치 Dx1은 예를 들면 520nm 정도(웨이퍼상 환산)이다. 활성 영역 L이 Y 방향의 1행마다 X 방향으로 어긋나는 치수 Dx2는, 예를 들면 260nm 정도(웨이퍼상 환산)이다. 또한, 활성 영역 L의 단 방향(폭 방향: 길이 방향으로 수직인 방향)에 있어서의 배치 피치 D1는, 예를 들면 250nm 정도(웨이퍼상 환산)이다. 또한, 활성 영역 L의 길이 방향에 있어서의 배치 간격(간격: 대상으로 하는 패턴이 대향하는 단(端)에서 단까지의 거리) D2는, 예를 들면 160∼180nm 정도(웨이퍼상 환산)이다.
상기 홈형의 분리부(2)의 형성 방법은, 예를 들면 다음과 같다. 우선, 기판(1)의 주면상에 활성 영역 형성용의 포토레지스트 패턴을 형성한다. 이 포토레지스트 패턴은 상기 활성 영역 L의 형성 영역을 덮고, 그 이외의 영역이 노출되도록 패턴 형성되어 있다. 이 포토레지스트 패턴에 대해서는 나중에 상세히 설명한다. 계속해서, 그 포토레지스트 패턴을 에칭 마스크로 하여 기판(1)에 대하여 에칭 처리를 실시함으로써, 포토레지스트 패턴으로부터 노출하는 기판(1) 부분을 에칭 제거한다. 이에 따라, 기판(1)에, 예를 들면 깊이 300∼400nm 정도의 홈(전사 패턴)을 형성한다. 그 후, 그 홈의 내부를 포함하는 기판(1)상에, 예를 들면 산화 실리콘막으로 이루어지는 절연막(2a)을 CVD(Chemical Vapor Deposition)법으로 60Onm 정도의 두께로 피착한다. 이 절연막(2a)은 예를 들면 산소(또는 오존)와 테트라에톡시실란(TEOS:Tetraethoxysilane)을 소스 가스에 이용한 플라즈마 CVD법으로 피착한 후, 1000℃ 정도의 드라이 산화를 하여 막을 치밀화(덴시파이)함으로써 형성되어 있다. 그 후, 그 절연막(2a)를 화학 기계 연마(Chemical Mechanical Polishing:CMP)법으로 연마(폴리시백)한다. 이 때, 홈의 내부의 절연막(2a)의 표 면을 활성 영역 L의 표면과 거의 동일한 높이가 되도록 평탄화한다. 이와 같이 하여 홈형의 분리부(2)를 형성한다.
그 후, 기판(1)에 붕소(B)를 이온 주입함으로써 p형 웰(3)을 형성하고, 계속해서 p형 웰(3)의 표면을 불산(HF)계의 세정액으로 세정한 후, 기판(1)을 열 산화함으로써 p형 웰(3)의 활성 영역 L의 표면에 산화 실리콘계의 청정한 게이트 절연막(4)을 형성한다. 게이트 절연막(4)의 두께는, 예를 들면 이 산화 실리콘 환산 막 두께로 6nm 정도이다. 또, 게이트 절연막(4)은, 산화 실리콘계의 절연막보다도 유전율이 높은 질화 실리콘계 절연막, 금속 산화물계 절연막(산화 탄탈막, 산화 티탄막등)이어도 좋다. 이들 절연막은 기판(1) 상에 CVD법이나 스퍼터링법으로 성막함으로써 형성한다.
계속되는 공정을 도 5∼도 7에 나타낸다. 도 5는 상기 DRAM의 제조 공정중에 있어서의 도 1과 동일 개소의 주요부 평면도를 나타내며, 도 6 및 도 7은 각각 도 5의 A-A선 및 B-B선의 단면도를 나타내고 있다. 이 공정에서는 기판(1)의 주면상에 복수 라인의 워드선 WL(게이트 전극(5))을 형성한다. 즉, 기판(1)의 주면상에, 예를 들면 인(P) 등을 도핑한 n형 다결정 실리콘막(막 두께 70nm 정도), 질화 텅스텐(WN) 또는 질화 티탄(TiN)으로 이루어지는 배리어 메탈막(막 두께 5nm∼10nm 정도), 텅스텐(W)막(막 두께100nm 정도) 및 캡 절연극(6)(막 두께150nm 정도)을 순차 피착한 후, 워드선 형성용의 포토레지스트 패턴을 마스크로 하여 이들 막을 드라이 에칭함으로써, 워드선 WL(게이트 전극(5))을 형성한다. 다결정 실리콘막 및 캡 절연극(6)은 CVD법으로 피착하고, 배리어 메탈막 및 W 막은 스퍼터링법으로 피 착한다. 캡 절연극(6)은 예컨대 질화 실리콘막으로 이루어진다.
이 워드선 WL은 도 5에 도시한 바와 같이, 도 5의 Y 방향을 따라서 연장되는 평면 띠 형상의 패턴으로 형성되고, 도 5의 X 방향을 따라서 소정의 간격을 두고 상호 평행하게 되도록 복수 라인 배치되어 있다. 이 워드선 WL과 상기 활성 영역 L은 상호 비스듬히 교차하도록 배치되어 있다. 워드선 WL 에 있어서 활성 영역 L과 평면적으로 중첩되는 부분이, 메모리 셀 선택용 MIS·FET의 게이트 전극(5)으로 된다. 상기한 바와 같이 각 활성 영역 L에는 2개의 메모리 셀 선택용 MIS·FET이 배치되기 때문에, 각 활성 영역 L에는 2개의 워드선 WL이 평면적으로 중첩되게 되어 있다. 또한, 이 구조의 DRAM에 있어서, 상기 활성 영역 L의 길이 방향의 배치 간격 D2는 2개의 워드선 WL이 배치되는 분의 치수밖에 없다.
계속되는 공정을 도 8∼도 10에 나타낸다. 도 8∼도 10은 각각 이 공정에서의 상기 도 1의 A-A선, B-B선 및 C-C선에 상당하는 부분의 단면도를 나타내고 있다. 이 공정에서는 p형 웰(3)에 비소(As) 또는 인(p)을 이온 주입하여 게이트 전극(5)의 양측 p형 웰(3)에 n형 반도체 영역(7)(소스, 드레인)을 형성한다. 지금까지의 공정에 의해 메모리 셀 선택용 MIS·FETQs가 대략 완성된다. 계속해서, 기판(1)상에 질화 실리콘 등으로 이루어지는 절연막(8)을 CVD법 등에 의해서 50nm 정도의 두께로 피착한다. 또, 절연막(8)은 인접 워드선 WL 사이를 매립하는 일없이, 워드선 WL의 표면에 얇게 피착되어 있다.
계속되는 공정을 도 11∼도 14에 나타낸다. 도 11은 이 공정에서의 도 1와 동일 개소의 주요부 평면도를 나타내고, 도 12∼도 14는 각각 도 11의 A-A선, B-B 선 및 C-C선의 단면도를 나타내고 있다. 이 공정에서는 기판(1)상에 절연막(9)을 피착한 후, 그 절연막(9)에, 저면으로부터 n형 반도체 영역(7)이 노출하는 평면대략 원 형상의 컨택트홀(제 1 홀 패턴)(10a) 및 컨택트홀(제 2 홀 패턴)(10b)을 형성한다. 즉, 먼저, 기판(1)상에, 산화 실리콘 등으로 이루어지는 절연막(9)을 CVD법 등에 의해서 600nm 정도의 두께로 피착한 후, 그 절연막(9)의 표면을 화학 기계 연마법 등으로 평탄화한다. 이어서, 절연막(9)상에 컨택트홀 형성용의 포토레지스트 패턴을 형성한다. 이 포토레지스트 패턴은 컨택트홀 형성 영역이 노출되고, 그 이외는 피복되는 패턴으로 되어 있다. 이 포토레지스트 패턴에 대해서는 나중에 상세히 설명한다. 그 후, 그 포토레지스트 패턴을 에칭 마스크로 하여 드라이 에칭 처리를 실시함으로써, 그 포토레지스트 패턴으로부터 노출되는 절연막(9, 8) 부분을 에칭 제거한다. 이에 의해, 저면으로부터 메모리 셀 선택용 MIS·FETQs의 n형 반도체 영역(7)(소스, 드레인)이 노출하는 컨택트홀(1Oa, 1Ob)을 형성한다. 이 에칭 처리에 있어서, 산화 실리콘 등으로 이루어지는 절연막(9)의 에칭은 질화 실리콘막에 대한 선택비가 큰 조건으로 행하고, 질화 실리콘 등으로 이루어지는 절연막(8)의 에칭은 실리콘이나 산화 실리콘막에 대한 에칭 선택비가 큰 조건으로 행한다. 이에 의해, 컨택트홀(10a, 10b)를 게이트 전극(5)(워드선 WL)에 대하여 자기 정합(셀프 얼라인)으로 형성할 수 있다.
컨택트홀(10a, 10b) 중 활성 영역 L의 중앙에 배치되는 컨택트홀(10a)은, n형 반도체 영역(7)과 데이터선을 전기적으로 접속하기 위한 홀 패턴(전사 패턴)이다. 또한, 활성 영역 L의 양단측에 배치되는 컨택트홀(10b)은 n형 반도체 영역(7) 과 정보 축적용 용량 소자의 하부 전극(축적 전극)을 전기적으로 접속하기 위한 홀 패턴(전사 패턴)이다.
컨택트홀(10a, 10b)은 예를 들면 벌집형으로 밀집하여 배치되어 있다. 컨택트홀(10a, 10b)의 Y 방향의 배치 패턴 Dy2는 예를 들면 280nm 정도(웨이퍼상 환산)이다. 또한, 컨택트홀(10a, 10b)이, X 방향의 1 열마다 Y 방향으로 어긋나는 치수 Dy3는 예를 들면 140nm 정도(웨이퍼상 환산)이다. 컨택트홀(10a, 10b)의 X 방향의 배치 피치 Dx3는 예를 들면 260nm 정도(웨이퍼상 환산)이다.
또한, 컨택트홀(10a, 10a)의 Y 방향의 배치 피치 Dy4는 예를 들면 420nm 정도(웨이퍼상 환산)이다. 컨택트홀(10a, 10a)의 X 방향의 배치 피치 Dx4는 예를 들면 520nm 정도(웨이퍼상 환산)이다.
또한, 컨택트홀(10b, 1Ob)의 Y 방향의 배치 피치 Dy5는 예를 들면 280nm 정도(웨이퍼상 환산)이다. 컨택트홀(10b, 10b)의 Y 방향의 배치 피치 DV6는 예를 들면 420nm 정도(웨이퍼상 환산)이다. 또한, 컨택트홀(10b, 10b)의 X 방향의 배치 피치 Dx5는 예를 들면 520nm(웨이퍼상 환산) 정도이다.
계속되는 공정을 도 15 및 도 16에 나타낸다. 도 15 및 도 16은 이 공정에서의 상기 도 1의 A-A선 및 B-B선에 상당하는 부분의 단면도를 나타내고 있다. 이 공정에서는 도 15 및 도 16에 도시한 바와 같이, 컨택트홀(10a, 10b)의 내부에 플러그(11la, 11b)를 형성한다. 플러그(11la, 11b)를 형성하기 위해서는, 절연막(9)상에 인(P)을 도핑한 n형 다결정 실리콘막을 CVD법으로 피착함으로써 컨택트홀(10a, 10b)의 내부에 이 n형 다결정 실리콘막을 매립한 후, 컨택트홀(10a, 10b)의 외부의 n형 다결정 실리콘막을 화학 기계 연마법 또는 에치백법으로 제거한다.
계속되는 공정을 도 17∼도 20에 나타낸다. 도 17은 이 공정에서의 상기 도 1와 동일 개소의 주요부 평면도를 나타내고, 도 18∼도 20은 각각 도 17의 A-A선, B-B선 및 C-C선의 단면도를 나타내고 있다. 이 공정에서는 기판(1)상에 절연막(12)을 피착한 후, 그 절연막(12)에, 저면으로부터 플러그(11a)의 일부가 노출되는 평면 대략 원 형상의 관통 홀(13)을 형성한다. 즉, 우선, 기판(1)(절연막(9) 및 플러그(11la, 11b)의 상면) 상에, 예를 들면 산화 실리콘 등으로 이루어지는 절연막(12)을 CVD법 등에 의해서 50nm 정도의 두께로 피착한 후, 그 절연막(12)상에 데이터선용의 관통 홀을 형성하기 위한 포토레지스트 패턴을 형성한다. 이 포토레지스트 패턴은 데이터선과 플러그(11a)를 접속하기 위한 관통 홀 형성 영역이 노출되고, 그 이외의 부분이 피복되는 패턴으로 되어 있다. 계속해서, 도 17, 도 19 및 도 20에 도시한 바와 같이, 그 포토레지스트 패턴을 에칭 마스크로 하여, 거기에서 노출되는 절연막(12) 부분을 에칭 제거함으로써 관통 홀(13)을 형성한다. 관통 홀(13)의 평면 배치 피치는 상기한 컨택트홀(10a, 10b)의 평면 배치 피치보다도 비교적 넓다. 이 때문에, 이 관통 홀(13)을 형성하기 위한 포토레지스트 패턴은, 하프톤형 위상 시프트 마스크로, 조명광의 간섭성을 높게 한 코히어런스(σ)=0.3의 노광 조건(혹은 위상 시프트법에 있어서의 통상의 노광 조건)으로 형성할 수 있다.
계속되는 공정을 도 21∼도 24에 나타낸다. 도 21은 이 공정에서의 상기 도 1과 동일 개소의 주요부 평면도를 나타내고, 도 22∼도 24는 각각 도 21의 A-A선, B-B선 및 C-C선의 단면도를 나타내고 있다. 이 공정에서는 상기 관통 홀(13) 내에 플러그(14)를 형성한 후, 이것에 접속되는 데이터선 DL을 형성한다. 우선, 플러그(14)를 형성하기 위해서는, 절연막(12)상에 예를 들면 스퍼터링법으로 티탄(Ti)막과 질화 티탄(TiN)막과의 적층막으로 이루어지는 배리어 메탈막을 피착하고, 계속해서 배리어 메탈막상에 CVD법 등으로 텅스텐(W)막을 피착함으로써 관통 홀(13)의 내부에 이들 막을 매립한 후, 관통 홀(13)의 외부의 이들 막을 화학 기계 연마법으로 제거한다. 계속해서, 데이터선 DL을 형성하기 위해서는, 예를 들면 절연막(12)상에 스퍼터링법으로 질화 티탄(TiN)막(막 두께10nm 정도)을 피착하고, 계속해서 질화 티탄(TiN)막상에 CVD법 등으로 텅스텐(W)막(막 두께50nm 정도)을 피착한 후, 포토레지스트 패턴을 마스크로 하여 이들 막을 드라이 에칭한다.
계속되는 공정을 도 25∼도 28에 나타낸다. 도 25는 이 공정에서의 상기 도 1과 동일 개소의 주요부 평면도를 나타내고, 도 26∼도 28은 각각 도 25의 A-A선, B-B선 및 C-C선의 단면도를 나타내고 있다. 이 공정에서는 기판(1)상에 절연막(15) 및 절연막(16)을 피착한 후, 그 절연막(15, 16) 및 절연막(12)에, 저면으로부터 플러그(11b)의 일부가 노출되는 평면 대략 원 형상의 관통 홀(17)을 형성한다.
즉, 우선 기판(1)상(절연막(12)의 상면 및 데이터선 DL의 표면상)에, 예를 들면 산화 실리콘 등으로 이루어지는 절연막(15)을 CVD법 등에 의해서 300nm 정도의 두께로 피착하고, 계속해서 화학 기계 연마법으로 그 표면을 평탄화한다. 계속 해서, 그 절연막(15)상에, 예를 들면 질화 실리콘으로 이루어지는 절연막(16)을 CVD법 등에 의해서 50nm 정도의 두께로 피착한 후, 그 위에 예를 들면 다결정 실리콘막을 CVD법 등에 의해서 피착한다. 그 후, 그 다결정 실리콘막상에 정보 축적용 용량 소자용의 관통 홀을 형성하기 위한 포토레지스트 패턴을 형성한 후, 그것을 에칭 마스크로 하여 다결정 실리콘막에 있어서 관통 홀 형성 영역에 구멍을 개구함으로써, 하드 마스크(18)를 형성한다. 이 포토레지스트 패턴은 정보 축적용 용량 소자의 하부 전극과, 플러그(11b)를 접속하기 위한 관통 홀 형성 영역이 노출되고, 그 이외가 피복되는 패턴으로 되어 있다. 이 경우 관통 홀의 평면 배치 피치는 상기한 컨택트홀(10a, 10b)의 평면 배치 피치보다도 비교적 넓기 때문에, 그 포토레지스트 패턴은 레벤손형 위상 시프트 마스크를 이용하여, 위상 시프트법에 있어서의 통상의 노광 조건으로 형성할 수 있다. 하드 마스크(18)를 형성한 후, 기판(1)상에, 다결정 실리콘막을 CVD법 등에 의해서 피착하고, 이것을 이방성의 드라이 에칭법 등에 의해서 에칭백함으로써, 하드 마스크(18)의 구멍의 내측면에 측벽(18a)를 형성한다. 그 후, 도 25, 도 26 및 도 28에 도시한 바와 같이, 그 하드 마스크(18) 및 측벽(18a)을 에칭 마스크로 하여, 거기에서 노출하는 절연막(16, 15, 12) 부분을 에칭 제거함으로써, 관통 홀(17)을 형성한다.
관통 홀(17)은 그 직경이 그 하부의 컨택트홀(10b)의 직경보다도 작아지도록 형성한다. 또한, 관통 홀(17)은 그 중심이 그 하부의 컨택트홀(10b)의 중심보다도 데이터선 DL에서 멀어지는 방향으로 오프셋한다. 이와 같이, 관통 홀(17)의 직경을 그 하부의 컨택트홀(10b)의 직경보다도 작게 하고, 또한 그 중심을 데이터선 DL 로부터 멀어지는 방향으로 오프셋함으로써, 메모리 셀 사이즈를 축소한 경우에 있어서도 자기 정합 컨택트(Self Align Contact; SAC) 기술을 이용하는 일없이, 관통 홀(17)(의 내부에 매립되는 플러그)과 데이터선 DL의 쇼트를 방지할 수 있다. 또한, 관통 홀(17)의 직경을 그 하부의 컨택트홀(10b)의 직경보다 작게 함으로써, 이들 중심을 변이하여도 양자의 컨택트 면적을 충분히 확보할 수 있다.
계속되는 공정을 도 29∼도 31에 나타낸다. 도 29∼도 31는 이 공정에서의 상기 도 1의 A-A선, B-B선 및 C-C선에 상당하는 부분의 단면도를 나타내고 있다. 이 공정에서는 하드 마스크(18) 및 측벽(18a)을 드라이 에칭으로 제거한 후 관통 홀(17)의 내부에 플러그(19)를 형성하고, 또한 플러그(19)의 표면에 배리어 메탈막(20)을 형성한다. 플러그(19) 및 배리어 메탈막(20)을 형성하기 위해서는, 우선 절연막(16)의 상부에, 인(P)을 도핑한 n형 다결정 실리콘막을 CVD법으로 피착함으로써 관통 홀(17)의 내부에 n형 다결정 실리콘막을 매립한 후, 관통 홀(17)의 외부의 n형 다결정 실리콘막을 화학 기계 연마법(또는 에칭백)으로 제거한다. 또한 이 때, 관통 홀(17)의 내부의 n형 다결정 실리콘막을 오버 연마(오버 에칭)하여, 플러그(19)의 표면을 절연막(16)의 표면보다도 아래쪽으로 후퇴시킴으로써, 플러그(19)의 상부에 배리어 메탈막(20)을 매립하는 스페이스를 확보한다. 다음에, 절연막(16)의 상부에 스퍼터링법으로 TiN 막을 피착함으로써, 플러그(19)의 상부의 관통 홀(17) 내에 TiN 막을 매립한 후, 관통 홀(17)의 외부의 TiN 막을 화학 기계 연마법(또는 에치백)으로 제거한다. 이러한 종류의 배리어 메탈 재료로서는 TiN 외에 루테늄(Ru) 실리사이드나 티탄(Ti)-알루미늄(Al)-실리콘(Si) 합금 등을 이용 할 수도 있다.
계속되는 공정을 도 32 및 도 33에 나타낸다. 도 32 및 도 33은 이 공정에서의 상기 도 1의 A-A선 및 C-C선에 상당하는 부분의 단면도를 나타내고 있다. 이 공정에서는 절연막(16) 및 배리어 메탈막(20)상에, 예를 들면 산화 실리콘 등으로 이루어지는 절연막(21)을 CVD법 등에 의해서 피착한 후, 그 위에 반사 방지막 및 포토레지스트막을 스핀 도포하여, 이것을 캐패시터 구멍 형성용의 포토레지스트 패턴(22)에 형성한다.
DRAM의 메모리 셀을 구성하는 정보 축적용 용량 소자의 하부 전극은, 다음 공정에서 이 절연막(21)에 형성하는 구멍(오목부)의 내부에 형성된다. 따라서, 절연막(21)의 막 두께가 이 하부 전극의 높이로 되기 때문에, 하부 전극의 표면적을 크게 하여 축적 전하량을 늘리기 위해서는, 절연막(21)을 두꺼운 막 두께(0.8㎛ 정도)로 피착할 필요가 있다. 절연막(21)은 예를 들면 산소와 테트라에톡시 실란(TEOS)을 소스 가스에 이용한 플라즈마 CVD법으로 피착하고, 그 후 필요에 따라서 그 표면을 화학 기계 연마법으로 평탄화한다.
또한, 포토레지스트 패턴(22)은, 반사 방지막과 그 위의 포토레지스트막으로 구성되어 있다. 이 포토레지스트막은 두꺼운 막 두께의 절연막(21)을 에칭하기 때문에, 에칭 과정에서의 막 감소를 고려하여 그 막 두께를 480nm 정도로 한다. 하층의 반사 방지막은 포토레지스트막을 노광 현상에 의해서 패터닝한 후, 그 포토레지스트 패턴을 에칭 마스크로 하여 드라이 에칭 처리가 실시되는 것에 의해 이미 패터닝되어 있다. 절연막(21)의 막 두께가 0.8㎛정도인 경우에는 포토레지스트 패 턴(22)을 에칭 마스크로 한 에칭이 가능하지만, 절연막(21)이 상기한 값보다도 두꺼운 경우에는 에칭 마스크로서 텅스텐 등으로 이루어지는 하드 마스크의 전사가 필요하다.
이어지는 공정을 도 34∼도 36에 나타낸다. 도 34는 이 공정에서의 상기 도 1과 동일 개소의 주요부 평면도를 나타내고, 도 35 및 도 36은 각각 도 34의 A-A선 및 C-C선의 단면도를 나타내고 있다. 이 공정에서는 포토레지스트 패턴(22)을 마스크로 하여 그 하층의 절연막(21)을 드라이 에칭함으로써, 그 저면에 관통 홀(17) 내의 배리어 메탈막(20)의 표면이 노출되는 깊은 구멍(오목부)(23)을 형성한다. 구멍(23)은 워드선 WL의 연장 방향으로 긴 변을 갖고, 또한 데이터선 DL의 연장 방향으로 짧은 변을 갖는 직사각형의 평면 패턴으로 구성되고, 긴 변 방향의 직경은 예를 들면 220nm 정도, 짧은 변 방향의 직경은 예를 들면 130nm이다. 또한, 긴 변 방향이 인접하는 구멍(23)과의 간격 및 짧은 변 방향이 인접하는 구멍(23)의 간격은 각각 예를 들면 130nm이다.
도 37은 구멍(23) 내에 정보 축적용 용량 소자(24)를 형성했을 때의 단면도를 나타내고 있다. 정보 축적용 용량 소자(24)는 하부 전극(24a)과, 그 표면에 형성된 용량 절연막(24b)와, 플레이트 전극(24c)을 갖고 있다. 하부 전극(24a)은 예를 들면 도핑된 폴리실리콘막으로 이루어지고, 플러그(19, 10b)를 통하여 메모리 셀 선택 MISQs의 한쪽의 n형 반도체 영역(7)과 전기적으로 접속되어 있다. 용량 절연막(24b)은 예를 들면 질화 실리콘막, 질화 실리콘막과 산화 실리콘막과의 적층 막 혹은 산화 탄탈(TaO5) 등으로 이루어진다. 플레이트 전극(24c)은 캐패시터 구멍(23)을 매립하는 도핑된 폴리실리콘막과, 그 위에 피착된 텅스텐 등과 같은 금속막을 갖고 있다. 플레이트 전극(24c)에 있어서 캐패시터 구멍(23) 내에서의 부분을 매립성이 양호한 도핑된 폴리실리콘막으로 함으로써, 어스펙트비가 높은 캐패시터 구멍(23)을 양호하게 매립하는 것이 가능하게 되어 있다.
용량 절연막(24b)은 상기한 재료 외에, 예를 들면 상기 BST막, BaTiO3(티탄산바륨), PbTiO3(티탄산연), PZT(PbZrXTil-XO3), PLT(PbLaXTil-XO3), PLZT 등의 페로브스카이트형 금속 산화물로 이루어지는 고(강) 유전체로 구성할 수도 있다. 그 경우, 하부 전극(24a)은 루테늄 등을 이용하는 것이 바람직하다. 또한, 플레이트 전극(24c)은 용량 절연막(24b)상에 루테늄, 질화 티탄 및 텅스텐막을 피착함으로써 구성하면 된다. 플레이트 전극(24c)의 텅스텐막은 플레이트 전극(24c)과 상층 배선과의 컨택트 저항을 저감하는 기능을 갖고, 질화 티탄막은 용량 절연막(24b)으로부터 텅스텐막으로의 가스(산소나 수소)의 확산에 의한 저항 증대를 막는 기능을 갖고 있다.
지금까지의 공정에 의해, 정보 축적용 용량 소자(24)가 완성되고, 메모리 셀 선택용 MIS·FETQs와 이것에 직렬로 접속된 정보 축적 용량 소자(24)로 구성되는 DRAM의 메모리 셀이 대략 완성된다. 그 후, 정보 축적용 용량 소자(24)의 상부에 층간 절연막을 사이에 두고 2층 정도의 배선을 형성하고, 최상층의 배선의 상부에 패시베이션막을 형성하지만 이들 도시는 생략한다.
다음에, 본 실시의 형태에 있어서, 상기 DRAM의 제조 공정에서 이용한 노광 기술에 대하여 설명한다.
우선, 본 실시의 형태의 다중 노광 처리로 이용한 노광 장치의 일례를 도 38에 나타낸다. 노광 장치(25)는 예를 들면 축소비 4:1의 주사형 축소 투영 노광 장치(이하, 스캐너라고도 함)이다. 노광 장치(25)의 노광 조건은 예를 들면 다음과 같다. 즉, 노광광에는 예를 들면 KrF 엑시머 레이저광(노광 파장 λ=248nm)을 이용하여, 광학 렌즈의 개구수 NA=0.68, 보다 높은 위상 시프트의 효과를 얻기 위해서 노광광의 간섭성을 높인 조명 조건인 코히어런스(σ: Sigma)값=0.3의 조건으로 하였다. 단, 노광광은 상기한 것에 한정되는 것이 아니라 여러가지로 변경 가능하며, 예를 들면 파장이 193nm의 ArF 엑시머 레이저나 파장이 157nm의 F2 레이저를 이용하여도 좋다.
노광 광원(25a)으로부터 발하는 광은, 플라이 아이 렌즈(25b), 개구(25c), 컨덴서 렌즈(25d1,25d2) 및 미러(25e)를 통해 마스크(26)를 조명한다. 광학 조건 중 코히어런스는 개구(25c)의 개구부의 크기를 변화시키는 것에 의해 조정하였다. 마스크(26)상에는 이물 부착에 의한 패턴 전사 불량 등을 방지하기 위한 페리클(27)이 마련되어 있다. 마스크(26)상에 그려진 마스크 패턴은 투영 렌즈(25f)를 통해 시료 기판인 웨이퍼(1W)(기판(1))상에 투영된다. 또, 마스크(26)는 마스크 위치 제어 수단(25g)에 의해 제어된 마스크 스테이지(25h) 상에 장착되고, 그 중심과 투영 렌즈(25f)의 광축은 정확하게 위치 정렬이 이루어져 있다.
웨이퍼(1W)는 웨이퍼 스테이지(25i) 상에 진공 흡착되어 있다. 웨이퍼 스테이지(25i)는 투영 렌즈(25f)의 광축 방향, 즉 Z 방향으로 이동 가능한 Z 스테이지(25j) 상에 장착되고, 또한 XY 스테이지(25k) 상에 탑재되어 있다. Z 스테이지(25j) 및 XY 스테이지(25k)는, 주 제어계(25m)로부터의 제어 명령에 따라서 각각의 구동 수단(25n1, 25n2)에 의해서 구동되기 때문에, 원하는 노광 위치로 이동 가능하다. 그 위치는 Z 스테이지(25j)에 고정된 미러(25p)의 위치로서, 레이저 길이 측정기(25q)에 의해 정확하게 모니터되고 있다. 또한, 웨이퍼(1W)(기판(1))의 표면 위치는 통상의 노광 장치가 갖는 초점 위치 검출 수단에 의해 계측된다. 계측 결과에 따라서 Z 스테이지(25j)를 구동시킴으로써, 웨이퍼(1W)의 표면은 항상 투영 렌즈(25f)의 결상면과 일치시키는 것이 가능하다.
웨이퍼(1W) 상에 형성된 회로 패턴에 대하여 마스크(26) 상의 회로 패턴을 중첩 노광하는 경우, 웨이퍼(1W) 상에 형성된 마크 패턴의 위치를 얼라이먼트 검출 광학계(25r)를 이용하여 검출하고, 그 검출 결과로부터 웨이퍼를 위치 결정하여 중첩 전사한다. 주 제어계(25m)는 네트워크 장치(25s)와 전기적으로 접속되어 있으며, 노광 장치(25)의 상태의 원격 감시 등이 가능하게 되어 있다.
도 39는 상기 노광 장치(25)의 노광 동작을 모식적으로 나타낸 도면이다. 마스크(26)와 웨이퍼(1W)는 경면 대칭 관계로 되기 때문에, 노광 처리에 있어서, 마스크(26)의 주사(스캔) 방향과 웨이퍼(1W)의 주사(스캔) 방향은 역 방향으로 된다. 마스크 스테이지(25h) 상에 장착된 마스크(26)와 웨이퍼 스테이지(25i) 상에 장착된 웨이퍼(1W)는, 소정의 구동 비율로 정확하게 동기하여 스캔 구동된다. 스 캐너의 축소비는 4:1이 주류이므로, 웨이퍼(1W)의 구동 거리=1에 대하여 마스크(26)의 구동 거리=4가 된다. 노광광 EP이 슬릿 SL을 거침으로써 형성된 슬릿형의 노광 영역이, 마스크(26)의 스캔 동작에 의해 마스크(26)상을 스캔함으로써, 마스크(26) 상의 마스크 패턴을 웨이퍼(1W)의 주면상에 노광 전사하도록 되어 있다(상기 스캐닝 노광).
그런데, 마스크 패턴을 결상 광학계를 통해 기판상에 전사하는 경우, 광학계의 오차인 수차의 영향에 의해 전사 패턴의 형상 열화나 전사 위치 시프트(어긋남) 등의 영향이 생긴다. 결상 광학계의 수차는 노광 필드 내에 분포하여 존재하고 있다. 이 수차량은 Zernike(제르니케) 수차 함수로 나타낼 수 있고, 각 수차 성분의 크기는 각항의 계수에 대응하고 있다. 수차 중, 예를 들면 3차의 코마 수차, 5차 수차인 Trefoil(트레포일) 수차는, 전사 패턴의 형상 열화나 위치 어긋남을 발생시킨다는 것을 알고 있다.
상기 스캐너의 경우, 예를 들면 상기 슬릿형의 노광 영역의 폭(짧은) 방향으로 주사하여 패턴을 전사하는 경우, 렌즈 수차는 기본적으로 슬릿형의 노광 영역의 길이 방향에만 분포하게 된다. 따라서, 마스크(26)상에, 상기 슬릿형의 노광 영역의 폭 방향(즉, 스캔 방향)을 따라서 복수의 패턴을 배치해 놓고, 이것을 다중 노광할 경우, 기판 상의 동일한 위치에 전사되는 패턴 사이에서 각 패턴이 영향을 받는 렌즈 수차량은 동일하게 된다. 즉, 전사 패턴이 동일하면, 상기 스캔 방향에 대하여 수차 기인의 전사 패턴 위치 어긋남은 동일하게 된다. 따라서, 상기 형상 열화나 위치 어긋남 등을 저감 또는 없앨 수 있다.
전사 패턴의 전사 위치 시프트량은 수차량뿐만 아니라 패턴 배치에도 의존하여 변화한다. 예를 들면 배치 피치에 의존하여 전사 위치 시프트량이 변화하지만, 스캐너에서는 상기 슬릿형의 노광 영역의 길이 방향에 대하여 일차원적인 시프트량 분포로 된다. 이 때문에, 마스크 패턴 위치 보정은 일차원적으로 행하면 되기 때문에, 스테퍼의 경우보다 보정이 간편하게 된다.
또한, 스캐너의 경우, 최대 노광 필드 사이즈가 스테퍼의 22mm각(角)에 비하여 예를 들면 25×33mm로 커져, 보다 큰 반도체 칩을 1장의 마스크(26)상에 탑재된다고 하는 이점이 있다. 이에 따라, 1장의 마스크(26)상에 탑재 가능한 2중 노광용의 최대 칩 사이즈를 순차 이동형 축소 투영 노광 장치(이하, 스테퍼)의 22mm×11mm보다도 크고, 예를 들면 25 mm×16.5mm까지 확대할 수 있다.
또, 도 38 및 도 39에 있어서는, 노광 장치의 기능을 설명하기 위해서 중요한 부분만을 나타내는데, 그 밖의 통상의 노광 장치(스캐너나 스테퍼)에 필요한 부분은 통상의 범위에서 마찬가지다. 또한, 본 발명의 기술 사상은 스테퍼를 이용한 노광 기술에 적용할 수도 있다. 스테퍼의 경우, 예를 들면 22×22mm각의 노광 칩을 한번에 노광하여 기판상에 마스크 패턴을 전사한다. 단, 수차는 이 노광 칩 내에서 분포하여 존재하고 있기 때문에, 스테퍼를 이용한 경우, 노광 칩 내의 위치에 의존하여 전사 패턴 형상이 변화하거나, 전사 패턴 위치가 수차가 없는 경우의 이상 위치에 대하여 어긋난 위치에 전사된다. 예를 들면 동일 마스크상에 2 종류의 마스크 패턴을 배치하고, 이것을 중첩시켜 다중 노광하는 경우를 생각한다. 기판상에 다중 노광되는 각 패턴에 대하여 수차량이 다르기 때문에, 기판상에 전사했을 때의 전사 패턴 위치 시프트량도 달라진다. 이 때문에, 각 패턴 사이에서의 전사 위치 시프트량이 달라, 이 위치 시프트의 영향에 의한 2 종류의 패턴간의 상대적인 중첩 어긋남이 생길 우려가 있다.
스테퍼의 경우, 수차량이 노광 칩 내에서 이차원적으로 분포하고 있기 때문에,상기 전사 패턴 위치 시프트를 보정하기 위한 마스크상에서의 전사 패턴 위치 보정이 복잡하게 된다. 또한, 동일 마스크 기판상에 2쇼트분의 마스크 패턴을 배치하기 때문에, 노광 가능 칩 사이즈의 제한, 기판 1장당의 노광 쇼트 수의 증가에 따른 처리량의 저하도 염려된다. 또한, 마스크를 2장으로 한 경우, 기판상에 다중 전사되는 패턴이 영향을 받는 수차의 량은 동등하게 되지만, 상술한 바와 같이 마스크를 교체하여 동일 기판상에 다중 노광하기 때문에 처리량의 저하가 염려된다. 이상의 것을 고려하면,스캐너를 이용함으로써 2중 노광 처리를 보다 간편하고 고정밀도로 행할 수 있다.
다음에, 본 실시의 형태에 있어서 이용한 마스크에 대하여 설명한다.
우선, 상기 도 1 등에 나타낸 활성 영역 L(홈형의 분리부(2))을 형성할 때에 이용한 포토레지스트 패턴을 형성하기 위한 노광 기술에 대하여 설명한다.
도 40의 (a)는 상기 도 1 등에 나타낸 활성 영역 L을 형성하기 위한 포토레지스트 패턴 RL의 주요부 평면도를 나타내고, 도 40의 (b)는 도 40의 (a)의 A-A선의 단면도를 나타내고 있다. 도 40의 (a)는 평면도이지만, 도면을 보기 쉽게 하기 위해서, 포토레지스트 패턴 RL에 해칭을 가한다.
이 포토레지스트 패턴 RL에서는, 상기한 바와 같이 활성 영역 L의 길이 방향 의 인접 간격 D2을, 예를 들면 160∼180nm 정도로 매우 근접한 것으로 하는 것이 요구되고 있다(상기한 바와 같이 워드선 WL을 1개분 배치할 수 있는 정도의 간격). 즉, 요구되는 패턴의 배치 피치가 미세하다. 이 때문에, 통상의 마스크를 이용한 노광 처리에서는, 광 강도의 슬로프가 완만하게 되어 현상후의 포토레지스트 패턴의 후퇴량이 커지는, 패턴의 길이 방향에 대하여 충분한 광 강도가 얻어지기 어렵다는 등의 이유 때문에, 상기한 바와 같은 미세한 배치 피치를 갖게 한 상태에서 패턴을 형성하기가 매우 곤란하다. 그 때문에, 이 포토레지스트 패턴 RL을 전사하기 위한 마스크로서는 레벤손형 위상 시프트 마스크를 이용할 필요가 있었다.
여기서, 통상의 레벤손형 위상 시프트 마스크 기술로 행해지고 있는 바와 같이, 포토레지스트 패턴 RL을, 레벤손형 위상 시프트 마스크를 이용하여 네가티브형의 포토레지스트막에 전사하려고 한 경우를 생각한다. 상기한 바와 같이, 레벤손형 위상 시프트 마스크에서는, 인접하는 광 투과 영역을 투과한 각각의 광의 위상 차를 180도로 할 필요가 있는데, 포토레지스트 패턴 RL의 레이아웃에서는 이것을 전사하기 위한 광 투과 영역이 3 패턴 이상이 각각 위상 시프터 배치가 필요한 거리에서 근접하여 배치되어 있기 때문에, 그 근접하는 모든 광 투과 영역 사이에서 투과광의 위상 차가 180도로 되도록 위상 시프터를 배치할 수 없다. 즉, 그 근접하는 광 투과 영역 중에서 적어도 한 쌍은 각각의 투과광이 동일 위상으로 되어 버리는 경우가 반드시 생긴다.
따라서, 본 실시의 형태에 있어서는 도 1에 나타낸 활성 영역 L의 패턴을 형성하기 위한 포토레지스트 패턴 RL을 형성할 때에, 포토레지스트막으로서 포지티브 형의 포토레지스트막을 이용하고, 또한 복수의 마스크 패턴을 웨이퍼(1W)(기판(1)) 상의 포지티브형 포토레지스트막의 동일 개소에 거듭하여 노광하는 다중 노광법을 채용하였다. 활성 영역 L의 분리에 있어서는 경사 방향으로 연장되는 띠 형상 패턴과, 그 소정 부분을 분단하는 홀 패턴으로 분리하였다.
도 41a 내지 도 41c는 상기 활성 영역 형성용의 포토레지스트 패턴을 형성하기 위한 마스크(26)의 제 1 마스크 패턴(28A)을 나타내고 있으며, (a)는 그 주요부 평면도, (b)는 (a)의 A-A선의 단면도, (c)는 (b)의 위상 시프터 부분의 확대 단면도를 나타내고 있다.
도 41a 내지 도 41c의 마스크(26)를 구성하는 마스크 기판, (26a)는 예를 들면 투명한 합성 석영 유리로 이루어지고, 그 주면상에는 도 40의 (a)에 도시한 바와 같은 마스크 패턴(28A)이 형성되어 있다. 이 마스크 패턴(28A)는 XY 방향에 대하여 경사 방향으로 연장되는 라인/스페이스 패턴을 노광하기 위한 패턴이고, XY 방향에 대하여 경사(예를 들면 X축 방향에 대하여 약 28°경사) 방향으로 띠 형상으로 연장되는 차광 패턴(26b)과, 광 투과 패턴(26c)을 갖고 있다. 이 차광 패턴(26b)과 광 투과 패턴(26c)은 그 패턴 폭(짧은) 방향을 따라서 교대로 배치되어 있다. 그 중, 차광 패턴(26b)을 사이에 두고 상호 인접하는 광 투과 패턴(26c, 26c)의 한쪽에 위상 시프터 S가 배치되어 있다. 이에 따라, 그 상호 인접하는 광 투과 패턴(26c, 26c)을 투과한 각각의 광에 180도의 위상 차가 발생하게 되어 있다. 즉, 그 각각의 광이 상호 180도 반전하도록 되어 있다. 또, 치수 Dx10은 예를 들면 520nm 정도(웨이퍼상 환산)이다. 또한, 치수 Dy10은 예를 들면 280nm 정 도(웨이퍼상 환산)이다.
마스크 패턴(28A)을 구성하는 차광 패턴(26b)는, 예를 들면 크롬, 산화 크롬 또는 이들의 적층막 등과 같은 차광막에 의해서 형성되어 있다. 또한, 광 투과 패턴(26c)은 상기 차광막이 제거되어 형성되어 있다. 위상 시프터 S는 도 41b, c에 도시한 바와 같이, 예를 들면 홈 시프터로 되어 있다. 즉, 위상 시프터 S는 마스크 기판(26a)에 소정 깊이(상기 Z의 식)의 홈이 만들어져 형성되어 있다. 상기한 예에서는, 예를 들면 노광 파장 248nm의 KrF를 이용하고 있으므로, 위상 시프터 S의 홈의 깊이 Z는 예를 들면 245nm 정도이다.
또한, 여기서는 이 홈 시프터가 상기 미세 차양형 홈 시프터의 경우를 예시하고 있다. 즉, 위상 시프터 S의 홈의 주변(폭이 좁은 단면 방향)에 있어서 마스크 기판(26a)이 홈 폭 방향으로 오버행되어 있고, 그 결과, 위상 시프터 S에 면한 차광 패턴(26b)의 단부가 차양 형상으로 돌출한 구조로 되어 있다. 그 차광 패턴(26b)이 돌출된 부분의 차양 길이 P의 최적치는, 패턴 피치나 광학 조건 등에 의존하지만 축소비 4:1의 스캐너용 마스크로 0.15㎛정도이다. 이러한 차양 구조로 함으로써, 광의 도파관 효과를 억제할 수 있고, 투과광의 광 강도가 위상 시프터 S의 측벽으로부터의 영향에 의해 감쇠하는 것을 억제할 수 있다. 따라서, 다중 노광 처리에 있어서, 이 마스크(26)를 이용함으로써 웨이퍼(1W) 상에 전사되는 패턴의 치수 정밀도를 향상시키는 것이 가능해진다.
그런데, 도 41a 내지 도 41c에 나타낸 마스크 패턴(28A)은, X축 방향에 대하여 약 28도 경사진 라인/스페이스 패턴이다. 이 때문에, 이 패턴을 가변 직사각형 빔의 벡터 스캔 방식의 전자선 노광 장치로 묘화하는 경우에는, 경사 패턴을 다수의 직사각형으로 분할, 근사하여 경사 패턴을 묘화하게 된다. 즉, 도 41a 내지 도 41c에 나타낸 마스크 패턴 레이아웃은, 전자선 묘화 데이터에서는 도 42에 모식적으로 도시한 바와 같이 미소한 계단형의 패턴으로 된다. 이 때문에, 마스크 패턴 묘화시의 전자선 쇼트 수가 증가하여, 묘화 시간이 증가한다고 하는 문제가 있다. 그러므로, 이러한 경사 패턴을 전사하는 마스크 패턴의 레이아웃에서는, 마스크 패턴 묘화시의 노광 쇼트 수가 적어지도록 마스크 패턴을 레이아웃하는 것이 바람직하다. 도 43은 웨이퍼 프로세스에서 충분한 해상 특성이 얻어지는 범위 내의 크기의 계단형 패턴으로 한 마스크 패턴 레이아웃의 일례이다. 여기서는 광 투과 패턴(26c)을, 예를 들면 6.5nm(=Dx11)×135nm(Dy11)의 복수의 미세한 직사각형 패턴으로 분할하고, 그 직사각형 패턴을, 예를 들면 Y 방향으로 35nm(=Dy12)씩 시프트하면서 X 방향을 따라서 열거하여 배치하였다. 이 때의 직사각형 패턴 치수는 마스크상에서는 4배의 260nm×540nm으로 되지만, 이 크기는 전자선 노광 장치로 묘화할 때에 1쇼트로 묘화 가능한 크기이다. Y 방향에 대한 시프트량 Dy12=35nm는 피치 Dyl0=280nm의 1/8, X 방향의 홈형의 크기 65nm는 피치 Dx12=260nm의 1/4의 값으로 하였다. X 방향의 패임이 Y 방향보다도 큰 것은 경사 패턴의 각도가 X 방향에서 약 28도 경사져 있기 때문이다. 또, 라스터 스캔형 전자선(EB) 묘화 장치를 이용하는 경우에는 묘화 방식이 다르기 때문에, 패턴 레이아웃은 경사 방향의 패턴이어도 무방하다. 또한, 셀 프로젝션 방식의 EB 묘화 장치에서는 경사 패턴의 일부분을 하나의 셀 도형으로 하고, 이것을 서로 이어서 묘화하는 방법 등을 이용할 수 도 있다. 또한, 직사각형 패턴 이외에 경사 패턴(예를 들면 삼각형 패턴)도 전사 가능한 개구부를 갖는 개구를 이용하여 묘화하는 것도 가능하다.
도 41a 내지 도 41c의 마스크 패턴(28A)만을 포지티브형의 포토레지스트막에 노광한 경우를 도 44에 모식적으로 나타낸다. 노광광이 조사된 영역을 희게 하고, 노광광이 조사되지 않은 영역에 해칭을 가한다. 포토레지스트막 R은 포지티브형이기 때문에, 가령 현상 처리를 하면(실제로는 다중 노광후에 현상 처리를 함), 노광된 영역(희게 한 영역)이 제거된다. 이 마스크 패턴(28A)에서만은 도 44에 있어서 경사 방향으로 연장하는 띠 형상의 포토레지스트 패턴 R(즉, 라인 패턴 형성용의 포토레지스트 패턴)이 형성되고, 섬 형상의 포토레지스트 패턴을 형성할 수는 없다. 그러므로, 그 띠 형상의 포토레지스트 패턴 R의 소정 개소를 부분적으로 제거함으로써, 섬 형상의 포토레지스트 패턴을 형성하기 위한 제 2 마스크 패턴을 준비하고, 이것을 중첩하여 노광할 필요가 있다.
도 45는 그 중첩 노광에 이용하는 상기 활성 영역 형성용의 포토레지스트 패턴을 형성하기 위한 마스크(26)의 제 2 마스크 패턴(28B) 부분을 나타내고 있으며, 도 45의 (a)는 그 주요부 평면도, 도 45의 (b)는 도 45의 (a)의 A-A선의 단면도를 나타내고 있다.
도 45의 마스크 기판(26a)의 주면상에 형성된 마스크 패턴(28B)은, 도 41a 내지 도 41c의 마스크 패턴(28A)에서 노광되지 않고서 남겨진 도 43의 띠 형상의 포토레지스트 패턴 R에 있어서 활성 영역 L의 길이 방향의 인접 간격에 해당하는 부분을 노광함으로써, 섬 형상의 포토레지스트 패턴을 형성하기 위한 패턴이다.
이 마스크 패턴(28B)은 주광 투과 패턴(26c1)과, 그 주위에 배치된 보조광 투과 패턴(26c2)을 갖고 있다. 주광 투과 패턴(26c1) 및 보조광 투과 패턴(26c2)은 예를 들면 평면 사각 형상으로 형성되어 있다. 주광 투과 패턴(26c1)의 평면 치수는 예를 들면 200×200nm 정도(웨이퍼상 환산)이다. 또한, 보조광 투과 패턴(26c2)의 평면 치수는, 주광 투과 패턴(26c1)의 평면 치수보다도 상대적으로 작고, 포토레지스트막에 전사되지 않은 것 같은 크기로 형성되어 있으며, 예를 들면 1OO×1OOnm 정도(웨이퍼상 환산)이다. 여기서는, 주광 투과 패턴(26c1)에 위상 시프터 S가 배치되어 있다. 이에 따라, 주광 투과 패턴(26c1)과 보조광 투과 패턴(26c2)를 투과한 각각의 광에 180도의 위상 차가 생기게 되어 있다. 위상 시프터 S는, 예를 들면 상기 마스크 패턴(28A)와 마찬가지로 상기 미세 차양형 홈 시프터로 되어 있다. 위상 시프터 S의 홈의 깊이는 상기 마스크 패턴(28A)의 위상 시프터 S의 홈의 깊이와 동일하다.
제 2 마스크 패턴(28B)에 있어서, X 방향(제 2 방향)에 인접하는 주광 투과 패턴(26c1, 26c1) 사이의 피치 Dx13은 패턴의 최소 근접 피치이고, 그 거리는 예를 들면 2×0.33×(λ/NA)∼2×0.45×(λ/NA)nm 정도, 웨이퍼상에서 120∼160nm 정도의 범위로 되어 있다. 여기서는, X 방향으로 인접하는 주광 투과 패턴(26c1)의 피치 Dx13은 예를 들면 260nm 정도(웨이퍼상 환산)이다. Y 방향(제 1 방향)으로 인접하는 주광 투과 패턴(26c1, 26c1)의 인접 피치는 상기 X 방향으로 인접하는 주광 투과 패턴(26c1, 26c1)의 인접 피치보다도 길다. 여기서는, Y 방향으로 인접하는 주광 투과 패턴(26c1)의 피치 Dy13은 예를 들면 420nm 정도(웨이퍼상 환산)이다. Y 방향으로 인접하는 주광 투과 패턴(26c1)과, 보조광 투과 패턴(26c2)과의 피치 Dy14는, 예를 들면 280nm 정도(웨이퍼상 환산)이다.
그런데, 일반적으로는 마스크 패턴(28B)의 설계에 있어서는, 주광 투과 패턴만을 배치하고, 상호 인접하는 주광 투과 패턴의 한쪽에 위상 시프터를 배치하는 것이 고려된다. 그러나, 이 마스크 패턴(28B)의 경우에는, X 방향으로 인접하는 주광 투과 패턴의 피치가 최소 근접 거리이고, 또한 Y 방향에 관해서도 위상 시프터 배치를 필요로 하는 거리에서 근접하여 배치되어 있어 좁기 때문에, 대개 위상 시프터를 배치할 수 없다. 따라서, 본 실시의 형태에 있어서는, 주광 투과 패턴의 주위에 보조광 투과 패턴을 배치하여, 각각을 투과한 광을 180도 반전시키도록함으로써, 해상도를 향상시키는 것이 가능하게 되어 있다. 그 경우에, 보조광 투과 패턴도 그저 단순히 배치하면 문제점이 생기기 때문에 연구가 이루어지고 있다. 이하, 보조광 투과 패턴의 배치에 대하여 설명한다.
보조 패턴의 배치 방법으로서는, 도 46에 도시한 바와 같이, X 방향, Y 방향의 각각의 방향에 대하여 주광 투과 패턴(26c1)간의 중간 위치에 배치하는 방법도 있다. 이 경우, X 방향과 Y 방향과로 주광 투과 패턴(26c1)과 보조광 투과 패턴(26c2)의 거리가 약간 다르기 때문에, 위상 시프트 효과도 X 방향과 Y 방향에서 서로 달라진다. 이 때문에, 웨이퍼(1W)(기판(1))상에 투영되는 광학상이 타원 형상으로 되어, 도 40의 포토레지스트 패턴 RL의 길이 방향의 인접간 부분의 상하에 위치하는 포토레지스트 패턴 RL 부분이, 제 2 마스크 패턴(28B)의 주광 투과 패턴(26c1)을 투과한 광의 영향으로 가늘어질 우려가 있다.
또한, 도 47에 도시한 바와 같이, 각 주광 투과 패턴(26c1)에 대하여 각각 상하 좌우 위치에 거의 등거리로 4개의 보조광 투과 패턴(26c2)이 배치되도록 레이아웃하는 방법도 있다. 이 경우, 주광 투과 패턴(26c1)의 주변에 보조광 투과 패턴(26c2)이 Y 방향으로 140nm 피치로 배치되는 레이아웃이 된다. 그러나, 이 경우에는, 보조광 투과 패턴(26c2)의 평면 치수를 웨이퍼상 환산에 의해 100nm각의 직사각형 패턴으로 하였기 때문에, 보조광 투과 패턴(26c2)간의 스페이스가 웨이퍼상 환산으로 4Onm로 매우 작아져 버린다. 이 때문에, 마스크의 제조가 매우 곤란해진다.
그러므로, 도 45에 도시한 바와 같이, 본 실시의 형태의 마스크 패턴(28B) 에서는, 각 주광 투과 패턴(26c1)의 중심에서 그 주변의 각 보조광 투과 패턴(26c2)의 중심까지의 거리가 거의 동등하게 되도록, 보조광 투과 패턴(26c2)을 배치하고 있다. 즉, 보조광 투과 패턴(26c2)은 중심이 주광 투과 패턴(26c1)의 중심과 동일하게 하는 육각형의 각에 보조광 투과 패턴(26c2)의 중심이 위치하도록 배치되어 있다. 그리고, 주광 투과 패턴(26c1)의 주변의 보조광 투과 패턴(26c2)은, 주광 투과 패턴(26c1)의 중심을 통과하는 XY의 양축에 대하여 좌우 상하 대칭으로 배치되어 있다.
또한, 다른 관점에서는 다음과 같이 말할 수 있다. 즉, 보조광 투과 패턴(26c2)은, 주광 투과 패턴(26c1)의 중심을 통과하는 Y축(제 1 방향의 축) 상에는 배치되어 있지만, 주광 투과 패턴(26c1)의 중심을 통과하는 X축(제 2 방향의 축) 상에는 배치되지 않으며, X축으로부터 상하 Y 방향으로 이격한 위치에 X축을 중심선으로하여 대칭으로 되도록 배치되어 있다.
또한, 또 다른 관점에서는 다음과 같이 말할 수 있다. 즉, 도 48의 이점쇄선으로 도시한 바와 같이, 2개의 보조광 투과 패턴(26c2)을 내포하는 유닛 셀 UC을 가정할 수 있다. 각 유닛 셀 UC 내의 2개의 보조광 투과 패턴(26c2)은, Y 방향을 따라서 배치되는 2개의 주광 투과 패턴(26c1)의 중심을 통과하는 Y축상에 배치되어 있다. 또한, 그 2개의 보조광 투과 패턴(26c2)은, X 방향을 따라서 배치되는 2개의 주광 투과 패턴(26c1)의 중심을 통과하는 X축에는 배치되지 않고, 그 X축을 중심선으로 하여 대칭이 되도록 배치되어 있다.
이러한 마스크 패턴(28B)의 레이아웃에 있어서는, 각 주광 투과 패턴(26c1)에 대한 웨이퍼(1W)(기판(1)) 상의 투영 광학상을 거의 원형으로 할 수 있다. 또한, 도 1의 활성 영역 L의 길이 방향의 인접간 상하 위치에 있어서 포토레지스트 패턴의 변형을 작게 억제할 수 있다.
상기 제 1 마스크 패턴(28A)의 데이터와 제 2 마스크 패턴(28B)의 데이터의 중첩시킨 상태를 도 49에 나타낸다. 점선은 제 1 마스크 패턴(28A)를 나타내고, 실선은 제 2 마스크 패턴(28B)를 나타내고 있다. 제 1 마스크 패턴(28A)의 차광 패턴(26b)상에 제 2 마스크 패턴(28B)의 주광 투과 패턴(26c1) 및 보조광 투과 패턴(26c2)이 배치된다.
다음에, 다중 노광 처리에 관하는 기술에 대하여 설명한다.
우선, 본 실시의 형태에 있어서, 상기 활성 영역 전사용의 마스크의 전체 평면도를 도 50에 나타낸다. 여기에는, 1장의 마스크(26)의 주면(동일면)에, 예를 들면 두 개의 전사 영역(30A, 30B)이 배치되어 있는 경우가 예시되어 있다. 각각의 전사 영역(30A, 30B)은, 예를 들면 평면 장방형으로 형성되어 있고, 각각의 긴 변이 평행하게 되도록 소정의 거리를 두고 배치되어 있다. 각 전사 영역(30A, 30B)은 예를 들면 1개의 반도체 칩을 전사하는 영역에 상당한다. 이 마스크 구조는 반도체 칩의 평면 치수가 작고, 1장의 마스크 내에 두 개의 반도체 칩 전사 영역을 배치 가능한 경우에 적합하다.
전사 영역(30A)의 메모리 셀 영역에는 도 41a 내지 도 41c에 나타낸 제 1 마스크 패턴(38 A)이 배치되고, 전사 영역(30B)의 메모리 셀 영역에는 도 45에 나타낸 제 2 마스크 패턴(38B)이 배치되어 있다. 상기 다중 노광 처리에 있어서는, 전사 영역(30A)의 제 1 마스크 패턴(28A)과 전사 영역(30B)의 제 2 마스크 패턴(28B)이 정확하게 위치 결정되어 웨이퍼(1W)(기판(1)) 상의 포지티브형의 포토레지스트막에 전사된다. 활성 영역 L(포토레지스트 패턴 RL)의 길이 방향 치수는, 주로 제 2 마스크 패턴(28B)의 치수나 제 2 마스크 패턴(28B)을 웨이퍼(1W) 상에 노광할 때의 노광량의 조정에 의해 최적화할 수 있다. 이에 따라, 원하는 포토레지스트 패턴 치수를 얻는 것이 가능해진다.
또, 메모리 셀 영역 이외의 마스크 패턴은 다중 노광이 아니라 통상의 노광으로 전사하였기 때문에, 그 마스크 패턴은 전사 영역(30A) 내에 배치하였다. 또한, 메모리 셀 영역 이외의 마스크 패턴을 다중 노광으로 전사하도록 하여도 상관없다. 또한, 상기 전사 영역(30A, 30B) 내에는, 실질적으로 집적 회로를 구성하는 패턴 외에, 예를 들면 중첩에 이용하는 마크 패턴, 중첩 검사에 이용하는 마크 패 턴 또는 전기적 특성을 검사할 때에 이용하는 마크 패턴 등과 같은 실질적으로 집적 회로를 구성하지 않은 패턴도 포함되어 있다. 또한, 전사 영역(30A, 30B)의 외주의 차광 영역에는, 마스크 기판(26a)의 일부가 노출되고, 마스크 얼라이먼트 마크나 계측용 마크 등과 같은 다른 광 투과 패턴(26d)이 형성되어 있다. 이들 광 투과 패턴(26d)은 포토레지스트막에 전사되지 않은 영역이나, 혹은 노광시에 노광광이 조사되지 않도록 마스킹 브레이드로 가려져 있다.
다음에, 다중 노광 처리의 구체예를 설명한다. 우선, 예를 들면 전사 영역(30A)의 패턴이 노광되지 않도록 마스킹(차광)한 상태에서, 전사 영역(30B)의 패턴을 웨이퍼(1W)(기판(1)) 주면 상의 포지티브형의 포토레지스트막에 노광한 후, 연속해서 이번에는 전사 영역(30B)의 패턴이 노광되지 않도록 마스킹(차광)한 상태에서, 전사 영역(30A)의 패턴을, 이미 웨이퍼(1W) 상의 포지티브형의 포토레지스트막에 전사(잠상)된 전사 영역(30B)의 패턴에 중첩시켜 다중 노광하는 방법이 있다.
또한, 다른 방법으로는 전사 영역(30A)와 전사 영역(30B)의 평면 치수를 동일하게 하고, 전사 영역(30A, 30B)을 일괄하여 웨이퍼(1W) 상의 포지티브형의 포토레지스트막에 전사한 후, 마스크(26)를 각 전사 영역(30A, 30B)의 Y 방향 치수(폭)분만큼 Y 방향으로 이동하여 노광 쇼트가 반씩 중첩되도록 한 상태에서 노광함으로써 다중 노광하는 방법이 있다.
전자의 방법에서는 각 전사 영역(30A, 30B)에 대하여 각각 최적의 노광량, 광학 조건을 이용한 노광이 가능하다. 한편, 후자의 방법은 전사 영역(30A, 30B)이 모두 동일 노광량, 동일 광학 조건에서의 노광으로 되기 때문에, 마스크 패턴의 최적화가 필요하지만, 전자의 방법보다도 처리량의 점에서 유리하다.
또한, 상기한 예에서는 1장의 마스크(26)에 제 1, 제 2 마스크 패턴(28A, 28B)을 배치한 경우에 대해 설명하였지만, 이것에 한정되는 것이 아니라, 예를 들면 2장의 마스크를 이용하여 다중 노광하는 방법도 있다. 즉, 제 1, 제 2 마스크 패턴(28A, 28B)을 각각 별도의 마스크에 배치하여, 마스크를 교환하면서 다중 노광을 하는 방법이다. 이 경우, 마스크를 교체시켜 노광하기 때문에, 쇼트 사이즈는 통상의 노광과 마찬가지로 노광 장치의 최대 노광 필드까지 크게 취할 수 있다. 또한, 노광 조건을 각 패턴마다 최적의 값으로 설정할 수 있기 때문에, 노광 마진이나 노광 조건을 양호하게 설정하는 것이 가능하다. 이 방법은 반도체 칩의 평면 치수가 크고, 1장의 마스크에 2개의 반도체 칩 전사 영역을 배치할 수 없는 경우에 특히 적합하다.
또, 이러한 다중 노광 처리가 종료한 후, 통상의 현상 처리 및 세정 건조 처리 등과 같은 일련의 처리를 실시함으로써, 도 40에 나타낸 포토레지스트 패턴 RL을 형성한다.
상기한 예에서는, 위상 시프터 S가 홈 시프터(미세 차양형 홈 시프터)의 경우에 대해 설명하였지만 이것에 한정되는 것이 아니다. 예를 들면 도 51의 (a)에 도시한 바와 같이, 상기 기판상 박막 홈 시프터로 할 수도 있다. 이 경우, 마스크 기판(26a)의 표면상에는 시프터막(26e)이 형성되어 있다. 시프터막(26e)은 위상 시프터로서 작용하는 목적에 적합한 두께(=상기 Z의 식)로 형성되어 있고, 예를 들면 마스크 기판(26a)과 동등 또는 같은 정도의 광 투과율 및 굴절율의 SOG(Spin 0n Glass) 등으로 이루어진다. 위상 시프터 S를 형성하는 홈은, 차광 패턴(26b)으로부터 노출하는 소정의 광 투과 패턴(26c)(주광 투과 패턴(26c1))의 시프터막(26e)을 마스크 기판(26a)의 표면이 노출될 때까지 제거함으로써 형성되어 있다. 이 경우, 위상 시프터 S용의 홈의 형성에 있어서, 마스크 기판(26a)과 시프터막(26e)의 에칭 선택비를 높게 하고, 시프터막(26e)의 에칭 속도가 마스크 기판(26a)의 에칭 속도보다도 빠르게 되도록 한다. 즉, 마스크 기판(26a)을 에칭 스토퍼로 하여 위상 시프터 S용의 홈을 형성한다. 이에 따라, 그 홈의 깊이(즉, 시프터막(26e)의 두께) 및 홈 저면의 평탄성을 매우 높은 정밀도로 형성 가능한다. 이 때문에, 투과광의 위상 오차를 대폭 저감 또는 없앨 수 있기 때문에, 웨이퍼(1W)(기판(1))상에 전사되는 포토레지스트 패턴의 치수 정밀도를 대폭 향상시키는 것이 가능해진다.
또, 도 51의 (b)에 도시한 바와 같이, 홈에 대신하여 투명막(26f)을 위상 시프터 S로 할 수도 있다. 이 경우, 투명막(26f)의 두께를 상기 위상 시프터 S용의 홈의 깊이 Z의 식으로 나타낼 수 있다.
다음에, 상기도 11 등에 나타낸 컨택트홀(10a, 10b)의 패턴을 형성할 때에 이용한 포토레지스트 패턴을 형성하기 위한 노광 기술에 대하여 설명한다. 또, 최소 배치 피치는 예를 들면 260nm 정도, 최소 설계 치수는 예를 들면 170nm 정도이다.
도 52의 (a)는 상기 도 11 등에 나타낸 컨택트홀(10a, 10b)를 형성하기 위한 포토레지스트 패턴 RC의 주요부 평면도를 나타내고, 도 52의 (b)는 도 52의 (a)의 A-A선의 단면도를 나타내고 있다. 도 52의 (a)는 평면도이지만, 도면을 보기 쉽게 하기 위해서, 포토레지스트 패턴 RC에 해칭을 가한다.
도 52의 (a)에 도시한 바와 같이, 포토레지스트 패턴 RC의 개구부(31a, 31b)(컨택트홀(10a, 10b)이 형성되는 부분)은 평면적으로 벌집 형상으로 밀집하여 배치되어 있다. 배치 피치 Dx3는 예를 들면 260nm 정도, 배치 피치 Dy2는 예를 들면 280nm이고, 1열마다 140nm(=Dy2) 어긋난 패턴 배치로 되어 있다. 이와 같이 밀집하여 배치된 패턴을 전사하기 위해서는, 레벤손형 위상 시프트 마스크를 이용할 필요가 있다. 그러나, 도 52의 (a)와 같은 패턴 배치에서는, 최근접 패턴 사이의 위상 차가 전부 180도로 되도록 위상 시프터를 배치할 수 없다. 그러므로, 마스크 패턴을 2장으로 분할하여, 다중 노광에 의해 패턴을 전사할 필요가 있다.
따라서, 본 실시 형태에 있어서는, 도 11에 나타낸 컨택트홀(1Oa, 1Ob)의 패턴을 형성하기 위한 포토레지스트 패턴을 형성할 때에 있어서도, 포토레지스트막으로서 포지티브형의 포토레지스트막을 이용하고, 또한 복수의 마스크 패턴을 웨이퍼(1W)(기판(1)) 상의 포지티브형의 포토레지스트막의 동일 개소에 거듭하여 노광하는 다중 노광법을 채용하였다.
컨택트홀(10a, 10b)의 분리에 있어서는, 레벤손형 위상 시프트 마스크 기술을 사용 가능한 치수 및 마스크 패턴 레이아웃을 갖는 제 1 패턴군과, 제 1 패턴군 이외의 패턴으로 이루어지는 제 2 패턴군으로 분리하였다. 구체적으로는, 예를 들면 제 1 패턴군을 정보 축적용 용량 소자용의 컨택트홀(10b)의 패턴군으로 하고, 제 2 패턴군을 데이터선용의 컨택트홀(1Oa)의 패턴군으로 하였다.
도 53a 및 도 53b는 상기 컨택트홀 형성용의 포토레지스트 패턴을 형성하기 위한 마스크(26)의 제 1 마스크 패턴(28C)을 나타내고 있고, (a)는 그 주요부 평면도, (b)는 (a)의 A-A선의 단면도, (c)는 (b)의 위상 시프터 부분의 확대 단면도를 나타내고 있다.
이 제 1 마스크 패턴(28C)은 정보 축적용 용량 소자용의 컨택트홀(1Ob)의 패턴군을 노광하기 위한 패턴이고, 예를 들면 평면 사각 형상의 복수의 광 투과 패턴(26c3)을 갖고 있다. 각광 투과 패턴(26c3)의 평면 치수는 예를 들면 200×200nm 정도이다. 광 투과 패턴(26c3) 중 상호 인접하는 것 중 어느 한쪽에는 위상 시프터 S가 배치되어 있고, 그 상호 인접하는 광 투과 패턴(26c3)을 투과한 각각의 광의 위상이 180도 반전하도록 되어 있다. Y 방향을 따라서 나란히 배치되고, 또한 투과광의 위상이 180도 상호 반전하는 2개의 광 투과 패턴(26c3, 26c3)의 쌍은, Y 방향으로 배치 피치 Dy21만큼 어긋나면서 X 방향을 따라서 배치되어 있다.
또, X 방향으로 인접하는 광 투과 패턴(26c3)의 배치 피치 Dx20는 예를 들면 260nm 정도(웨이퍼상 환산), Y 방향으로 인접하는 광 투과 패턴(26c3)의 배치 피치 Dy20은 예를 들면 280nm 정도(웨이퍼상 환산), Y 방향으로 인접하는 광 투과 패턴(26c3)에 있어서 투과광이 동일 위상인 것의 배치 피치 Dy21는 예를 들면 420nm 정도(웨이퍼상 환산)이다. 또한, 이 경우의 차광 패턴(26b), 위상 시프터 S의 구성은 상기한 것과 동일하므로 설명을 생략한다.
이러한 제 1 마스크 패턴(28C)만을 포지티브형의 포토레지스트막에 노광한 경우를 도 54에 모식적으로 나타낸다. 노광광이 조사된 영역을 희게 하고, 노광광 이 조사되지 않은 영역에 해칭을 가한다. 포토레지스트막은 포지티브형이기 때문에, 가령 현상 처리를 하면(실제로는 다중 노광후에 현상 처리를 함), 노광된 영역(희게 한 영역)이 제거된다. 상기 마스크 패턴(28C)에서만은, 정보 축적 용량 소자용의 컨택트홀(10b)용의 개구부(31b)만이 개구되는 포토레지스트 패턴 R(즉, 제 1 홀 패턴 형성용의 포토레지스트 패턴)이 형성되고, 데이터선용의 컨택트홀(10a) 용의 개구부(31a)를 개구할 수 없다. 따라서, 데이터선용의 컨택트홀(10a)을 형성하기 위한 제 2 마스크 패턴을 준비하고, 이것을 중첩하여 노광할 필요가 있다. 또, X 방향으로 인접하는 개구부(31b, 31b)의 배치 피치 Dx21는, 예를 들면 상기 배치 피치 Dx20의 2배의 520nnm 정도(웨이퍼상 환산)이다.
본 실시의 형태에 있어서는, 그 데이터선용의 컨택트홀(1Oa)을 형성하기 위한 제 2 마스크 패턴으로서, 상기 도 45에 나타낸 제 2 마스크 패턴(28B)와 동일한 것을 이용하였다.
이 제 2 마스크 패턴으로서 통상의 마스크를 이용한 경우에는, 제 2 마스크 패턴은 도 45에 나타낸 제 2 마스크 패턴(28B)의 주광 투과 패턴(26c1)만이 배치된 마스크 패턴 레이아웃으로 된다. 그 제 2 마스크 패턴을 이용하였을 때의 웨이퍼(1W)(기판(1)) 상의 투영 광학상을 도 45에 나타낸 제 2 마스크 패턴(28B)을 이용한 경우의 투영 광학상과 비교하면, 후자 쪽이 위상 시프트 효과가 얻어지기 때문에, 형상 및 치수 정밀도가 높은 보다 양호한 광학상이 얻어진다.
이러한 제 2 마스크 패턴(28B)만을 포지티브형의 포토레지스트막에 노광한 경우를 도 55에 모식적으로 나타낸다. 노광광이 조사된 영역을 희게 하고, 노광광 이 조사되지 않은 영역에 해칭을 가한다. 포토레지스트막은 포지티브형이기 때문에, 가령 현상 처리를 하면(실제로는 다중 노광후에 현상 처리를 함), 노광된 영역(희게 한 영역)이 제거된다. 상기 제 2 마스크 패턴(28B)에서만은, 데이터선용의 컨택트홀(10a)용의 개구부(31a)만이 개구되는 포토레지스트 패턴 R(즉, 제 2 홀 패턴 형성용의 포토레지스트 패턴)이 형성된다. 또, X 방향으로 인접하는 개구부(31a, 31a)의 배치 피치 Dx22는, 예를 들면 상기 배치 피치 Dx3의 2배의 520nm 정도(웨이퍼상 환산)이다.
따라서, 상기 도 53a 및 도 53b의 제 1 마스크 패턴(28C)과 상기 도 45의 제 2 마스크 패턴을 중첩하여 노광한 후, 현상, 세정·건조 처리 등의 일련의 처리를 실시함으로써, 도 52에 나타낸 포토레지스트 패턴 RC를 형성할 수 있다.
상기 제 1 마스크 패턴(28C)의 데이터와 제 2 마스크 패턴(28B)의 데이터의 중첩시킨 상태를 도 56에 나타낸다. 점선은 제 1 마스크 패턴(28C)을 나타내고, 실선은 제 2 마스크 패턴(28B)를 나타내고 있다. 제 1 마스크 패턴(28A)의 광 투과 패턴(26c3)과 제 2 마스크 패턴(28B)의 보조광 투과 패턴(26c2)이 중첩되어 배치되어 있다. 즉, 제 2 마스크 패턴(28B)의 보조광 투과 패턴(26c2)은 제 1 마스크 패턴(28A)의 광 투과 패턴(26c3) 내에 배치되어 있다.
그러므로, 도 45의 제 2 마스크 패턴(28B)의 패턴 데이터를 작성할 때, 예를 들면 다음과 같이 한다. 우선, 컨택트홀(10a, 10b)의 배치대로 광 투과 패턴을 배치한 패턴 데이터를 작성한다. 이 때, 컨택트홀(10a, 10b)은 별도의 층(데이터 층)에서 레이아웃한다. 컨택트홀(10b)은 도 53a 및 도 53b의 마스크 패턴(28C)에 대응하고, 컨택트홀(10a)은 도 47의 마스크 패턴(26)에 있어서 광 투과 패턴(26c1)에만 대응한다. 즉, 마스크 패턴(28C)을 임의의 층(데이터층)에서 레이아웃하고, 마스크 패턴(26c1)을 별도의 층(데이터층)에서 레이아웃한다. 그리고, 그 도 53a 및 도 53b의 제 1 마스크 패턴(28C)의 데이터를 연산 처리함으로써, 상기 보조광 투과 패턴(26c2)의 크기로 한 후, 그 데이터와, 상기 컨택트홀(10a)의 배치대로 광 투과 패턴을 배치한 데이터를 합성한다. 이와 같이 함으로써, 상기 제 2 마스크 패턴(28B)의 패턴 데이터를 작성한다.
또한, 컨택트홀(10a, 10b) 형성용의 포토레지스트 패턴을 다중 노광 처리에 의해 노광할 때의 마스크 패턴 데이터의 분할 처리를, 상기 유닛 셀 UC(도 48 참조)의 관점에서 설명하면, 예를 들면 다음과 같다. 즉, 유닛 셀 UC의 정점에 위치하는 광 투과 패턴의 데이터와, 유닛 셀 UC의 내부에 배치되는 광 투과 패턴의 데이터로 나누고 있다. 유닛 셀 UC의 정점에 위치하는 광 투과 패턴의 데이터는, 제 2 마스크 패턴(28B)의 웨이퍼상에 전사되는 광 투과 패턴(26c1)의 데이터로 하고, 유닛 셀 UC에 내포되는 광 투과 패턴의 데이터는, 제 1 마스크 패턴(28C)의 데이터로 하고 있다.
이러한 제 1, 제 2 마스크 패턴(28C, 28B)을 이용한 다중 노광 처리에 있어서, 마스크의 전체 구성(도 50 참조)이나 다중 노광 처리 방법에 대해서는 상기한 것과 동일하므로 설명을 생략한다.
다음에, 상기 DRAM의 제조 공정에 있어서, 상기 이외의 노광 공정에서 이용한 마스크에 대하여 설명한다.
도 57의 (a)는 상기 도 5 등에 나타낸 워드선 WL(게이트 전극(5))을 형성할 때에 이용한 마스크(26)의 주요부 평면도를 나타내고, (b)는 그 A-A선의 단면도를 나타내고 있다. 여기서는, 레벤손형 위상 시프트 마스크를 이용하였다. 이 마스크 패턴(28D)은 도 57의 (a)의 Y 방향으로 연장되는 띠 형상의 차광 패턴(26b) 및 광 투과 패턴(26c4)을 갖고 있다. 그리고,상호 인접하는 광 투과 패턴(26c4, 26c4) 중 어느 한쪽에 위상 시프터 S가 배치되어 있다. 광 투과 패턴(26c4)의 폭의 치수 Dx30는 예를 들면 130nm 정도(웨이퍼상 환산),광 투과 패턴(26c4) 및 차광 패턴(26b)의 양방의 폭을 합친 치수 Dx31는 예를 들면 260nm 정도(웨이퍼상 환산)이다. 또, 노광 장치 및 노광 조건은 도 38에서 설명한 것과 동일하다. 포토레지스트막에는 네가티브형의 레지스트막을 이용하였다.
다음에, 도 58의 (a)는 상기 도 17 등에 나타낸 데이터선용의 관통 홀(13)을 형성할 때에 이용한 마스크(26)의 주요부 평면도를 나타내고, 도 58의 (b)는 그 A-A선의 단면도를 나타내고 있다. 여기서는 하프톤형의 위상 시프트 마스크를 이용하였다. 이 마스크 패턴(28E)은, 예를 들면 평면사각 형상의 복수의 광 투과 패턴(26c5)을 갖고 있다. 광 투과 패턴(26c5)의 평면 치수는, 예를 들면 220×220nm 정도(웨이퍼상 환산)이다. 또, 노광 장치는 도 38에서 설명한 것과 동일하고, 예를 들면 노광 광학 조건은 NA=0.68, σ=0.30의 조건을 이용하였다. 포토레지스트막에는 포지티브형의 레지스트막을 이용하였다.
도 59의 (a)는 상기 도 21 등에 나타낸 데이터선 DL을 형성할 때에 이용한 마스크(26)의 주요부 평면도를 나타내고, 도 59의 (b)는 그 A-A선의 단면도를 나타 내고 있다. 여기서는, 레벤솔디형 위상 시프트 마스크를 이용하였다. 이 마스크 패턴(28F)는 도 59의 (a)의 X 방향으로 연장되는 띠 형상의 차광 패턴(26b) 및 광 투과 패턴(26c6)을 갖고 있다. 그리고,상호 인접하는 광 투과 패턴(26c6, 26c6) 중 어느 한쪽에 위상 시프터 S가 배치되어 있다. 광 투과 패턴(26c6)의 폭의 치수 Dy30는 예를 들면 170nm 정도(웨이퍼상 환산),광 투과 패턴(26c6) 및 차광 패턴(26b)의 양방의 폭을 합한 치수 Dy31는 예를 들면 420nm 정도(웨이퍼상 환산)이다. 또, 노광 장치 및 노광 조건은 도 38에서 설명한 것과 동일하다. 포토레지스트막에는 네가티브형의 레지스트막을 이용하였다.
다음에, 도 6O(a)는 상기 도 25 등에 나타낸 정보 축적 용량 소자용의 관통 홀(17)을 형성할 때에 이용한 마스크(26)의 주요부 평면도를 나타내고, (b)는 그 A-A선의 단면도를 나타내고 있다. 여기서는 레벤손형 위상 시프트 마스크를 이용하였다. 이 마스크 패턴(28G)은, 예를 들면 평면사각 형상의 복수의 광 투과 패턴(26c7)을 갖고 있다. 광 투과 패턴(26c7)의 평면 치수는, 예를 들면 200×200nm 정도(웨이퍼상 환산)이다. 또, 노광 장치는 도 38에서 설명한 것과 동일하고, 예를 들면 노광 광학 조건은 NA=0.68, σ= 0.30의 조건을 이용하였다. 포토레지스트막에는 포지티브형의 레지스트막을 이용하였다.
다음에, 도 34 등에 나타낸 구멍(23)(축적 용량 패턴을 형성한다)을 형성할 때의 노광 기술에 대하여 설명한다. 이 경우에는 상기 다중 노광 처리를 하였다. 제 1 마스크 패턴은, 상기 도 59로 나타낸 것과 동일하다. 단,광 투과 패턴(26c6)의 폭의 치수가 예를 들면 150nm 정도(웨이퍼상 환산)이다. 한편, 도 61은 제 2 마스크 패턴(28H)을 나타내고 있다. 도 61의 (a)는 그 마스크의 주요부 평면도, 도 61의 (b)는 그 A-A선의 단면도이다. 이 제 2 마스크 패턴(28H)에 있어서는, 레벤손형 위상 시프트 마스크 기술을 이용하였다. 이 마스크 패턴(28H)는, 도 61의 (a)의 Y 방향으로 연장되는 띠 형상의 차광 패턴(26b) 및 광 투과 패턴(26c8)을 갖고 있다. 그리고, 상호 인접하는 광 투과 패턴(26c8, 26c8) 중 어느 한쪽에 위상 시프터 S가 배치되어 있다. 광 투과 패턴(26c6)의 폭의 치수 Dx40은 예를 들면 130nm 정도(웨이퍼상 환산), 광 투과 패턴(26c8) 및 차광 패턴(26b)의 양방의 폭을 합한 치수 Dy41은 예를 들면 260nm 정도(웨이퍼상 환산)이다. 또, 노광 장치는 도 38에서 설명한 것과 동일하고, 예를 들면 노광 광학 조건은, NA=0.68, σ=0.30의 조건을 이용하였다. 포토레지스트막에는 네가티브형의 레지스트막을 이용하였다.
이러한 본 실시의 형태의 대표적인 효과를 기재하면 다음과 같다.
(1) 미세 배치된 하나의 반도체 집적 회로 패턴을 복수의 마스크 패턴으로 분할하고, 그 복수의 마스크 패턴을 노광에 있어서 중첩하여 노광함으로써, 상기 하나의 반도체 집적 회로 패턴을 웨이퍼상에 전사함으로써, 고밀도로 배치된 반도체 집적 회로 패턴을 충분한 프로세스 여유도로 전사하는 것이 가능해진다.
(2) 상기 (1)에 의해, 반도체 집적 회로 장치의 성능을 향상시키는 것이 가능해진다.
(3) 상기 (1)에 의해, 반도체 집적 회로 장치의 제조 수율을 향상시키는 것이 가능해진다.
(4) 상기 (3)에 의해, 반도체 집적 회로 장치의 제조 비용을 저감시키는 것 이 가능해진다.
(5) 미세 배치된 하나의 반도체 집적 회로 패턴을 복수의 마스크 패턴으로 분할하고, 그 복수의 마스크 패턴을 노광에 있어서 중첩하여 노광함으로써, 상기 하나의 반도체 집적 회로 패턴을 웨이퍼상에 전사함으로써, 위상 시프터나 보조광 투과 패턴의 배치를 용이하게 할 수 있기 때문에, 마스크 패턴의 설계 및 제조를 용이하게 하는 것이 가능해진다.
이상, 본 발명자에 의해서 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면 상기 실시 형태에 있어서는 통형의 정보 축적 용량 소자를 갖는 DRAM의 제조 방법에 본 발명을 적용한 경우에 대해 설명하였지만, 이것에 한정되는 것이 아니라 정보 축적용 용량 소자의 구조는 여러가지 변경 가능하다.
또한, 상기 실시 형태의 다중 노광 처리에 있어서 변형 조명 등을 이용하여도 좋다.
이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용 분야인 DRAM에 적용한 경우에 대해 설명하였지만, 그것에 한정되는 것이 아니라, 예를 들면 SRAM(Static Random Access Memory) 또는 플래시 메모리(EEPR0M; EIectric Erasable Programmable Read 0nly Memory) 등과 같은 메모리 회로를 갖는 반도체 집적 회로 장치, 마이크로 프로세서 등과 같은 논리 회로를 갖는 반도체 집적 회로 장치 혹은 메모리 회로와 논리 회로를 동일 반도체 기판 에 마련하고 있는 혼재형의 반도체 집적 회로 장치에도 적용할 수 있다.
본원에 의해서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 이하와 같다.
(1) 본 발명에 따르면, 밀집된 패턴을, 위상 시프터를 배치하는 것이 가능한 복수의 마스크 패턴으로 분할하고, 그것을 다중 노광하여 반도체 기판상에 소정의 패턴을 전사함으로써, 고밀도로 배치되는 반도체 집적 회로 패턴을 충분한 프로세스 여유도로 전사하는 것이 가능해진다.
(2) 본 발명에 따르면, 밀집된 패턴을, 위상 시프터를 배치하는 것이 가능한 복수의 마스크 패턴으로 분할하고, 그것을 다중 노광하여 반도체 기판상에 소정의 패턴을 전사함으로써, 미세·고집적한 반도체 집적 회로 패턴의 전사 특성을 향상시키는 것이 가능해진다.
(3) 본 발명에 따르면, 밀집된 패턴을, 위상 시프터를 배치하는 것이 가능한 복수의 마스크 패턴으로 분할하고, 그것을 다중 노광하여 반도체 기판상에 소정의 패턴을 전사함으로써, 반도체 집적 회로 패턴의 미세·고집적화를 추진하는 것이 가능해진다.

Claims (42)

  1. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판상에 포지티브형의 포토레지스트막을 피착하는 공정,
    (b) 상기 포지티브형의 포토레지스트막에 제 1 마스크 패턴을 노광하는 공정,
    (c) 상기 포지티브형의 포토레지스트막에 상기 제 1 마스크 패턴에 중첩되도록 제 2 마스크 패턴을 노광하는 공정,
    (d) 상기 (b), (c) 공정 후, 상기 포지티브형 레지스트막에 대하여 현상 처리를 실시함으로써, 상기 반도체 기판상에 포지티브형의 포토레지스트막으로 이루어지는 포토레지스트 패턴을 형성하는 공정,
    (e) 상기 포토레지스트 패턴을 마스크로 하여, 상기 반도체 기판에 대하여 에칭 처리를 실시함으로써, 상기 반도체 기판에 소정의 패턴을 전사하는 공정을 포함하며,
    상기 제 1 마스크 패턴은 라인 패턴을 전사하는 패턴을 갖고,
    상기 제 2 마스크 패턴은, 상기 라인 패턴을 분단하는 복수의 주광 투과 패턴, 그 주위에 있어서 상기 주광 투과 패턴으로부터의 거리가 대략 등거리로 되도록 배치되고 상기 포지티브형의 포토레지스트막에는 전사되지 않는 치수로 형성된 복수의 보조광 투과 패턴, 상기 주광 투과 패턴과 보조광 투과 패턴 중 어느 한쪽에 배치되어 투과광에 위상 차를 생기게 하는 위상 시프터를 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제 1 마스크 패턴은 라인 형상으로 형성된 복수의 차광 패턴, 그것을 사이에 끼우도록 배치된 한 쌍의 광 투과 패턴, 상기 한 쌍의 광 투과 패턴 중 어느 한쪽에 배치되어 투과광에 위상 차를 생기게 하는 위상 시프터를 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 주광 투과 패턴의 주위의 보조광 투과 패턴은, 상기 주광 투과 패턴의 중심과 중심을 동일하게 하는 육각형의 각부에 배치되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 주광 투과 패턴의 주위의 보조광 투과 패턴은, 상기 주광 투과 패턴의 중심을 통과하는 제 1 방향의 축상에 배치되고, 상기 제 1 방향에 대하여 수직으로 교차하는 제 2 방향의 축상에 배치되지 않으며, 그 제 2 방향의 축을 중심선으로 하여 대칭으로 배치되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 주광 투과 패턴의 중심을 통과하는 제 1 방향의 축상을 따라서 인접하는 주광 투과 패턴의 피치는, 상기 주광 투과 패턴의 중심을 통과하는 축이고 상기 제 1 방향에 대하여 수직으로 교차하는 제 2 방향의 축상을 따라서 인접하는 주광 투과 패턴의 피치보다도 긴 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제 2 방향의 축상을 따라서 인접하는 주광 투과 패턴의 피치는, 최근접 피치이고, 상기 노광 처리에 있어서의 노광광의 파장을 λ, 노광 장치의 광학 렌즈의 개구수를 NA로 하면, 상기 최근접 피치는, 상기 반도체 기판 상의 치수 환산으로 0.66/(λ/NA)∼0.9/(λ/NA)nm의 범위인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 동일 마스크 기판에 형성한 포토마스크를 이용하여 상기 노광 처리를 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제 1 마스크 패턴을 이용한 노광 처리와, 상기 제 2 마스크 패턴을 이 용한 노광 처리를 스캐닝 노광 처리로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 제 1 마스크 패턴을 이용한 노광 처리의 조건과, 상기 제 2 마스크 패턴을 이용한 노광 처리의 조건을 동일하게 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 (b) 공정은 상기 제 1 마스크 패턴이 형성된 제 1 포토마스크를 이용하여 노광 처리를 하고,
    상기 (c) 공정은 상기 제 1 포토마스크와는 다른 포토마스크이며 상기 제 2 마스크 패턴이 형성된 제 2 포토마스크를 이용하여 노광 처리를 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제 1 마스크 패턴을 이용한 노광 처리와, 상기 제 2 마스크 패턴을 이용한 노광 처리를 스캐닝 노광 처리로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제1항에 있어서,
    상기 소정의 패턴이 DRAM의 활성 영역의 패턴인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 활성 영역 패턴의 길이 방향의 인접 간격은 상기 DRAM의 1개분의 워드선이 배치되는 정도의 치수인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 활성 영역의 패턴의 길이 방향은 상기 DRAM의 워드선의 길이 방향에 대하여 경사져 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 활성 영역의 패턴의 묘화 패턴을 레이아웃할 때에, 상기 활성 영역의 패턴을 에너지 빔의 1쇼트로 전사 가능한 복수의 직사각형으로 분할하여 레이아웃하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판상에 포지티브형의 포토레지스트막을 피착하는 공정,
    (b) 상기 포지티브형의 포토레지스트막에 제 1 마스크 패턴을 노광하는 공정,
    (c) 상기 포지티브형의 포토레지스트막에 상기 제 1 마스크 패턴에 중첩되도록 제 2 마스크 패턴을 노광하는 공정,
    (d) 상기 (b), (c) 공정 후, 상기 포지티브형 레지스트막에 대하여 현상 처리를 실시함으로써, 상기 반도체 기판상에 포지티브형의 포토레지스트막으로 이루어지는 포토레지스트 패턴을 형성하는 공정,
    (e) 상기 포토레지스트 패턴을 마스크로 하여, 상기 반도체 기판에 대하여 에칭 처리를 실시함으로써, 상기 반도체 기판에 소정의 패턴을 전사하는 공정을 포함하며,
    상기 제 1 마스크 패턴은 라인 패턴을 전사하는 패턴을 갖고,
    상기 제 2 마스크 패턴은 복수의 유닛 셀을 규칙적으로 배치하여 이루어지고,
    상기 복수의 유닛 셀의 각각은, 제 1 방향의 축상에 중심을 배치하는 2개의 주광 투과 패턴, 상기 제 1 방향에 대하여 수직으로 교차하는 제 2 방향의 축상에 중심을 배치하는 2개의 주광 투과 패턴, 상기 제 1 방향의 축상에 배치되고, 상기 제 2 방향의 축상에 배치되지 않으며 상기 제 2 방향의 축을 중심선으로 하여 대칭으로 배치된 2개의 보조광 투과 패턴, 상기 주광 투과 패턴 및 보조광 투과 패턴 중 어느 한쪽에 배치되어 투과광에 위상 차를 생기게 하는 위상 시프터를 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제 2 마스크 패턴은, 라인 형상으로 형성된 복수의 차광 패턴, 그것을 사이에 끼우도록 배치된 한 쌍의 광 투과 패턴, 상기 한 쌍의 광 투과 패턴 중 어느 한쪽에 배치되어 투과광에 위상 차를 생기게 하는 위상 시프터를 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 주광 투과 패턴의 중심을 통과하는 제 1 방향의 축상을 따라서 인접하는 주광 투과 패턴의 피치는, 상기 주광 투과 패턴의 중심을 통과하는 축이고 상기 제 1 방향에 대하여 수직으로 교차하는 제 2 방향의 축상을 따라서 인접하는 주광 투과 패턴의 피치보다도 긴 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제 2 방향의 축상을 따라서 인접하는 주광 투과 패턴의 피치는 최근접 피치이고, 상기 노광 처리에 있어서의 노광광의 파장을 λ, 노광 장치의 광학 렌즈의 개구수를 NA로 하면, 상기 최근접 피치는 상기 반도체 기판 상의 치수 환산으로 0.66/(λ/NA)∼0.9/(λ/NA)nm의 범위인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  20. 제16항에 있어서,
    상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴을 동일 마스크 기판에 형성한 포토마스크를 이용하여 상기 노광 처리를 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 제 1 마스크 패턴을 이용한 노광 처리와, 상기 제 2 마스크 패턴을 이용한 노광 처리를 스캐닝 노광 처리로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  22. 제16항에 있어서,
    상기 제 1 마스크 패턴을 이용한 노광 처리의 조건과, 상기 제 2 마스크 패턴을 이용한 노광 처리의 조건을 동일하게 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  23. 제16항에 있어서,
    상기 (b) 공정은 상기 제 1 마스크 패턴이 형성된 제 1 포토마스크를 이용하여 노광 처리를 하고,
    상기 (c) 공정은 상기 제 1 포토마스크와는 다른 포토마스크이고 상기 제 2 마스크 패턴이 형성된 제 2 포토마스크를 이용하여 노광 처리를 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 제 1 마스크 패턴을 이용한 노광 처리와, 상기 제 2 마스크 패턴을 이용한 노광 처리를 스캐닝 노광 처리로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  25. 제16항에 있어서,
    상기 소정의 패턴이 DRAM의 활성 영역의 패턴인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 활성 영역 패턴의 길이 방향의 인접 간격은, 상기 DRAM의 1개분의 워드선이 배치되는 정도의 치수인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  27. 제25항에 있어서,
    상기 활성 영역의 패턴의 길이 방향은 상기 DRAM의 워드선의 길이 방향에 대하여 경사져 있는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 활성 영역의 패턴의 묘화 패턴을 레이아웃할 때에, 그 활성 영역의 패턴을 에너지 빔의 1쇼트로 전사 가능한 복수의 직사각형으로 분할하여 레이아웃하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  29. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판상에 포지티브형의 포토레지스트막을 피착하는 공정,
    (b) 상기 포지티브형의 포토레지스트막에 제 1 마스크 패턴을 노광하는 공정,
    (c) 상기 포지티브형의 포토레지스트막에 상기 제 1 마스크 패턴에 중첩되도록 제 2 마스크 패턴을 노광하는 공정,
    (d) 상기 (b), (c) 공정 후, 상기 포지티브형 레지스트막에 대하여 현상 처리를 실시함으로써, 상기 반도체 기판상에 포지티브형의 포토레지스트막으로 이루어지는 포토레지스트 패턴을 형성하는 공정,
    (e) 상기 포토레지스트 패턴을 마스크로 하여, 상기 반도체 기판에 대하여 에칭 처리를 실시함으로써, 상기 반도체 기판의 절연막에 홀 패턴을 전사하는 공정을 포함하며,
    상기 제 1 마스크 패턴은 상기 홀 패턴의 제 1 홀 패턴을 전사하는 패턴을 갖고,
    상기 제 2 마스크 패턴은, 상기 홀 패턴의 제 2 홀 패턴을 전사하는 복수의 주광 투과 패턴, 그 주위에 있어서 상기 주광 투과 패턴으로부터의 거리가 대략 등거리로 되도록 배치되고 상기 포지티브형의 포토레지스트막에는 전사되지 않는 치수로 형성된 복수의 보조광 투과 패턴, 상기 주광 투과 패턴과 보조광 투과 패턴 중 어느 한쪽에 배치되어 투과광에 위상 차를 생기게 하는 위상 시프터를 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 제1 마스크 패턴은, 상기 제1 홀 패턴을 전사하는 복수의 광 투과 패턴, 상기 복수의 광 투과 패턴 사이에 배치된 차광 패턴, 상기 차광 패턴을 사이에 두고 상호 인접하는 상기광 투과 패턴 중 어느 한쪽에 배치되어 투과광에 위상 차를 생기게 하는 위상 시프터를 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  31. 제29항에 있어서,
    상기 제2 마스크 패턴에 있어서 주광 투과 패턴의 주위의 보조광 투과 패턴은, 상기 주광 투과 패턴의 중심과 중심을 동일하게 하는 육각형의 각부에 배치되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  32. 제29항에 있어서,
    상기 제2 마스크 패턴에 있어서 주광 투과 패턴의 주위의 보조광 투과 패턴은, 상기 주광 투과 패턴의 중심을 통과하는 제 1 방향의 축상에 배치되고, 상기 제 1 방향에 대하여 수직으로 교차하는 제 2 방향의 축상에 배치되지 않으며, 상기 제 2 방향의 축을 중심선으로 하여 대칭으로 배치되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  33. 제29항에 있어서,
    상기 주광 투과 패턴의 중심을 통과하는 제 l 방향의 축상을 따라서 인접하는 주광 투과 패턴의 피치는, 상기 주광 투과 패턴의 중심을 통과하는 축이고 상기 제 1 방향에 대하여 수직으로 교차하는 제 2 방향의 축상을 따라서 인접하는 주광 투과 패턴의 피치보다도 긴 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  34. 제33항에 있어서,
    상기 제 2 방향의 축상을 따라서 인접하는 주광 투과 패턴의 피치는 최근접 피치이고, 상기 노광 처리에 있어서의 노광광의 파장을 λ, 노광 장치의 광학 렌즈의 개구수를 NA로 하면, 상기 최근접 피치는, 상기 반도체 기판 상의 치수 환산으로 0.66/(λ/NA)∼0.9/(λ/NA)nm의 범위인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  35. 제29항에 있어서,
    상기 제1 마스크 패턴 및 상기 제2 마스크 패턴을 동일 마스크 기판에 형성한 포토마스크를 이용하여 상기 노광 처리를 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  36. 제35항에 있어서,
    상기 제1 마스크 패턴을 이용한 노광 처리와, 상기 제2 마스크 패턴을 이용한 노광 처리를 스캐닝 노광 처리로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  37. 제29항에 있어서,
    상기 제1 마스크 패턴을 이용한 노광 처리의 조건과, 상기 제2 마스크 패턴을 이용한 노광 처리의 조건을 동일하게 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  38. 제29항에 있어서,
    상기 (b) 공정은 상기 제 1 마스크 패턴이 형성된 제 1 포토마스크를 이용하여 노광 처리를 하고,
    상기 (c) 공정은 상기 제 1 포토마스크와는 다른 포토마스크이고 상기 제 2 마스크 패턴이 형성된 제 2 포토마스크를 이용하여 노광 처리를 행하는 것을 특징 으로 하는 반도체 집적 회로 장치의 제조 방법.
  39. 제38항에 있어서,
    상기 제1 마스크 패턴을 이용한 노광 처리와, 상기 제2 마스크 패턴을 이용한 노광 처리를 스캐닝 노광 처리로 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  40. 제29항에 있어서,
    상기 홀 패턴 중 제1 홀 패턴 내에는 DRAM의 정보 축적 용량 소자에 접속되는 홀내 배선이 형성되고, 상기 홀 패턴 중 제2 홀 패턴 내에는 DRAM의 데이터선에 접속되는 홀내 배선이 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  41. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 반도체 기판상에 포지티브형의 포토레지스트막을 피착하는 공정,
    (b) 상기 포지티브형의 포토레지스트막에 제 1 마스크 패턴을 노광하는 공정,
    (c) 상기 포지티브형의 포토레지스트막에 상기 제 1 마스크 패턴에 중첩되도록 제 2 마스크 패턴을 노광하는 공정,
    (d) 상기 (b), (c) 공정 후, 상기 포지티브형 레지스트막에 대하여 현상 처 리를 실시함으로써, 상기 반도체 기판상에 포지티브형의 포토레지스트막으로 이루어지는 포토레지스트 패턴을 형성하는 공정,
    (e) 상기 포토레지스트 패턴을 마스크로 하여, 상기 반도체 기판에 대하여 에칭 처리를 실시함으로써, 상기 반도체 기판의 절연막에 홀 패턴을 전사하는 공정을 포함하며,
    상기 제 1 마스크 패턴은 상기 홀 패턴의 제 1 홀 패턴을 전사하는 패턴을 갖고,
    상기 제 2 마스크 패턴은, 복수의 유닛 셀을 규칙적으로 배치하여 이루어지며,
    상기 복수의 유닛 셀의 각각은, 상기 홀 패턴의 제 2 홀 패턴을 전사하는 패턴이고 제 1 방향의 축상에 중심을 배치하는 2개의 주광 투과 패턴, 상기 홀 패턴의 제 2 홀 패턴을 전사하는 패턴이고 상기 제 1 방향에 대하여 수직으로 교차하는 제 2 방향의 축상에 중심을 배치하는 2개의 주광 투과 패턴, 상기 제 1 방향의 축상에 배치되고, 상기 제 2 방향의 축상에 배치되지 않으며 상기 제 2 방향의 축을 중심선으로 하여 대칭으로 배치된 2개의 보조광 투과 패턴, 상기 주광 투과 패턴 및 보조광 투과 패턴 중 어느 한쪽에 배치되어 투과광에 위상 차를 생기게 하는 위상 시프터를 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  42. 제41항에 있어서,
    상기 제 1 마스크 패턴은 상기 제 1 홀 패턴을 전사하는 복수의 광 투과 패 턴, 상기 복수의 광 투과 패턴 사이에 배치된 차광 패턴, 상기 차광 패턴을 사이에 두고 상호 인접하는 상기광 투과 패턴 중 어느 한쪽에 배치되어 투과광에 위상 차를 생기게 하는 위상 시프터를 갖는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
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