CN112366203B - 图案布局以及其形成方法 - Google Patents
图案布局以及其形成方法 Download PDFInfo
- Publication number
- CN112366203B CN112366203B CN202011150332.XA CN202011150332A CN112366203B CN 112366203 B CN112366203 B CN 112366203B CN 202011150332 A CN202011150332 A CN 202011150332A CN 112366203 B CN112366203 B CN 112366203B
- Authority
- CN
- China
- Prior art keywords
- pattern
- patterns
- rectangular
- active region
- stepped
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
- G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
- G03F7/70441—Optical proximity correction [OPC]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Abstract
本申请公开了一种图案布局以及其形成方法。该图案布局包括:在水平方向上相互平行且间隔排列的多条第一线段,在垂直方向上相互平行且间隔排列的多条第二线段,任一第一线段的上边界到另一相邻的第一线段的上边界距离定义为BLP,任一第二线段的左边界到另一相邻的第二线段的左边界距离定义为WLP;单位子图案;多条斜阶梯状图案,斜阶梯状图案包含有多个相同形状的矩形图案,矩形图案彼此重叠连接并沿着第一方向排列,各矩形图案在水平方向上的宽度定义为X,各矩形图案在垂直方向上与相邻的矩形图案不重叠的宽度定义为Y;单位子图案包括N条斜阶梯状图案。该图案布局可以提高整体图案分布的均匀性。
Description
技术领域
本发明涉及半导体领域,尤其是关于一种图案布局以及其形成方法,有助于提高整体图案的排列均匀性。
背景技术
近年来对于电子产品的设计,一般会具有多功能且快速的处理能力。为了增加处理能力,例如是电脑系统或是多功能的电子产品,其都需要大容量的动态随机存取存储器(DRAM)。而为了能提升记忆容量,存储器的存储单元的尺寸需要缩小,但是存储单元的尺寸大量缩小后会引发其他的问题,使得存储单元的操作不稳定或是损毁。
半导体组件一般是以在衬底上定义出的有源层单元为基础,往上形成所要的组件结构。因此,在衬底上的有源层单元是组件的基础,会决定组件的尺寸,形状以及位置。有源层单元以下又称为组件单元。
以存储器的存储单元为例,多个组件单元会在预定的组件区域以规则排列的方式构成阵列。一个组件单元最后会形成一个存储单元。另外,为了能操作这些存储单元,在存储单元的周围还会有一些周边电路来控制这些存储单元。这些周边电路也是以周边有源区域为基础所形成。
因此,在大量缩小半导体组件尺寸的需求下,如何设计组件结构使能维持组件的正常运作也是需要考虑的课题其一。
发明内容
本申请的主要目的在于提供一种图案布局以及其形成方法,有助于提高整体图案的排列均匀性。
根据本申请的一个方面,提供了一种图案布局,包括:在水平方向上相互平行且间隔排列的多条第一线段,以及在垂直方向上相互平行且间隔排列的多条第二线段,其中任一所述第一线段的上边界边到另一相邻的所述第一线段的上边界边距离定义为BLP,而任一所述第二线段的左边界边到另一相邻的所述第二线段的左边界边距离定义为WLP,所述水平方向与所述垂直方向垂直;一单位子图案,所述单位子图案的宽度为4×WLP、长度为4×BLP;多条斜阶梯状图案,其中每一条所述斜阶梯状图案均包含有多个相同形状的矩形图案,所述矩形图案彼此重叠连接并沿着一第一方向排列,其中各所述矩形图案在所述水平方向上的宽度定义为X,各所述矩形图案在所述垂直方向上与相邻的所述矩形图案不重叠的宽度定义为Y,并满足以下条件:BLP/3WLP=Y/X;其中,所述单位子图案包括N条所述斜阶梯状图案,且满足条件:(4BLP+C×Y)/N=整数,其中C为0或是大于或等于1的最小正整数,N为整数,所述第一方向不同于所述水平方向或所述垂直方向。
可选地,所述第一方向与每个所述矩形图案的中心点连接所构成的方向平行,且所述第一方向与所述水平方向之间的夹角定义为A,并满足条件:A=tan-1(BLP/3WLP)=tan-1(Y/X)。
可选地,沿着一第二方向,两个相邻的所述斜阶梯状图案之间的最短距离定义为P,其中所述第二方向垂直于所述第一方向。
可选地,沿着所述垂直方向,任一所述斜阶梯状图案的上边界到另一相邻的所述斜阶梯状图案的上边界的距离为2PcosA。
可选地,N等于4BLP/2PcosA的整数部分。
可选地,在所述单位子图案内,多条所述斜阶梯状图案包含有一第一矩形图案、一第二矩形图案与一第三矩形图案,其中所述第一矩形图案、所述第二矩形图案与所述第三矩形图案分别位于三条不同且彼此相邻的所述斜阶梯状图案内,且所述第一矩形图案、所述第二矩形图案与所述第三矩形图案沿着一第三方向对齐,所述第三方与所述水平方向或所述垂直方向有一不等于90度的夹角。
可选地,所述第三方向与所述垂直方向的一夹角定义为B,并满足条件:B=tan-1(C×X/4BLP+C×Y)。
可选地,在所述单位子图案内,在所述垂直方向上,任一所述斜阶梯状图案的一上边界,至相邻的另一所述斜阶梯状图案的上边界的距离皆相等。
根据本申请的另一个方面,提供了一种图案布局的形成方法,包括:形成在一水平方向上相互平行且间隔排列的多条第一线段,以及形成在一垂直方向上相互平行且间隔排列的多条第二线段,其中任一所述第一线段的上边界边到另一相邻的所述第一线段的上边界边的距离定义为BLP,而任一所述第二线段的左边界边到另一相邻的所述第二线段的左边界的距离边定义为WLP,所述水平方向与所述垂直方向垂直;定义一单位子图案,所述单位子图案的宽度为4×WLP、长度为4×BLP;形成多条斜阶梯状图案,其中每一条所述斜阶梯状图案均包含有多个相同形状的矩形图案,所述矩形图案彼此重叠连接并沿着一第一方向排列,其中各所述矩形图案在所述水平方向上的宽度定义为X,各所述矩形图案在所述垂直方向上与相邻的所述矩形图案不重叠的宽度定义为Y,并满足以下条件:BLP/3WLP=Y/X;其中,所述单位子图案包括N条所述斜阶梯状图案,且满足条件:(4BLP+C×Y)/N=整数,其中C为0或是大于或等于1的最小正整数,且N为整数,所述第一方向不同于所述水平方向或所述垂直方向。
可选地,所述第一方向与每个所述矩形图案中心点连接所构成的方向平行,且所述第一方向与所述水平方向之间的夹角定义为A,并满足条件:A=tan-1(BLP/3WLP)=tan-1(Y/X)。
可选地,沿着一第二方向,两个相邻的所述斜阶梯状图案之间的最短距离定义为P,其中所述第二方向垂直于所述第一方向。
可选地,沿着所述垂直方向,任一所述斜阶梯状图案的上边界到另一相邻的所述斜阶梯状图案的上边界的距离为2P/cosA。
可选地,N等于4BLP/(2P/cosA)的整数部分。
可选地,形成多条斜阶梯状图案,包括:定义多条初始斜阶梯图案的位置;调整部分所述初始斜阶梯图案的位置,以形成多条所述斜阶梯图案。
可选地,在所述单位子图案内,多条所述初始斜阶梯图案包含有一第一矩形图案、一第二矩形图案与一第三矩形图案,其中所述第一矩形图案、所述第二矩形图案与所述第三矩形图案分别位于三条不同且彼此相邻的所述初始斜阶梯状图案内,且所述第一矩形图案的边界、所述第二矩形图案的边界与所述第三矩形图案的边界沿着所述垂直方向对齐。
可选地,在调整部分所述初始斜阶梯图案的位置,以形成多条所述斜阶梯图案后,所述方法还包括:调整多条所述斜阶梯图案,使得所述第一矩形图案、所述第二矩形图案与所述第三矩形图案沿着一第三方向对齐,所述第三方与所述水平方向或所述垂直方向有一不等于90度的夹角。
可选地,所述第三方向与所述垂直方向的一夹角定义为B,并满足条件:B=tan-1(C×X/4BLP+C×Y)。
可选地,在所述单位子图案内,在所述垂直方向上,任一所述斜阶梯状图案的上边界,至相邻的另一所述斜阶梯状图案的上边界的距离皆相等。
根据本申请实施例的又一方面,还提供了一种图案布局,包括:多条彼此平行排列的斜阶梯状图案,其中所述斜阶梯状图案是由多个相同大小的矩形图案重叠排列而成,其中每一条所述斜阶梯状图案均包含有多个相同大小的所述矩形图案彼此连接并沿着第一方向排列,其中各相同大小的矩形图案在一水平方向上的一宽度定义为X,各矩形图案在垂直方向上与相邻的所述矩形图案不重叠的部分定义为Y,其中Y不等于0,所述水平方向与所述垂直方向垂直,所述第一方向不同于所述水平方向和所述垂直方向。
可选地,两相邻的所述斜阶梯状图案分别定义为斜阶梯状图案Pi与斜阶梯状图案Pi+1,其中所述斜阶梯状图案Pi的任一所述矩形图案的右边界与所述斜阶梯状图案Pi+1的任一所述矩形图案的右边界在所述垂直方向上没有相互对齐。
可选地,所述斜阶梯状图案共有四条,依照排列顺序依序定义为斜阶梯状图案Pi、斜阶梯状图案Pi+1、斜阶梯状图案Pi+2与斜阶梯状图案Pi+3,其中所述斜阶梯状图案Pi的任一所述矩形图案的右边界与所述斜阶梯状图案Pi+2或所述斜阶梯状图案Pi+3的任一所述矩形图案的右边界在所述垂直方向上相互对齐。
可选地,所述斜阶梯状图案共有四条,依照排列顺序依序定义为斜阶梯状图案Pi、斜阶梯状图案Pi+1、斜阶梯状图案Pi+2与斜阶梯状图案Pi+3,其中所述斜阶梯状图案Pi的边界与所述斜阶梯状图案Pi+2或所述斜阶梯状图案Pi+3的边界在所述垂直方向上相互对齐。
可选地,所述第一方向与每个所述矩形图案的中心点连接所构成的方向平行。
本发明的特征在于,在单位子图案内,根据位线间距(BLP)以及字线间距(WLP)设计出合适的有源区图案,其中有源区图案是由多个矩形串接而成的阶梯状图案,有源区图案沿着一第一方向排列,其中第一方向与水平方向之间的角度为A。此外,根据角度A、相邻的阶梯状图案之间的最短间距(P)以及单位子图案的长宽尺寸等关联性,调整部分阶梯状的有源区图案的位置,使得多条有源区图案在重复排列时,彼此之间的间距可以保持一致,进而提高整体图案分布的均匀性。
附图说明
图1绘示一个单位子图案的示意图,其中单位子图案包含有四条沿着水平方向排列的第一线段以及四条沿着垂直方向排列的第二线段;
图2绘示部分单位子图案与有源区的局部放大示意图;
图3绘示有源区的延伸方向与水平方向之间的夹角A的示意图;
图4绘示一阶梯状的有源区图案示意图;
图5绘示一放大后的阶梯状的有源区图案示意图;
图6绘示多条有源区图案的理想排列示意图;
图7绘示多条有源区图案在单位子图案的面积内的排列示意图;
图8绘示在单位子图案的面积内,多条阶梯状的有源区图案修正前的排列示意图;以及
图9绘示在单位子图案的面积内,多条阶梯状的有源区图案修正后的排列示意图。
具体实施方式
接下来的详细叙述是参照相关附图所示内容,用来说明可依据本发明具体实行的实施例。这些实施例已提供足够的细节,可使本领域技术人员充分了解并具体实行本发明。在不悖离本发明的范围内,仍可做结构或电性上的修改,并应用在其他实施例上。
图1绘示一个单位子图案SP的示意图,其中单位子图案SP包含沿着一水平方向相互平行排列的多条第一线段,以及沿着一垂直方向相互平行排列的多条第二线段,上述第一线段具有宽度,上述第二线段具有宽度,任一上述第一线段的上边界边到另一相邻的上述第一线段的上边界边距离定义为BLP(bit line pitch,位线间距),即相邻两个上述第一线段在上述水平方向上的中心线同一侧的边界边之间的距离为BLP,任一上述第二线段的左边界边到另一相邻的上述第二线段的左边界边距离定义为WLP(word line pitch),字线间距),即相邻两个上述第二线段在垂直方向上的中心线同一侧的边界边之间的距离为WLP,例如包含有四条沿着水平方向排列的位线(bit line,简称BL)(第一线段)以及四条沿着垂直方向排列的字线(word line,简称WL)(第二线段)。本实施例中,一个单位子图案(sub-pattern,简称SP)是一个存储器的最小单元,此最小单元可以多次复制扩展分布,例如重复排列以在基底上形成数组状的矩形存储数组。为了方便计算每一个单位子图案SP的面积,本实施例中一个单位子图案SP包含有四条沿着水平方向(X轴)相互平行排列的位线(BL)以及四条沿着垂直方向(Y轴)排列的字线(WL),任一条位线的一上边界到另一条相邻的位线的一上边界的距离定义为BLP,同样地,任一条位线的一下边界到另一条相邻的位线的一下边界的距离也是BLP,而任一条字线的一左边界到另一条相邻的字线的一左边界的距离定义为WLP,同样地,任一条字线的一右边界到另一条相邻的字线的一右边界的距离也是WLP。此处上述的距离BLP或距离WLP均受到光刻工艺的曝光极值(critical dimension,简称CD)所影响。以本实施例为例,距离WLP例如为52纳米(nm),而距离BLP例如为62纳米。而一个单位子图案SP的长度与宽度则分别为4BLP与4WLP(如图1的虚线所示)。值得注意的是,本实施例中上述的距离WLP为52纳米、而距离BLP为62纳米仅为本发明的其中一种示例,本发明不以此为限制,而且该些数值可以调整。
图2绘示部分单位子图案SP与有源区AA的局部放大示意图,图3绘示有源区的延伸方向与水平方向之间的夹角A。在图2中,多个有源区AA沿着一第一方向D1排列,在图3中,可以看出本实施例将有源区AA的延伸方向设计成与虚线框的对角线平行,其中每一个虚线框的长度为BLP,宽度为3WLP。其中,上述有源区AA是先形成一有源区图案AAP在一衬底上,然后再进行蚀刻与切割步骤,以在衬底中形成上述有源区AA,因此有源区图案AAP的延伸方向将会与后续形成的有源区AA相等。本实施例中,为了达到优选的重复性分布效果,可以设计有源区图案AAP在垂直方向跨越1个距离BLP时,在水平方向则会跨越3个距离WLP。也就是如图2与图3的虚线所示,每一条有源区图案AAP与虚线的对角线方向平行。其中,有源区图案AAP的延伸方向(也就是第一方向D1)与水平方向的夹角可以定义为A,且角度A等于tan-1(BLP/3×WLP)。以本实施例为例,若BLP=62nm;WLP=52nm,则角度A约等于21.67度,但本发明不限于此。
图4绘示一阶梯状的有源区图案示意图,图5绘示一放大后的阶梯状的有源区图案AAP示意图。请注意从图4开始所画的阶梯状的有源区图案AAP以及其调整步骤,可能是在计算机中进行相关的,而后续会将此图案输出到光罩上,然后再以光罩为掩模,将图案转移到衬底上。如图4与图5所示,在制作过程中,斜向排列的有源区图案AAP优选由阶梯状的图案所构成,其中每一个阶梯状图案包含有多个矩形图案R沿着第一方向D1连续排列所构成,也就是说第一方向D1由每个矩形图案R的中心点连接所构成的方向。本实施例中,宽度X定义为每一个矩形图案R在水平方向上的宽度,而段差Y定义为各矩形图案R在垂直方向上与相邻的另一个矩形图案R不重叠的长度。由于上述已经定义出第一方向与水平方向的夹角A为tan-1(BLP/3×WLP),因此此处的宽度X与段差Y的比例也需要满足该条件,也就是说tan-1(BLP/3×WLP)=tan-1(Y/X),或简化为BLP/3×WLP=Y/X。其中宽度X与段差Y可以是合适的数值,但是宽度X与段差Y也受到光刻工艺的曝光极值(critical dimension,简称CD)所限制因此不能无限制的缩小。在本实施例中,选择X=39nm,Y=15.5nm。
从图6开始,为了明确表示各距离(例如长度、宽度、间距)与角度的数值大小,会将部分的数值直接表示在图上。但可以理解的是该些数值仅为本实施例的其中一种示例,而本发明可以依照实际需求调整该些数值。图6绘示多条有源区图案AAP的理想排列示意图。在一个理想状态下,多条有源区图案AAP排列在衬底上时,各有源区图案AAP彼此之间的间距应该相等。设定任一条有源区图案AAP到相邻的另一有源区图案AAP沿着一第二方向D2的最短距离为距离P,其中第二方向D2与上述第一方向D1垂直,此处距离P例如为38.4nm(此数值也受到曝光极值CD所影响),再加上前述各有源区图案AAP与水平方向的夹角为tan-1(BLP/3×WLP),例如为21.67度,因此可以计算出任一条有源区图案AAP的一上缘,沿着垂直方向到另一条相邻的有源区图案AAP的上缘的距离为2P/cosA=2×38.4/cos21.67度=82.6nm(此数值后续简称为上缘距离)。
图7绘示多条有源区图案AAP在单位子图案SP的面积内的排列示意图,图8绘示在单位子图案SP的面积内,多条阶梯状的有源区图案AAP修正前的排列示意图。如图7所示,单位子图案SP的长度为4BLP,以单位子图案SP的长度4×WLP除以上述计算的2P/cosA(相邻有源区图案AAP的上缘距离)所得的整数部分N,即可计算得到在单位子图案内,可以放入N条有源区图案AAP。以本实施例来说就是248nm/82.6nm=3.0024。取整数部分N为3,也就代表在单位子图案SP面积内可以放入最多3条有源区图案AAP(N=3)。
但是实际上,如图8所示,若将垂直方向的长度248nm平均分配给三条有源区图案AAP,有些有源区图案AAP之间的上缘距离为82.6nm,有些有源区图案AAP之间的上缘距离却是82.7nm,虽然仅有0.1nm的差距,但当在衬底上不断地重复排列单位子图案SP时,这微小的0.1nm的误差将会被不断地放大。
因此,本发明在单位子图案SP内分布有源区图案AAP后,还会再进行一个调整步骤,以让每一条有源区图案AAP与相邻的有源区图案AAP的上缘距离都相等。其做法如图8与图9所示,首先选定一有源区图案AAP的其中一矩形图案R(图8与图9中以斜线表示),在垂直方向上将相邻的其他矩形图案也标示出来,例如分别标示为第一矩形图案Ri、第二矩形图案Ri+1、第三矩形图案Ri+2和第四矩形图案Ri+3。本实施例中,由于单位子图案SP内只能放入最多三条有源区图案AAP,因此第一矩形图案Ri、第二矩形图案Ri+1与第三矩形图案Ri+2应位在同一个单位子图案SP内,而第四矩形图案Ri+3则与N对应且重复,位于另一个相邻的单位子图案SP内。本发明上述的调整步骤,是利用段差Y的数值,调整第一矩形图案Ri与第二矩形图案Ri+1、第三矩形图案Ri+2、第四矩形图案Ri+3的水平与垂直距离。详细而言,本发明是将原始的单位子图案SP的长度4BLP逐渐加上C次段差Y的数值,直到该数值可以被单位子图案SP内的有源区图案AAP数量(以本实施例中为3)整除为止,也就是符合(4BLP+C×Y)/N=整数的条件,其中C为0或是大于或等于1的最小正整数,且其中N为整数。
以本实施例为例,4BLP=248nm;N=3;Y=15.5nm:
若C=1,则验证(248+1×15.5)/3=87.83,无法整除,所以C不等于1,需要继续测试C=2、3、4、5…直到可以整除为止,找出最小的C值:
若C=2,则验证(248+2×15.5)/3=93,可整除,所以C等于2。
将矩形图案Ri+3加上两次段差Y之后,如图9所示,图9绘示在单位子图案SP的面积内,多条阶梯状的有源区图案AAP修正后的排列示意图。修正后的矩形图案Ri+3与矩形图案Ri之间垂直方向的距离定义为H,其中H=4BLP+C×Y,本实施例H为248nm+2×15.5nm=279nm;修正后的矩形图案Ri+3与矩形图案Ri之间的水平方向的距离定义为W,其中W=C×X,本实施例中W=2×39=78nm。因此修正后的矩形图案Ri+3与矩形图案Ri之间可以画出一斜线L,其中斜线L可以沿着一第三方向D3延伸,其中第三方向D3不同于水平方向X或垂直方向Y,也就是第三方向与水平方向X或垂直方向Y之间的夹角不等于90度,第三方向D3与垂直方向的夹角为B,且夹角B=tan-1(C×X/4BLP+C×Y)。如图9所示,修正后的第一矩形图案Ri、第二矩形图案Ri+1、第三矩形图案Ri+2等均沿着斜线L排列,即修正后的第一矩形图案Ri、第二矩形图案Ri+1、第三矩形图案Ri+2、第四矩形图案Ri+3的不重叠部分的顶点均在直线上L。在图9中也可以看出,修正后的多条阶梯状的有源区图案AAP之间的上缘距离皆相同(以图9为例,均为93nm)。因此代表本发明所提供的阶梯状的有源区图案调整方法,有助于让图案分布更均匀,提高制程良率。
此外本实施例中,由于N=3,代表多条阶梯状的有源区图案AAP每三条为一组,而多组阶梯状的有源区图案AAP重复排列。也就是说在垂直方向上,第四矩形图案Ri与第五矩形图案Ri+3对齐。
值得注意的是,上述实施例上述的各项数值,包含WLP、BLP、X、Y、N、C等均可能依照实际需求而调整,在一些实施例中若C=0,则代表不需要经过调整步骤。
综合以上上述,本发明提出一种图案布局,包含:沿着一水平方向相互平行排列的多条第一线段(位线BL),以及沿着一垂直方向相互平行排列的多条第二线段(字线WL),其中任一第一线段的上边界边到另一相邻的第一线段的上边界边定义为BLP,而任一第二线段的左边界边到另一相邻的第二线段的左边界边定义为WLP,一单位子图案SP,上述单位子图案的宽度为4WLP、长度为4BLP,多条斜阶梯状图案(有源区图案AAP),其中每一条斜阶梯状图案均包含有多个矩形图案R彼此连接并沿着一第一方向D1排列,其中各矩形图案R在上述水平方向上的一宽度定义为X,各矩形图案在上述垂直方向上与相邻的上述矩形图案不重叠的部分定义为Y,并满足以下条件:BLP/3WLP=Y/X,其中,共有N条上述斜阶梯状图案位上述该单位子图案内,且满足条件:(4BLP+C×Y)/N=整数,其中C为0或是大于或等于1的最小正整数,且其中N为整数。
可选的,其中上述第一方向D1与上述水平方向(X轴)之间的夹角定义为A,并满足条件:A=tan-1(BLP/3WLP)=tan-1(Y/X)。
可选的,其中沿着一第二方向D2,两个相邻的上述斜阶梯状图案之间的最短距离定义为P,其中上述第二方向D2垂直于上述第一方向D1。
可选的,其中沿着上述垂直方向,任一上述斜阶梯状图案的上边界到另一相邻的上述斜阶梯状图案的上边界的距离为2PcosA。
可选的,其中N等于4BLP/2PcosA的整数部分。
可选的,其中在上述单位子图案内,包含有一第一矩形图案Ri、一第二矩形图案Ri与一第三矩形图案Ri+2,其中上述第一矩形图案Ri、上述第二矩形图案Ri+1与上述第三矩形图案Ri+2分别位于三条不同且彼此相邻的上述斜阶梯状图案AAP内,且上述第一矩形图案Ri、上述第二矩形图案Ri+1与上述第三矩形图案Ri+2沿着一第三方向D3对齐。
可选的,其中上述第三方向D3与上述垂直方向(Y轴)的一夹角定义为B,并满足条件:B=tan-1(C×X/4BLP+C×Y)。
可选的,其中上述第一方向D1不同于上述水平方向(X轴)或上述垂直方向(Y轴)。
可选的,其中在上述单位子图案SP内,在上述垂直方向(Y轴)上,任一斜阶梯状图案(有源区图案AAP)的一上边界,至相邻的另一斜阶梯状图案(有源区图案AAP)的上边界的距离皆相等。
本发明提出一种图案布局的形成方法,包含:形成沿着一水平方向相互平行排列的多条第一线段(位线BL),以及形成沿着一垂直方向相互平行排列的多条第二线段(字线WL),其中任一第一线段的上边界边到另一相邻的第一线段的上边界边定义为BLP,而任一第二线段的左边界边到另一相邻的第二线段的左边界边定义为WLP,定义一单位子图案SP,上述单位子图案的宽度为4WLP、长度为4BLP,形成多条斜阶梯状图案(有源区图案AAP),其中每一条斜阶梯状图案均包含有多个矩形图案R彼此连接并沿着一第一方向D1排列,其中各矩形图案R在上述水平方向上的一宽度定义为X,各矩形图案R在上述垂直方向上与相邻的上述矩形图案不重叠的距离定义为Y,并满足以下条件:BLP/3WLP=Y/X,其中,共有N条上述斜阶梯状图案位上述该单位子图案内,且满足条件:(4BLP+C×Y)/N=整数,其中C为0或是大于或等于1的最小正整数,且N为整数。
可选的,其中上述第一方向D1与上述水平方向(X轴)之间的夹角定义为A,并满足条件:A=tan-1(BLP/3WLP)=tan-1(Y/X)。
可选的,其中沿着一第二方向D2,两个相邻的上述斜阶梯状图案之间的最短距离定义为P,其中上述第二方向D2垂直于上述第一方向D1。
可选的,其中沿着上述垂直方向,任一上述斜阶梯状图案(有源区图案AAP)的上边界到另一相邻的上述斜阶梯状图案(有源区图案AAP)的上边界的距离为2PcosA。
可选的,其中N等于4BLP/2PcosA的整数部分。
可选的,其中形成上述多条斜阶梯状图案(有源区图案AAP)的步骤包含:定义多条初始斜阶梯图案(有源区图案AAP)的位置(如图8所示),以及调整部分上述初始斜阶梯图案的位置,以形成上述多条斜阶梯图案(如图9所示)。
可选的,其中在上述单位子图案内,上述多条初始斜阶梯图案包含有一第一矩形图案Ri、一第二矩形图案Ri+1与一第三矩形图案Ri+2,其中上述第一矩形图案Ri、上述第二矩形图案Ri+1与上述第三矩形图案Ri+2分别位于三条不同且彼此相邻的上述初始斜阶梯状图案(有源区图案AAP)内,且上述第一矩形图案Ri、上述第二矩形图案Ri+1与上述第三矩形图案Ri+2沿着上述垂直方向对齐。
可选的,在调整部分上述初始斜阶梯图案的位置,以形成上述多条斜阶梯图案后,其中在上述单位子图案SP内,上述第一矩形图案Ri、上述第二矩形图案Ri+1与上述第三矩形图案Ri+1沿着一第三方向D3对齐。
可选的,其中上述第三方向D3与上述垂直方向的一夹角定义为B,并满足条件:B=tan-1(C×X/4BLP+C×Y)。
可选的,其中上述第一方向D1不同于上述水平方向或上述垂直方向。
可选的,其中在上述单位子图案SP内,在上述垂直方向上,任一斜阶梯状图案(有源区图案AAP)的上边界,至相邻的另一斜阶梯状图案(有源区图案AAP)的上边界的距离皆相等。
本发明提出一种图案布局,包含多条彼此平行排列的斜阶梯状图案(有源区图案AAP),其中每一条斜阶梯状图案是由多个矩形图案R重复排列而成,其中每一条斜阶梯状图案均包含有多个矩形图案R彼此连接并沿着第一方向D1排列,其中各矩形图案R在一水平方向上的一宽度定义为X,各矩形图案在上述垂直方向上与相邻的上述矩形图案不重叠的距离定义为Y。
可选的,其中两相邻的上述斜阶梯状图案分别定义为Pi与Pi+1,其中斜阶梯状图案Pi的一矩形图案的一右边界与斜阶梯状图案Pi+1的一矩形图案的一右边界在一垂直方向上没有相互对齐。
可选的,其中上述斜阶梯状图案共有四条,依照排列顺序依序定义为Pi、Pi+1、Pi+2与Pi+3,其中斜阶梯状图案Pi的一矩形图案的一右边界与斜阶梯状图案Pi+2或斜阶梯状图案Pi+3的一矩形图案的一右边界在一垂直方向上没有相互对齐。
本发明的特征在于,在单位子图案内,根据位线间距(BLP)以及字线间距(WLP)设计出合适的有源区图案,其中有源区图案是由多个矩形图案串接而成的阶梯状图案,有源区图案沿着一第一方向排列,其中第一方向与水平方向之间的角度为A。此外,根据角度A、相邻的阶梯状图案之间的最短间距(P)以及单位子图案的长宽尺寸等关联性,调整部分阶梯状的有源区图案的位置,使得多条有源区图案在重复排列时,彼此之间的间距可以保持一致,进而提高整体图案分布的均匀性。
以上上述仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (22)
1.一种半导体器件的图案布局,其特征在于,包括:
在水平方向上相互平行且间隔排列的多条第一线段,以及在垂直方向上相互平行且间隔排列的多条第二线段,其中任一所述第一线段的上边界边到另一相邻的所述第一线段的上边界边距离定义为BLP,而任一所述第二线段的左边界边到另一相邻的所述第二线段的左边界边距离定义为WLP,所述水平方向与所述垂直方向垂直;
一单位子图案,所述单位子图案的宽度为4×WLP、长度为4×BLP;
多条斜阶梯状有源区图案,其中每一条所述斜阶梯状有源区图案均包含有多个相同形状的矩形图案,所述矩形图案彼此重叠连接并沿着一第一方向排列,其中各所述矩形图案在所述水平方向上的宽度定义为X,各所述矩形图案在所述垂直方向上与相邻的所述矩形图案不重叠的宽度定义为Y,并满足以下条件:BLP/3WLP=Y/X;其中,所述单位子图案包括N条所述斜阶梯状有源区图案,且满足条件:(4BLP+C×Y)/N=整数,其中C为0或是大于或等于1的最小正整数,N为整数,任意所述单位子图案的所述矩形图案与相邻所述单位子图案对应位置的所述矩形图案在垂直方向的距离定义为H,其中,H=4BLP+C×Y,所述第一方向不同于所述水平方向或所述垂直方向,
其中,所述第一线段用于表征所述半导体器件的位线,所述第二线段用于表征所述半导体器件的字线,所述一单位子图案用于表征所述半导体器件的最小单元。
2.如权利要求1所述的图案布局,其特征在于,所述第一方向与每个所述矩形图案的中心点连接所构成的方向平行,且所述第一方向与所述水平方向之间的夹角定义为A,并满足条件:A= tan-1(BLP/3WLP)=tan-1(Y/X)。
3.如权利要求2所述的图案布局,其特征在于,沿着一第二方向,两个相邻的所述斜阶梯状有源区图案之间的最短距离定义为P,其中所述第二方向垂直于所述第一方向。
4.如权利要求3所述的图案布局,其特征在于,沿着所述垂直方向,任一所述斜阶梯状有源区图案的上边界到另一相邻的所述斜阶梯状有源区图案的上边界的距离为2PcosA。
5.如权利要求4所述的图案布局,其特征在于,N等于4BLP/2PcosA的整数部分。
6.如权利要求1所述的图案布局,其特征在于,在所述单位子图案内,多条所述斜阶梯状有源区图案包含有一第一矩形图案、一第二矩形图案与一第三矩形图案,其中所述第一矩形图案、所述第二矩形图案与所述第三矩形图案分别位于三条不同且彼此相邻的所述斜阶梯状有源区图案内,且所述第一矩形图案、所述第二矩形图案与所述第三矩形图案沿着一第三方向对齐,所述第三方与所述水平方向或所述垂直方向有一不等于90度的夹角。
7.如权利要求6所述的图案布局,其特征在于,所述第三方向与所述垂直方向的一夹角定义为B,并满足条件:B=tan-1 (C×X/4BLP+C×Y)。
8.如权利要求1所述的图案布局,其特征在于,在所述单位子图案内,在所述垂直方向上,任一所述斜阶梯状有源区图案的一上边界,至相邻的另一所述斜阶梯状有源区图案的上边界的距离皆相等。
9.一种半导体器件的图案布局的形成方法,其特征在于,包括:
形成在一水平方向上相互平行且间隔排列的多条第一线段,以及形成在一垂直方向上相互平行且间隔排列的多条第二线段,其中任一所述第一线段的上边界边到另一相邻的所述第一线段的上边界边的距离定义为BLP,而任一所述第二线段的左边界边到另一相邻的所述第二线段的左边界的距离边定义为WLP,所述水平方向与所述垂直方向垂直;
定义一单位子图案,所述单位子图案的宽度为4×WLP、长度为4×BLP;
形成多条斜阶梯状有源区图案,其中每一条所述斜阶梯状有源区图案均包含有多个相同形状的矩形图案,所述矩形图案彼此重叠连接并沿着一第一方向排列,其中各所述矩形图案在所述水平方向上的宽度定义为X,各所述矩形图案在所述垂直方向上与相邻的所述矩形图案不重叠的宽度定义为Y,并满足以下条件:BLP/3WLP=Y/X;
其中,所述单位子图案包括N条所述斜阶梯状有源区图案,且满足条件:(4BLP+C×Y)/N=整数,其中C为0或是大于或等于1的最小正整数,且N为整数,所述第一方向不同于所述水平方向或所述垂直方向,
其中,所述第一线段用于表征所述半导体器件的位线,所述第二线段用于表征所述半导体器件的字线,所述一单位子图案用于表征所述半导体器件的最小单元。
10.如权利要求9所述的方法,其特征在于,所述第一方向与每个所述矩形图案中心点连接所构成的方向平行,且所述第一方向与所述水平方向之间的夹角定义为A,并满足条件:A= tan-1(BLP/3WLP)=tan-1(Y/X)。
11.如权利要求10所述的方法,其特征在于,沿着一第二方向,两个相邻的所述斜阶梯状有源区图案之间的最短距离定义为P,其中所述第二方向垂直于所述第一方向。
12.如权利要求11所述的方法,其特征在于,沿着所述垂直方向,任一所述斜阶梯状有源区图案的上边界到另一相邻的所述斜阶梯状有源区图案的上边界的距离为2P/cosA。
13.如权利要求12所述的方法,其特征在于,N等于4BLP/(2P/cosA)的整数部分。
14.如权利要求9所述的方法,其特征在于,形成多条斜阶梯状有源区图案,包括:
定义多条初始斜阶梯状有源区图案的位置;
调整部分所述初始斜阶梯状有源区图案的位置,以形成多条所述斜阶梯状有源区图案。
15.如权利要求14所述的方法,其特征在于,在所述单位子图案内,多条所述初始斜阶梯状有源区图案包含有一第一矩形图案、一第二矩形图案与一第三矩形图案,其中所述第一矩形图案、所述第二矩形图案与所述第三矩形图案分别位于三条不同且彼此相邻的所述初始斜阶梯状有源区图案内,且所述第一矩形图案的边界、所述第二矩形图案的边界与所述第三矩形图案的边界沿着所述垂直方向对齐。
16.如权利要求15所述的方法,其特征在于,在调整部分所述初始斜阶梯状有源区图案的位置,以形成多条所述斜阶梯状有源区图案后,所述方法还包括:
调整多条所述斜阶梯状有源区图案,使得所述第一矩形图案、所述第二矩形图案与所述第三矩形图案沿着一第三方向对齐,所述第三方与所述水平方向或所述垂直方向有一不等于90度的夹角。
17.如权利要求16所述的方法,其特征在于,所述第三方向与所述垂直方向的一夹角定义为B,并满足条件:B=tan-1 (C×X/4BLP+C×Y)。
18.如权利要求9所述的方法,其特征在于,在所述单位子图案内,在所述垂直方向上,任一所述斜阶梯状有源区图案的上边界,至相邻的另一所述斜阶梯状有源区图案的上边界的距离皆相等。
19.一种半导体器件的图案布局,其特征在于,包括:
多条彼此平行排列的斜阶梯状有源区图案,其中所述斜阶梯状有源区图案是由多个相同大小的矩形图案重叠排列而成,其中每一条所述斜阶梯状有源区图案均包含有多个相同大小的所述矩形图案彼此连接并沿着第一方向排列,其中各相同大小的矩形图案在一水平方向上的一宽度定义为X,各矩形图案在垂直方向上与相邻的所述矩形图案不重叠的部分定义为Y,其中Y不等于0,所述水平方向与所述垂直方向垂直,所述第一方向不同于所述水平方向和所述垂直方向;
两相邻的所述斜阶梯状有源区图案分别定义为斜阶梯状有源区图案Pi 与斜阶梯状有源区图案Pi+1, 其中所述斜阶梯状有源区图案Pi的任一所述矩形图案的右边界与所述斜阶梯状有源区图案Pi+1的任一所述矩形图案的右边界在所述垂直方向上没有相互对齐。
20.如权利要求19所述的图案布局,其特征在于,所述斜阶梯状有源区图案共有四条,依照排列顺序依序定义为斜阶梯状有源区图案Pi、斜阶梯状有源区图案Pi+1、斜阶梯状有源区图案Pi+2与斜阶梯状有源区图案Pi+3,其中所述斜阶梯状有源区图案Pi的任一所述矩形图案的右边界与所述斜阶梯状有源区图案Pi+2或所述斜阶梯状有源区图案Pi+3的任一所述矩形图案的右边界在所述垂直方向上相互对齐。
21.如权利要求20所述的图案布局,其特征在于,所述斜阶梯状有源区图案共有四条,依照排列顺序依序定义为斜阶梯状有源区图案Pi、斜阶梯状有源区图案Pi+1、斜阶梯状有源区图案Pi+2与斜阶梯状有源区图案Pi+3,其中所述斜阶梯状有源区图案Pi的边界与所述斜阶梯状有源区图案Pi+2或所述斜阶梯状有源区图案Pi+3的边界在所述垂直方向上相互对齐。
22.如权利要求19所述的图案布局,其特征在于,所述第一方向与每个所述矩形图案的中心点连接所构成的方向平行。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011150332.XA CN112366203B (zh) | 2020-10-23 | 2020-10-23 | 图案布局以及其形成方法 |
US17/306,963 US11825641B2 (en) | 2020-10-23 | 2021-05-04 | Pattern layout and the forming method thereof |
US18/379,677 US20240040764A1 (en) | 2020-10-23 | 2023-10-13 | Pattern layout and the forming method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011150332.XA CN112366203B (zh) | 2020-10-23 | 2020-10-23 | 图案布局以及其形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112366203A CN112366203A (zh) | 2021-02-12 |
CN112366203B true CN112366203B (zh) | 2023-01-03 |
Family
ID=74511986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011150332.XA Active CN112366203B (zh) | 2020-10-23 | 2020-10-23 | 图案布局以及其形成方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US11825641B2 (zh) |
CN (1) | CN112366203B (zh) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1213834A (zh) * | 1997-09-29 | 1999-04-14 | 西门子公司 | 具有对角位线及双字线的高密度半导体存储器 |
CN1231514A (zh) * | 1998-04-09 | 1999-10-13 | 日本电气株式会社 | 半导体存储器件 |
CN101128921A (zh) * | 2005-03-11 | 2008-02-20 | 松下电器产业株式会社 | 半导体集成电路 |
CN101221970A (zh) * | 2006-12-26 | 2008-07-16 | 三星电子株式会社 | 具有在相邻单元之间共用的相变材料图案的相变存储器件和包括该相变存储器的电子产品 |
CN109116674A (zh) * | 2017-06-22 | 2019-01-01 | 华邦电子股份有限公司 | 光罩组及其光刻方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4145003B2 (ja) * | 2000-07-14 | 2008-09-03 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
JP3983960B2 (ja) * | 2000-07-14 | 2007-09-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法および半導体集積回路装置 |
KR100506938B1 (ko) * | 2003-07-04 | 2005-08-05 | 삼성전자주식회사 | 2차원적으로 반복하는 포토레지스트 패턴을 형성하기 위한포토마스크 및 그것을 제조하는 방법 |
US7681171B2 (en) * | 2005-04-12 | 2010-03-16 | Asml Masktooks B.V. | Method, program product and apparatus for performing double exposure lithography |
KR100732772B1 (ko) * | 2006-04-25 | 2007-06-27 | 주식회사 하이닉스반도체 | 마스크 레이아웃 형성 방법 및 이에 따른 레이아웃 |
JP4378648B2 (ja) * | 2006-10-06 | 2009-12-09 | エルピーダメモリ株式会社 | 照射パターンデータ作成方法、マスク製造方法、及び描画システム |
-
2020
- 2020-10-23 CN CN202011150332.XA patent/CN112366203B/zh active Active
-
2021
- 2021-05-04 US US17/306,963 patent/US11825641B2/en active Active
-
2023
- 2023-10-13 US US18/379,677 patent/US20240040764A1/en active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1213834A (zh) * | 1997-09-29 | 1999-04-14 | 西门子公司 | 具有对角位线及双字线的高密度半导体存储器 |
CN1231514A (zh) * | 1998-04-09 | 1999-10-13 | 日本电气株式会社 | 半导体存储器件 |
CN101128921A (zh) * | 2005-03-11 | 2008-02-20 | 松下电器产业株式会社 | 半导体集成电路 |
CN101221970A (zh) * | 2006-12-26 | 2008-07-16 | 三星电子株式会社 | 具有在相邻单元之间共用的相变材料图案的相变存储器件和包括该相变存储器的电子产品 |
CN109116674A (zh) * | 2017-06-22 | 2019-01-01 | 华邦电子股份有限公司 | 光罩组及其光刻方法 |
Also Published As
Publication number | Publication date |
---|---|
US20220130828A1 (en) | 2022-04-28 |
US20240040764A1 (en) | 2024-02-01 |
US11825641B2 (en) | 2023-11-21 |
CN112366203A (zh) | 2021-02-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4599048B2 (ja) | 半導体集積回路のレイアウト構造、半導体集積回路のレイアウト方法、およびフォトマスク | |
US9704845B2 (en) | Methods for linewidth modification and apparatus implementing the same | |
US9336344B2 (en) | Coarse grid design methods and structures | |
US7682757B2 (en) | Pattern layout for forming integrated circuit | |
US20090224396A1 (en) | Oversized Contacts and Vias in Semiconductor Chip Defined by Linearly Constrained Topology | |
US10670958B2 (en) | Method for forming a layout pattern | |
US20050179134A1 (en) | Semiconductor device having multilayer structure and method for manufacturing thereof | |
CN112366203B (zh) | 图案布局以及其形成方法 | |
US8273522B2 (en) | Exposure mask and method for manufacturing semiconductor device using the same | |
CN216488057U (zh) | 动态随机存取存储器结构 | |
TW200847239A (en) | Method of forming gate patterns for peripheral circuitry and semiconductor device manufactured through the same method | |
US8143724B2 (en) | Standard cell and semiconductor device including the same | |
US7941782B2 (en) | Pattern layout of integrated circuit | |
US6974650B2 (en) | Method of correcting a mask layout | |
JP3340267B2 (ja) | 半導体記憶装置における配線形成方法 | |
JP3559553B2 (ja) | 半導体記憶素子の製造方法 | |
US11392023B2 (en) | Method of designing a mask and method of manufacturing a semiconductor device using the same | |
US20110230045A1 (en) | Method of manufacturning semiconductor device | |
US20090029559A1 (en) | Photo mask of semiconductor device and method of forming pattern using the same | |
US10120275B2 (en) | Layout method of mask pattern, manufacturing method of a semiconductor device and exposure mask | |
KR20090099862A (ko) | 노광 마스크 및 이를 이용한 플래쉬 메모리 소자의 형성방법 | |
CN114692549A (zh) | 填充单元的版图设计方法 | |
KR20090106877A (ko) | 반도체 소자의 스토리지 노드 컨택 형성방법 | |
KR20080113725A (ko) | 주변영역에 커패시터를 포함하는 반도체 소자 및 제조 방법 | |
KR20130042928A (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |