CN114692549A - 填充单元的版图设计方法 - Google Patents
填充单元的版图设计方法 Download PDFInfo
- Publication number
- CN114692549A CN114692549A CN202210235437.8A CN202210235437A CN114692549A CN 114692549 A CN114692549 A CN 114692549A CN 202210235437 A CN202210235437 A CN 202210235437A CN 114692549 A CN114692549 A CN 114692549A
- Authority
- CN
- China
- Prior art keywords
- standard
- standard unit
- active area
- graph
- boundary layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 26
- 239000000945 filler Substances 0.000 claims description 16
- 230000005669 field effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/394—Routing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Architecture (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明提供一种填充单元的版图设计方法，提供不同的第一、二标准单元，第一、二标准单元分别由沿基准线对称的第三、四标准单元和第五、六标准单元组成，第一、二标准单元分别在基准线处的版图形状相同；设计第三标准单元，第三标准单元的版图与沿基准线相拼接的第三、六标准单元形状相同；在第一、二标准单元间插入第三标准单元。本发明实现一套标准单元库适用两种设计标准平台，提高了开发效率，节约开发成本，优化了标准单元库的设计开发流程。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种填充单元的版图设计方法。
背景技术
在现行版图设计规则下，根据水平方向偏移与否，现有技术中标准单元库提供两种标准单元设计标准，适用不同的设计平台，图1、2分别为这两套设计标准的典型标准单元，图1CELLBNDY(标准单元边界层)左右边线和Poly(栅极)中线重合，图2CELLBNDY会向外延伸出去(相邻Poly距离的一半)。因设计标准不同，两种标准单元只能各自独立使用。
为此，需要一种能够适用两种设计标准的填充单元，以提高开发效率，节约开发成本，优化标准单元库的设计开发流程。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种填充单元的版图设计方法，用于解决现有技术中在现行版图设计规则下，因设计标准不同，两种标准单元只能各自独立使用的问题。
为实现上述目的及其他相关目的，本发明提供一种填充单元的版图设计方法包括：
步骤一、提供用于不同设计标准的第一、二标准单元，所述第一、二标准单元分别在基准线处的所述设计标准相同；
步骤二、设计第三标准单元，所述第三标准单元的版图左、右部分的设计标准分别与所述第一、二标准单元的左、右部分的所述设计标准相同；
步骤三、在第一、二标准单元间插入第三标准单元。优选地，步骤一至三中所述第一、二、三标准单元的版图所述设计标准包括：单元高度、电源总线宽度、地总线宽度、栅极水平布线间距、P/N区域分界线、N阱边线和有源区边线。
优选地，步骤二中的所述第三标准单元的所述设计标准，根据对应标准单元库的基本参数和流片所需的设计规则文件中最小设计规则确定基本参数。
优选地，步骤三中所述第三标准单元与所述第一、二标准单元间的距离为零或二分之一相邻两个所述栅极中线间的距离。
优选地，步骤一中的所述第一标准单元包括：第一标准单元边界层，位于所述第一标准单元边界层内的第一有源区图形，依次等距分布在所述有源区图形上的第一栅极图形，其中两端的所述栅极图形均部分与所述第一有源区图形、第一标准单元边界层的边缘部分重叠；
所述第二标准单元包括：第二标准单元边界层，位于于所述第二标准单元边界层内的第二有源区图形，依次等距分布在所述有源区图形内的第二栅极图形，依次等距分布在所述有源区图形上的第二栅极图形，其中两端的所述第二栅极图形均与所述第二有源区图形共用同一边界。
优选地，步骤一中所述第一、二标准单元边界层、所述第一、二栅极图形的高度均相同。
优选地，步骤二中所述第三标准单元包括：第三标准单元边界层，位于于所述第三标准单元边界层内的第三有源区图形，依次等距分布在所述有源区图形内的第三栅极图形，依次等距分布在所述有源区图形上的第三栅极图形，其中所述第三有源区图形的一端与所述第三标准单元边界层共用同一边界，一端的所述第三栅极图形与共用边界的所述第三有源区图形和所述第三标准单元边界层部分重叠，另一侧所述第三栅极图形与所述第三有源区图形共用同一边界。
优选地，步骤一至三中所述第一、二、三标准单元的图形设计包括矩形的图案以及边线。
优选地，所述方法用于鳍式场效应管的版图设计。
如上所述，本发明的填充单元的版图设计方法，具有以下有益效果：
本发明实现一套标准单元库适用两种设计标准平台，提高了开发效率，节约开发成本，优化了标准单元库的设计开发流程。
附图说明
图1显示为现有技术一种设计标准的标准单元示意图；
图2显示为现有技术另一种设计标准的标准单元示意图；
图3显示为本发明的填充单元示意图；
图4显示为本发明的填充单元版图布局示意图；
图5显示为本发明的工艺流程示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图5，本发明提供一种填充单元的版图设计方法包括：
步骤一，提供用于不同的设计标准不同的第一、二标准单元(10,20)，第一、二标准单元(10,20)分别在基准线处的设计标准相同，其中基准线为第一、二标准单元(10,20)相同设计标准结构的中线；
示例性的，如图1、图2分别所示的两个标准单元中，基准线选取的位置为中间poly的中线。
在一种可选的实施方式中，在版图设计中，是由多层叠放的不同图层形成，请参阅图1和图2，步骤一中的第一标准单元10包括：第一标准单元边界层103，位于第一标准单元边界层103内的第一有源区图形104，依次等距分布在有源区图形上的第一栅极图形105，其中两端的栅极图形均部分与第一有源区图形104、第一标准单元边界层103的边缘部分重叠；
第二标准单元20包括：第二标准单元边界层203，位于于第二标准单元边界层203内的第二有源区图形204，依次等距分布在有源区图形内的第二栅极图形205，依次等距分布在有源区图形上的第二栅极图形205，其中两端的第二栅极图形205均与第二有源区图形204共用同一边界。
在一种可选的实施方式中，其中两侧的第一、二栅极可为伪栅的版图。
在一种可选的实施方式中，步骤一中第一、二标准单元(10,20)边界层、第一、二栅极图形的高度均相同。
步骤二，设计第三标准单元30，第三标准单元30的版图左、右部分的设计标准分别与所述第一、二标准单元沿基准线的左、右部分的所述设计标准相同；
应当理解的是，此处第三标准单元30的版图左、右部分的设计标准也可以分别与所述第二、一标准单元的左、右部分的所述设计标准相同。
在一种可选的实施方式中，步骤二中的所述第三标准单元的所述设计标准，根据对应标准单元库的基本参数和流片所需的设计规则文件中最小设计规则确定基本参数。
在一种可选的实施方式中，请参阅3，步骤二中第三标准单元30包括：第三标准单元边界层303，位于于第三标准单元边界层303内的第三有源区图形304，依次等距分布在有源区图形内的第三栅极图形305，依次等距分布在有源区图形上的第三栅极图形305，其中第三有源区图形304的一端与第三标准单元边界层303共用同一边界，一端的第三栅极图形305与共用边界的第三有源区图形304和第三标准单元边界层303部分重叠，另一侧第三栅极图形305与第三有源区图形304共用同一边界。
在一种可选的实施方式中，步骤一至三中第一、二、三标准单元的图形设计包括矩形的图案以及边线，根据对应标准单元库参数，确定填充单元(第三标准单元30)基本参数。标准单元库的基本参数包括：单元高度、电源总线宽度、地总线宽度、Poly(栅极)水平布线间距、P/N区域分界线、N阱边线、有源区边线；填充单元的版图设计基本参数包括：单元高度、电源总线宽度、地总线宽度、Poly水平布线间距、P/N区域分界线、N阱边线、有源区边线，根据这些基本参数进行版图设计；
根据填充单元基本参数和版图设计规则，在版图设计软件中设计填充单元，具体地：
确定填充单元高度。填充单元高度与对应标准单元库内所有单元的相对高度相同，相对高度为相对于原点的高度；
确定填充单元电源总线宽度。填充单元电源总线宽度与与对应标准单元库内所有单元的电源总线宽度相同；
确定填充单元地总线宽度。填充单元地总线宽度与与对应标准单元库内所有单元的地总线宽度相同；
确定填充单元横向Poly布线轨道间隔尺寸；
确定填充单元PMOS区域和NMOS区域的分界线位置。填充单元PMOS区域和NMOS区域的分界线位置与对应标准单元库内所有单元的相对位置相同，相对位置为相对于原点的位置；
确定填充单元的N阱区域；
确定填充单元的有源区区域。
步骤三，请参阅图4，在第一、二标准单元(10,20)间插入第三标准单元30。
在一种可选的实施方式中，步骤三中第三标准单元30与第一、二标准单元(10,20)间的距离为零或二分之一相邻两个所述栅极中线间的距离。
在一种可选的实施方式中，该方法用于鳍式场效应管的版图设计。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
综上所述，本发明实现一套标准单元库适用两种设计标准平台，提高了开发效率，节约开发成本，优化了标准单元库的设计开发流程。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (9)
1.一种填充单元的版图设计方法，其特征在于，至少包括：
步骤一、提供用于不同设计标准的第一、二标准单元，所述第一、二标准单元分别在基准线处的所述设计标准相同；
步骤二、设计第三标准单元，所述第三标准单元的版图左、右部分的设计标准分别与所述第一、二标准单元沿所述基准线的左、右部分的所述设计标准相同；
步骤三、在第一、二标准单元间插入第三标准单元。
2.根据权利要求1所述的填充单元的版图设计方法，其特征在于：步骤一至三中所述第一、二、三标准单元的版图所述设计标准包括：单元高度、电源总线宽度、地总线宽度、栅极水平布线间距、P/N区域分界线、N阱边线和有源区边线。
3.根据权利要求1所述的填充单元的版图设计方法，其特征在于：步骤二中的所述第三标准单元的所述设计标准，根据对应标准单元库的基本参数和流片所需的设计规则文件中最小设计规则确定基本参数。
4.根据权利要求3所述的填充单元的版图设计方法，其特征在于：步骤三中所述第三标准单元与所述第一、二标准单元间的距离为零或二分之一相邻两个所述栅极中线间的距离。
5.根据权利要求1所述的填充单元的版图设计方法，其特征在于：步骤一中的所述第一标准单元包括：第一标准单元边界层，位于所述第一标准单元边界层内的第一有源区图形，依次等距分布在所述有源区图形上的第一栅极图形，其中两端的所述栅极图形均部分与所述第一有源区图形、第一标准单元边界层的边缘部分重叠；
所述第二标准单元包括：第二标准单元边界层，位于于所述第二标准单元边界层内的第二有源区图形，依次等距分布在所述有源区图形内的第二栅极图形，依次等距分布在所述有源区图形上的第二栅极图形，其中两端的所述第二栅极图形均与所述第二有源区图形共用同一边界。
6.根据权利要求5所述的填充单元的版图设计方法，其特征在于：步骤一中所述第一、二标准单元边界层、所述第一、二栅极图形的高度均相同。
7.根据权利要求5或6所述的填充单元的版图设计方法，其特征在于：步骤二中所述第三标准单元包括：第三标准单元边界层，位于于所述第三标准单元边界层内的第三有源区图形，依次等距分布在所述有源区图形内的第三栅极图形，依次等距分布在所述有源区图形上的第三栅极图形，其中所述第三有源区图形的一端与所述第三标准单元边界层共用同一边界，一端的所述第三栅极图形与共用边界的所述第三有源区图形和所述第三标准单元边界层部分重叠，另一侧所述第三栅极图形与所述第三有源区图形共用同一边界。
8.根据权利要求7所述的填充单元的版图设计方法，其特征在于：步骤一至三中所述第一、二、三标准单元的图形设计包括矩形的图案以及边线。
9.根据权利要求1所述的填充单元的版图设计方法，其特征在于：所述方法用于鳍式场效应管的版图设计。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210235437.8A CN114692549A (zh) | 2022-03-11 | 2022-03-11 | 填充单元的版图设计方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210235437.8A CN114692549A (zh) | 2022-03-11 | 2022-03-11 | 填充单元的版图设计方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN114692549A true CN114692549A (zh) | 2022-07-01 |
Family
ID=82139032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210235437.8A Pending CN114692549A (zh) | 2022-03-11 | 2022-03-11 | 填充单元的版图设计方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114692549A (zh) |
-
2022
- 2022-03-11 CN CN202210235437.8A patent/CN114692549A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9779200B2 (en) | Methods for multi-wire routing and apparatus implementing same | |
| KR100384805B1 (ko) | 반도체 장치, 그 설계 방법, 및 그 설계 프로그램을저장한 기록 매체 | |
| US9478540B2 (en) | Adaptive fin design for FinFETs | |
| US8863063B2 (en) | Finfet transistor circuit | |
| US8816444B2 (en) | System and methods for converting planar design to FinFET design | |
| US9292647B2 (en) | Method and apparatus for modified cell architecture and the resulting device | |
| KR20140107083A (ko) | 핀 그리드 상의 셀 및 매크로 배치 | |
| US20090039520A1 (en) | Semiconductor circuit device, wiring method for semiconductor circuit device and data processing system | |
| KR102220682B1 (ko) | Sram 셀과 표준 셀 사이의 스페이스 최적화 | |
| CN116581121B (zh) | 一种芯片版图 | |
| US20230267263A1 (en) | Space Optimization Between SRAM Cells and Standard Cells | |
| CN114692549A (zh) | 填充单元的版图设计方法 | |
| JP2007234777A (ja) | 半導体集積回路装置およびその設計方法 | |
| US20070152243A1 (en) | Standard cell, cell library using a standard cell and method for arranging via contact | |
| CN113270399B (zh) | 半导体器件及其设计版图 | |
| CN112415864B (zh) | 一种确定opc最小分割长度的方法 | |
| US11552067B2 (en) | Semiconductor cell blocks having non-integer multiple of cell heights | |
| CN112786613B (zh) | 一种三维存储器及其制作方法 | |
| US20230010293A1 (en) | Semiconductor integrated circuit design method and apparatus | |
| US11984442B2 (en) | Layout of integrated circuit | |
| CN113284888A (zh) | 半导体单元块和计算机实现方法 | |
| US7376925B2 (en) | Method for production of a standard cell arrangement, and apparatus for carrying out the method | |
| CN112466815A (zh) | 一种冗余通孔添加方法 | |
| CN111353268A (zh) | 由计算机实施的方法及非暂时性计算机可读取介质 | |
| CN118016619A (zh) | 半导体结构单元及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |