JP2007234777A - 半導体集積回路装置およびその設計方法 - Google Patents

Abstract

【課題】論理セルを構成するコアセル及び電源配線セルにおいて、電源配線セルの幅広メタルの加工工程において、コアセル内の配線自由度を低減させることなく、仕上がり形状のわずかなずれによってコアセル内配線とのショートを回避する。
【解決手段】回路機能を構成するコアセルと、電源配線を含む電源配線セルとで構成される半導体集積回路装置において、前記電源配線セルを構成する電源配線ユニットセルのメタル形状がＴ字型をなすように構成されており、この電源配線ユニットセルを隣接配置することにより、一連の電源配線を形成する。コアセルと電源配線セルは予め水平方向座標を設定したコアセル内のメタル配線で接続され、電源信号を供給する。
【選択図】図１

Description

本発明は、半導体集積回路装置およびその設計方法に係り、特に、論理セル内の電源配線構造及び設計方法に関するものである。

近年、半導体集積回路装置に搭載される半導体デバイスは、その微細化に伴い、標準論理セルの小面積化への要求はますます大きくなる一方で、より多機能を備えたデバイスの実現に向けて１チップに搭載するゲート数が増大している。このため、縮小されたセル内の入出力端子へのアクセスが困難になり、局所的な配線混雑が各所で発生する可能性が高まっている。この課題への対応策として、特許文献１により開示されているレイアウト手法が挙げられる。図１２（ａ）は前記文献１に開示された従来技術例である。文献１では配線混雑箇所を検索した後、図１２（ａ）に示すような配線セル１０１を適用する。配線セル１０１は論理機能を実現するコアセル１０２から分離されており、電源配線部のみで構成されている。さらに配線セルには図１２（ｂ）に示すようにセル高さの異なる複数種類の配線セル群が準備されており、セル間配線の混雑度に応じて選択され置き換えられる。これにより、局所的な配線混雑は解消され、チップサイズの最適化を図ることができる。
特開２００３−１６７９３４号公報

しかしながら、図１２（ａ）に示した電源配線セルは電源配線部の置き換えのみでコアセル内の電源電圧供給配線と接続ができるように幅の広いメタル配線を使用している。このため、幅広メタルの加工工程において仕上がり形状のわずかなずれによって、コアセル内配線とショートする可能性がある。そこで、予めショートしないメタル間隔をコアセル内のメタル配線に適用することも考えられるが、これはコアセル内の配線自由度を低減させることになる。

また、電源配線セルの面積を大きくとりすぎると、パターン形成に際して、エッチングのばらつきが生じたり、配線容量のばらつきが生じたりすることがある。このため、電源配線の面積率は、パターン形成におけるチップ面上のパターンの均一化だけでなく配線容量のばらつきという問題を生じることがある。

本発明は、前記実情に鑑みてなされたもので、パターン精度の向上を図ると共に、配線容量のばらつきを低減し、配線自由度の向上を図ることの可能な半導体集積回路装置を提供することを目的とする。
また、本発明は、チップ面上のコアセル内の配線自由度を低下することなく、幅広で、ショートの恐れのない電源配線を提供することのできる半導体集積回路装置を提供することを目的とする。

そこで本発明では、論理セルが配置されるブロック内のセル列方向と一致する第一の方向に配線され、論理セル内に電源電圧を供給する少なくとも２本の電源配線を含む半導体集積回路装置であって、前記電源配線は前記第一の方向に沿って等間隔でスリットを有することを特徴とする。
この構成により、スリットを形成することにより、電源配線セルの面積を調整することができ、パターン形成に際して、エッチングのばらつきが生じたり、配線容量のばらつきが生じたりするのを防止することができる。すなわち、配線の幅広化に起因してわずかな位置ずれによる、ショートの問題を防止することができ、パターン形成におけるチップ面上のパターンの均一化だけでなく配線容量のばらつきを低減することが可能となり、コアセル内の配線自由度を低下することなく、所望の電源配線を提供することが可能となる。

また本発明では、上記半導体集積回路装置において、前記スリットは、前記第一の方向に沿って等間隔の櫛状をなすように配列された櫛状スリットであるものを含む。
この構成により、コアセル内の配線自由度を低下することなく、幅広化によるショートの恐れのない電源配線を提供することが可能となる。

また本発明では、上記半導体集積回路装置において、前記電源配線は、等間隔の格子状スリットを備えたことを特徴とする。

また本発明では、上記半導体集積回路装置において、回路機能を構成するコアセルと、前記コアセルに接続される電源配線セルとを備え、論理セルを構成する半導体集積回路装置において、前記コアセル内の電源供給配線は、前記電源配線セルと前記コアセルとの境界部まで伸長し、前記電源配線セルが、前記境界部近傍で、スリットを含む最小単位の電源配線ユニットセルで構成されたものを含む。

また本発明では、上記半導体集積回路装置において、前記電源配線ユニットセルは、前記論理セルが配置されるブロック内のセル列方向に対応する第一の方向に配列された配線と、前記第一の方向と直交する第２の方向に伸長した配線を組み合わせることで、Ｔ字型を構成してなるものを含む。

また本発明では、上記半導体集積回路装置において、前記電源配線ユニットセルは前記第一の方向に等間隔で隣接配置されることにより、一連の櫛状スリットを含む電源配線を構成したものを含む。

また本発明では、上記半導体集積回路装置において、前記電源配線セルの前記第二の方向の配線に対する第一の方向の座標に予めコアセル内の電源電圧供給配線の配置位置を設定することで、前記電源配線の前記第二の方向のメタル配線と接続したものを含む。

また本発明では、上記半導体集積回路装置において、前記電源配線セルのＴ字型を構成する部分が活性領域で構成されるものを含む。

また本発明では、上記半導体集積回路装置において、前記電源配線セルのＴ字型を構成する部分は、メタル及び活性領域で構成されるものを含む。

また本発明では、上記半導体集積回路装置において、前記電源配線ユニットセルは、前記第一方向に垂直な第二の方向に伸張した幅狭の配線部と、前記配線部の両端に形成され、前記第一の方向に伸張した配線部によりＩ字型を構成してなるものを含む。

また本発明では、上記半導体集積回路装置において、前記配線部は、メタルまたは活性領域であるものを含む。

また本発明では、上記半導体集積回路装置において、前記電源配線ユニットセルのメタル部分に、少なくとも１個のコンタクトを配置するものを含む。

また本発明では、電源配線セルと、前記電源配線セルに接続されるコアセルとを配置し論理セルを構成する半導体集積回路装置の設計方法であって、前記コアセルとの境界部で、前記論理セルが配置されるブロック内のセル列方向と一致する第一の方向に配線され、前記論理セル内に電源電圧を供給する少なくとも２本の電源配線を含む半導体集積回路装置であって、
前記電源配線は前記第一の方向に沿って等間隔にスリットを有する前記電源配線セルを用意する工程と、前記電源配線セルを、前記コアセルに対応するように配列する工程とを含むことを特徴とする。

また本発明では、上記半導体集積回路装置の設計方法において、前記電源配線セルを用意する工程は、少なくとも２種類以上の高さを持つ複数種の電源配線ユニットセルを用意する工程を含む。

また本発明では、上記半導体集積回路装置の設計方法において、前記電源配線セルを用意する工程は、第一の方向に伸張した電源配線部の配線幅が、1種類以上存在する複数種の電源配線ユニットセルを用意する工程を含む。

また本発明では、上記半導体集積回路装置の設計方法において、前記配列する工程は、前記電源配線ユニットセルのメタルまたは活性領域が、第一の方向に帯状の直線を形成する工程を含み、電源配線セルとコアセル内電源電圧供給配線を自動レイアウトで接続することを特徴とする。

また本発明では、上記半導体集積回路装置の設計方法において、前記配列する工程は、前記コアセル内電源電圧供給配線において、電源配線セルとコアセルの境界上に端子を持ち、前記端子と電源配線セルを自動レイアウトにより接続する工程を含むものを含む。

上記構成によれば、電源配線セルのセル高さが増加した場合に引き起こされる幅広メタルの加工工程におけるコアセル内配線とのショートを回避し、コアセル内のメタル配線自由度を低減させることなくセル間配線トラックを確保することが可能となる。
また、電源配線セルが前記形状を有することで、メタル配線の面積率が確保され、チップ面上のパターンの均一化が可能となる。

以下、本発明の実施の形態による半導体集積回路装置を図面に基づいて説明する。
実施の形態１
図１に本発明の第１の実施の形態による半導体集積回路装置の構成例を示す。
図１の論理セル１０は、回路機能（例えばインバータ、AND、NAND、NOR、ラッチ及びフリップフロップなど）を構成するコアセル２０と、電源配線を含む電源配線セル３０から構成される。電源配線セル３０はコアセル２０の両側にそれぞれの境界がオーバーラップすることなく配置され、一方が電源電圧を、他方が接地電圧を供給する。電源配線セル３０は、図２に示すように、メタル配線４０、基板電位を一定に保持する活性領域５０、メタル配線４０と活性領域５０を電気的に接続するコンタクト６０を有する電源配線ユニットセル７０から構成されている。メタル配線４０の形状はＴ字型であり、電源配線ユニットセル７０を左右に隣接配置することで、チップ内のセル列方向に伸張した電源配線の形成が可能となる。さらにＴ字型のメタル４０のうち垂直方向に電源配線ユニットセルの境界まで伸びる配線は、図１に示すようにコアセル２０のセル境界まで伸びるメタル配線８０と接続され、これによりコアセル２０内への電源電圧供給が可能となる。

図２はここで用いられるＴ字型のメタル４０を備えた電源配線ユニットセル７０を示す図である。

ここで図２の電源配線ユニットセル７０を用いた場合のコアセル２０に対する接続方法を説明する。前述のように電源配線セル３０とコアセル２０の境界まで伸張されたコアセル内のメタル配線８０を、電源配線セル３０のメタル配線４０の垂直方向に伸びる配線が位置する水平方向座標に設定することでメタル配線４０と接続することが可能となる。これは、電源配線ユニットセル７０が隣接配置して構成されメタル配線４０の垂直方向配線が等間隔に配置されるためである。また、電源配線ユニットセル７０は、前述したように、メタル配線４０、基板電位を一定に保持する活性領域５０、メタル配線４０と活性領域５０を電気的に接続するコンタクト６０とから構成されている。

ここで、電源配線セル３０においてコアセル内のメタル配線８０と接続されないＴ字型のメタル配線４０が存在するが、コアセル内のメタル配線は予めＴ字型のメタル配線４０が当接するように配置することを想定してレイアウトするため、電源配線セル３０を配置することによる最小メタル配線間隔ルールの違反はない。

また、電源配線ユニットセル７０としては、図３（ａ）に示すように高さの異なる複数のセルを用いてもよい。例えば、電源配線ユニットセル７０を構成するＴ字型のメタル配線４０の垂直方向配線の配線長がそのセル高さに応じて異なる。図１に示すように、あるセル列で使用される電源配線ユニットセル７０は、図３（ａ）で示すセル高さの異なる複数の電源配線から少なくとも１種類が選択され配置されることで、不足しているセル内のセル間配線トラック数を増加することができ、上層の配線リソースを減少させることなく、チップ内の配線効率を向上することが可能となる。上記電源配線ユニットセルの選択及び配置方法については上記特許文献１（特開２００３−１６７９３４号公報）開示の設計方法が一例として挙げられる。ここではメタル配線４０の幅広部の幅Ｗおよび高さ（長さ）Ｄは一定とし、幅狭部の長さＣ１〜Ｃ４を変化させることによりセルの高さを調整する。

さらに、図３（ｂ）に示すように電源配線ユニットセルの高さに応じて、メタル配線４０の水平方向における配線幅の広い領域すなわち、幅広部を変更することも可能である。ここではメタル配線４０の幅広部の幅Ｗおよび幅狭部の長さＣは一定とし、幅広部の高さ（長さ）Ｄ１〜Ｄ４を変化させることによりセルの高さを調整する。これによりメタル配線の面積率が確保され、チップ面上のパターンの均一化がより一層可能となる。なお、図３（ａ）および（ｂ）に示す変形例においては、基板電位を一定に保持するための活性領域５０を省略したが、通常は形成しておくのが望ましい。

以上のように、Ｔ字型のメタル配線４０を用いた電源配線ユニットセル７０を用いて電源配線セル３０を構成し、コアセル内メタル配線８０の配置座標を電源配線ユニットセル７０内のＴ字型のメタル配線における垂直方向に伸びる配線が位置する水平方向座標に設定することで、幅の広い電源配線（セル３０）によるコアセル（２０）内配線とのショートを考慮する必要がないだけでなく、コアセル内のメタル配線８０の自由度を確保した上で論理セル１０内のセル間配線トラック数を向上することが可能となる。さらに電源配線ユニットセル７０に図３（ｂ）に示すような、メタル配線４０の幅狭部と幅広部の比率を変化させたＴ字型メタル形状を適用することで、メタル配線４０の面積率が確保され、チップ面上のパターンの均一化が可能となる。

実施の形態２
図４及び図５に本発明の第２の実施の形態による半導体集積回路装置の構成例を示す。
図４は基板電位を一定に保持する活性領域５００のみから構成される電源配線ユニットセル７００である。

本実施の形態における電源配線ユニットセル７００は、前記実施の形態１で電源配線ユニットセル７０のメタル配線４０がＴ字型形状であることに対し、活性領域５００でＴ字型形状を形成し、左右に隣接配置することで電源配線ユニットセル７０と同様にチップ内のセル列方向に伸張した電源配線の形成が可能となる。
コアセル内のメタル配線８０を活性領域で形成する場合には、電源配線ユニットセル７００のＴ字型活性領域の垂直方向に伸張した配線と接続され、コアセル内への電源供給が可能となる。

次に、図５はＴ字型メタル配線４０、Ｔ字型活性領域５００及びメタル配線４０と活性領域５００を電気的に接続するコンタクト６０から構成される電源配線ユニットセル８００を示している。メタル層及び活性領域の両層をＴ字型とすることにより、コアセル内のメタル配線８０がメタル層または活性領域のどちらかの層で形成された場合においても電源配線ユニットセル８００と接続され、コアセル内への電源供給が可能となる。
また、メタル層および活性領域の両方の層で形成された場合には、活性領域によってメタルの幅が狭くなった分を補うことになり、配線抵抗の低減をはかることができる。さらにまた、電源配線ユニットセルを構成するメタル層および活性領域の形状は同じでもよいし、異なる形状であってもよい。

実施の形態３
図６に本発明の第３の実施の形態による半導体集積回路装置の構成例を示す。
図６の論理セル１１は、コアセル２１と電源配線セル３１より構成されており、電源配線セル３１はコアセル２１の上下にそれぞれの境界がオーバーラップすることなく配置され、電源配線セル３１のうち一方が電源電圧を、他方が接地電圧を供給する。また、電源配線セル３１は図７に示すようにメタル配線４１、基板電位を一定に保持する活性領域５１、メタル配線４１と活性領域５１を電気的に接続するコンタクト６０を有する電源配線ユニットセル７１から構成され、電源配線ユニットセル７１を左右に隣接配置することで、チップ内のセル列方向に伸張した電源配線の形成が可能となる。

本実施の形態における電源配線ユニットセル７１は、前記実施の形態１で電源配線ユニットセル７０がＴ字型メタル形状であるのに対し、Ｉ字型メタル形状を形成している。電源配線ユニットセル７１の上端及び下端の水平方向メタル配線と、それらを電源配線ユニットセル７１の中心で接続する垂直方向成分をもつメタル配線４１によりメタル形状がＩ字型を形成している。

以上のようなＩ字型形状を有することにより、電源配線ユニットセル７１を左右に隣接配置すると、電源配線セル３１の上下に２本のセル列方向に伸張した電源配線が形成されることになる。２本の電源配線のうち、コアセル側の電源配線はコアセル内のメタル配線８０と接続する。すなわち、コアセル内のメタル配線８０の水平方向座標を予め設定しておく必要がなく、コアセル内の配線自由度が向上することになる。

また、実施の形態１と同様に、図８（ａ）に示すような高さの異なる複数のセルが存在し、電源配線ユニットセル７１を構成するＩ字型メタル４１の中心を垂直方向に伸びる配線の配線長がセル高さに応じて異なる。ここではメタル配線４１の幅広部の幅Ｗおよび高さ（長さ）Ｄは一定とし、幅狭部の長さＥ１〜Ｅ４を変化させることによりセルの高さを調整する。

図６に示すように、あるセル列で使用される電源配線ユニットセル７１は、これらセル高さの異なる複数の電源配線から少なくとも１種類が選択され配置される。これにより、不足していたセル内のセル間配線トラック数を増加することができ、上層の配線リソースを減少させることなく、チップ内の配線効率を向上することが可能となる。

さらに、図８（ｂ）に示すように電源配線ユニットセルの高さに応じて、メタル４１の水平方向における配線幅の広い領域すなわち、幅広部を変更することが可能である。ここではメタル配線４１の幅広部の幅Ｗおよび幅狭部の長さＥは一定とし、幅広部の高さ（長さ）Ｄ１〜Ｄ４を変化させることによりセルの高さを調整する。これによりメタル配線の面積率が確保され、チップ面上のパターンの均一化がより一層可能となる。
また、前記実施の形態２と同様に電源配線ユニットセル７１を活性領域で構成することで、コアセル内のメタル配線８０がメタル層または活性領域のいずれの層で形成しても電源配線ユニットセル７１と接続でき、コアセル内に電源供給が可能となる。

実施の形態４
図９に本発明の第４の実施の形態による半導体集積回路装置の構成例を示す。
図９の論理セル１２は、コアセル２２と電源配線セル３２より構成されており、電源配線セル３２はコアセル２２の上下にそれぞれの境界がオーバーラップすることなく配置され、一方が電源電圧を、他方が接地電圧を供給する。また、電源配線セル３２は図１０に示すようにメタル配線４２、基板電位を一定に保持する活性領域５２、メタル配線４２と活性領域５２を電気的に接続するコンタクト６０を有する電源配線ユニットセル７２から構成され、電源配線ユニットセル７２を左右に隣接配置することで、チップ内のセル列方向に伸張した電源配線の形成が可能となる。

本実施の形態における電源配線ユニットセル７２は前記実施の形態１におけるＴ字型のメタル配線４０のように、垂直方向のメタル配線を持たない。すなわち、Ｔ字形状を構成せず、帯状のメタル配線４２を有するものである。ここで図１０の電源配線ユニットセル７２を用いた場合のコアセル２２に対する接続方法を説明する。図９に示すようにメタル配線８０が電源配線セル３２とコアセル２２の境界と交わる箇所に電源アクセス用端子９０を配置し、次にセルの自動配線時に前記電源アクセス用端子９０と電源配線セル３２の結線を行なう。好ましくはコアセルの自動配線後、実施の形態１と同様に図１１（ａ）に示すような高さの異なる複数の電源配線ユニットセルから少なくとも１種類がセル間配線トラックの不足数に応じて選択され、電源配線ユニットセルの自動配置が行なわれる。同時にコアセル境界上の電源アクセス用端子９０の検索が行なわれ、検出された場合は電源アクセス用端子９０から垂直方向に電源配線ユニットセルと結線する。ここではメタル配線４２の幅Ｗおよび高さ（長さ）Ｄは一定とし、電源配線セル３２とコアセル２２の境界と交わる箇所を通るメタル配線８０の長さｓ１〜ｓ４を変化させることにより調整する。

さらに、図１１（ｂ）に示すように電源配線ユニットセルの高さに応じて、メタル４２の水平方向における配線幅を変更することが可能である。これによりメタル配線の面積率が確保され、チップ面上のパターンの均一化がより一層可能となる。ここではメタル配線４１の幅広部の幅Ｗおよびメタル配線８０の長さｓは一定とし、幅広部の高さ（長さ）Ｄ１〜Ｄ４を変化させることによりセルの高さを調整する。これによりメタル配線の面積率が確保され、チップ面上のパターンの均一化がより一層可能となる。

また、前記実施の形態２と同様に電源配線ユニットセル７２を活性領域で構成することで、コアセル内のメタル配線８０がメタル層、活性領域のいずれの層で形成しても電源配線ユニットセル７２と接続でき、コアセル内への電源電圧供給が可能となる。

以上のような構成及び設計方法にすることで、コアセル内のメタル配線自由度を確保し、また論理セル１２内のセル間配線トラックを向上し、さらにメタル配線の面積率を確保しチップ面上のパターンの均一化が可能となる。

以上説明したように、本発明は半導体集積回路装置に関し、特にその論理セルにおける電源配線セルの形状を上述のようにすることで、電源メタル配線は幅広にならず、コアセル内のメタル配線自由度を低減させることなく論理セル内のセル間配線トラックを確保することが可能であり、さらにメタル配線の面積率が確保され、チップ面上のパターンの均一化が可能となるので、複数の論理セルを備えた半導体集積回路装置として有用である。

本発明の第１の実施の形態における半導体集積回路装置の論理セルを示す図である。 上記論理セルにおける電源配線セルを構成する最小単位の電源配線ユニットセルを示す図である。 上記電源配線ユニットセルにおけるセル高さの異なる電源配線ユニットセルを示す図である。 本発明の第２の実施の形態における電源配線ユニットセルの構成を示す図である。 上記実施の形態における電源配線ユニットセルの構成を示す図である。 本発明の第３の実施の形態における半導体集積回路装置の論理セルを示す図である。 上記論理セルにおける電源配線ユニットセルの構成を示す図である。 上記電源配線ユニットセルにおけるセル高さの異なる電源配線ユニットセルを示す図である。 本発明の第４の実施の形態における半導体集積回路装置の論理セルを示す図である。 上記論理セルにおける電源配線ユニットセルを示す図である。 上記電源配線ユニットセルにおけるセル高さの異なる電源配線ユニットセルを示す図である。 従来技術を用いて構成された半導体集積回路装置を示す図である。

符号の説明

１０ 論理セル
２０ コアセル
３０ 電源配線セル
４０、８０ メタル配線
５０ 活性領域
６０ コンタクト
７０ 電源配線ユニットセル
９０ 電源アクセス用端子

Claims (17)

1. 論理セルが配置されるブロック内のセル列方向と一致する第一の方向に配線され、論理セル内に電源電圧を供給する少なくとも2本の電源配線を含む半導体集積回路装置であって、
   前記電源配線は前記第一の方向に沿って等間隔にスリットを有する半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置であって、
   前記スリットは、前記第一の方向に沿って等間隔の櫛状をなすように配列された櫛状スリットである半導体集積回路装置。
3. 請求項１記載の半導体集積回路装置であって、
   前記スリットは、格子状スリットである半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置であって、
   回路機能を構成するコアセルと、前記コアセルに接続される電源配線セルとを備え、論理セルを構成する半導体集積回路装置において、
   前記コアセル内の電源供給配線は、前記電源配線セルと前記コアセルとの境界部まで伸長し、
   前記電源配線セルが、前記境界部近傍で、スリットを含む最小単位の電源配線ユニットセルで構成された半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置であって、
   前記電源配線ユニットセルは、前記論理セルが配置されるブロック内のセル列方向に対応する第一の方向に配列された配線と、前記第一の方向と直交する第２の方向に伸長した配線を組み合わせることで、Ｔ字型を構成してなる半導体集積回路装置。
6. 請求項５に記載の半導体集積回路装置であって、
   前記電源配線ユニットセルは前記第一の方向に等間隔で隣接配置されることにより、一連の櫛状スリットを含む電源配線を構成した半導体集積回路装置。
7. 請求項５に記載の半導体集積回路装置であって、
   前記電源配線セルの前記第二の方向の配線に対する第一の方向の座標に予めコアセル内の電源電圧供給配線の配置位置を設定することで、前記電源配線の前記第二の方向のメタル配線と接続した半導体集積回路装置。
8. 請求項５記載の半導体集積回路装置であって、
   前記電源配線セルのＴ字型を構成する部分が活性領域で構成される半導体集積回路装置。
9. 請求項５記載の半導体集積回路装置であって、
   前記電源配線セルのＴ字型を構成する部分は、メタル及び活性領域で構成される半導体集積回路装置。
10. 請求項４に記載の半導体集積回路装置であって、
    前記電源配線ユニットセルは、前記第一方向に垂直な第二の方向に伸張した幅狭の配線部と、前記配線部の両端に形成され、前記第一の方向に伸張した配線部によりＩ字型を構成してなる半導体集積回路装置。
11. 請求項１０記載の半導体集積回路装置であって、
    前記配線部は、メタルまたは活性領域である半導体集積回路装置。
12. 請求項１乃至１１に記載の半導体集積回路装置であって、
    前記電源配線ユニットセルのメタル部分に、少なくとも１個のコンタクトを配置する半導体集積回路装置。
13. 電源配線セルと、前記電源配線セルに接続されるコアセルとを配置し論理セルを構成する半導体集積回路装置の設計方法であって、
    前記コアセルとの境界部で、前記論理セルが配置されるブロック内のセル列方向と一致する第一の方向に配線され、前記論理セル内に電源電圧を供給する少なくとも２本の電源配線を含む半導体集積回路装置であって、
    前記電源配線は前記第一の方向に沿って等間隔にスリットを有する前記電源配線セルを用意する工程と、
    前記電源配線セルを、前記コアセルに対応するように配列する工程とを含む半導体集積回路装置の設計方法。
14. 請求項１３に記載の半導体集積回路装置の設計方法であって、
    前記電源配線セルを用意する工程は、少なくとも２種類以上の高さを持つ複数種の電源配線ユニットセルを用意する工程を含む半導体集積回路装置の設計方法。
15. 請求項１３または１４に記載の半導体集積回路装置の設計方法であって、
    前記電源配線セルを用意する工程は、第一の方向に伸張した電源配線部の配線幅が、1種類以上存在する複数種の電源配線ユニットセルを用意する工程を含む半導体集積回路装置の設計方法。
16. 請求項１３乃至１５のいずれかに記載の半導体集積回路装置の設計方法であって、
    前記配列する工程は、前記電源配線ユニットセルのメタルまたは活性領域が、第一の方向に帯状の直線を形成する工程を含み、電源配線セルとコアセル内電源電圧供給配線を自動レイアウトで接続することを特徴とする半導体集積回路装置の設計方法。
17. 請求項１３乃至１６のいずれかに記載の半導体集積回路装置の設計方法であって、
    前記配列する工程は、前記コアセル内電源電圧供給配線において、電源配線セルとコアセルの境界上に端子を持ち、前記端子と電源配線セルを自動レイアウトにより接続する工程を含む半導体集積回路装置の設計方法。

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