JPH04340252A - 半導体集積回路装置及びセルの配置配線方法 - Google Patents
半導体集積回路装置及びセルの配置配線方法Info
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- JPH04340252A JPH04340252A JP3160235A JP16023591A JPH04340252A JP H04340252 A JPH04340252 A JP H04340252A JP 3160235 A JP3160235 A JP 3160235A JP 16023591 A JP16023591 A JP 16023591A JP H04340252 A JPH04340252 A JP H04340252A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は論理機能を有するセル
の配置配線方法及び該方法に基づく半導体集積回路装置
に関する。
の配置配線方法及び該方法に基づく半導体集積回路装置
に関する。
【０００２】
【従来の技術】標準セルとは、システム設計上必要な、
ゲート、フリップフロップ、機能ブロック等の基本構成
要素を標準化し、それに対するレイアウト設計の自動化
を前提として、ライブラリ化されるセル群であり、通常
、半導体メーカーにより定義され、一般ユーザに解放さ
れている。
ゲート、フリップフロップ、機能ブロック等の基本構成
要素を標準化し、それに対するレイアウト設計の自動化
を前提として、ライブラリ化されるセル群であり、通常
、半導体メーカーにより定義され、一般ユーザに解放さ
れている。
【０００３】図１２は、標準セル方式による従来の集積
回路のレイアウトを示す平面図である。なお、図１２に
おいて、１は電源線、２は接地線である。同図に示すよ
うに、所定方向（図１２では横方向）に沿って複数の標
準セル３が列単位に配置されたセル列３０が設けらてい
る。そして、標準セル３内の素子結線のみセル内部で行
い（図示せず）、セル間の結線は、図１２に示すように
、セル列３０，３０間に設けられたセル間信号配線専用
領域４にセル間信号配線６（図１２では「…」で示す）
を形成し、このセル間信号配線６を介して各標準セル３
に設けられた入出力端子５（図１２では「●」で示す）
同士を結線することにより行う。
回路のレイアウトを示す平面図である。なお、図１２に
おいて、１は電源線、２は接地線である。同図に示すよ
うに、所定方向（図１２では横方向）に沿って複数の標
準セル３が列単位に配置されたセル列３０が設けらてい
る。そして、標準セル３内の素子結線のみセル内部で行
い（図示せず）、セル間の結線は、図１２に示すように
、セル列３０，３０間に設けられたセル間信号配線専用
領域４にセル間信号配線６（図１２では「…」で示す）
を形成し、このセル間信号配線６を介して各標準セル３
に設けられた入出力端子５（図１２では「●」で示す）
同士を結線することにより行う。
【０００４】
【発明が解決しようとする課題】従来の標準セル方式に
よるセルの配置配線方法は以上のように行われており、
セル間信号配線６はすべてセル外のセル間信号配線専用
領域４を使用して実現していた。このため、従来のセル
の配置配線方法で製造された標準セル方式の半導体集積
回路装置は、集積度が向上しないという問題点があった
。
よるセルの配置配線方法は以上のように行われており、
セル間信号配線６はすべてセル外のセル間信号配線専用
領域４を使用して実現していた。このため、従来のセル
の配置配線方法で製造された標準セル方式の半導体集積
回路装置は、集積度が向上しないという問題点があった
。
【０００５】この発明は上記問題点を解決するためにな
されたもので、集積度の高い標準セル方式の半導体集積
回路装置が形成できるセルの配置配線方法を得ることを
目的とする。
されたもので、集積度の高い標準セル方式の半導体集積
回路装置が形成できるセルの配置配線方法を得ることを
目的とする。
【０００６】
【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路装置は、論理機能を有する複数
の標準セルを配置し、これらの標準セル間の外部接続を
、接続対象のセル間にセル間接続用配線を形成すること
により行い、前記複数の標準セルのうち、少なくとも１
つの標準セルの内部領域に、少なくとも１つの前記セル
間接続用配線を設けている。
１記載の半導体集積回路装置は、論理機能を有する複数
の標準セルを配置し、これらの標準セル間の外部接続を
、接続対象のセル間にセル間接続用配線を形成すること
により行い、前記複数の標準セルのうち、少なくとも１
つの標準セルの内部領域に、少なくとも１つの前記セル
間接続用配線を設けている。
【０００７】また、この発明にかかる請求項２記載のセ
ルの配置配線方法は、各々が論理機能を有し入出力端子
を備えた複数の標準セルを所定方向に隣接配置してセル
列を設けるステップと、前記セル列上の前記所定方向に
沿って、該セル列におけるすべての前記標準セルと電気
的に独立してセル列間配線層を設けるステップと、前記
複数の標準セルにそれぞれ備えられた入出力端子のうち
、互いに電気的接続を所望する異なる標準セル間におけ
る入出力端子をそれぞれ接続対象入出力端子として選択
し、該接続対象入出力端子と前記セル列間配線層とを電
気的に接続することにより、同一セル列にある前記接続
対象入出力端子間の外部配線を行うステップとを備えて
構成されている。
ルの配置配線方法は、各々が論理機能を有し入出力端子
を備えた複数の標準セルを所定方向に隣接配置してセル
列を設けるステップと、前記セル列上の前記所定方向に
沿って、該セル列におけるすべての前記標準セルと電気
的に独立してセル列間配線層を設けるステップと、前記
複数の標準セルにそれぞれ備えられた入出力端子のうち
、互いに電気的接続を所望する異なる標準セル間におけ
る入出力端子をそれぞれ接続対象入出力端子として選択
し、該接続対象入出力端子と前記セル列間配線層とを電
気的に接続することにより、同一セル列にある前記接続
対象入出力端子間の外部配線を行うステップとを備えて
構成されている。
【０００８】さらに、請求項３記載の半導体集積回路装
置は、請求項２記載のセルの配置配線方法によってセル
が配置配線された装置である。
置は、請求項２記載のセルの配置配線方法によってセル
が配置配線された装置である。
【０００９】
【作用】請求項１記載の半導体集積回路装置においては
、少なくとも１つの標準セルの内部領域に少なくとも１
つのセル間接続用配線を設けたため、その分、標準セル
外に設けるセル間配線専用領域の形成面積を減少させる
ことができる。
、少なくとも１つの標準セルの内部領域に少なくとも１
つのセル間接続用配線を設けたため、その分、標準セル
外に設けるセル間配線専用領域の形成面積を減少させる
ことができる。
【００１０】また、請求項２記載のセルの配置配線方法
及び請求項３記載の半導体集積回路装置においては、接
続対象入出力端子とセル列間配線層とを電気的に接続し
て同一セル列にある標準セル間の外部配線を行うため、
この外部配線はすべて同一セル列上で行える。
及び請求項３記載の半導体集積回路装置においては、接
続対象入出力端子とセル列間配線層とを電気的に接続し
て同一セル列にある標準セル間の外部配線を行うため、
この外部配線はすべて同一セル列上で行える。
【００１１】
【実施例】図１はこの発明の第１の実施例である標準セ
ル方式の半導体集積回路装置のレイアウトを示す平面図
である。なお、図１において、１は電源線、２は接地線
である。同図に示すように、所定方向（図１では横方向
）に沿って複数の標準セル３が列単位に配置されたセル
列３０が設けらている。
ル方式の半導体集積回路装置のレイアウトを示す平面図
である。なお、図１において、１は電源線、２は接地線
である。同図に示すように、所定方向（図１では横方向
）に沿って複数の標準セル３が列単位に配置されたセル
列３０が設けらている。
【００１２】そして、標準セル３内の素子結線のみセル
内部で行い（図１では図示せず）、異なるセル列３０，
３０間におけるセル３同士の結線は、図１に示すように
、セル列３０，３０間に設けられたセル間信号配線専用
領域４にセル間信号配線６（図１では「…」で示す）を
形成し、各標準セル３に設けられた入出力端子５（図１
では「●」で示す）同士を配線することにより行う。 一方、同一セル列３０にあるセル間同士の結線は、標準
セル３内に形成されたセル間信号配線層である幹線７と
接続対象の入出力端子とをヴィアホール８で結線するこ
とにより行う。
内部で行い（図１では図示せず）、異なるセル列３０，
３０間におけるセル３同士の結線は、図１に示すように
、セル列３０，３０間に設けられたセル間信号配線専用
領域４にセル間信号配線６（図１では「…」で示す）を
形成し、各標準セル３に設けられた入出力端子５（図１
では「●」で示す）同士を配線することにより行う。 一方、同一セル列３０にあるセル間同士の結線は、標準
セル３内に形成されたセル間信号配線層である幹線７と
接続対象の入出力端子とをヴィアホール８で結線するこ
とにより行う。
【００１３】図２は図１で示した標準セル３の内部構成
を詳細に示した平面図である。同図に示すように、第１
層アルミ配線層より上層の第２層アルミ配線層でそれぞ
れ形成された電源線１，接地線２間に、Ｐ拡散領域２１
及びＮ拡散領域２２が形成される。そして、Ｐ拡散領域
２１及びＮ拡散領域２２上に、第１及び第２のアルミ配
線層と異なる層であるポリシリコン層２３を形成される
ことにより２つのＰチャネルトランジスタ及び２つのＮ
チャネルトランジスタが構成される。
を詳細に示した平面図である。同図に示すように、第１
層アルミ配線層より上層の第２層アルミ配線層でそれぞ
れ形成された電源線１，接地線２間に、Ｐ拡散領域２１
及びＮ拡散領域２２が形成される。そして、Ｐ拡散領域
２１及びＮ拡散領域２２上に、第１及び第２のアルミ配
線層と異なる層であるポリシリコン層２３を形成される
ことにより２つのＰチャネルトランジスタ及び２つのＮ
チャネルトランジスタが構成される。
【００１４】電源線１側から接地線２側にかけて、第１
層アルミ配線層である３本の入出力端子１０ａ〜１０ｃ
が形成される。ただし、入出力端子１０ｃは、Ｐ拡散領
域２１側とＮ拡散領域２２側とで分離形成されており、
両者の間に第２層アルミ配線層である内部配線層２７が
設けられ、ヴィアホール２８により内部配線層２７と入
出力端子１０ｃとが電気的に接続されることにより、Ｐ
拡散領域２１側とＮ拡散領域２２側の入出力端子１０ｃ
との電気的接続が行われる。なお、図１では、標準セル
３の最上端と最下端を便宜的に入出力端子５としている
。
層アルミ配線層である３本の入出力端子１０ａ〜１０ｃ
が形成される。ただし、入出力端子１０ｃは、Ｐ拡散領
域２１側とＮ拡散領域２２側とで分離形成されており、
両者の間に第２層アルミ配線層である内部配線層２７が
設けられ、ヴィアホール２８により内部配線層２７と入
出力端子１０ｃとが電気的に接続されることにより、Ｐ
拡散領域２１側とＮ拡散領域２２側の入出力端子１０ｃ
との電気的接続が行われる。なお、図１では、標準セル
３の最上端と最下端を便宜的に入出力端子５としている
。
【００１５】また、第１層アルミ配線層である内部配線
層２４ａ，２４ｂ及び２４ｃを形成し、ヴィアホール２
５を設けることにより、電源線１と内部配線層２４ａと
の電気的接続が図れるとともに、接地線２と内部配線層
２４ｂ及び２４ｃとの電気的接続が図れる。さらに、ヴ
ィアホール２６を設けることにより、入出力端子１０あ
るいは内部配線層２４（２４ａ〜２４ｃ）と拡散領域２
１、２２あるいはポリシリコン層２３との電気的接続が
図られ、図３の等価回路に示すように、入出力端子１０
ａ及び１０ｂを入力Ａ及びＢとし入出力端子１０ｃを出
力Ｙとした２入力ＮＯＲゲートが構成される。
層２４ａ，２４ｂ及び２４ｃを形成し、ヴィアホール２
５を設けることにより、電源線１と内部配線層２４ａと
の電気的接続が図れるとともに、接地線２と内部配線層
２４ｂ及び２４ｃとの電気的接続が図れる。さらに、ヴ
ィアホール２６を設けることにより、入出力端子１０あ
るいは内部配線層２４（２４ａ〜２４ｃ）と拡散領域２
１、２２あるいはポリシリコン層２３との電気的接続が
図られ、図３の等価回路に示すように、入出力端子１０
ａ及び１０ｂを入力Ａ及びＢとし入出力端子１０ｃを出
力Ｙとした２入力ＮＯＲゲートが構成される。
【００１６】このような構成の標準セル３に対し、第２
層アルミ配線層である幹線７ａ〜７ｉが形成可能な仮想
トラックＴ（Ｔａ〜Ｔｉ）が、電源線１，接地線２間に
平行に想定される。ただし、第２層アルミ配線層である
内部配線層２７が形成されるＰ拡散領域２１，Ｎ拡散領
域２２間には同じ第２層アルミ配線層である幹線７を形
成できないため、仮想トラックＴは想定しない。
層アルミ配線層である幹線７ａ〜７ｉが形成可能な仮想
トラックＴ（Ｔａ〜Ｔｉ）が、電源線１，接地線２間に
平行に想定される。ただし、第２層アルミ配線層である
内部配線層２７が形成されるＰ拡散領域２１，Ｎ拡散領
域２２間には同じ第２層アルミ配線層である幹線７を形
成できないため、仮想トラックＴは想定しない。
【００１７】そして、標準セル３の入出力端子１０と仮
想トラックＴとが平面的に重複する領域にヴィアホール
を設けることにより、標準セル３の入出力端子１０と幹
線７との電気的接続を図る。その結果、同一セル列内の
異なる標準セルの入出力端子間の接続は、すべてセル列
内に形成する幹線７により行うことができる。なお、異
なるセル列にある標準セル間の配線は、第１層アルミ配
線層を用いて行うことができる。
想トラックＴとが平面的に重複する領域にヴィアホール
を設けることにより、標準セル３の入出力端子１０と幹
線７との電気的接続を図る。その結果、同一セル列内の
異なる標準セルの入出力端子間の接続は、すべてセル列
内に形成する幹線７により行うことができる。なお、異
なるセル列にある標準セル間の配線は、第１層アルミ配
線層を用いて行うことができる。
【００１８】このように、互いに異なるアルミ層である
各標準セル３内の入出力端子１０と幹線７とを、標準セ
ル３内で必ず平面的に重複する領域が存在するように配
置し、入出力端子１０と幹線７とが重複する領域にヴィ
アホールを設けることにより、同一セル列３０にある標
準セル３間の配線が可能になる。その結果、同一セル列
３０にあるセル間配線をすべてセル列３０内で行うこと
ができるため、その分、セル外部に設けるセル間信号配
線専用領域４の形成面積を狭めることができ集積度の向
上が図れる。
各標準セル３内の入出力端子１０と幹線７とを、標準セ
ル３内で必ず平面的に重複する領域が存在するように配
置し、入出力端子１０と幹線７とが重複する領域にヴィ
アホールを設けることにより、同一セル列３０にある標
準セル３間の配線が可能になる。その結果、同一セル列
３０にあるセル間配線をすべてセル列３０内で行うこと
ができるため、その分、セル外部に設けるセル間信号配
線専用領域４の形成面積を狭めることができ集積度の向
上が図れる。
【００１９】図４はこの発明の第２の実施例である標準
セル方式の半導体集積回路装置の同一セル列上にあるセ
ル間接続状況を模式的に示した説明図である。同図に示
すように、標準セル３の上端に電源線１が配置され、下
端に接地線２が配置される。そして、同一セル列３０に
ある各セル３（３ａ〜３ｃ）の内部に第１層アルミ配線
層による入出力端子１０が、セル３内の電源線１側から
接地線２側にかけてセル列方向に対し垂直に配置される
。一方、セル列方向に対して平行に、標準セル３におけ
る入出力端子１０、電源線１及び接地線２とは電気的に
独立して、第１層アルミ配線層より上層に形成された第
２層アルミ配線層からなり、互いに独立関係にある複数
の幹線７（７ａ〜７ｃ）が接続対象の標準セル３の入出
力端子１０，１０間に配置される。なお、電源線１及び
接地線２も第２層アルミ配線層で形成されるそして、入
出力端子１０と幹線７とが平面的に重複する領域にヴィ
アホール８を設け、入出力端子１０と幹線７との電気的
接続がなされる。例えば、幹線７ｂが、標準セル３ａの
入出力端子１０，標準セル３ｃの入出力端子１０とそれ
ぞれヴィアホール８を介して電気的に接続されることに
より、標準セル３ａと標準セル３ｃとのセル間接続がな
される。また、図５は、幹線７ｃが、標準セル３ａの入
出力端子１０，標準セル３ｃの入出力端子１０とそれぞ
れヴィアホール８を介して電気的に接続されることによ
り、標準セル３ａと標準セル３ｃとのセル間接続がなさ
れた例である。
セル方式の半導体集積回路装置の同一セル列上にあるセ
ル間接続状況を模式的に示した説明図である。同図に示
すように、標準セル３の上端に電源線１が配置され、下
端に接地線２が配置される。そして、同一セル列３０に
ある各セル３（３ａ〜３ｃ）の内部に第１層アルミ配線
層による入出力端子１０が、セル３内の電源線１側から
接地線２側にかけてセル列方向に対し垂直に配置される
。一方、セル列方向に対して平行に、標準セル３におけ
る入出力端子１０、電源線１及び接地線２とは電気的に
独立して、第１層アルミ配線層より上層に形成された第
２層アルミ配線層からなり、互いに独立関係にある複数
の幹線７（７ａ〜７ｃ）が接続対象の標準セル３の入出
力端子１０，１０間に配置される。なお、電源線１及び
接地線２も第２層アルミ配線層で形成されるそして、入
出力端子１０と幹線７とが平面的に重複する領域にヴィ
アホール８を設け、入出力端子１０と幹線７との電気的
接続がなされる。例えば、幹線７ｂが、標準セル３ａの
入出力端子１０，標準セル３ｃの入出力端子１０とそれ
ぞれヴィアホール８を介して電気的に接続されることに
より、標準セル３ａと標準セル３ｃとのセル間接続がな
される。また、図５は、幹線７ｃが、標準セル３ａの入
出力端子１０，標準セル３ｃの入出力端子１０とそれぞ
れヴィアホール８を介して電気的に接続されることによ
り、標準セル３ａと標準セル３ｃとのセル間接続がなさ
れた例である。
【００２０】図６は第２の実施例の標準セル３の内部構
成を詳細に示した平面図である。同図に示すように、第
２層アルミ配線層である電源線１，接地線２間に設けら
れたＰ拡散領域２１及びＮ拡散領域２２上に、第１及び
第２のアルミ配線層と異なる層である２本のポリシリコ
ン層２３を形成することにより２つのＰチャネルトラン
ジスタ及び２つのＮチャネルトランジスタを形成する。
成を詳細に示した平面図である。同図に示すように、第
２層アルミ配線層である電源線１，接地線２間に設けら
れたＰ拡散領域２１及びＮ拡散領域２２上に、第１及び
第２のアルミ配線層と異なる層である２本のポリシリコ
ン層２３を形成することにより２つのＰチャネルトラン
ジスタ及び２つのＮチャネルトランジスタを形成する。
【００２１】そして、電源線１側から接地線２側にかけ
て、第１層アルミ配線層である３本の入出力端子１０ａ
〜１０ｃが形成される。ただし、入出力端子１０ｂは、
Ｐ拡散領域２１上と、それ以外の領域上とで分離形成さ
れており、両者の間はポリシリコン層２３及びヴィアホ
ール２６により電気的に接続される。
て、第１層アルミ配線層である３本の入出力端子１０ａ
〜１０ｃが形成される。ただし、入出力端子１０ｂは、
Ｐ拡散領域２１上と、それ以外の領域上とで分離形成さ
れており、両者の間はポリシリコン層２３及びヴィアホ
ール２６により電気的に接続される。
【００２２】また、第１層アルミ配線層である内部配線
層２４ａ，２４ｂ及び２４ｃを形成し、ヴィアホール２
５を設けることにより、電源線１と内部配線層２４ａと
の電気的接続が図れるとともに、接地線２と内部配線層
２４ｂ及び２４ｃとの電気的接続が図れる。そして、ヴ
ィアホール２６を設けることにより、入出力端子１０あ
るいは内部配線層２４（２４ａ〜２４ｃ）と拡散領域２
１、２２あるいはポリシリコン層２３との電気的接続が
図られ、図３の等価回路に示すように、入出力端子１０
ａ及び１０ｂを入力Ａ及びＢとし入出力端子１０ｃを出
力Ｙとした２入力ＮＯＲゲートが構成される。
層２４ａ，２４ｂ及び２４ｃを形成し、ヴィアホール２
５を設けることにより、電源線１と内部配線層２４ａと
の電気的接続が図れるとともに、接地線２と内部配線層
２４ｂ及び２４ｃとの電気的接続が図れる。そして、ヴ
ィアホール２６を設けることにより、入出力端子１０あ
るいは内部配線層２４（２４ａ〜２４ｃ）と拡散領域２
１、２２あるいはポリシリコン層２３との電気的接続が
図られ、図３の等価回路に示すように、入出力端子１０
ａ及び１０ｂを入力Ａ及びＢとし入出力端子１０ｃを出
力Ｙとした２入力ＮＯＲゲートが構成される。
【００２３】このような構成の標準セル３に対し、第２
層アルミ配線層である幹線７ａ〜７ｉが形成可能な仮想
領域であるトラックＴ（Ｔａ〜Ｔｉ）が、電源線１，接
地線２間に平行に想定される。そして、標準セル３の入
出力端子１０と選択されたトラックＴとが平面的に重複
する領域にヴィアホール８を設けることにより、標準セ
ル３の入出力端子１０と選択されたトラックＴ上に形成
される幹線７との電気的接続が図れる。図６の例では、
ヴィアホール８により、入出力端子１０ａ，幹線７ｃ間
、入出力端子１０ｂ，幹線７ａ間及び入出力端子１０ｃ
，幹線７ｂ間の電気的接続を図っている。
層アルミ配線層である幹線７ａ〜７ｉが形成可能な仮想
領域であるトラックＴ（Ｔａ〜Ｔｉ）が、電源線１，接
地線２間に平行に想定される。そして、標準セル３の入
出力端子１０と選択されたトラックＴとが平面的に重複
する領域にヴィアホール８を設けることにより、標準セ
ル３の入出力端子１０と選択されたトラックＴ上に形成
される幹線７との電気的接続が図れる。図６の例では、
ヴィアホール８により、入出力端子１０ａ，幹線７ｃ間
、入出力端子１０ｂ，幹線７ａ間及び入出力端子１０ｃ
，幹線７ｂ間の電気的接続を図っている。
【００２４】図７は第２の実施例における同一セル列の
セル間配線方法を示すフローチャートである。
セル間配線方法を示すフローチャートである。
【００２５】同図を参照して、まず、ステップＳ１で、
同一セル列３０において、異なる標準セル間で結線すべ
き入出力端子１０の組の有無をチェックし、結線すべき
入出力端子の組がなければ終了し、存在すればステップ
Ｓ２に移る。
同一セル列３０において、異なる標準セル間で結線すべ
き入出力端子１０の組の有無をチェックし、結線すべき
入出力端子の組がなければ終了し、存在すればステップ
Ｓ２に移る。
【００２６】ステップＳ２において、未使用のトラック
Ｔを選択し、選択されたトラックＴ上において、結線す
べき入出力端子１０，１０間に幹線７を形成する。
Ｔを選択し、選択されたトラックＴ上において、結線す
べき入出力端子１０，１０間に幹線７を形成する。
【００２７】そして、ステップＳ３において、ステップ
Ｓ２で形成された幹線７と入出力端子１０とが平面的に
する重複する領域にヴィアホール８を設けることにより
幹線７と入出力端子１０との電気的接続を図る。
Ｓ２で形成された幹線７と入出力端子１０とが平面的に
する重複する領域にヴィアホール８を設けることにより
幹線７と入出力端子１０との電気的接続を図る。
【００２８】上記ステップＳ１〜Ｓ３の手順を、結線す
べき入出力端子の組が存在する限り行うことにより、同
一セル列のセル間配線がすべて標準セル３内部で行われ
る。
べき入出力端子の組が存在する限り行うことにより、同
一セル列のセル間配線がすべて標準セル３内部で行われ
る。
【００２９】このように、第１の実施例同様、互いに異
なるアルミ層である各標準セル３内の入出力端子１０と
幹線７とを、標準セル３内で必ず平面的に重複する領域
が存在するように配置し、入出力端子１０と幹線７とが
重複する領域にヴィアホール８を設けることにより、同
一セル列３０にある標準セル３間の配線が可能になる。 その結果、同一セル列３０にあるセル間配線をすべてセ
ル列３０内で行うことができるため、その分、セル外部
に設けるセル間信号配線専用領域４の形成面積を狭める
ことができ集積度の向上が図れる。
なるアルミ層である各標準セル３内の入出力端子１０と
幹線７とを、標準セル３内で必ず平面的に重複する領域
が存在するように配置し、入出力端子１０と幹線７とが
重複する領域にヴィアホール８を設けることにより、同
一セル列３０にある標準セル３間の配線が可能になる。 その結果、同一セル列３０にあるセル間配線をすべてセ
ル列３０内で行うことができるため、その分、セル外部
に設けるセル間信号配線専用領域４の形成面積を狭める
ことができ集積度の向上が図れる。
【００３０】さらに、第２の実施例では、標準セル３内
において、上端にある電源線１と下端にある接地線２以
外の領域は、第２層アルミ配線層を用いないため、電源
線１，接地線２間であれば、任意に第２層アルミ配線層
である幹線を形成することができる利点がある。
において、上端にある電源線１と下端にある接地線２以
外の領域は、第２層アルミ配線層を用いないため、電源
線１，接地線２間であれば、任意に第２層アルミ配線層
である幹線を形成することができる利点がある。
【００３１】図８はこの発明の第３の実施例である標準
セル方式の半導体集積回路装置の同一セル列上にあるセ
ル間接続状況を模式的に示した説明図である。同図に示
すように、同一セル列にある各セル３（３ａ〜３ｃ）の
内部において、第１層アルミ配線層で形成された入出力
端子１１は、セル３内の電源線１側から接地線２側にか
けてセル列方向に対し垂直に配置された第１層アルミ配
線層である支線１２と電気的に接続される。一方、第２
の実施例同様、接続対象の入出力端子間に、セル列方向
に対して平行に、第２層アルミ配線層である複数の幹線
７（７ａ〜７ｃ）が配置される。なお、電源線１及び接
地線２も第２層アルミ配線層で形成される。
セル方式の半導体集積回路装置の同一セル列上にあるセ
ル間接続状況を模式的に示した説明図である。同図に示
すように、同一セル列にある各セル３（３ａ〜３ｃ）の
内部において、第１層アルミ配線層で形成された入出力
端子１１は、セル３内の電源線１側から接地線２側にか
けてセル列方向に対し垂直に配置された第１層アルミ配
線層である支線１２と電気的に接続される。一方、第２
の実施例同様、接続対象の入出力端子間に、セル列方向
に対して平行に、第２層アルミ配線層である複数の幹線
７（７ａ〜７ｃ）が配置される。なお、電源線１及び接
地線２も第２層アルミ配線層で形成される。
【００３２】第３の実施例では、第２の実施例と異なり
、入出力端子１１は必要最小限の領域だけ配置し、幹線
７と入出力端子１１との電気的接続は支線１２及びヴィ
アホール８を介して行う。
、入出力端子１１は必要最小限の領域だけ配置し、幹線
７と入出力端子１１との電気的接続は支線１２及びヴィ
アホール８を介して行う。
【００３３】例えば、図８において、標準セル３ａの入
出力端子１１に電気的に接続された支線１２と、標準セ
ル３ｃの入出力端子１１に電気的に接続された支線１２
とが、幹線７ｂ及びヴィアホール８を介して電気的に接
続されることにより、標準セル３ａと標準セル３ｃとの
セル間接続がなされる。
出力端子１１に電気的に接続された支線１２と、標準セ
ル３ｃの入出力端子１１に電気的に接続された支線１２
とが、幹線７ｂ及びヴィアホール８を介して電気的に接
続されることにより、標準セル３ａと標準セル３ｃとの
セル間接続がなされる。
【００３４】図９及び図１０は第３の実施例の標準セル
３の内部構成を詳細に示した平面図であり、図９はセル
間配線前の状態を示し、図１０はセル間配線後の状態を
示す。図９に示すように、第２の実施例同様、第２層ア
ルミ配線層である電源線１，接地線２間に設けられたＰ
拡散領域２１及びＮ拡散領域２２上に、第１及び第２の
アルミ配線層と異なる層であるポリシリコン層２３を形
成することにより２つのＰチャネルトランジスタ及び２
つのＮチャネルトランジスタを形成する。
３の内部構成を詳細に示した平面図であり、図９はセル
間配線前の状態を示し、図１０はセル間配線後の状態を
示す。図９に示すように、第２の実施例同様、第２層ア
ルミ配線層である電源線１，接地線２間に設けられたＰ
拡散領域２１及びＮ拡散領域２２上に、第１及び第２の
アルミ配線層と異なる層であるポリシリコン層２３を形
成することにより２つのＰチャネルトランジスタ及び２
つのＮチャネルトランジスタを形成する。
【００３５】そして、第１層アルミ配線層である３本の
入出力端子１１ａ〜１１ｃが必要最小限の形成面積で形
成される。なお、入出力端子１１ｂは２つに分離形成さ
れており、両者の間はポリシリコン層２３及びヴィアホ
ール２６により電気的に接続される。
入出力端子１１ａ〜１１ｃが必要最小限の形成面積で形
成される。なお、入出力端子１１ｂは２つに分離形成さ
れており、両者の間はポリシリコン層２３及びヴィアホ
ール２６により電気的に接続される。
【００３６】また、第１層アルミ配線層である内部配線
層２４ａ，２４ｂ及び２４ｃを形成し、ヴィアホール２
５を設けることにより、電源線１と内部配線層２４ａと
の電気的接続が図れ、接地線２と内部配線層２４ｂ及び
２４ｃとの電気的接続が図れる。そして、ヴィアホール
２６を設けることにより、入出力端子１１（１１ａ〜１
１ｃ）あるいは内部配線層２４（２４ａ〜２４ｃ）と拡
散領域２１、２２あるいはポリシリコン層２３との電気
的接続が図れ、図３の等価回路に示すように、入出力端
子１１ａ及び１１ｂを入力Ａ及びＢとし入出力端子１１
ｃを出力Ｙとした２入力ＮＯＲゲートが構成される。
層２４ａ，２４ｂ及び２４ｃを形成し、ヴィアホール２
５を設けることにより、電源線１と内部配線層２４ａと
の電気的接続が図れ、接地線２と内部配線層２４ｂ及び
２４ｃとの電気的接続が図れる。そして、ヴィアホール
２６を設けることにより、入出力端子１１（１１ａ〜１
１ｃ）あるいは内部配線層２４（２４ａ〜２４ｃ）と拡
散領域２１、２２あるいはポリシリコン層２３との電気
的接続が図れ、図３の等価回路に示すように、入出力端
子１１ａ及び１１ｂを入力Ａ及びＢとし入出力端子１１
ｃを出力Ｙとした２入力ＮＯＲゲートが構成される。
【００３７】このような構成の標準セル３に対し、第２
層アルミ配線層である幹線７ａ〜７ｉが形成可能な仮想
領域である複数のトラックＴ（Ｔａ〜Ｔｉ）が、電源線
１，接地線２間に平行に想定される。そして、図１０に
示すように、電気的接続を所望するトラックＴと平面的
に重複するように、入出力端子１１ａ、１１ｂから支線
１２ａ，１２ｂを延設する。
層アルミ配線層である幹線７ａ〜７ｉが形成可能な仮想
領域である複数のトラックＴ（Ｔａ〜Ｔｉ）が、電源線
１，接地線２間に平行に想定される。そして、図１０に
示すように、電気的接続を所望するトラックＴと平面的
に重複するように、入出力端子１１ａ、１１ｂから支線
１２ａ，１２ｂを延設する。
【００３８】その後、入出力端子１１ａ〜１１ｃとの電
気的接続用にトラックＴａ〜Ｔｃが選択され、これらの
トラックＴａ〜Ｔｃ上に幹線７ａ〜７ｃを形成する。そ
して、支線１２ａ、支線１２ｂ及び入出力端子１１ｃと
幹線７ｃ、幹線７ａ及び幹線７ｂとがそれぞれ平面的に
重複する領域にヴィアホール８を設けることにより、標
準セル３の入出力端子１１とトラックＴ上に形成された
幹線７との電気的接続を図る。すなわち、ヴィアホール
８及び支線１２ａを介して入出力端子１０ａ，幹線７ｃ
間の電気的接続が、ヴィアホール８及び支線１２ｂを介
して入出力端子１１ｂ，幹線７ａ間の電気的接続が、ヴ
ィアホール８を介して入出力端子１１ｃと幹線７ａとの
電気的接続が図れる。
気的接続用にトラックＴａ〜Ｔｃが選択され、これらの
トラックＴａ〜Ｔｃ上に幹線７ａ〜７ｃを形成する。そ
して、支線１２ａ、支線１２ｂ及び入出力端子１１ｃと
幹線７ｃ、幹線７ａ及び幹線７ｂとがそれぞれ平面的に
重複する領域にヴィアホール８を設けることにより、標
準セル３の入出力端子１１とトラックＴ上に形成された
幹線７との電気的接続を図る。すなわち、ヴィアホール
８及び支線１２ａを介して入出力端子１０ａ，幹線７ｃ
間の電気的接続が、ヴィアホール８及び支線１２ｂを介
して入出力端子１１ｂ，幹線７ａ間の電気的接続が、ヴ
ィアホール８を介して入出力端子１１ｃと幹線７ａとの
電気的接続が図れる。
【００３９】したがって、第３の実施例における同一セ
ル列のセル間配線方法手順は、第２の実施例と異なり、
図７で示した第２の実施例のフローチャートのステップ
Ｓ２以降の工程は以下のようになる。
ル列のセル間配線方法手順は、第２の実施例と異なり、
図７で示した第２の実施例のフローチャートのステップ
Ｓ２以降の工程は以下のようになる。
【００４０】まず、未使用のトラックＴを選択し、入出
力端子１１から、選択されたトラックＴと平面的重複領
域が現れる地点にかけて、支線１２を延設するとともに
、選択されたトラックＴ上に幹線７を設ける。そして、
幹線７と支線１２との平面的重複領域にヴィアホール８
を設けることにより幹線７と入出力端子１１との電気的
接続を図る。
力端子１１から、選択されたトラックＴと平面的重複領
域が現れる地点にかけて、支線１２を延設するとともに
、選択されたトラックＴ上に幹線７を設ける。そして、
幹線７と支線１２との平面的重複領域にヴィアホール８
を設けることにより幹線７と入出力端子１１との電気的
接続を図る。
【００４１】このように、第３の実施例では、第２の実
施例と同様な効果に加え、標準セル３内に形成する第１
層アルミ配線層である入出力端子１１を必要最小限の領
域で構成し、幹線７との接続に必要な領域に第１層アル
ミ配線層である支線１２を設けることにより、第２の実
施例に比べ第１層アルミ配線層の形成面積を減少させる
ことができる効果がある。
施例と同様な効果に加え、標準セル３内に形成する第１
層アルミ配線層である入出力端子１１を必要最小限の領
域で構成し、幹線７との接続に必要な領域に第１層アル
ミ配線層である支線１２を設けることにより、第２の実
施例に比べ第１層アルミ配線層の形成面積を減少させる
ことができる効果がある。
【００４２】図１１は、データパス回路の一例を示すブ
ロック図である。なお、データパス回路とは、プロセッ
サにおける演算実行部であり複数ビット幅のデータを処
理する機能を有する複数の回路ブロック（以下、「機能
ブロック」という）を相互接続して形成される回路であ
る。
ロック図である。なお、データパス回路とは、プロセッ
サにおける演算実行部であり複数ビット幅のデータを処
理する機能を有する複数の回路ブロック（以下、「機能
ブロック」という）を相互接続して形成される回路であ
る。
【００４３】同図において、４１、４２はマルチプレク
サ、４３はＡＬＵ、４４はラッチ、４５は各機能ブロッ
ク４１〜４４間を接続する４ビット幅のバスである。各
機能ブロック４１〜４４は、４ビットのデータがデータ
バス４５を通じてマルチプレクサ４１及び４２から入力
され、ラッチ４４へと出力されて一連の処理がなされる
。
サ、４３はＡＬＵ、４４はラッチ、４５は各機能ブロッ
ク４１〜４４間を接続する４ビット幅のバスである。各
機能ブロック４１〜４４は、４ビットのデータがデータ
バス４５を通じてマルチプレクサ４１及び４２から入力
され、ラッチ４４へと出力されて一連の処理がなされる
。
【００４４】図１１で示したようなデータパス回路は、
各ビットを下位ビットから上位ビットへ順に直列に並べ
た規則的な構造となるため、各機能ブロック４１〜４４
を同一セル列内の標準セルで形成し本願発明を適用すれ
ば、セル間信号配線専用領域４を全く設けることなく、
データパス回路を形成することができる。
各ビットを下位ビットから上位ビットへ順に直列に並べ
た規則的な構造となるため、各機能ブロック４１〜４４
を同一セル列内の標準セルで形成し本願発明を適用すれ
ば、セル間信号配線専用領域４を全く設けることなく、
データパス回路を形成することができる。
【００４５】なお、上記第１〜第３の実施例では、入出
力端子１０，１１及び支線１２を第１層アルミ配線層で
形成し、幹線７を第２層アルミ配線層で形成した例を示
したが、これに限定されず第１及び第２のアルミ配線層
が逆層でも、アルミ配線層が３層以上でもよい。また、
ＰチャネルトランジスタとＮチャネルトランジスタの入
力線としてポリシリコン層を用い、出力線としてアルミ
層を用いたが、入力線及び出力線の形成層はこれに限定
されない。
力端子１０，１１及び支線１２を第１層アルミ配線層で
形成し、幹線７を第２層アルミ配線層で形成した例を示
したが、これに限定されず第１及び第２のアルミ配線層
が逆層でも、アルミ配線層が３層以上でもよい。また、
ＰチャネルトランジスタとＮチャネルトランジスタの入
力線としてポリシリコン層を用い、出力線としてアルミ
層を用いたが、入力線及び出力線の形成層はこれに限定
されない。
【００４６】さらに、標準セル３を構成するデバイスと
して、ＣＭＯＳの例を示したが、これに限定されず、Ｅ
ＣＬのようなバイポーラ素子や他のＭＯＳ素子であって
も同様の効果を奏する。
して、ＣＭＯＳの例を示したが、これに限定されず、Ｅ
ＣＬのようなバイポーラ素子や他のＭＯＳ素子であって
も同様の効果を奏する。
【００４７】
【発明の効果】以上説明したように、請求項１記載の半
導体集積回路装置によれば、少なくとも１つの標準セル
の内部領域に少なくとも１つのセル間接続用配線を設け
たため、その分、標準セル外に設けるセル間信号配線専
用領域の形成面積を減少させることができ、集積度の向
上が図れる。
導体集積回路装置によれば、少なくとも１つの標準セル
の内部領域に少なくとも１つのセル間接続用配線を設け
たため、その分、標準セル外に設けるセル間信号配線専
用領域の形成面積を減少させることができ、集積度の向
上が図れる。
【００４８】また、請求項２記載のセルの配置配線方法
及び請求項３記載の半導体集積回路装置においては、接
続対象入出力端子とセル列間配線層とを電気的に接続し
て同一セル列にある標準セル間の外部配線を行うため、
同一セル列にある標準セル間の外部配線はすべて同一セ
ル列上で行える分、標準セル外に設けるセル間信号配線
専用領域の形成面積を減少させることができ、集積度の
向上が図れる。
及び請求項３記載の半導体集積回路装置においては、接
続対象入出力端子とセル列間配線層とを電気的に接続し
て同一セル列にある標準セル間の外部配線を行うため、
同一セル列にある標準セル間の外部配線はすべて同一セ
ル列上で行える分、標準セル外に設けるセル間信号配線
専用領域の形成面積を減少させることができ、集積度の
向上が図れる。
【図１】この発明の第１の実施例である標準セル方式の
半導体集積回路装置のレイアウトを示す平面図である。
半導体集積回路装置のレイアウトを示す平面図である。
【図２】図１で示した標準セル３の内部構成を詳細に示
した平面図である。
した平面図である。
【図３】図２で示した標準セル３の機能を示した等価回
路図である。
路図である。
【図４】この発明の第２の実施例である標準セル方式の
半導体集積回路装置の同一セル列上にあるセル間接続状
況を模式的に示した説明図である。
半導体集積回路装置の同一セル列上にあるセル間接続状
況を模式的に示した説明図である。
【図５】この発明の第２の実施例である標準セル方式の
半導体集積回路装置の同一セル列上にあるセル間接続状
況を模式的に示した説明図である。
半導体集積回路装置の同一セル列上にあるセル間接続状
況を模式的に示した説明図である。
【図６】第２の実施例の標準セル３の内部構成を詳細に
示した平面図である。
示した平面図である。
【図７】第２の実施例における同一セル列のセル間配線
方法を示すフローチャートである。
方法を示すフローチャートである。
【図８】この発明の第３の実施例である標準セル方式の
半導体集積回路装置の同一セル列上にあるセル間接続状
況を模式的に示した説明図である。
半導体集積回路装置の同一セル列上にあるセル間接続状
況を模式的に示した説明図である。
【図９】第３の実施例の標準セルの内部構成を詳細に示
した平面図である。
した平面図である。
【図１０】第３の実施例の標準セルの内部構成を詳細に
示した平面図である。
示した平面図である。
【図１１】データパス回路の一例を示すブロック図であ
る。
る。
【図１２】従来の標準セル方式による半導体集積回路装
置のレイアウトを示す平面図である。
置のレイアウトを示す平面図である。
３ 標準セル
４ セル間信号配線専用領域
７ 幹線
８ ヴィアホール
１０ 入出力端子
１１ 入出力端子
１２ 支線
Claims (3)
- 【請求項１】 論理機能を有する複数の標準セルを配
置し、これらの標準セル間の外部接続を、接続対象のセ
ル間にセル間接続用配線を形成することにより行う標準
セル方式の半導体集積回路装置において、前記複数の標
準セルのうち、少なくとも１つの標準セルの内部領域に
、少なくとも１つの前記セル間接続用配線を設けたこと
を特徴とする半導体集積回路装置。 - 【請求項２】 各々が論理機能を有し入出力端子を備
えた複数の標準セルを所定方向に隣接配置してセル列を
設けるステップと、前記所定方向に沿って、前記セル列
におけるすべての前記標準セルと電気的に独立したセル
列間配線層を前記セル列上に設けるステップと、前記複
数の標準セルにそれぞれ備えられた入出力端子のうち、
互いに電気的接続を所望する異なる標準セル間における
入出力端子をそれぞれ接続対象入出力端子として選択し
、該接続対象入出力端子と前記セル列間配線層とを電気
的に接続することにより、同一セル列にある前記接続対
象入出力端子間の外部配線を行うステップとを備えたセ
ルの配置配線方法。 - 【請求項３】 請求項２記載のセルの配置配線方法に
よってセルが配置配線された半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3160235A JPH04340252A (ja) | 1990-07-27 | 1991-07-01 | 半導体集積回路装置及びセルの配置配線方法 |
| DE4124877A DE4124877C2 (de) | 1990-07-27 | 1991-07-26 | Verfahren zum Anordnen und Verdrahten von Standardzellen einer integrierten Halbleiterschaltungsvorrichtung |
| KR1019910012906A KR960011866B1 (ko) | 1990-07-27 | 1991-07-26 | 반도체 집적회로장치 및 셀의 배치배선방법 |
| US08/094,925 US6121644A (en) | 1990-07-27 | 1993-07-22 | Semiconductor integrated circuit device and method of arranging and wiring cells |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19956890 | 1990-07-27 | ||
| JP2-199568 | 1990-07-27 | ||
| JP3160235A JPH04340252A (ja) | 1990-07-27 | 1991-07-01 | 半導体集積回路装置及びセルの配置配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340252A true JPH04340252A (ja) | 1992-11-26 |
Family
ID=26486796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3160235A Pending JPH04340252A (ja) | 1990-07-27 | 1991-07-01 | 半導体集積回路装置及びセルの配置配線方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6121644A (ja) |
| JP (1) | JPH04340252A (ja) |
| KR (1) | KR960011866B1 (ja) |
| DE (1) | DE4124877C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880493A (en) * | 1994-12-09 | 1999-03-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit devices adapted for automatic design and method of arranging such devices |
| KR100615575B1 (ko) * | 2004-09-10 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치 방법 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3057975B2 (ja) * | 1993-09-27 | 2000-07-04 | 日本電気株式会社 | 集積回路の配線 |
| JPH0851159A (ja) * | 1994-08-05 | 1996-02-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP5028714B2 (ja) * | 2001-03-30 | 2012-09-19 | 富士通セミコンダクター株式会社 | 半導体集積回路装置、および配線方法 |
| JP4056348B2 (ja) * | 2002-10-07 | 2008-03-05 | 株式会社ルネサステクノロジ | 集積回路チップモジュールおよび携帯電話機 |
| JP2005027041A (ja) | 2003-07-02 | 2005-01-27 | Renesas Technology Corp | 固体撮像装置 |
| US7156233B2 (en) * | 2004-06-15 | 2007-01-02 | Pitney Bowes Inc. | Tamper barrier enclosure with corner protection |
| JP2007234777A (ja) * | 2006-02-28 | 2007-09-13 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置およびその設計方法 |
| US11101207B2 (en) * | 2019-10-29 | 2021-08-24 | Qualcomm Incorporated | Integrated circuit with cells having metal layer configured based on directions from which intercell metal interconnects connects to the metal layer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211767A (en) * | 1981-06-24 | 1982-12-25 | Nippon Telegr & Teleph Corp <Ntt> | Mos integrated circuit |
| JPS6428939A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Semiconductor integrated circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1102009A (en) * | 1977-09-06 | 1981-05-26 | Algirdas J. Gruodis | Integrated circuit layout utilizing separated active circuit and wiring regions |
| US4249193A (en) * | 1978-05-25 | 1981-02-03 | International Business Machines Corporation | LSI Semiconductor device and fabrication thereof |
| JPS607147A (ja) * | 1983-06-24 | 1985-01-14 | Mitsubishi Electric Corp | 半導体装置 |
| US4623911A (en) * | 1983-12-16 | 1986-11-18 | Rca Corporation | High circuit density ICs |
| JPS6110269A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 半導体集積回路 |
| JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
-
1991
- 1991-07-01 JP JP3160235A patent/JPH04340252A/ja active Pending
- 1991-07-26 KR KR1019910012906A patent/KR960011866B1/ko not_active IP Right Cessation
- 1991-07-26 DE DE4124877A patent/DE4124877C2/de not_active Expired - Fee Related
-
1993
- 1993-07-22 US US08/094,925 patent/US6121644A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57211767A (en) * | 1981-06-24 | 1982-12-25 | Nippon Telegr & Teleph Corp <Ntt> | Mos integrated circuit |
| JPS6428939A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Semiconductor integrated circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880493A (en) * | 1994-12-09 | 1999-03-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit devices adapted for automatic design and method of arranging such devices |
| US6100550A (en) * | 1994-12-09 | 2000-08-08 | Mitsubishi Denki Kabushiki Kaisha | Circuit cell based semiconductor integrated circuit device and method of arrangement-interconnection therefor |
| KR100615575B1 (ko) * | 2004-09-10 | 2006-08-25 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 배치 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960011866B1 (ko) | 1996-09-03 |
| DE4124877A1 (de) | 1992-02-20 |
| KR920003568A (ko) | 1992-02-29 |
| US6121644A (en) | 2000-09-19 |
| DE4124877C2 (de) | 1996-04-18 |
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