JPH11345881A - 標準セルライブラリ、ブロックレイアウト設計方法および設計装置ならびに半導体集積装置 - Google Patents
標準セルライブラリ、ブロックレイアウト設計方法および設計装置ならびに半導体集積装置Info
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- JPH11345881A JPH11345881A JP10152792A JP15279298A JPH11345881A JP H11345881 A JPH11345881 A JP H11345881A JP 10152792 A JP10152792 A JP 10152792A JP 15279298 A JP15279298 A JP 15279298A JP H11345881 A JPH11345881 A JP H11345881A
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- cell group
- ground
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Abstract
(57)【要約】
【課題】 標準セル間の電源ノイズや電源電圧降下の影
響を抑制した標準セルライブラリ、ブロックレイアウト
設計方法および設計装置ならびに半導体集積装置を得
る。 【解決手段】 ２つ以上の電源ピンと２つ以上の接地ピ
ンからなる外部ピンを有し、２つ以上の電源ピン間を接
続した電源幹線と２つ以上の接地ピン間を接続した接地
幹線を有した標準セルにおいて、電源幹線３０３として
第１の配線層を使用し，接地幹線３０４として第２の配
線層を使用した標準セル群Ａと、電源幹線３０５として
第１の配線層と異なる第３の配線層を使用し，接地幹線
３０６として第２の配線層と異なる第４の配線層を使用
した標準セル群Ｂとを備えた標準セルライブラリ。
響を抑制した標準セルライブラリ、ブロックレイアウト
設計方法および設計装置ならびに半導体集積装置を得
る。 【解決手段】 ２つ以上の電源ピンと２つ以上の接地ピ
ンからなる外部ピンを有し、２つ以上の電源ピン間を接
続した電源幹線と２つ以上の接地ピン間を接続した接地
幹線を有した標準セルにおいて、電源幹線３０３として
第１の配線層を使用し，接地幹線３０４として第２の配
線層を使用した標準セル群Ａと、電源幹線３０５として
第１の配線層と異なる第３の配線層を使用し，接地幹線
３０６として第２の配線層と異なる第４の配線層を使用
した標準セル群Ｂとを備えた標準セルライブラリ。
Description
【０００１】
【発明の属する技術分野】この発明は、集積回路に用い
られる標準セルライブラリ、ブロックレイアウト設計方
法および設計装置ならびに半導体集積装置に関するもの
である。
られる標準セルライブラリ、ブロックレイアウト設計方
法および設計装置ならびに半導体集積装置に関するもの
である。
【０００２】
【従来の技術】近年のディジタル回路の進歩により、回
路の高速化，高集積化が益々進んでいる。回路の大規模
化のため、標準セルライブラリを使用したレイアウト設
計が一般的に使用されている。一方で回路の高速化，高
集積化が進むことによって、回路のタイミングやクロッ
クスキューの問題がますます重要になってきている。
路の高速化，高集積化が益々進んでいる。回路の大規模
化のため、標準セルライブラリを使用したレイアウト設
計が一般的に使用されている。一方で回路の高速化，高
集積化が進むことによって、回路のタイミングやクロッ
クスキューの問題がますます重要になってきている。
【０００３】図６に従来の標準セルライブラリに含まれ
る標準セル６０１のレイアウトの例を示す。また、図７
に従来の標準セルライブラリを使用して構成されたブロ
ックレイアウトの例を示す。図６，図７において、６０
２は電源幹線であり、６０３は接地幹線であり、６０４
は電源ピンであり、６０５は接地ピンであり、６０６は
Ｐチャネルトランジスタであり、６０７はＮチャネルト
ランジスタであり、６０８は入力ピンであり、６０９は
出力ピンである。
る標準セル６０１のレイアウトの例を示す。また、図７
に従来の標準セルライブラリを使用して構成されたブロ
ックレイアウトの例を示す。図６，図７において、６０
２は電源幹線であり、６０３は接地幹線であり、６０４
は電源ピンであり、６０５は接地ピンであり、６０６は
Ｐチャネルトランジスタであり、６０７はＮチャネルト
ランジスタであり、６０８は入力ピンであり、６０９は
出力ピンである。
【０００４】また、図６中、６１０はＰ，Ｎチャネルト
ランジスタのゲート端子、６１１はＰチャネルトランジ
スタの拡散領域、６１２はＮチャネルトランジスタの拡
散領域、６１３はＰチャネルトランジスタのソース端子
と電源幹線６０２とを接続する配線、６１４はＮチャネ
ルトランジスタのソース端子と接地幹線６０３とを接続
する配線、６１５はＰチャネルトランジスタのドレイン
端子とＮチャネルトランジスタのドレイン端子を結ぶ配
線である。Ｐチャネルトランジスタ６０６は、Ｐ，Ｎチ
ャネルトランジスタのゲート端子６１０の内Ｐチャネル
トランジスタの拡散領域６１１の上に乗っている部分
と、Ｐチャネルトランジスタの拡散領域６１１とを合わ
せた部分から構成されている。また、Ｎチャネルトラン
ジスタ６０７は、Ｐ，Ｎチャネルトランジスタのゲート
端子６１０の内Ｎチャネルトランジスタの拡散領域６１
２の上に乗っている部分と、Ｎチャネルトランジスタの
拡散領域６１２とを合わせた部分から構成されている。
ランジスタのゲート端子、６１１はＰチャネルトランジ
スタの拡散領域、６１２はＮチャネルトランジスタの拡
散領域、６１３はＰチャネルトランジスタのソース端子
と電源幹線６０２とを接続する配線、６１４はＮチャネ
ルトランジスタのソース端子と接地幹線６０３とを接続
する配線、６１５はＰチャネルトランジスタのドレイン
端子とＮチャネルトランジスタのドレイン端子を結ぶ配
線である。Ｐチャネルトランジスタ６０６は、Ｐ，Ｎチ
ャネルトランジスタのゲート端子６１０の内Ｐチャネル
トランジスタの拡散領域６１１の上に乗っている部分
と、Ｐチャネルトランジスタの拡散領域６１１とを合わ
せた部分から構成されている。また、Ｎチャネルトラン
ジスタ６０７は、Ｐ，Ｎチャネルトランジスタのゲート
端子６１０の内Ｎチャネルトランジスタの拡散領域６１
２の上に乗っている部分と、Ｎチャネルトランジスタの
拡散領域６１２とを合わせた部分から構成されている。
【０００５】図６に示すような従来の標準セル６０１に
おいては、電源ピン６０４および接地ピン６０５の高さ
位置、およびそれに接続される電源幹線６０２，接地幹
線６０３の配線層および太さが同一のために、図７に示
すブロックレイアウトのように標準セル６０１を並べて
配置した場合、電源幹線６０２および接地幹線６０３が
接続され、かつデザインルールを満たしているレイアウ
トを実現できる。
おいては、電源ピン６０４および接地ピン６０５の高さ
位置、およびそれに接続される電源幹線６０２，接地幹
線６０３の配線層および太さが同一のために、図７に示
すブロックレイアウトのように標準セル６０１を並べて
配置した場合、電源幹線６０２および接地幹線６０３が
接続され、かつデザインルールを満たしているレイアウ
トを実現できる。
【０００６】以上のように構成された標準セルライブラ
リおよび標準セルライブラリを使用して構成されたブロ
ックレイアウトでは、ブロックレイアウトにおいて標準
セル６０１を規則的な構造で並べることができ、ブロッ
クレイアウトを容易に構成することができるため、ＣＡ
Ｄによる大規模回路のレイアウトの自動設計に適してい
る。
リおよび標準セルライブラリを使用して構成されたブロ
ックレイアウトでは、ブロックレイアウトにおいて標準
セル６０１を規則的な構造で並べることができ、ブロッ
クレイアウトを容易に構成することができるため、ＣＡ
Ｄによる大規模回路のレイアウトの自動設計に適してい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、図６，
図７に示したような従来の標準セルライブラリおよび標
準セルライブラリを使用して構成されたブロックレイア
ウトでは、電源幹線６０２および接地幹線６０３が、各
標準セル６０１の電源幹線６０２を接続して共有されて
いるため、標準セル６０１から電源に流れるノイズが周
辺の標準セルに影響を与える。このため、クロック信号
分配用のバッファ等、信号のタイミングが大きな問題と
なる信号が流れる標準セル等への電源ノイズの影響のた
めに、信号のタイミングの問題が発生する可能性があ
る。また、ある標準セル６０１が電流を大量に消費し、
それによって電源電圧降下を引き起こした場合、周辺の
標準セルも電源電圧降下を引き起こし、速度の低下や誤
動作に至る可能性もある。
図７に示したような従来の標準セルライブラリおよび標
準セルライブラリを使用して構成されたブロックレイア
ウトでは、電源幹線６０２および接地幹線６０３が、各
標準セル６０１の電源幹線６０２を接続して共有されて
いるため、標準セル６０１から電源に流れるノイズが周
辺の標準セルに影響を与える。このため、クロック信号
分配用のバッファ等、信号のタイミングが大きな問題と
なる信号が流れる標準セル等への電源ノイズの影響のた
めに、信号のタイミングの問題が発生する可能性があ
る。また、ある標準セル６０１が電流を大量に消費し、
それによって電源電圧降下を引き起こした場合、周辺の
標準セルも電源電圧降下を引き起こし、速度の低下や誤
動作に至る可能性もある。
【０００８】上記従来の問題点に鑑み、この発明の標準
セルライブラリ、ブロックレイアウト設計方法および設
計装置ならびに半導体集積装置は、標準セル間の電源ノ
イズや電源電圧降下の影響を抑制することを目的とす
る。
セルライブラリ、ブロックレイアウト設計方法および設
計装置ならびに半導体集積装置は、標準セル間の電源ノ
イズや電源電圧降下の影響を抑制することを目的とす
る。
【０００９】
【課題を解決するための手段】請求項１ないし請求項４
記載の標準セルライブラリは、２つ以上の電源ピンと２
つ以上の接地ピンからなる外部ピンを有し、２つ以上の
電源ピン間を接続した電源幹線と２つ以上の接地ピン間
を接続した接地幹線を有した標準セルにおいて、電源幹
線として第１の配線層を使用し，接地幹線として第２の
配線層を使用した標準セル群Ａと、電源幹線として第１
の配線層と異なる第３の配線層を使用し，接地幹線とし
て第２の配線層と異なる第４の配線層を使用した標準セ
ル群Ｂとを備えたものである。
記載の標準セルライブラリは、２つ以上の電源ピンと２
つ以上の接地ピンからなる外部ピンを有し、２つ以上の
電源ピン間を接続した電源幹線と２つ以上の接地ピン間
を接続した接地幹線を有した標準セルにおいて、電源幹
線として第１の配線層を使用し，接地幹線として第２の
配線層を使用した標準セル群Ａと、電源幹線として第１
の配線層と異なる第３の配線層を使用し，接地幹線とし
て第２の配線層と異なる第４の配線層を使用した標準セ
ル群Ｂとを備えたものである。
【００１０】なお、第１の配線層と第２の配線層が同一
の配線層であり、第３の配線層と第４の配線層が同一の
配線層であってもよく、また標準セル群Ａと標準セル群
Ｂとの一方は、一定時間内での変化が他方と比べて著し
い信号を入出力するために使用される標準セル群であ
り、一定時間内での変化が著しい信号がクロック信号で
あってもよい。
の配線層であり、第３の配線層と第４の配線層が同一の
配線層であってもよく、また標準セル群Ａと標準セル群
Ｂとの一方は、一定時間内での変化が他方と比べて著し
い信号を入出力するために使用される標準セル群であ
り、一定時間内での変化が著しい信号がクロック信号で
あってもよい。
【００１１】請求項１ないし請求項４記載の標準セルラ
イブラリによると、標準セル群Ａと標準セル群Ｂの電源
幹線どうしならびに接地幹線どうしは、互いに異なる配
線層であるため、標準セル群Ａと標準セル群Ｂを並べて
配置した場合、標準セル群Ａと標準セル群Ｂの電源幹線
どうし、ならびに標準セル群Ａと標準セル群Ｂの接地幹
線どうしが接続されず、標準セル群Ａと標準セル群Ｂの
電源が分離する。よって、標準セル群Ａと標準セル群Ｂ
との間の電源ノイズならびに電源電圧降下の影響を抑制
できる。
イブラリによると、標準セル群Ａと標準セル群Ｂの電源
幹線どうしならびに接地幹線どうしは、互いに異なる配
線層であるため、標準セル群Ａと標準セル群Ｂを並べて
配置した場合、標準セル群Ａと標準セル群Ｂの電源幹線
どうし、ならびに標準セル群Ａと標準セル群Ｂの接地幹
線どうしが接続されず、標準セル群Ａと標準セル群Ｂの
電源が分離する。よって、標準セル群Ａと標準セル群Ｂ
との間の電源ノイズならびに電源電圧降下の影響を抑制
できる。
【００１２】請求項５ないし請求項８記載のブロックレ
イアウト設計方法は、２つ以上の電源ピンと２つ以上の
接地ピンからなる外部ピンを有し、２つ以上の電源ピン
間を接続した電源幹線と２つ以上の接地ピン間を接続し
た接地幹線を有した標準セルにおいて、電源幹線として
第１の配線層を使用し，接地幹線として第２の配線層を
使用した標準セル群Ａと、電源幹線として第１の配線層
と異なる第３の配線層を使用し，接地幹線として第２の
配線層と異なる第４の配線層を使用した標準セル群Ｂと
を備えた標準セルライブラリを使用し、標準セル群Ａの
各標準セルと標準セル群Ｂの各標準セルとを配置するス
テップと、第１の配線層で標準セル群Ａの各標準セルの
電源幹線を接続するステップと、第２の配線層で標準セ
ル群Ａの各標準セルの接地幹線を接続するステップと、
第３の配線層で標準セル群Ｂの各標準セルの電源幹線を
接続するステップと、第４の配線層で標準セル群Ｂの各
標準セルの接地幹線を接続するステップとを含むことを
特徴とするものである。
イアウト設計方法は、２つ以上の電源ピンと２つ以上の
接地ピンからなる外部ピンを有し、２つ以上の電源ピン
間を接続した電源幹線と２つ以上の接地ピン間を接続し
た接地幹線を有した標準セルにおいて、電源幹線として
第１の配線層を使用し，接地幹線として第２の配線層を
使用した標準セル群Ａと、電源幹線として第１の配線層
と異なる第３の配線層を使用し，接地幹線として第２の
配線層と異なる第４の配線層を使用した標準セル群Ｂと
を備えた標準セルライブラリを使用し、標準セル群Ａの
各標準セルと標準セル群Ｂの各標準セルとを配置するス
テップと、第１の配線層で標準セル群Ａの各標準セルの
電源幹線を接続するステップと、第２の配線層で標準セ
ル群Ａの各標準セルの接地幹線を接続するステップと、
第３の配線層で標準セル群Ｂの各標準セルの電源幹線を
接続するステップと、第４の配線層で標準セル群Ｂの各
標準セルの接地幹線を接続するステップとを含むことを
特徴とするものである。
【００１３】なお、第１の配線層と第２の配線層が同一
の配線層であり、第３の配線層と第４の配線層が同一の
配線層であってもよく、また標準セル群Ａと標準セル群
Ｂとの一方は、一定時間内での変化が他方と比べて著し
い信号を入出力するために使用される標準セル群であ
り、一定時間内での変化が著しい信号がクロック信号で
あってもよい。
の配線層であり、第３の配線層と第４の配線層が同一の
配線層であってもよく、また標準セル群Ａと標準セル群
Ｂとの一方は、一定時間内での変化が他方と比べて著し
い信号を入出力するために使用される標準セル群であ
り、一定時間内での変化が著しい信号がクロック信号で
あってもよい。
【００１４】請求項５ないし請求項８記載のブロックレ
イアウト設計方法によると、標準セル群Ａと標準セル群
Ｂの電源幹線どうしならびに接地幹線どうしは、互いに
異なる配線層であるため、標準セル群Ａと標準セル群Ｂ
を並べて配置した場合、標準セル群Ａと標準セル群Ｂの
電源幹線どうし、ならびに標準セル群Ａと標準セル群Ｂ
の接地幹線どうしが接続されず、標準セル群Ａと標準セ
ル群Ｂの電源が分離したブロックレイアウト設計が可能
となる。よって、標準セル群Ａと標準セル群Ｂとの間の
電源ノイズならびに電源電圧降下の影響を抑制できる。
イアウト設計方法によると、標準セル群Ａと標準セル群
Ｂの電源幹線どうしならびに接地幹線どうしは、互いに
異なる配線層であるため、標準セル群Ａと標準セル群Ｂ
を並べて配置した場合、標準セル群Ａと標準セル群Ｂの
電源幹線どうし、ならびに標準セル群Ａと標準セル群Ｂ
の接地幹線どうしが接続されず、標準セル群Ａと標準セ
ル群Ｂの電源が分離したブロックレイアウト設計が可能
となる。よって、標準セル群Ａと標準セル群Ｂとの間の
電源ノイズならびに電源電圧降下の影響を抑制できる。
【００１５】請求項９ないし請求項１２記載のブロック
レイアウト設計装置は、２つ以上の電源ピンと２つ以上
の接地ピンからなる外部ピンを有し、２つ以上の電源ピ
ン間を接続した電源幹線と２つ以上の接地ピン間を接続
した接地幹線を有した標準セルにおいて、電源幹線とし
て第１の配線層を使用し，接地幹線として第２の配線層
を使用した標準セル群Ａと、電源幹線として第１の配線
層と異なる第３の配線層を使用し，接地幹線として第２
の配線層と異なる第４の配線層を使用した標準セル群Ｂ
とを備えた標準セルライブラリを使用し、標準セル群Ａ
の各標準セルと標準セル群Ｂの各標準セルとを配置する
標準セル配置装置と、第１の配線層で標準セル群Ａの各
標準セルの電源幹線を接続し，第２の配線層で標準セル
群Ａの各標準セルの接地幹線を接続し，第３の配線層で
標準セル群Ｂの各標準セルの電源幹線を接続し，第４の
配線層で標準セル群Ｂの各標準セルの接地幹線を接続す
る標準セル間電源配線装置とを備えたことを特徴とする
ものである。
レイアウト設計装置は、２つ以上の電源ピンと２つ以上
の接地ピンからなる外部ピンを有し、２つ以上の電源ピ
ン間を接続した電源幹線と２つ以上の接地ピン間を接続
した接地幹線を有した標準セルにおいて、電源幹線とし
て第１の配線層を使用し，接地幹線として第２の配線層
を使用した標準セル群Ａと、電源幹線として第１の配線
層と異なる第３の配線層を使用し，接地幹線として第２
の配線層と異なる第４の配線層を使用した標準セル群Ｂ
とを備えた標準セルライブラリを使用し、標準セル群Ａ
の各標準セルと標準セル群Ｂの各標準セルとを配置する
標準セル配置装置と、第１の配線層で標準セル群Ａの各
標準セルの電源幹線を接続し，第２の配線層で標準セル
群Ａの各標準セルの接地幹線を接続し，第３の配線層で
標準セル群Ｂの各標準セルの電源幹線を接続し，第４の
配線層で標準セル群Ｂの各標準セルの接地幹線を接続す
る標準セル間電源配線装置とを備えたことを特徴とする
ものである。
【００１６】なお、第１の配線層と第２の配線層が同一
の配線層であり、第３の配線層と第４の配線層が同一の
配線層であってもよく、また標準セル群Ａと標準セル群
Ｂとの一方は、一定時間内での変化が他方と比べて著し
い信号を入出力するために使用される標準セル群であ
り、一定時間内での変化が著しい信号がクロック信号で
あってもよい。
の配線層であり、第３の配線層と第４の配線層が同一の
配線層であってもよく、また標準セル群Ａと標準セル群
Ｂとの一方は、一定時間内での変化が他方と比べて著し
い信号を入出力するために使用される標準セル群であ
り、一定時間内での変化が著しい信号がクロック信号で
あってもよい。
【００１７】請求項９ないし請求項１２記載のブロック
レイアウト設計装置によると、標準セル群Ａと標準セル
群Ｂの電源幹線どうしならびに接地幹線どうしは、互い
に異なる配線層であるため、標準セル群Ａと標準セル群
Ｂを並べて配置した場合、標準セル群Ａと標準セル群Ｂ
の電源幹線どうし、ならびに標準セル群Ａと標準セル群
Ｂの接地幹線どうしが接続されず、標準セル群Ａと標準
セル群Ｂの電源が分離したブロックレイアウト設計が可
能となる。よって、標準セル群Ａと標準セル群Ｂとの間
の電源ノイズならびに電源電圧降下の影響を抑制でき
る。
レイアウト設計装置によると、標準セル群Ａと標準セル
群Ｂの電源幹線どうしならびに接地幹線どうしは、互い
に異なる配線層であるため、標準セル群Ａと標準セル群
Ｂを並べて配置した場合、標準セル群Ａと標準セル群Ｂ
の電源幹線どうし、ならびに標準セル群Ａと標準セル群
Ｂの接地幹線どうしが接続されず、標準セル群Ａと標準
セル群Ｂの電源が分離したブロックレイアウト設計が可
能となる。よって、標準セル群Ａと標準セル群Ｂとの間
の電源ノイズならびに電源電圧降下の影響を抑制でき
る。
【００１８】請求項１３ないし請求項１６記載の半導体
集積装置は、２つ以上の電源ピンと２つ以上の接地ピン
からなる外部ピンを有し、２つ以上の電源ピン間を接続
した電源幹線と２つ以上の接地ピン間を接続した接地幹
線を有した標準セルから構成される半導体集積装置にお
いて、標準セルは電源幹線として第１の配線層を使用
し，接地幹線として第２の配線層を使用した第１の標準
セルと、電源幹線として第１の配線層と異なる第３の配
線層を使用し，接地幹線として第２の配線層と異なる第
４の配線層を使用した第２の標準セルとを備えたもので
ある。
集積装置は、２つ以上の電源ピンと２つ以上の接地ピン
からなる外部ピンを有し、２つ以上の電源ピン間を接続
した電源幹線と２つ以上の接地ピン間を接続した接地幹
線を有した標準セルから構成される半導体集積装置にお
いて、標準セルは電源幹線として第１の配線層を使用
し，接地幹線として第２の配線層を使用した第１の標準
セルと、電源幹線として第１の配線層と異なる第３の配
線層を使用し，接地幹線として第２の配線層と異なる第
４の配線層を使用した第２の標準セルとを備えたもので
ある。
【００１９】なお、第１の配線層と第２の配線層が同一
の配線層であり、第３の配線層と第４の配線層が同一の
配線層であってもよく、また第１の標準セルと第２の標
準セルとの一方は、一定時間内での変化が他方と比べて
著しい信号を入出力するために使用される標準セルであ
り、一定時間内での変化が著しい信号がクロック信号で
あってもよい。
の配線層であり、第３の配線層と第４の配線層が同一の
配線層であってもよく、また第１の標準セルと第２の標
準セルとの一方は、一定時間内での変化が他方と比べて
著しい信号を入出力するために使用される標準セルであ
り、一定時間内での変化が著しい信号がクロック信号で
あってもよい。
【００２０】請求項１３ないし請求項１６記載の半導体
集積装置によると、第１の標準セルと第２の標準セルの
電源幹線どうしならびに接地幹線どうしは、互いに異な
る配線層であるため、第１の標準セルと第２の標準セル
を並べて配置した場合、第１の標準セルと第２の標準セ
ルの電源幹線どうし、ならびに第１の標準セルと第２の
標準セルの接地幹線どうしが接続されず、第１の標準セ
ルと第２の標準セルの電源が分離する。よって、第１の
標準セルと第２の標準セルとの間の電源ノイズならびに
電源電圧降下の影響を抑制できる。
集積装置によると、第１の標準セルと第２の標準セルの
電源幹線どうしならびに接地幹線どうしは、互いに異な
る配線層であるため、第１の標準セルと第２の標準セル
を並べて配置した場合、第１の標準セルと第２の標準セ
ルの電源幹線どうし、ならびに第１の標準セルと第２の
標準セルの接地幹線どうしが接続されず、第１の標準セ
ルと第２の標準セルの電源が分離する。よって、第１の
標準セルと第２の標準セルとの間の電源ノイズならびに
電源電圧降下の影響を抑制できる。
【００２１】
【発明の実施の形態】この発明の一実施の形態を図１な
いし図５を用いて説明する。図１は、この発明の一実施
の形態における標準セルライブラリを示している。図１
において１０１は標準セル群Ａであり、１０２は標準セ
ル群Ｂである。標準セル群Ａの各標準セルは電源幹線お
よび接地幹線として第１層アルミ配線層を使用してお
り、標準セル群Ｂの各標準セルは電源幹線および接地幹
線として第３層アルミ配線層を使用していることだけが
異なり、後は図６に示す従来の標準セルと同様の構成を
している。
いし図５を用いて説明する。図１は、この発明の一実施
の形態における標準セルライブラリを示している。図１
において１０１は標準セル群Ａであり、１０２は標準セ
ル群Ｂである。標準セル群Ａの各標準セルは電源幹線お
よび接地幹線として第１層アルミ配線層を使用してお
り、標準セル群Ｂの各標準セルは電源幹線および接地幹
線として第３層アルミ配線層を使用していることだけが
異なり、後は図６に示す従来の標準セルと同様の構成を
している。
【００２２】標準セル群Ａの標準セルに隣接して標準セ
ル群Ａの標準セルを配置した場合には、標準セルの電源
幹線および接地幹線はそのピンの高さ位置および配線の
太さおよび配線層が同一のため、デザインルールエラー
になることなく、電源幹線および接地幹線が接続され
る。また、標準セル群Ｂの標準セルに隣接して標準セル
群Ｂの標準セルを配置した場合にも、標準セルの電源幹
線および接地幹線はそのピンの高さ位置および配線の太
さおよび配線層が同一のため、デザインルールエラーに
なることなく電源幹線および接地幹線が接続される。ま
た、標準セル群Ａの標準セルに隣接して標準セル群Ｂの
標準セルを配置した場合には、標準セルの電源幹線およ
び接地幹線はピンの高さ位置および配線の太さは同一で
あるが、配線層が異なるために電源幹線および接地幹線
は接続されない。
ル群Ａの標準セルを配置した場合には、標準セルの電源
幹線および接地幹線はそのピンの高さ位置および配線の
太さおよび配線層が同一のため、デザインルールエラー
になることなく、電源幹線および接地幹線が接続され
る。また、標準セル群Ｂの標準セルに隣接して標準セル
群Ｂの標準セルを配置した場合にも、標準セルの電源幹
線および接地幹線はそのピンの高さ位置および配線の太
さおよび配線層が同一のため、デザインルールエラーに
なることなく電源幹線および接地幹線が接続される。ま
た、標準セル群Ａの標準セルに隣接して標準セル群Ｂの
標準セルを配置した場合には、標準セルの電源幹線およ
び接地幹線はピンの高さ位置および配線の太さは同一で
あるが、配線層が異なるために電源幹線および接地幹線
は接続されない。
【００２３】図２は、この発明の一実施の形態における
ブロックレイアウト設計装置の工程順に示した構成図で
ある。図２において２０１は標準セル配置装置であり、
２０２は標準セル間電源配線装置であり、２０３は信号
配線装置である。図２のブロックレイアウト設計装置に
おいては、ネットリストに各標準セルが、標準セル群Ａ
の標準セルであるか、標準セル群Ｂの標準セルであるか
が記述されている。また、図３はブロックレイアウト設
計装置の標準セル配置装置２０１による標準セル配置後
のブロックレイアウトを示している。図３において、３
０１は標準セル群Ａの標準セル、３０２は標準セル群Ｂ
の標準セルであり、３０３は標準セル群Ａの電源幹線、
３０４は標準セル群Ａの接地幹線、３０５は標準セル群
Ｂの電源幹線、３０６は標準セル群Ｂの接地幹線であ
る。また、図４はブロックレイアウト設計装置の標準セ
ル間電源配線装置２０２による標準セル間電源配線後の
ブロックレイアウトを示している。図４において、４０
１は電源ピンであり、４０２は接地ピンである。
ブロックレイアウト設計装置の工程順に示した構成図で
ある。図２において２０１は標準セル配置装置であり、
２０２は標準セル間電源配線装置であり、２０３は信号
配線装置である。図２のブロックレイアウト設計装置に
おいては、ネットリストに各標準セルが、標準セル群Ａ
の標準セルであるか、標準セル群Ｂの標準セルであるか
が記述されている。また、図３はブロックレイアウト設
計装置の標準セル配置装置２０１による標準セル配置後
のブロックレイアウトを示している。図３において、３
０１は標準セル群Ａの標準セル、３０２は標準セル群Ｂ
の標準セルであり、３０３は標準セル群Ａの電源幹線、
３０４は標準セル群Ａの接地幹線、３０５は標準セル群
Ｂの電源幹線、３０６は標準セル群Ｂの接地幹線であ
る。また、図４はブロックレイアウト設計装置の標準セ
ル間電源配線装置２０２による標準セル間電源配線後の
ブロックレイアウトを示している。図４において、４０
１は電源ピンであり、４０２は接地ピンである。
【００２４】以上のように構成されたブロックレイアウ
ト設計装置について以下その動作を示す。ブロックレイ
アウト設計装置において、ネットリストが入力される
と、まず標準セル配置装置２０１において標準セルの配
置が行なわれる。標準セルの配置が終った時点でのブロ
ックレイアウトは図３に示すものである。この例ではブ
ロックレイアウトは３列の標準セル列からなっており、
第１列の標準セル列は標準セル群Ｂの標準セルだけで構
成されており、第３列の標準セル列は標準セル群Ａの標
準セルだけで構成されており、第２列の標準セルは標準
セル群Ａ，標準セル群Ｂ両方の標準セルからなってい
る。
ト設計装置について以下その動作を示す。ブロックレイ
アウト設計装置において、ネットリストが入力される
と、まず標準セル配置装置２０１において標準セルの配
置が行なわれる。標準セルの配置が終った時点でのブロ
ックレイアウトは図３に示すものである。この例ではブ
ロックレイアウトは３列の標準セル列からなっており、
第１列の標準セル列は標準セル群Ｂの標準セルだけで構
成されており、第３列の標準セル列は標準セル群Ａの標
準セルだけで構成されており、第２列の標準セルは標準
セル群Ａ，標準セル群Ｂ両方の標準セルからなってい
る。
【００２５】次に、標準セル間電源配線装置２０２によ
って電源幹線および接地幹線の配線が行なわれる。これ
は、図５に示すような手順で行なわれる。まず、ｎ＝１
とする（ステップＳ1 ）。次に、第ｎ列のセル列に配置
されている標準セルに、標準セル群Ａの標準セルと標準
セル群Ｂの標準セルが含まれているかを調べる。両群の
セルが含まれている場合はステップＳ3 へ進む。標準セ
ル群Ａの標準セルだけが含まれている場合、および標準
セル群Ｂの標準セルだけが含まれている場合はステップ
Ｓ4 へ進む（ステップＳ2 ）。第ｎ列のセル列に配置さ
れている標準セルの電源ピン，接地ピンの位置に、第１
層アルミ配線と第３層アルミ配線を標準セル内の電源配
線，接地配線と同じ太さで第ｎ列のセル列の端から端ま
で引く（ステップＳ3 ）。次にｎに１を足し（ステップ
Ｓ4 ）、第ｎ列のセル列の有無を判断し、第ｎ列のセル
列がなければ終了、有ればステップＳ2 へ戻る（ステッ
プＳ5 ）。
って電源幹線および接地幹線の配線が行なわれる。これ
は、図５に示すような手順で行なわれる。まず、ｎ＝１
とする（ステップＳ1 ）。次に、第ｎ列のセル列に配置
されている標準セルに、標準セル群Ａの標準セルと標準
セル群Ｂの標準セルが含まれているかを調べる。両群の
セルが含まれている場合はステップＳ3 へ進む。標準セ
ル群Ａの標準セルだけが含まれている場合、および標準
セル群Ｂの標準セルだけが含まれている場合はステップ
Ｓ4 へ進む（ステップＳ2 ）。第ｎ列のセル列に配置さ
れている標準セルの電源ピン，接地ピンの位置に、第１
層アルミ配線と第３層アルミ配線を標準セル内の電源配
線，接地配線と同じ太さで第ｎ列のセル列の端から端ま
で引く（ステップＳ3 ）。次にｎに１を足し（ステップ
Ｓ4 ）、第ｎ列のセル列の有無を判断し、第ｎ列のセル
列がなければ終了、有ればステップＳ2 へ戻る（ステッ
プＳ5 ）。
【００２６】以上のような手順によって、標準セル間の
電源幹線および接地幹線の配線が行なわれる。図３のブ
ロックレイアウトに対してこの処理を行なったものが図
４のブロックレイアウトである。図４において、第１列
と第３列の標準セル列は単一の標準セル群から成ってい
るため処理は行なわれないが、第２列の標準セル列は標
準セル群Ａ，標準セル群Ｂ両方の標準セルから成ってい
るため、第１層アルミ配線および第３層アルミ配線４０
３でセル列の端から端まで標準セルと同じ高さ位置に、
同じ太さで配線が行なわれている。第１層アルミ配線お
よび第３層アルミ配線４０３により、標準セル群Ａの電
源幹線および接地幹線どうしが第１層アルミ配線により
接続され、標準セル群Ｂの電源幹線および接地幹線どう
しが第３層アルミ配線により接続される。
電源幹線および接地幹線の配線が行なわれる。図３のブ
ロックレイアウトに対してこの処理を行なったものが図
４のブロックレイアウトである。図４において、第１列
と第３列の標準セル列は単一の標準セル群から成ってい
るため処理は行なわれないが、第２列の標準セル列は標
準セル群Ａ，標準セル群Ｂ両方の標準セルから成ってい
るため、第１層アルミ配線および第３層アルミ配線４０
３でセル列の端から端まで標準セルと同じ高さ位置に、
同じ太さで配線が行なわれている。第１層アルミ配線お
よび第３層アルミ配線４０３により、標準セル群Ａの電
源幹線および接地幹線どうしが第１層アルミ配線により
接続され、標準セル群Ｂの電源幹線および接地幹線どう
しが第３層アルミ配線により接続される。
【００２７】そして最後に、信号配線装置２０３によっ
て電源幹線以外の配線が行なわれる。上記実施の形態
は、標準セル群Ａと標準セル群Ｂからなる標準セルライ
ブラリに関するものであったが、第１の標準セルと第２
の標準セルからなる半導体集積装置に適用してもよい。
て電源幹線以外の配線が行なわれる。上記実施の形態
は、標準セル群Ａと標準セル群Ｂからなる標準セルライ
ブラリに関するものであったが、第１の標準セルと第２
の標準セルからなる半導体集積装置に適用してもよい。
【００２８】このように構成された標準セルライブラ
リ、ブロックレイアウト設計方法および設計装置ならび
に半導体集積装置によると、標準セル群Ａの電源幹線３
０３ならびに接地幹線３０４は第１層アルミ配線層であ
り、標準セル群Ｂの電源幹線３０５ならびに接地幹線３
０６は第３層アルミ配線層であって、互いに異なる配線
層であるため、標準セル群Ａと標準セル群Ｂを並べて配
置した場合、標準セル群Ａと標準セル群Ｂの電源幹線３
０３，３０５どうし、ならびに標準セル群Ａと標準セル
群Ｂの接地幹線３０４，３０６どうしが接続されず、標
準セル群Ａと標準セル群Ｂの電源が分離したブロックレ
イアウト設計が可能となる。よって、隣接する標準セル
群Ａと標準セル群Ｂとの間の電源ノイズならびに電源電
圧降下の影響を抑制でき、信号のタイミングの問題の発
生や、誤動作の発生を抑制することができる。
リ、ブロックレイアウト設計方法および設計装置ならび
に半導体集積装置によると、標準セル群Ａの電源幹線３
０３ならびに接地幹線３０４は第１層アルミ配線層であ
り、標準セル群Ｂの電源幹線３０５ならびに接地幹線３
０６は第３層アルミ配線層であって、互いに異なる配線
層であるため、標準セル群Ａと標準セル群Ｂを並べて配
置した場合、標準セル群Ａと標準セル群Ｂの電源幹線３
０３，３０５どうし、ならびに標準セル群Ａと標準セル
群Ｂの接地幹線３０４，３０６どうしが接続されず、標
準セル群Ａと標準セル群Ｂの電源が分離したブロックレ
イアウト設計が可能となる。よって、隣接する標準セル
群Ａと標準セル群Ｂとの間の電源ノイズならびに電源電
圧降下の影響を抑制でき、信号のタイミングの問題の発
生や、誤動作の発生を抑制することができる。
【００２９】なお、前記実施の形態においては、標準セ
ル群Ａの標準セルの電源幹線，接地幹線は第１層アルミ
配線を使うとしたが、これは別の配線層でもよく、電源
幹線と接地幹線で配線層が異なってもよい。また、標準
セル群Ｂの標準セルの電源幹線，接地幹線は第３層アル
ミ配線を使うとしたが、これは別の配線層でもよく、電
源幹線と接地幹線で配線層が異なってもよい。すなわ
ち、標準セル群Ａの電源幹線と標準セル群Ｂの電源幹線
の配線層が異なり、標準セル群Ａの接地幹線と標準セル
群Ｂの接地幹線の配線層が異なっていればよい。例え
ば、標準セル群Ａの電源幹線が第１層アルミ配線，接地
幹線が第２層アルミ配線であり、標準セル群Ｂの電源幹
線が第３層アルミ配線，接地幹線が第４層アルミ配線で
あって、標準セル群Ａ，Ｂの電源幹線部分に第１層アル
ミ配線および第３層アルミ配線を配線し、標準セル群
Ａ，Ｂの接地幹線部分に第２層アルミ配線および第４層
アルミ配線を配線して、標準セル群Ａどうしならびに標
準セル群Ｂどうしを接続してもよい。
ル群Ａの標準セルの電源幹線，接地幹線は第１層アルミ
配線を使うとしたが、これは別の配線層でもよく、電源
幹線と接地幹線で配線層が異なってもよい。また、標準
セル群Ｂの標準セルの電源幹線，接地幹線は第３層アル
ミ配線を使うとしたが、これは別の配線層でもよく、電
源幹線と接地幹線で配線層が異なってもよい。すなわ
ち、標準セル群Ａの電源幹線と標準セル群Ｂの電源幹線
の配線層が異なり、標準セル群Ａの接地幹線と標準セル
群Ｂの接地幹線の配線層が異なっていればよい。例え
ば、標準セル群Ａの電源幹線が第１層アルミ配線，接地
幹線が第２層アルミ配線であり、標準セル群Ｂの電源幹
線が第３層アルミ配線，接地幹線が第４層アルミ配線で
あって、標準セル群Ａ，Ｂの電源幹線部分に第１層アル
ミ配線および第３層アルミ配線を配線し、標準セル群
Ａ，Ｂの接地幹線部分に第２層アルミ配線および第４層
アルミ配線を配線して、標準セル群Ａどうしならびに標
準セル群Ｂどうしを接続してもよい。
【００３０】また、標準セル群Ａと標準セル群Ｂでは電
源ピンおよび接地ピンがそれぞれ同じ位置にあるとした
が、異なってもよい。また、標準セル群Ａと標準セル群
Ｂでは電源幹線および接地幹線がそれぞれ同じ太さであ
るとしたが、異なってもよい。また、標準セル群Ａと標
準セル群Ｂにおいて電源ピンおよび接地ピンは全て横方
向から出ているとしたが、この全てもしくは一部が縦方
向から出てもよい。また、標準セル群Ａと標準セル群Ｂ
において電源幹線および接地幹線は全て横方向に走って
いるとしたが、この全てもしくは一部が縦方向もしくは
任意方向に走っていてもよい。また、標準セル群Ａと標
準セル群Ｂにおいて電源ピンおよび接地ピンはそれぞれ
２つずつであるとしたが、３つ以上でもよい。
源ピンおよび接地ピンがそれぞれ同じ位置にあるとした
が、異なってもよい。また、標準セル群Ａと標準セル群
Ｂでは電源幹線および接地幹線がそれぞれ同じ太さであ
るとしたが、異なってもよい。また、標準セル群Ａと標
準セル群Ｂにおいて電源ピンおよび接地ピンは全て横方
向から出ているとしたが、この全てもしくは一部が縦方
向から出てもよい。また、標準セル群Ａと標準セル群Ｂ
において電源幹線および接地幹線は全て横方向に走って
いるとしたが、この全てもしくは一部が縦方向もしくは
任意方向に走っていてもよい。また、標準セル群Ａと標
準セル群Ｂにおいて電源ピンおよび接地ピンはそれぞれ
２つずつであるとしたが、３つ以上でもよい。
【００３１】また、図２において、入力のネットリスト
に各標準セルが標準セル群Ａの標準セルであるか、標準
セル群Ｂの標準セルであるか記述されているとしたが、
クロック信号などの変化が著しい信号が指定されてお
り、ブロックレイアウト設計装置ではその信号に直接接
続される標準セルやその信号を枝状に分配するために接
続されている標準セルを標準セル群Ａ，標準セル群Ｂの
一方に割り当て、残りの標準セルを他方の標準セル群に
割り当てるようにしてもよい。このようにすると、クロ
ック信号などの変化が著しい信号によって生じるその信
号に直接接続される標準セルや、その信号を枝状に分配
するために接続されている標準セルの電源ノイズや電源
電圧降下の影響を周囲の標準セルに与えることがなく、
また、逆に周囲の標準セルからの電源ノイズや電源電圧
降下の影響を、その信号に直接接続される標準セルやそ
の信号を枝状に分配するために接続されている標準セル
に与えることがない。
に各標準セルが標準セル群Ａの標準セルであるか、標準
セル群Ｂの標準セルであるか記述されているとしたが、
クロック信号などの変化が著しい信号が指定されてお
り、ブロックレイアウト設計装置ではその信号に直接接
続される標準セルやその信号を枝状に分配するために接
続されている標準セルを標準セル群Ａ，標準セル群Ｂの
一方に割り当て、残りの標準セルを他方の標準セル群に
割り当てるようにしてもよい。このようにすると、クロ
ック信号などの変化が著しい信号によって生じるその信
号に直接接続される標準セルや、その信号を枝状に分配
するために接続されている標準セルの電源ノイズや電源
電圧降下の影響を周囲の標準セルに与えることがなく、
また、逆に周囲の標準セルからの電源ノイズや電源電圧
降下の影響を、その信号に直接接続される標準セルやそ
の信号を枝状に分配するために接続されている標準セル
に与えることがない。
【００３２】
【発明の効果】請求項１ないし請求項４記載の標準セル
ライブラリによると、標準セル群Ａと標準セル群Ｂの電
源幹線どうしならびに接地幹線どうしは、互いに異なる
配線層であるため、標準セル群Ａと標準セル群Ｂを並べ
て配置した場合、標準セル群Ａと標準セル群Ｂの電源幹
線どうし、ならびに標準セル群Ａと標準セル群Ｂの接地
幹線どうしが接続されず、標準セル群Ａと標準セル群Ｂ
の電源が分離する。よって、標準セル群Ａと標準セル群
Ｂとの間の電源ノイズならびに電源電圧降下の影響を抑
制でき、信号のタイミングの問題の発生や、誤動作の発
生を抑制することができる。
ライブラリによると、標準セル群Ａと標準セル群Ｂの電
源幹線どうしならびに接地幹線どうしは、互いに異なる
配線層であるため、標準セル群Ａと標準セル群Ｂを並べ
て配置した場合、標準セル群Ａと標準セル群Ｂの電源幹
線どうし、ならびに標準セル群Ａと標準セル群Ｂの接地
幹線どうしが接続されず、標準セル群Ａと標準セル群Ｂ
の電源が分離する。よって、標準セル群Ａと標準セル群
Ｂとの間の電源ノイズならびに電源電圧降下の影響を抑
制でき、信号のタイミングの問題の発生や、誤動作の発
生を抑制することができる。
【００３３】請求項５ないし請求項８記載のブロックレ
イアウト設計方法によると、標準セル群Ａと標準セル群
Ｂの電源幹線どうしならびに接地幹線どうしは、互いに
異なる配線層であるため、標準セル群Ａと標準セル群Ｂ
を並べて配置した場合、標準セル群Ａと標準セル群Ｂの
電源幹線どうし、ならびに標準セル群Ａと標準セル群Ｂ
の接地幹線どうしが接続されず、標準セル群Ａと標準セ
ル群Ｂの電源が分離したブロックレイアウト設計が可能
となる。よって、標準セル群Ａと標準セル群Ｂとの間の
電源ノイズならびに電源電圧降下の影響を抑制でき、信
号のタイミングの問題の発生や、誤動作の発生を抑制す
ることができる。
イアウト設計方法によると、標準セル群Ａと標準セル群
Ｂの電源幹線どうしならびに接地幹線どうしは、互いに
異なる配線層であるため、標準セル群Ａと標準セル群Ｂ
を並べて配置した場合、標準セル群Ａと標準セル群Ｂの
電源幹線どうし、ならびに標準セル群Ａと標準セル群Ｂ
の接地幹線どうしが接続されず、標準セル群Ａと標準セ
ル群Ｂの電源が分離したブロックレイアウト設計が可能
となる。よって、標準セル群Ａと標準セル群Ｂとの間の
電源ノイズならびに電源電圧降下の影響を抑制でき、信
号のタイミングの問題の発生や、誤動作の発生を抑制す
ることができる。
【００３４】請求項９ないし請求項１２記載のブロック
レイアウト設計装置によると、標準セル群Ａと標準セル
群Ｂの電源幹線どうしならびに接地幹線どうしは、互い
に異なる配線層であるため、標準セル群Ａと標準セル群
Ｂを並べて配置した場合、標準セル群Ａと標準セル群Ｂ
の電源幹線どうし、ならびに標準セル群Ａと標準セル群
Ｂの接地幹線どうしが接続されず、標準セル群Ａと標準
セル群Ｂの電源が分離したブロックレイアウト設計が可
能となる。よって、標準セル群Ａと標準セル群Ｂとの間
の電源ノイズならびに電源電圧降下の影響を抑制でき、
信号のタイミングの問題の発生や、誤動作の発生を抑制
することができる。
レイアウト設計装置によると、標準セル群Ａと標準セル
群Ｂの電源幹線どうしならびに接地幹線どうしは、互い
に異なる配線層であるため、標準セル群Ａと標準セル群
Ｂを並べて配置した場合、標準セル群Ａと標準セル群Ｂ
の電源幹線どうし、ならびに標準セル群Ａと標準セル群
Ｂの接地幹線どうしが接続されず、標準セル群Ａと標準
セル群Ｂの電源が分離したブロックレイアウト設計が可
能となる。よって、標準セル群Ａと標準セル群Ｂとの間
の電源ノイズならびに電源電圧降下の影響を抑制でき、
信号のタイミングの問題の発生や、誤動作の発生を抑制
することができる。
【００３５】請求項１３ないし請求項１６記載の半導体
集積装置によると、第１の標準セルと第２の標準セルの
電源幹線どうしならびに接地幹線どうしは、互いに異な
る配線層であるため、第１の標準セルと第２の標準セル
を並べて配置した場合、第１の標準セルと第２の標準セ
ルの電源幹線どうし、ならびに第１の標準セルと第２の
標準セルの接地幹線どうしが接続されず、第１の標準セ
ルと第２の標準セルの電源が分離する。よって、第１の
標準セルと第２の標準セルとの間の電源ノイズならびに
電源電圧降下の影響を抑制でき、信号のタイミングの問
題の発生や、誤動作の発生を抑制することができる。
集積装置によると、第１の標準セルと第２の標準セルの
電源幹線どうしならびに接地幹線どうしは、互いに異な
る配線層であるため、第１の標準セルと第２の標準セル
を並べて配置した場合、第１の標準セルと第２の標準セ
ルの電源幹線どうし、ならびに第１の標準セルと第２の
標準セルの接地幹線どうしが接続されず、第１の標準セ
ルと第２の標準セルの電源が分離する。よって、第１の
標準セルと第２の標準セルとの間の電源ノイズならびに
電源電圧降下の影響を抑制でき、信号のタイミングの問
題の発生や、誤動作の発生を抑制することができる。
【図１】この発明の一実施の形態における標準セルライ
ブラリである。
ブラリである。
【図２】この発明の一実施の形態におけるブロックレイ
アウト設計装置の工程順に示した構成図である。
アウト設計装置の工程順に示した構成図である。
【図３】この発明の一実施の形態における標準セル配置
後のブロックレイアウト図である。
後のブロックレイアウト図である。
【図４】この発明の一実施の形態における標準セル間電
源配線後のブロックレイアウト図である。
源配線後のブロックレイアウト図である。
【図５】この発明の一実施の形態における標準セル間電
源配線の配線フローチャートである。
源配線の配線フローチャートである。
【図６】従来の標準セルライブラリに含まれる標準セル
のレイアウト図である。
のレイアウト図である。
【図７】従来の標準セルライブラリを使用して構成され
たブロックレイアウト図である。
たブロックレイアウト図である。
１０１ 標準セル群Ａ １０２ 標準セル群Ｂ ２０１ 標準セル配置装置 ２０２ 標準セル間電源配線装置 ２０３ 信号配線装置 ３０１ 標準セル群Ａの標準セル ３０２ 標準セル群Ｂの標準セル ３０３，３０５ 電源幹線 ３０４，３０６ 接地幹線 ４０１ 電源ピン ４０２ 接地ピン ４０３ 第１層アルミ配線層および第３層アルミ配線層
Claims (16)
- 【請求項１】 ２つ以上の電源ピンと２つ以上の接地ピ
ンからなる外部ピンを有し、前記２つ以上の電源ピン間
を接続した電源幹線と前記２つ以上の接地ピン間を接続
した接地幹線を有した標準セルにおいて、前記電源幹線
として第１の配線層を使用し，前記接地幹線として第２
の配線層を使用した標準セル群Ａと、前記電源幹線とし
て前記第１の配線層と異なる第３の配線層を使用し，前
記接地幹線として前記第２の配線層と異なる第４の配線
層を使用した標準セル群Ｂとを備えた標準セルライブラ
リ。 - 【請求項２】 第１の配線層と第２の配線層は同一の配
線層であり、第３の配線層と第４の配線層は同一の配線
層である請求項１記載の標準セルライブラリ。 - 【請求項３】 標準セル群Ａと標準セル群Ｂとの一方
は、一定時間内での変化が他方と比べて著しい信号を入
出力するために使用される標準セル群である請求項１ま
たは請求項２記載の標準セルライブラリ。 - 【請求項４】 一定時間内での変化が著しい信号がクロ
ック信号である請求項３記載の標準セルライブラリ。 - 【請求項５】 ２つ以上の電源ピンと２つ以上の接地ピ
ンからなる外部ピンを有し、前記２つ以上の電源ピン間
を接続した電源幹線と前記２つ以上の接地ピン間を接続
した接地幹線を有した標準セルにおいて、前記電源幹線
として第１の配線層を使用し，前記接地幹線として第２
の配線層を使用した標準セル群Ａと、前記電源幹線とし
て前記第１の配線層と異なる第３の配線層を使用し，前
記接地幹線として前記第２の配線層と異なる第４の配線
層を使用した標準セル群Ｂとを備えた標準セルライブラ
リを使用し、前記標準セル群Ａの各標準セルと前記標準
セル群Ｂの各標準セルとを配置するステップと、前記第
１の配線層で前記標準セル群Ａの各標準セルの電源幹線
を接続するステップと、前記第２の配線層で前記標準セ
ル群Ａの各標準セルの接地幹線を接続するステップと、
前記第３の配線層で前記標準セル群Ｂの各標準セルの電
源幹線を接続するステップと、前記第４の配線層で前記
標準セル群Ｂの各標準セルの接地幹線を接続するステッ
プとを含むことを特徴とするブロックレイアウト設計方
法。 - 【請求項６】 第１の配線層と第２の配線層は同一の配
線層であり、第３の配線層と第４の配線層は同一の配線
層である請求項５記載のブロックレイアウト設計方法。 - 【請求項７】 標準セル群Ａと標準セル群Ｂとの一方
は、一定時間内での変化が他方と比べて著しい信号を入
出力するために使用される標準セル群である請求項５ま
たは請求項６記載のブロックレイアウト設計方法。 - 【請求項８】 一定時間内での変化が著しい信号がクロ
ック信号である請求項７記載のブロックレイアウト設計
方法。 - 【請求項９】 ２つ以上の電源ピンと２つ以上の接地ピ
ンからなる外部ピンを有し、前記２つ以上の電源ピン間
を接続した電源幹線と前記２つ以上の接地ピン間を接続
した接地幹線を有した標準セルにおいて、前記電源幹線
として第１の配線層を使用し，前記接地幹線として第２
の配線層を使用した標準セル群Ａと、前記電源幹線とし
て前記第１の配線層と異なる第３の配線層を使用し，前
記接地幹線として前記第２の配線層と異なる第４の配線
層を使用した標準セル群Ｂとを備えた標準セルライブラ
リを使用し、前記標準セル群Ａの各標準セルと前記標準
セル群Ｂの各標準セルとを配置する標準セル配置装置
と、前記第１の配線層で前記標準セル群Ａの各標準セル
の電源幹線を接続し，前記第２の配線層で前記標準セル
群Ａの各標準セルの接地幹線を接続し，前記第３の配線
層で前記標準セル群Ｂの各標準セルの電源幹線を接続
し，前記第４の配線層で前記標準セル群Ｂの各標準セル
の接地幹線を接続する標準セル間電源配線装置とを備え
たことを特徴とするブロックレイアウト設計装置。 - 【請求項１０】 第１の配線層と第２の配線層は同一の
配線層であり、第３の配線層と第４の配線層は同一の配
線層である請求項９記載のブロックレイアウト設計装
置。 - 【請求項１１】 標準セル群Ａと標準セル群Ｂとの一方
は、一定時間内での変化が他方と比べて著しい信号を入
出力するために使用される標準セル群である請求項９ま
たは請求項１０記載のブロックレイアウト設計装置。 - 【請求項１２】 一定時間内での変化が著しい信号がク
ロック信号である請求項１１記載のブロックレイアウト
設計装置。 - 【請求項１３】 ２つ以上の電源ピンと２つ以上の接地
ピンからなる外部ピンを有し、前記２つ以上の電源ピン
間を接続した電源幹線と前記２つ以上の接地ピン間を接
続した接地幹線を有した標準セルから構成される半導体
集積装置において、前記標準セルは前記電源幹線として
第１の配線層を使用し，前記接地幹線として第２の配線
層を使用した第１の標準セルと、前記電源幹線として前
記第１の配線層と異なる第３の配線層を使用し，前記接
地幹線として前記第２の配線層と異なる第４の配線層を
使用した第２の標準セルとを備えた半導体集積装置。 - 【請求項１４】 第１の配線層と第２の配線層は同一の
配線層であり、第３の配線層と第４の配線層は同一の配
線層である請求項１３記載の半導体集積装置。 - 【請求項１５】 第１の標準セルと第２の標準セルとの
一方は、一定時間内での変化が他方と比べて著しい信号
を入出力するために使用される標準セルである請求項１
３または請求項１４記載の半導体集積装置。 - 【請求項１６】 一定時間内での変化が著しい信号がク
ロック信号である請求項１５記載の半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152792A JPH11345881A (ja) | 1998-06-02 | 1998-06-02 | 標準セルライブラリ、ブロックレイアウト設計方法および設計装置ならびに半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10152792A JPH11345881A (ja) | 1998-06-02 | 1998-06-02 | 標準セルライブラリ、ブロックレイアウト設計方法および設計装置ならびに半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345881A true JPH11345881A (ja) | 1999-12-14 |
Family
ID=15548258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10152792A Pending JPH11345881A (ja) | 1998-06-02 | 1998-06-02 | 標準セルライブラリ、ブロックレイアウト設計方法および設計装置ならびに半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345881A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278404A (ja) * | 2005-03-28 | 2006-10-12 | Kawasaki Microelectronics Kk | 電源分離レイアウト設計方法 |
| US9842182B2 (en) | 2014-10-01 | 2017-12-12 | Samsung Electronics Co., Ltd. | Method and system for designing semiconductor device |
-
1998
- 1998-06-02 JP JP10152792A patent/JPH11345881A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006278404A (ja) * | 2005-03-28 | 2006-10-12 | Kawasaki Microelectronics Kk | 電源分離レイアウト設計方法 |
| US9842182B2 (en) | 2014-10-01 | 2017-12-12 | Samsung Electronics Co., Ltd. | Method and system for designing semiconductor device |
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