JP2004289030A - 半導体集積回路装置とクロック分配方法 - Google Patents
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Abstract
【解決手段】クロック入力部から入力されたクロックパルスが等距離を以て伝えられるよう配置される複数段からなる分配回路及び最終段分配回路を通してフリップフロップ回路に伝えられ、上記クロック入力部と分配回路及び最終段分配回路の間を接続するそれぞれの配線経路を第1方向に延長される第1配線と、上記第1方向と直交する第2方向に延長され、上記第1配線とは異なる配線層で形成される第2配線とを含み、上記配線経路の少なくとも1つが上記第1配線が上記第2配線を超えて延長され、同じ配線層により折り返して上記第2配線の中心部に至る迂回配線経路を設ける。
【選択図】 図1
Description
この発明は、半導体集積回路装置とクロック分配方法に関し、主として情報処理装置に使用される大規模集積回路装置における高速動作化技術に利用して有効な技術に関するものである。
【0001】
【従来の技術】
半導体チップの中央部から入力されたクロック信号が等距離を以て伝えられるよう配置されてなる複数の第1分配回路に供給し、この第1分配回路から等距離を以て配置される複数からなる第2分配回路及びこの第2分配回路から等距離を以て配置される複数からなる第3分配回路を設け、上記第3分配回路以降それぞれ同様に等距離を以て配置されてなる複数の最終段の分配回路からクロック信号が供給されるエリアを単位として、内部ゲートアレイ、RAM(ランダム・アクセス・メモリ)マクロセル又は論理マクロセルとをそれぞれ置き換え可能にした半導体集積回路装置として、特開平7−78874号公報がある。
【0002】
【特許文献1】
特開平7−78874号公報
【0003】
【発明が解決しようとする課題】
上記の構成ではRAMマクロセルや論理マクロセルの大きさが限定されてしまう結果任意の大きさマクロセルの配置には適用できない。したがって、図16に示すように、任意の大きさのRAMマクロや論理マクロを任意の位置に配置した場合、マクロ部とバッファ部が重なる部分ではクロックバッファが形成できない。このため、かかるクロック供給経路と他のクロック供給経路との負荷のバランスが取れなくなりクロックスキューが発生してしまう。LSIの大規模化や高速化を図るとき、1マシンサイクルに占めるクロックスキューの割合が大きくなり、上記スキューの存在は高速化を妨げる大きな要因になりつつある。
【0004】
そこで、本願発明に先立って図17に示すようなクロック供給回路を検討した。この構成は、中継バッファとクロックバッファ間の縦方向のクロックネット(a)と横方向のクロックネット(b)の合計の配線長さが同じくなることを条件に、M2とM3の長さの比率を変更することによりクロックバッファの位置を縦方向又は横方向に移動させてマクロを避けてクロックバッファを配置するものである。しかし、上記縦方向のクロックネット(a)と横方向のクロックネット(b)とでは、M2とM3の配線層の長さが異なるものであり、そこでの単位長さ当たりの配線抵抗値や配線容量が異なるものとなってしまい、上記のように配線長を等長としても、上記中継バッファから2つのクロックバッファに至るクロックパルスの伝達遅延時間が同じにならないためにクロックスキューが発生するという問題がある。
【0005】
この発明の目的は、大規模化や高速化を可能とする半導体集積回路装置及びクロックスキューを抑えつつ分配回路の配置変更を容易に行うクロック供給方法を提供することにある。発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0006】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、クロック入力部から入力されたクロックパルスが等距離を以て伝えられるよう配置される複数段からなる分配回路及び最終段分配回路を通してフリップフロップ回路に伝えられ、上記フリップフロップ回路の間に論理回路が設けられている半導体集積回路装置であって、上記クロック入力部と分配回路及び最終段分配回路の間を接続するそれぞれの配線経路を第1方向に延長される第1配線と、上記第1方向と直交する第2方向に延長され、上記第1配線とは異なる配線層で形成される第2配線とを含むようにし、上記配線経路の少なくとも1つに上記第1配線が上記第2配線を超えて延長され、同じ配線層により折り返して上記第2配線の中心部に至る迂回配線経路を設ける。
【0007】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、上記クロック入力部から入力されたクロックパルスが等距離を以て伝えられるよう配置される複数段からなる分配回路及び最終段分配回路を用いたクロック分配方法であって、上記分配回路相互及び分配回路及び最終段分配回路の間を接続するそれぞれの配線経路として、第1方向に延長される第1配線と、上記第1方向と直交する第2方向に延長され、上記第1配線とは異なる配線層で形成される第2配線とを含むようにし、上記第1配線が上記第2配線を超えて延長され、同じ配線層により折り返して上記第2配線の中心部に至る迂回配線経路を有するものを基本パターンとして、上記迂回部分の第1配線を直線的に延長し、あるいは上記第1配線における上記第2配線を超えて延長される部分の長さを上記基本パターンとは異なるようにして上記分配回路又は最終段分配回路の半導体基板上での配置位置を第1箇所から第2箇所に変更可能とする。
【0008】
【発明の実施の形態】
図1には、この発明に係る半導体集積回路装置におけるクロック供給系の一実施例の配線パターン図が示されている。この実施例では、大規模集積回路における特定回路エリアのクロック供給系が例示的に示されている。同図において、クロックバッファCKDは、最終段分配回路であり、図示しないフリップフロップ回路にクロックパルスを供給する。上記フリップフロップ回路は、上記クロックパルスに同期して信号の取り込みや保持した信号の出力動作を行う。
【0009】
デジタル信号処理回路では、タイミング信号としてのクロックパルスに同期して動作シーケンスの制御が行われる。つまり、クロックパルスにより入力信号の取り込みを行う信号保持回路としてのフリップフロップ回路の間に論理処理を行なう論理ゲート段が設けられる。上記フリップフロップ回路は、取り込んだ信号をクロックパルスの1周期の間保持しているため、その保持時間内に上記論理ゲート段での所定の論理動作が行われて次段のフリップフロップ回路の入力に伝えられる必要がある。
【0010】
したがって、回路設計においては、上記フリップフロップ回路と上記論理ゲート段での信号伝達回路での遅延時間は使用するクロック周期に対して短くなるようにしなければならない。上記論理設計において、素子定数のバラツキの他に、上記フリップフロップ回路に供給されるクロックパルスのスキューを考慮した一定の時間マージンを設けて論理回路の設計を行う必要があり、上記クロックパルスのスューの存在は高速化を妨げる要因となる。
【0011】
この実施例では、上記クロックパルスのスキューを小さくするために、上記最終段分配回路であるクロックバッファCKDまでに至るクロック供給経路を互いに同じ回路条件として、そこでの信号伝播遅延時間を等しくするとともに、クロックバッファの配置を任意に変更可能とする。このため、図1に示された4×4=16からなる最終段分配回路が設けられた特定エリアにおいて、縦方向の配線を第2層目のメタル配線層M2とし、横方向の配線を第3層目のメタル配線層M3を用いて配線経路を構成する。
【0012】
同図において、配線経路としてM3→M2、又はM2→M3へ配線層を変更する際あるいは最終段分配回路であるクロックバッファCKDに接続する際に、A〜Cで示したようなかぎ型の迂回配線を設ける。ここで指定した配線層/配線長L01、L02及びL03が、各クロックバッファCKDに至る各経路において対応するもの同士が相互に同じくなるという条件を満たしている限り、クロック配線の配線抵抗を均一化することができる。
【0013】
例えば、最終段分配回路であるクロックバッファCKDに接続される縦方向に延長されるメタル配線M2により構成される配線経路L03についてみれば、それと直交する横方向に延長されるメタル配線M3との黒丸で示した接続点(コンタクト部分)から上記クロックバッファCKDに至る長さが所定の長さに決められる。このとき、上記メタル配線M2は、上記メタル配線M3との接続点から最短距離に形成されるのではなく、上記接続箇所を超えて延長され、メタル配線M2は縦方向に延長されるという配線ルールの例外としてメタル配線M2を形成して1ピッチの配線チャネル(又は配線トラック)分だけ左横方向に延び、同じ配線層M2により上記クロックバッファCKDとの接続箇所に戻るような迂回経路Aが設けられる。
【0014】
また、4つのクロックバッファCKDに対応して設けられる2本のメタル配線M2の中心部とH型を作る横方向に延長されるメタル配線M3の黒丸で示した接続点(コンタクト部)においても、そのメタル配線M3との中心部からメタル配線M2に対して最短距離とされるのではなく、上記メタル配線M2が形成される部分を超えて所定長さだけ延長され、メタル配線M3は横方向に延長されるという配線ルールの例外としてかかる配線層M3の1つの配線ピッチ分だけ上縦方向に延び、そこから上記メタル配線M2との接続箇所に戻るような迂回経路Bが設けられる。上記メタル配線M3の黒丸で示した接続点(コンタクト部)から上記迂回経路Aをもってメタル配線M2に接続される配線経路L02は、対応するもの同士が同じ長さにされる。
【0015】
更に、上記4つのクロックバッファCKDを1組とし、上下に振り分けられた2組に対応して2本のメタル配線M3の中心部とH型を作る縦方向に延長されるメタル配線M2の黒丸で示した接続点(コンタクト部)においても、そのメタル配線M2との中心部から上記メタル配線M3に対して最短距離とされるのではなく、上記メタル配線M3が形成される部分を超えて所定長さだけ延長され、メタル配線M2は縦方向に延長されるという配線ルールの例外としてかかる配線層M2の1つの配線ピッチ分だけ左縦方向に延び、そこから上記メタル配線M2との接続箇所に戻るような迂回経路Cが設けられる。
【0016】
以下、同様にして迂回経路DとEが設けられて、上記特定回路エリアの中心部に設けられた中継増幅回路としての分配回路AMPが設けられ、かかる特定回路エリアのクロック入力部とされる。このクロック入力部には、特に制限されないが、図13により後述するような大規模集積回路におけるそれより上位の同様なクロック分配回路によりクロックパルスが供給される。そのため、かかるクロック分配には、更に上層のメタル配線M4によりクロックパルスが供給される。
【0017】
クロック分配経路(クロックツリー)は、クロックスキューを低減するために対称構造とすることが望ましい。一方、クロックバッファCKDは、チップ内任意位置に配置されたメモリなどのマクロと重ならないよう配置する必要があり、前記のような従来技術ではクロックツリーの対称性を保つことができない。
【0018】
この実施例では、同図に例示的に示されているように、クロック配線M2とM3、又はM3とM2の接続部に設けた前記のようなかぎ型の迂回経路A、Bを適宜に利用し、各配線経路L01〜L03等での配線層/配線長を変えずにクロックバッファCKD’の配置箇所をマクロセルMC1〜MC3と重ならないように移動させることができる。同図において、クロックバッファCKDは、基本的な配置位置に形成されたものを示し、クロックバッファCKD’が上記迂回経路を利用してもとの位置から移動させられたものを示している。
【0019】
図2には、図1の迂回経路Aを用いたクロックバッファの配置変更方法の一実施例を説明するためのパターン図が示されている。図2(a)が基本的な配置に形成されたクロックバッファとマクロセルが重なる例が示されている。
【0020】
このようなクロックバッファとマクロセルとの重なりを回避する1つの方法として、図2(b)に示すように、メタル配線M3との接続点から上方向に延びるメタル配線M2の長さを短くし、同じ配線層M2により1配線ピッチだけ左横に迂回してそこから下方向の延びるメタル配線層M2の長さを、上記上方向に延びるメタル配線M2において短くした分だけ長くする。このような下方向の延びるメタル配線層M2の長さを長くすることによりクロックバッファが設けられる箇所を上記距離だけ下方向に移動させてマクロセルとの重なりを回避する。
【0021】
上記のようなクロックバッファとマクロセルとの重なりを回避する他の方法として、図2(c)に示すように、メタル配線M3との接続点から上方向に延びるメタル配線M2の長さを折り返し部分だけ長くし、同じ配線層M2により1つの配線ピッチ分左横に迂回してクロックバッファとの接続端を設ける。これにより、上記折り返し部分の長さだけクロックバッファが設けられる箇所を上記距離だけ上方向に移動させてマクロセルとの重なりを回避する。
【0022】
図2(b)(c)に示したクロックバッファとマクロセルとの重なりを回避する方法は、図1において、マロクセルMC3に対して回避させられたクロックバッファCKD’に適用されている。
【0023】
図3には、図1の迂回経路Bを用いたクロックバッファの配置変更方法の一実施例を説明するためのパターン図が示されている。前記図2(a)のようなクロックバッファとマクロセルとの重なりを回避する1つの方法として、図3(a)に示すように、メタル配線M2との接続点から左横方向に延びるメタル配線M3の長さを短くし、同じ配線層M3により1つの配線ピッチだけ上縦方向に迂回してそこから左横方向の延びるメタル配線層M3の長さを、上記右横方向に延びるメタル配線M3において短くした分だけ長くする。このような左横方向に延びるメタル配線層M3の長さを長くすることにより2つのクロックバッファが設けられる箇所を上記距離だけ一緒に右横方向に移動させ、上側のクロックバッファにおいてマクロセルとの重なりを回避する。この場合には、それに付随して、上記のように下側のクロックバッファと縦方向のメタル配線M2も右横方向に移動させられる。
【0024】
上記のようなクロックバッファとマクロセルとの重なりを回避する他の方法ととして、図3(b)に示すように、メタル配線M2との接続点から左横方向に延びるメタル配線M3の長さを折り返し部分だけ長くし、同じ配線層M3により1配線ピッチだけ上縦方向迂回してクロックバッファとの接続端を設ける。これにより、上記折り返し部分の長さだけ2つのクロックバッファが設けられる箇所を上記距離だけ一緒に右横方向に移動させてマクロセルとの重なりを回避する。この場合には、それに付随して、上記のように下側のクロックバッファと縦方向のメタル配線M2も右横方向に移動させられる。
【0025】
上記図3(a)に示したクロックバッファとマクロセルとの重なりを回避する方法は、図1において、マロクセルMC1に対して回避させられたクロックバッファCKD’に適用されている。上記図3(b)に示したクロックバッファとマクロセルとの重なりを回避する方法は、図1において、マロクセルMC2に対して回避させられたクロックバッファCKD’に適用されている。
【0026】
上記のように迂回経路を利用した配線長一定化するものは、上記配線経路での対称性を維持しつつ、クロックバッファが形成される位置を移動させることができる。これにより、クロックスキューを大幅に低減しつつ、マクロセルをクロックバッファを意識することなく、必要な箇所に必要な大きさで配置させることができるという回路設計の自由度も実現できる。この結果、高速化と高機能を実現した半導体集積回路装置を得ることができる。
【0027】
半導体集積回路装置は、用途等に応じて更なる性能の向上、機能の追加等が要求される。特に、ゲートアレイで構成される半導体集積回路装置では、個々の用途に応じて一部の機能のみが変更させられる少量多品種の製品に適用されることが多い。この実施例のように、クロックバッファの位置を任意に変更できるクロック供給経路を持つものにおいては、上記のような用途等に応じて更なる性能の向上や機能の追加、あるいは一部の機能のみの変更に対応して様々のマクロセルの組み合わせが予想されるものにおいても、前記のような迂回経路のみの変更という簡単な構成によって、前記クロックスキューを抑えつつ様々な要求に適合できるものとなる。
【0028】
したがって、仮に全ての迂回回路が基本パターンを持つような半導体集積回路装置、つまりはマクロセルが設けられないもの、あるいはマクロセルが存在して1つもクロックバッファとは重ならない半導体集積回路装置においても、上記のような迂回回路を設けたクロック供給回路を設けておけば、かかる半導体集積回路装置の改良品や、一部の仕様変更に際して、改めてクロック供給系の設計変更のやり直しをすることなく、改良や仕様変更に対応したマクロセルの追加や配置変更を容易に実現することができる。つまり、上記半導体集積回路装置には、潜在的に上記のようなマクロセルのマクロセルの追加や配置変更を容易に実現することができるという機能を有するものとなる。
【0029】
図4には、この発明に係る半導体集積回路装置におけるクロック供給系の他の一実施例の配線パターン図が示されている。図5には、その一部拡大図が示されている。この実施例では、図4及びその拡大図である図5に示すように、クロック配線の両側にシールド配線が設けられる。この実施例では、全てのクロック配線M2(M3)の両側にそれと同じ配線層M2(M3)により形成されるシールド配線を付加することで、クロック配線の隣接配線間容量を一定化することができる。同図では、省略されているが、上記シールド線には、電源電圧VDD又は回路の接地電位VSSのような固定電圧が供給されている。
【0030】
図6には、この発明に係る半導体集積回路装置におけるクロック供給系の更に他の一実施例の配線パターン図が示されている。この実施例では、クロック配線の両側にシールド配線として電源供給線(VDDorVSS)が利用される。あるいは、通常動作のときには使用しない診断用のクロック配線が利用される。この診断用のクロック配線は、診断時にクロックパルスが伝えられるが、通常動作のときには固定電位にされているので、シールド配線として利用することができる。このようなシールド配線と電源供給線(又は、接地電位線)あるいは診断用のクロック配線等のようにテスト動作のときにしか使用しない配線を併用して用いることにより、必要な配線数を減らすことができる。
【0031】
図7には、この発明に係る半導体集積回路装置におけるクロック供給系の一実施例の配線パターン図が示されている。この実施例では、横方向に延長されるメタル配線M3の中心部から右側に延びる部分には、その上層の配線M4又は下層の配線M2による信号線が配置される。このように、メタル配線M2又はM4は、クロック配線の他に各種の信号配線が形成されるのに利用される。このため、例えば、上記メタル配線M3の中心部から左方向に延びに部分には、その上層の配線M4又は下層の配線M2による配線が形成されないことが生じる。このように対称となるべき配線経路において、上下層に空きチャネルが生じた場合には、他の信号配線が設けられるものと比べて、クロック配線の上下配線間容量、フリンジ容量が小さくなる。このため、配線M3において、その中心部から左側の容量が小さく、右側の容量が大きくなり、分配回路L1から左側へ伝播するクロックは速く、右側へ伝播するクロックは遅くなりクロックスキューが生じる要因となる。
【0032】
図8には、この発明に係る半導体集積回路装置におけるクロック供給系の一実施例の配線パターン図が示されている。この実施例は、図7の実施例の改良に関するものであり、上記のような空きチャネルにシールド線(ダミー配線)を追加することで、クロック配線の上下配線間容量、フリンジ容量を一定化する。配線M3において、その中心部から左側の容量と右側の容量とがほぼ同じくなり、分配回路L1から左側へ伝播するクロックと右側へ伝播するクロックの遅延がほぼ等しくなってクロックスキューを低減させることができる。
【0033】
前記図1の実施例を基本として、図4、図5あるいは図6の実施例のようなシールド配線、図8の実施例のようなシールド(ダミー)配線を組み合わせることにより、全てのクロック配線での相互の配線抵抗、配線容量を均一化させることができる。その結果、クロック配線の配線抵抗、配線容量のばらつきによって生じるクロックスキューを最小限とすることができる。
【0034】
図9には、この発明を説明するためのクロック1周期当たりの時間分配図が示されている。(a)は、従来技術による時間割合の一例が示されている。クロック供給経路としてはグローバルスキューとローカルスキューにそれぞれ60psが想定されている。以下、環境スキューとして77ps、クロックパルスの発生源であるPLL(位相・ロックド・ループ)回路でのジッターとして100psが想定され、論理遅延段には2223psが割り当てられる。この結果、全体での時間は2520psとなって、動作周波数(クロックパルス)としては397MHzとなる。
【0035】
半導体集積回路装置としては、それが形成される半導体チップを複数のブロックに分け、ブロック毎に特定の機能を割り当てて全体としての機能設計を行うことが便利である。この場合、各ブロックに対してクロックパルスの供給を行う経路をグローバルクロック供給系とし、ブロック毎において末端のフリップフロップ回路までにクロックパルスの供給する経路をローカルクロック供給系として分けて設定するが有効である。つまり、グローバルクロック供給系は、個々のブロックでの機能設計を考慮することなく、その入力部までクロックパルスが均一に伝達されることだけを考えればよい。一方、ローカルクロック供給系は、その機能ブロック内でフリップフロップ回路に供給されるクロックパルスが均一に伝達されることだけを考えればよい。
【0036】
図9(b)は、グローバルクロック供給系に本発明による図1のような迂回経路を設け、図6のようなシールド配線を設けることにより、グローバルスューを10psまで改善し、結果として動作周波数を405MHzにすることができるものとなる。図9(c)は、更に図8のような上下層に追加シールド(ダミー配線)を設けることにより、グローバルクロック供給系でのスキューを無くようにしたものである。この結果、動作周波数は407MHzにすることができる。
【0037】
図9(d)は、更にローカルクロック供給系に対して図1のような迂回経路を設け、図6と図8のようなシールド機能を付加することにより、ローカルクロック供給系でのスキューも無くようにしたものである。この結果、環境スキュー、PLLジッターや論理段での遅延はそのままで動作周波数は417MHzまで高くすることができる。
【0038】
図10には、本発明に係るクロック分配方法を用いたクロック半導体集積回路装置の設計方法の一実施例のフローチャート図が示されている。ステップ(1)において、設計開始時のフロアプラン時に、クロック配線長、迂回配線長、配線種、クロックバッファ配置位置を定める。ステップ(2)では、上記ステップ(1)のフロアプランに従い、クロック配線とクロックバッファを配置する。ステップ(3)では、クロックバッファがマクロセルと重なった場合には、迂回配線長を調整し、クロックバッファを移動する。ステップ(4)では、クロックバッファとマクロセルとの重なりがなくなったか、クロックバッファが所望の場所に移動されたかを判定し、上記ステップ(3)とにより全てのクロックバッファとマクロセルとの重なりがなくなるまで行う。
【0039】
ステップ(5)では、マクロセルを避けたクロックバッファ配置と、クロック配線を行う、ステップ(6)では、クロック以外の設計作業を行う。ステップ(7)では、クロック配線上下層の空きチャネルに、シールド配線を設ける。なお、上記ステップ(5)のクロック配線では、その両側に設けられるシールド配線を設けることも含まれる。この結果、ステップ(8)のように、マクロセルを避けたクロックバッファ配置と、全クロック配線の配線抵抗、配線容量が一定なクロック配線を得ることができる。
【0040】
図11には、この発明に用いられるクロックバッファの一実施例の素子レイアウト図が示されている。この実施例のクロックバッファは、前記中継増幅回路としての分配回路AMPも含むものであり、ゲートアレイにより構成される。すなわち、ゲートFGと、それを挟むように形成された拡散層Lにより構成されるNチャネルMOSFET(NMOS)が電源線VSSを境にして上下対称的に配置され、同様なPチャネルMOSFETが電源線VDDを境にして上下対称的に配置される。上記電源線VSSとVDDとの間に、CMOS回路を構成する上記NチャネルMOSFETとPチャネルMOSFETと対として形成される。
【0041】
同図においては、クロック入力端子とクロック出力端子が設けられる位置が示されている。クロック入力端子が2つあるのは、上側から供給されるクロック信号線に接続される場合、下側から供給されるクロック信号線に接続される場合とに対応して使い分けられる。つまり、縦方向に延長されるクロック配線が上側から延びて接続される場合には、上側のクロック入力端子と接続され、下側から延びて接続される場合には、下側のクロック入力端子と接続される。この2つのクロック入力端子はクロックバッファの内部配線により相互に接続されている。中央部にクロック出力端子が配置される。特に制限されないが、このクロック出力端子は、横方向に延長されるクロック配線に接続される。
【0042】
クロックバッファは、出力信号を形成する出力回路と、それを駆動する駆動回路から構成される。出力回路は、大きな駆動能力を持つように形成されるので、CMOSインバータ回路を構成するPチャネルMOSFETとNチャネルMOSFETとが多数並列接続される。この結果、その入力ゲート容量が大きくなるので、上記駆動用のクロックインバータ回路を設けることにより、かかる出力回路の動作を高速にするものである。
【0043】
中継バッファAMPとして用いられる場合には、その負荷は前記のようなHツリーに対応して一定に決まっているので、クロック供給系において同じ段数のものは同じ数のMOSFETが用いられる。これに対して、最終分配回路としてのクロックバッファは、それに接続されるフリップフロップ回路の数がそれぞれの論理回路に応じて異なるものとなる。
【0044】
例えば、前記のような最終段分配回路に割り当てられた特定エリアの大半にマクロセルが設けられ、フリップフロップ回路の数が極端に少ない場合には、それに対応して上記出力回路を構成するインバータ回路の数も減らされる。上記特定エリアの全てがマクロセルにより構成される場合には、クロックパルスの供給を行うべきフリップフロップ回路が存在しないから、駆動回路のみがクロック供給線に接続される。これにより、マクロセルによってクロックパルスを供給すべきフリップフロップ回路が存在しない特定エリアに対応して設けられるクロックバッファにおいてもクロック供給系での対称性が維持されて前記のようなスキューの発生が抑えられる。
【0045】
図12には、この発明に係る半導体集積回路装置におけるクロック供給系の他の一実施例の配線パターン図が示されている。この実施例は、前記図の実施例の変形例であり、4×4=16からなる最終段分配回路が設けられた特定エリアにおいて、中継バッファAMPからメタル配線層M3を、前記図1の実施例のような迂回経路Dを設けることなく、メタル配線M2の中心部に対して直接的に接続するものである。この構成では、かかる接続部分でのメタル配線M2の移動は不可能とされる。しかしながら、それより下位の分岐部での迂回経路CないしAを用いることにより、マクロセルMC1〜MC3の回避してクロックバッファCKD’を配置することができる。
【0046】
上記のような階層構造のクロック供給系において、上位の分岐部において上記のような迂回経路を用いてクロックバッファを行うと、それに接続されるより多数のクロックバッファが全体して移動してしまう。したがって、その分岐部での移動によって本来は重ならないクロックバッファとマクロセルとの重なりが生じてしまうとう副作用も考慮しなくてはならない。したがって、クロック供給入力側に近い上位のクロック供給系では、従来のように固定的にクロック供給経路を構成しても問題ないし、その方が安定的にクロック供給を行うようにする上で有利な場合が生じる。
【0047】
図13には、この発明に係る半導体集積回路装置の基本的なクロック供給経路の一実施例のレイアウト図が示されている。同図のクロック供給経路は、半導体基板上の実際の幾何学的な配置に合わせて描かれている。特に制限されないが、縦と横方向に16個ずつのブロックが碁盤目状に配置される。上記回路ブロックには、配線設計のみによって必要な論理ゲート回路を形成することができる下地となる素子領域が作り込まれてなるゲートアレイによって構成される。
【0048】
上記半導体チップLSIの中央部には、クロック入力回路CKINが設けられる。半導体チップLSIの中央部とは、四角形のチップにおける対角線の交点付近の領域と見做される。このクロック入力回路CKINを中心にして、左右に上記半導体チップの横辺の1/4ずつの長さ、つまり上記横方向に並べられた16個のブロックのうち、4個分のブロックに対応した長さの第1配線L1が形成される。
【0049】
この第1配線L1の他端では、上下に分岐する第2配線L2が設けられる。この第2配線L2は、上記第1配線L1の他端から上記半導体チップの縦辺の1/4の長さ、つまり、上記縦方向に並べられた16個のブロックのうち、4個分のブロックに対応した長さにされ、かかる第2配線L2の他端側には第1中継アンプAMP1が設けられる。上記のように第1配線L1は、左右に2本延びてそれぞれから第2配線L2が上下に2本ずつ延びるので、LSI全体では合計4個の第1中継アンプAMP1が設けられるが、同図においては半導体基板を上下左右に4等分したエリア(8×8ブロック)のうち、右上のエリアに対応した中継アンプAMP1が代表として描かれている。
【0050】
上記第1中継アンプAMP1を中心にして、左右に上記半導体チップの横辺の1/8ずつの長さ、つまり上記横方向に並べられた16個のブロックのうち、2個分のブロックに対応した長さの第3配線L3が形成される。この第3配線L3の他端では、上下に分岐する第4配線L4が設けられる。この第4配線L4は、上記第3配線L3の他端から上記半導体チップの縦辺の1/8の長さ、つまり、上記縦方向に並べられた16個のブロックのうち、2個分のブロックに対応した長さにされ、かかる第4配線L4の他端側には第2中継アンプAMP2が設けられる。上記のように第3配線L3は、左右に2本延びてそれぞれから第4配線L4が上下に2本ずつ延びるので、上記4等分したエリア(8×8ブロック)内においては、合計4個の第2中継アンプAMP2が設けられるが、同図においては上記エリアを上下左右に4等分したエリア(4×4ブロック)のうち、右上のエリアに対応した中継アンプAMP2が代表として描かれている。
【0051】
上記第2中継アンプAMP2を中心にして、左右に上記半導体チップの横辺の1/16ずつの長さ、つまり上記横方向に並べられた16個のブロックのうち、1個分のブロックに対応した長さの第5配線L5が形成される。この第5配線L5の他端では、上下に分岐する第6配線L6が設けられる。この第6配線L6は、上記第5配線L5の他端から上記半導体チップの縦辺の1/16の長さ、つまり、上記縦方向に並べられた16個のブロックのうち、1個分のブロックに対応した長さにされ、かかる第6配線L6の他端側には第3中継アンプAMP3が設けられる。上記のように第5配線L5は、左右に2本延びてそれぞれから第6配線L6が上下に2本ずつ延びるので、上記エリアを更に4等分したエリア(4×4ブロック)内においては、合計4個の第3中継アンプAMP3が設けられるが、同図においては上記エリア(4×4ブロック)を上下左右に4等分したエリア(2×2ブロック)のうち、右上のエリアに対応した中継アンプAMP3が代表として描かれている。
【0052】
そして、上記第3中継アンプAMP2を中心にして、左右に上記半導体チップの横辺の1/32ずつの長さ、つまり上記横方向に並べられた16個のブロックのうち、1ブロックの半分に対応した長さの第7配線L7が形成される。この第7配線L7の他端では、上下に分岐する第8配線L8が設けられる。この第8配線L8は、上記第7配線L7の他端から上記半導体チップの縦辺の1/32の長さ、つまり、上記縦方向に並べられた16個のブロックのうち、1ブロックの半分に対応した長さにされ、かかる第8配線L8の他端側は、上記1ブロックの中心とされて、前記のようなクロックバッファCKDが設けられる。上記のように第7配線L7は、左右に2本延びてそれぞれから第8配線L8が上下に2本ずつ延びるので、結局4個のブロックのそれぞれの中央部に上記クロックバッファCKDが設けられることになる。
【0053】
この構成では、1つのクロック入力回路CKINに対して、第1及び第2配線L1+L2を介して4個の第1中継アンプAMP1が設けられる。上記4個の第1中継アンプAMP1に対して、第3及び第4配線L3+L4を介して4個ずつ、全体で4×4=16個の第2中継アンプAMP2が設けられる。上記第2中継アンプAMP2に対して、第5及び第6配線L5+L6を介して4個ずつ、全体で4×4×4=64個の第3中継アンプAMP3が設けられる。そして、上記第3中継アンプAMP3に対して、第7及び第8配線L7+L8を介して4個ずつ、全体で4×4×4×4=256個のクロックバッファCKDが設けられる。上記クロックバッファCKDは、上記16×16=256個の各ブロックに一対一に対応してそれぞれのブロックの中央部分に配置されることになる。
【0054】
このようなクロック供給経路は、上記第1と第2配線(L1+L2)とでHの文字を形作るものであり、同様に第3と第4配線(L3+L4)、第5と第6配線(L5+L6)及び第7と第8配線(L7+L8)のそれぞれでもHの文字を形作ってそれらがツリー状に接続されることから本願出願人等にあっては、Hツリークロック(又はHトリークロック)供給と呼ぶものである。このHツリークロック供給においては、クロック入力回路CKINから各第8配線の末端のクロックバッファCKDまでのクロック信号の信号遅延がほぼ均等にされるので、等ディレイなクロック給電方式と見做される。
【0055】
上記のようなHツリークロック供給構造の半導体集積回路装置では、フリップフロップ回路に供給されるクロック信号が相互に正確に一致していると見做されることから、論理設計ではクロック信号の周波数を、前記のようにPLLジッター、環境スキューを含んでフリップフロップ回路の間に設けられる論理回路での最大信号遅延にほぼ一致するように時間マージンを最小に設定して高い周波数に設定して高速動作を図るようにすることができる。
【0056】
そして、必要に応じてゲートアレイ部にマクロセルを配置した場合にも、前記のような迂回経路を利用して、それを避けるようにクロックバッファCKDを配置することができる。この場合、チップを4等分に分けて、4つの機能ブロックに分けた場合、第1配線L1と第2配線L2をグローバルクロック供給経路とし、中継アンプAMP2以降をローカルクロック供給経路として分けることができる。この場合、上記グローバルクロック供給経路は前記のような迂回経路を省略してもよい。あるいは、ローカルクロック供給経路においても、AMP1からAMP2に至る経路については迂回経路を省略してもよい。
【0057】
図14には、この発明に係る半導体集積回路装置の一実施例の概略断面図が示されている。例えば、前記図13に示したような半導体集積回路装置に向けられている。この実施例では、半導体基板10上には論理ゲートを構成するCore PMOS(Pチャンネル型MOSFET)、Core NMOS(Nチャンネル型MOSFET)と、入出力I/O用の同様なPMOSとNMOSが形成される。上記NMOSのソースS,ドレインDの拡散層は、深い深さのN型のウェル領域DWELLに形成された実線で示したP型のウェル領域20に形成される。上記PMOSのソースS,ドレインDの拡散層は、上記深い深さのN型のウェル領域DWELLに形成された点線で示したN型のウェル領域30に形成される。
【0058】
MOSFETのゲートGは、上記ソースSとドレインDとの間の半導体基板上に形成された薄いゲート絶縁膜を介して形成される。ゲート電極Gは、特に制限されないが、導電性のポリシリコン層で形成される。上記MOSFETのゲートG、ソースS及びドレインDに接続される配線は、メタル配線Metal0 〜5 の6層からなる多層配線により行われる。特に制限されないが、Metal0 は、前記のように第0層目の配線であり、例えば微細加工が可能な金属膜であるタングステンを主成分とする配線層であり、論理回路等のように小規模回路を構成する短い配線長のローカル配線に用いられる。
【0059】
第1層目から第5層目からなるメタル配線Metal1 〜5 は、特に制限されないが、金属膜、例えばカッパーあるいはアルミニュウム主成分とする配線層であり、M1はフリップフロップ回路や論理回路を構成する配線に用いられ、M2とM3は、前記のようなローカルクロック供給線として用いられ、M4とM5はグローバルクロック供給線として用いられる。メタル配線層Metal0 〜5 間に、例えば絶縁膜からなる層間膜が形成される。また、上記M2〜M5は、信号線や電源線としても用いられることはいうまでもない。
【0060】
前記のようにメモリ回路のカラム選択回路とセンスアンプとの間を接続する読み出し用データ線やライトアンプとカラム選択回路とを接続する書き込み用データ線は、比較的配線長が短いので前記最小配線ピッチによりメタル配線Metal1 やMetal2 を用いて構成されるものである。
【0061】
図15に、この発明に係るクロックツリーの一実施例の概略ブロック図が示されている。この実施例では、クロック入力回路INB、中継アンプAMP1〜AMP2及びクロックバッファCKDと、その負荷であるフリップフロップ回路FF及びマクロセルが例示的に示されている。本発明はクロックツリーを構成するクロックバッファ間配線、クロックバッファ−FF間配線、クロックバッファ−マクロセル間配線に適用される。マクロセル内クロック遅延時間は、マクロセルと並列に接続されるクロック〜FFまでの遅延時間と同じ遅延時間になるように設計される。それ故、マクロセル内のクロック遅延時間は、中継アンプAMP2〜FFまでのクロック遅延時間になるように設計される。従って、本発明をマクロセル内クロックには必ずしも適用する必要はない。
【0062】
なお、上記クロックバッファ−FF間配線に本願発明を適用する場合には、FFが上記クロックバッファに対して、均等の位置に配置されるように予め決められている必要がある。この場合には、FFを1個ずつマクロセル等の障害物から回避させるようにすることができる。また、マクロセルが比較的大きな場合には、より上位の中継バッァAMP2等を移動させる必要がある。このため、クロック供給系をグローバルクロック供給系とローカルクロック供給系とに分けて構成した場合、上記グローバルクロック供給系において、前記のような迂回経路を設けておくことにより、中継バッァAMP2の位置を効率よく移動させることができるものとなる。
【0063】
以上ような実施例により、全クロック配線の配線抵抗、配線容量が一定となる。その結果、クロック配線の配線抵抗、配線容量のばらつきによって生じるクロックスキューを最小限とすることができる。本願発明に係るクロック供給手法を適用することで、製品の動作周波数を速くすることができる。この発明に係るクロック供給手法を適用することで、製品の設計期間を短縮することができる。本手法を適用しない場合には、クロック配線の配線抵抗、配線容量のばらつきによって生じるクロックスキュー分、回路のホールド時間を保証しなければならず、回路のホールド対策の工程が必要になる。これに対して、本願発明の適用によってクロックスキューを最小にすることができるため、回路のホールド対策工程も最小にすることができる。
【0064】
従来技術においてはクロック配線以外の配線を布線しなければクロックスキュー値が分からない。そのため、クロック配線→クロック配線以外の配線→抵抗容量抽出→クロックスキュー調整→再クロック配線といった工程が必要になる。これに対して、本願発明に係るクロック供給手法ではあらかじめクロックスキュー値が分かっているため、この工程が不要である。これらにより、タイミング設計を早く行うことができ、製品全体として、設計期間を短縮できる。
【0065】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ゲートアレイの場合、クロック給電が行われる最小ブロックは、図13のように縦横の比がほぼ1対1である必要はなく、縦横の長さが異なる長方形であってもよい。ただし、ブロック内のクロック信号のスキューを最小にするにはなるべく正方形に近い形が有利となる。ゲートアレイは、全ての回路がゲートアレイで構成される必要はなく、メモリ回路等特有の機能を持つマクロセルについては、予め設計された回路ブロックが適宜にゲートアレイの一部に組み込まれるようにされるものであってもよい。この発明は、ゲートアレイを含む半導体集積回路装置とそのクロック供給方法として広く利用することができる。
【0066】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。クロック入力部から入力されたクロックパルスが等距離を以て伝えられるよう配置される複数段からなる分配回路及び最終段分配回路を通してフリップフロップ回路に伝えられ、上記フリップフロップ回路の間に論理回路が設けられている半導体集積回路装置であって、上記クロック入力部と分配回路及び最終段分配回路の間を接続するそれぞれの配線経路を第1方向に延長される第1配線と、上記第1方向と直交する第2方向に延長され、上記第1配線とは異なる配線層で形成される第2配線とを含むようにし、上記配線経路の少なくとも1つに上記第1配線が上記第2配線を超えて延長され、同じ配線層により折り返して上記第2配線の中心部に至る迂回配線経路を設けることにより、大規模化や高速化を可能とする半導体集積回路装置を得ることができる。
【0067】
上記クロック入力部から入力されたクロックパルスが等距離を以て伝えられるよう配置される複数段からなる分配回路及び最終段分配回路を用いたクロック分配方法であって、上記分配回路相互及び分配回路及び最終段分配回路の間を接続するそれぞれの配線経路として、第1方向に延長される第1配線と、上記第1方向と直交する第2方向に延長され、上記第1配線とは異なる配線層で形成される第2配線とを含むようにし、上記第1配線が上記第2配線を超えて延長され、同じ配線層により折り返して上記第2配線の中心部に至る迂回配線経路を有するものを基本パターンとして、上記迂回部分の第1配線を直線的に延長し、あるいは上記第1配線における上記第2配線を超えて延長される部分の長さを上記基本パターンとは異なるようにして上記分配回路又は最終段分配回路の半導体基板上での配置位置を第1箇所から第2箇所に変更可能とすることにより、クロックスキューを抑えつつ分配回路の配置変更を容易に行うことができる。
【図面の簡単な説明】
【図1】この発明に係る半導体集積回路装置におけるクロック供給系の一実施例を示す配線パターン図である。
【図2】図1の迂回経路Aを用いたクロックバッファの配置変更方法の一実施例を説明するためのパターン図である。
【図3】図1の迂回経路Bを用いたクロックバッファの配置変更方法の一実施例を説明するためのパターン図である。
【図4】この発明に係る半導体集積回路装置におけるクロック供給系の他の一実施例を示す配線パターン図である。
【図5】図4の一部拡大図である。
【図6】この発明に係る半導体集積回路装置におけるクロック供給系の更に他の一実施例を示す配線パターン図である。
【図7】この発明に係る半導体集積回路装置におけるクロック供給系の一実施例を示す配線パターン図である。
【図8】この発明に係る半導体集積回路装置におけるクロック供給系の一実施例を示す配線パターン図である。
【図9】この発明を説明するためのクロック1周期当たりの時間分配図である。
【図10】この発明に係るクロック分配方法を用いたクロック半導体集積回路装置の設計方法の一実施例を示す巣フローチャート図である。
【図11】この発明に用いられるクロックバッファの一実施例を示す素子レイアウト図である。
【図12】この発明に係る半導体集積回路装置におけるクロック供給系の他の一実施例を示す配線パターン図である。
【図13】この発明に係る半導体集積回路装置の基本的なクロック供給経路の一実施例を示すレイアウト図である。
【図14】この発明に係る半導体集積回路装置の一実施例を示す概略断面図である。
【図15】この発明に係るクロックツリーの一実施例を示す概略ブロック図である。
【図16】従来技術の一例を示すクロック供給系の配線パターン図である。
【図17】この発明に先立って検討されたクロック供給回路の配線パターン図である。
【符号の説明】
CKD,CKD’…クロックバッファ(最終段分配回路)、MC1〜MC3…マクロセル、M2,M3…クロック配線、NMOS…NチャネルMOSFET、PMOS…PチャネルMOSFET、AMP…中継バッファ、L1〜L8…配線、AMP1〜AMP3…中継バッファ、CKIN…クロック入力回路、G…ゲート、D…ドレイン、S…ソース、20…P型のウェル領域、30…N型のウェル領域。
Claims (12)
- クロック入力部から入力されたクロックパルスを伝えるために配置される複数段からなる分配回路及び最終段分配回路と、
上記最終段分配回路からのクロックパルスを受けて動作するフリップフロップ回路と、
上記フリップフロップ回路の間に設けられた論理回路とを含み、
上記クロック入力部と分配回路及び最終段分配回路の間を接続するそれぞれの配線経路は、
上記クロック入力部又は分配回路から出力されるクロックパルスを一端に受けて第1方向に延長される第1配線と、
上記第1方向と交差する第2方向に延長され、上記第1配線とは異なる配線層で形成される第2配線とを含み、
上記第1配線の他端は、上記第2配線とその接続部で接続されるものであり、
上記配線経路の少なくとも1つは、上記第1配線が上記第2配線を超えて延長され、同じ配線層により折り返して上記第2配線の上記接続部に至る迂回配線経路を有することを特徴とする半導体集積回路装置。 - 請求項1において、
上記クロック入力部は、四角形の半導体チップの中心部に設けられるものであることを特徴とする半導体集積回路装置。 - 請求項2において、
上記分配回路、最終段分配回路、フリップフロップ回路及び論理回路は、ゲートアレイにより構成され、
マクロ化された回路ブロックを更に備えてなることを特徴とする半導体集積回路装置。 - 請求項3において、
上記クロック入力部からの最終段を除く所定段の分配回路までの配線経路は、上記迂回配線経路を設けないことを特徴とする半導体集積回路装置。 - 請求項3又は4において、
上記配線経路の少なくとも1つは、上記第1配線が直線的に延びて上記第2配線の中心部に至るようにされてなり、上記第2配線側に設けられる上記分配回路又は最終段分配回路の配置が第1箇所から第2箇所に変更され、上記第1箇所に上記マクロ化された回路ブロックが配置されてなることを特徴とする半導体集積回路装置。 - 請求項3又は4において、
上記配線経路は、上記迂回配線経路を持つ複数個を有し、
上記複数個の配線経路において、上記第1配線における上記第2配線を超えて延長される部分の長さが相互に異なるものを備えてなり、いずれか一方の上記第2配線側に設けられる上記分配回路又は最終段分配回路の配置が第1箇所から第2箇所に変更され、上記第1箇所に上記マクロ化された回路ブロックが配置されてなることを特徴とする半導体集積回路装置。 - 請求項5又は6において、
上記マクロ化された回路ブロックは、メモリ回路であることを特徴とする半導体集積回路装置。 - 請求項5又は6において、
上記配線経路を構成する第1配線及び第2配線には、それぞれ同じ配線層により構成され、両側に隣接して設けられる一対からなるシールド用配線層が設けられてなることを特徴とする半導体集積回路装置。 - 請求項8において、
上記一対からなるシールド配線の少なくとも一方は、上記配線経路に隣接して配置される電源電圧若しくは接地電位を供給する電源配線又はテスト用の信号線を利用して構成されるものであることを特徴とする半導体集積回路装置。 - 請求項5又は6において、
上記配線経路を構成する第1配線及び第2配線には、その上層又は下層に空き配線エリアが存在する部分に、それと直交する方向に固定電位が与えられたダミー配線が設けられることを特徴とする半導体集積回路装置。 - クロック入力部から入力されたクロックパルスを伝えるために配置される複数段からなる分配回路及び最終段分配回路を含む半導体集積回路装置のクロック分配方法であって、
上記分配回路相互及び分配回路と最終段分配回路の間を接続するそれぞれの配線経路として、第1方向に延長される第1配線と、上記第1方向と交差する第2方向に延長され、上記第1配線とは異なる配線層で形成される第2配線とを含むようにし、
上記配線経路の基本パターンとして、上記第1配線が上記第2配線を超えて延長され、同じ配線層により折り返して上記第2配線との接続部に至る迂回配線経路を設けておき、
上記迂回部分の第1配線を直線的に延長し、あるいは上記第1配線における上記第2配線を超えて延長される部分の長さを上記基本パターンとは異なるようにして、上記分配回路又は最終段分配回路の半導体基板上での配置位置を第1箇所から第2箇所に変更可能としてなることを特徴とする半導体集積回路装置のクロック分配方法。 - 請求項11において、
上記分配回路、最終段分配回路、フリップフロップ回路及び論理回路は、ゲートアレイにより構成され、上記第1箇所にはマクロ化された回路ブロックが配置されてなることを特徴とする半導体集積回路装置のクロック分配方法。
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7427875B2 (en) | 2005-09-29 | 2008-09-23 | Hynix Semiconductor Inc. | Flip-flop circuit |
JP2008306695A (ja) * | 2007-05-10 | 2008-12-18 | Sony Corp | データ転送回路、固体撮像素子、およびカメラシステム |
JP2010009398A (ja) * | 2008-06-27 | 2010-01-14 | Nec Corp | データ処理装置、データ処理方法およびプログラム |
JP2012004697A (ja) * | 2010-06-15 | 2012-01-05 | Fujitsu Ltd | クロック分配回路及びその回路を含む半導体回路装置 |
US9118314B2 (en) | 2011-07-06 | 2015-08-25 | Samsung Electronics Co., Ltd. | Adaptive body bias circuit and semiconductor integrated circuit including the same |
WO2018074172A1 (ja) * | 2016-10-17 | 2018-04-26 | 株式会社ソシオネクスト | 半導体集積回路装置 |
WO2021192265A1 (ja) * | 2020-03-27 | 2021-09-30 | 株式会社ソシオネクスト | 半導体集積回路装置 |
WO2021205895A1 (ja) * | 2020-04-09 | 2021-10-14 | ソニーセミコンダクタソリューションズ株式会社 | 信号処理装置、センシングモジュール |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6560175B2 (ja) | 2016-09-13 | 2019-08-14 | 株式会社東芝 | 半導体装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04217345A (ja) * | 1990-12-18 | 1992-08-07 | Fujitsu Ltd | 半導体装置 |
JPH0830655A (ja) * | 1994-07-19 | 1996-02-02 | Matsushita Electric Ind Co Ltd | 半導体装置の同期回路レイアウト設計方法 |
JPH10321795A (ja) * | 1997-05-14 | 1998-12-04 | Nec Corp | 半導体装置 |
JP2001035923A (ja) * | 1999-07-19 | 2001-02-09 | Mitsubishi Electric Corp | 半導体集積回路装置およびクロック配線制御方法 |
JP2002190573A (ja) * | 2000-12-20 | 2002-07-05 | Fujitsu Ltd | 半導体集積回路及び配線決定方法 |
-
2003
- 2003-03-25 JP JP2003081755A patent/JP4743469B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04217345A (ja) * | 1990-12-18 | 1992-08-07 | Fujitsu Ltd | 半導体装置 |
JPH0830655A (ja) * | 1994-07-19 | 1996-02-02 | Matsushita Electric Ind Co Ltd | 半導体装置の同期回路レイアウト設計方法 |
JPH10321795A (ja) * | 1997-05-14 | 1998-12-04 | Nec Corp | 半導体装置 |
JP2001035923A (ja) * | 1999-07-19 | 2001-02-09 | Mitsubishi Electric Corp | 半導体集積回路装置およびクロック配線制御方法 |
JP2002190573A (ja) * | 2000-12-20 | 2002-07-05 | Fujitsu Ltd | 半導体集積回路及び配線決定方法 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7427875B2 (en) | 2005-09-29 | 2008-09-23 | Hynix Semiconductor Inc. | Flip-flop circuit |
JP2008306695A (ja) * | 2007-05-10 | 2008-12-18 | Sony Corp | データ転送回路、固体撮像素子、およびカメラシステム |
JP2013034246A (ja) * | 2007-05-10 | 2013-02-14 | Sony Corp | データ転送回路、固体撮像素子、およびカメラシステム |
JP2010009398A (ja) * | 2008-06-27 | 2010-01-14 | Nec Corp | データ処理装置、データ処理方法およびプログラム |
JP2012004697A (ja) * | 2010-06-15 | 2012-01-05 | Fujitsu Ltd | クロック分配回路及びその回路を含む半導体回路装置 |
US9118314B2 (en) | 2011-07-06 | 2015-08-25 | Samsung Electronics Co., Ltd. | Adaptive body bias circuit and semiconductor integrated circuit including the same |
WO2018074172A1 (ja) * | 2016-10-17 | 2018-04-26 | 株式会社ソシオネクスト | 半導体集積回路装置 |
CN109863588A (zh) * | 2016-10-17 | 2019-06-07 | 株式会社索思未来 | 半导体集成电路装置 |
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US11916056B2 (en) | 2016-10-17 | 2024-02-27 | Socionext Inc. | Semiconductor integrated circuit device |
WO2021192265A1 (ja) * | 2020-03-27 | 2021-09-30 | 株式会社ソシオネクスト | 半導体集積回路装置 |
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