JP2013034246A - データ転送回路、固体撮像素子、およびカメラシステム - Google Patents

Abstract

【課題】データ出力部への転送線上の配線遅延による影響を低減でき、データ出力部におけるデータの取り込みを的確かつ高精度に行うことが可能で、ひいては走査の高速化を図ることが可能なデータ転送回路、固体撮像素子、およびカメラシステムを提供する。
【解決手段】基本的に、列走査回路１３は、クロック供給回路２１から供給されるマスタクロックＭＣＫを所定の配線を通してシフトレジスタ１３１を構成するラッチ１３１−０〜１３１−ｎに、たとえば最遠端側のラッチ１３１−０から順番に供給し、データ出力回路１７−０〜１７−ｎは、マスタクロックＭＣＫを基準とするクロックが位相調整された取り込みクロックＳＡＣＫによりセンスアンプ回路１７１−０〜１７１−ｎの出力データを取り込む。
【選択図】図８

Description

本発明は、データ転送回路、ＣＭＯＳイメージセンサに代表される固体撮像素子、およびカメラシステムに関するものである。

近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ICの数を減らす事ができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されているが、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。

このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。

図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

この固体撮像素子１は、撮像部としての画素アレイ部２、行走査回路３、列走査回路４、タイミング制御回路５、ＡＤＣ群６、デジタル−アナログ変換装置（以下、DAC (Digital − Analog converter)と略す）７、カウンタ８、およびセンスアンプ回路（Ｓ／Ａ）を含むデータ出力回路９を有する。

画素アレイ部２は、フォトダイオードと画素内アンプとを含む単位画素２−１がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１においては、画素アレイ部２の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行走査回路３、そして列アドレスや列走査を制御する列走査回路４が配置される。

ＡＤＣ群６は、ＤＡＣ７により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素２−１から列線V0、V1…を経由し得られるアナログ信号とを比較する比較器６−１と、比較時間をカウントするカウンタ８のカウント結果を保持するメモリ装置６−２とからなるＡＤＣが複数配列されている。
ＡＤＣ群６は、ｎビットデジタル信号変換機能を有し、各列線V0、V1…毎に配置され、列並列ＡＤＣブロック６−３が構成される。
各メモリ装置６２の出力は、２ｎビット幅の水平転送線６−４に接続されている。
そして、それぞれの水平転送線６−４に対応した２ｎ個のセンス回路、データ出力回路９および出力回路が配置される。

ここで、固体撮像素子（ＣＭＯＳイメージセンサ）１の動作を、図２のタイミングチャートと図１のブロック図とに関連付けて説明する。

任意の行Hxの単位画素２−１から列線V0、V1…への１回目の読み出しが安定した後、ＤＡＣ７により比較器６−１に対して、参照電圧を時間変化させた階段状のランプ波形ＰＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６−１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ８で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６−１の出力は反転し、同時にメモリ装置６−２に比較期間に応じたカウントが保持される。この１回目の読み出し時は、単位画素２−１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素２−１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この例では７ビット分のカウント期間（１２８クロック）でΔVの比較を行っている。

２回目の読み出しは、リセット成分ΔVに加え単位画素２−１毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。
すなわち、任意の行Hxの単位画素２−１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ７により比較器６−１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６−１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ８で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６−１の出力は反転し、同時にメモリ装置６−２内に比較期間に応じたカウントが保持される。
この時、１回目のカウントと２回目のカウントとでは、メモリ装置６−２内の異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、メモリ装置６−２に保持された１回目と２回目のそれぞれｎビットのデジタル信号が２ｎ本の水平転送線６−４を経て、データ出力回路９で検出され、順次減算回路で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。

W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304−305、 Feb., 1999)

特開２００５−３２３３３１号公報

上述したような固体撮像素子（ＣＭＯＳイメージセンサ）では、列並列読み出し方式を採用しているため、行方向の走査（垂直走査）は非常に低速だが、列方向の走査（水平走査）は、１Ｈ（水平走査）時間内に１行分のデータをすべて読みきらなければならないため、非常に高速となる。

ところが、上述したような固体撮像素子（ＣＭＯＳイメージセンサ）では、水平転送線は、非常に長く、たとえば７ｍｍ程度の長さが有り、寄生容量や、寄生抵抗等により、センス回路に近い側と遠い側で検知時間にバラツキが発生する。

一般的に、広範囲に配置されている各カラムのカウンタラッチの各データを、データ転送線を用いてシリアル読み出しする際、センスアンプ回路を含むデータ出力回路９のデータラッチタイミングに対し、全ての箇所からのデータ読み出しを同時に行う。
この場合、データ出力回路は近い箇所からのデータと遠い箇所からのデータを常に同じタイミングでラッチする必要がある。
しかし、ポイントが非常に広範囲にわたる場合、配線遅延が大きすぎると同じタイミングでのラッチが困難となる。転送速度（クロック周波数）が大きくなる程、この配線遅延の影響は大きい。

近年、イメージセンサは多画素、高速化だけでなく、１眼レフカメラ市場の拡大にともない、イメージセンサの大型化もかなり進んでおり、この配線遅延による影響は、イメージセンサの列（水平）走査高速化の妨げとなっている。

本発明は、データ出力回路への転送線上の配線遅延による影響を低減でき、データ出力回路におけるデータの取り込みを的確かつ高精度に行うことが可能で、ひいては走査の高速化を図ることが可能なデータ転送回路、固体撮像素子、およびカメラシステムを提供することにある。

本発明の第１の観点のデータ転送回路は、データを転送する複数の転送線と、上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込む複数のデータ出力部と、入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、上記取り込みクロックを上記複数のデータ出力部に供給する取り込みクロック供給部と、少なくともマスタクロックを供給するクロック供給部と、駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、上記転送線と同一方向に配線された擬似転送線と、上記保持部の並列配置に対応して配置され、上記マスタクロックに基づく上記駆動クロックに同期して生成された上記選択信号に応答して上記擬似データを対応する上記擬似転送線に転送する複数の擬似データ記憶部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、上記走査部は、上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、上記取り込みクロック供給部は、上記擬似データを、上記取り込みクロックとして上記複数のデータ出力部に供給する。

本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された撮像部と、データを転送する複数の転送線と、上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込む複数のデータ出力部と、入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、上記取り込みクロックを上記複数のデータ出力部に供給する取り込みクロック供給部と、少なくともマスタクロックを供給するクロック供給部と、駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、上記転送線と同一方向に配線された擬似転送線と、上記保持部の並列配置に対応して配置され、上記マスタクロックに基づく上記駆動クロックに同期して生成された上記選択信号に応答して上記擬似データを対応する上記擬似転送線に転送する複数の擬似データ記憶部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、上記走査部は、上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、上記取り込みクロック供給部は、上記擬似データを、上記取り込みクロックとして上記複数のデータ出力部に供給する。

本発明の第３の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された撮像部と、データを転送する複数の転送線と、上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込む複数のデータ出力部と、入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、上記取り込みクロックを上記複数のデータ出力部に供給する取り込みクロック供給部と、少なくともマスタクロックを供給するクロック供給部と、駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、上記転送線と同一方向に配線された擬似転送線と、上記保持部の並列配置に対応して配置され、上記マスタクロックに基づく上記駆動クロックに同期して生成された上記選択信号に応答して上記擬似データを対応する上記擬似転送線に転送する複数の擬似データ記憶部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、上記走査部は、上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、上記取り込みクロック供給部は、上記擬似データを、上記取り込みクロックとして上記複数のデータ出力部に供給する。

本発明によれば、走査部において、クロック供給線をマスタクロックが伝搬され、駆動クロックとして各選択信号生成部に分配される。
各選択信号生成部においては、供給される駆動クロックに同期して選択信号が生成され、対応する保持部に出力される。
これにより、保持部から対応する転送線にデータが出力され、データ出力部に転送される。データ出力部においては、マスタクロックまたはマスタクロックを基準とする駆動クロックが、取り込みクロックとして供給され、この取り込みクロックに同期してデータの取り込みが行われる。
さらに、駆動クロックの供給線と取り込みクロックの供給線の有する配線負荷を同程度になるように構成されている。

本発明によれば、データ出力部への転送線上の配線遅延による影響を低減できる。
よって、データ出力部におけるデータの取り込みを的確かつ高精度に行うことができる。

列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１の固体撮像素子の動作を説明するためのタイミングチャートである。 本発明の一実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図３のＡＤＣ、固体撮像素子のデータ転送系のより具体的な構成例を示す図である。 本実施形態に係るカウンタラッチ回路内のドライブトランジスタＴｒの具体例を示す回路図である。 本実施形態に係るデータ転送系の第１の構成例を示す図である。 図６のデータ転送系のタイミングチャートを示す図である。 本実施形態に係るデータ転送系の第２の構成例を示す図である。 図８のデータ転送系のタイミングチャートを示す図である。 本実施形態に係るデータ転送系の第３の構成例を示す図である。 図１０の回路をより具体的に示す図である。 本実施形態に係るデータ転送系の第４の構成例を示す図である。 本実施形態に係るデータ転送系の第５の構成例を示す図である。 図１３のデータ転送系のタイミングチャートを示す図である。 本実施形態に係るデータ転送系の第６の構成例を示す図である。 本実施形態に係るデータ転送系の第７の構成例を示す図である。 本実施形態に係るデータ転送系の第８の構成例を示す図である。 図１７のデータ転送系のタイミングチャートを示す図である。 本実施形態に係るデータ転送系の第９の構成例を示す図である。 図３の固体撮像素子の動作を説明するためのタイミングチャートである。 本実施形態に係る列走査回路におけるクロック分配の他の例を説明するための図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

以下、本発明の実施の形態を図面に関連付けて説明する。

図３は、本発明の一実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。図４は、図３のＡＤＣ、固体撮像素子のデータ転送系のより具体的な構成例を示す図である。

この固体撮像素子１０は、撮像部としての画素アレイ部１１、行走査回路１２、列走査回路１３、タイミング制御回路１４、ＡＤＣ群１５、ＤＡＣ１６、および複数のセンスアンプ（Ｓ／Ａ）回路１７１を含むデータ出力回路（データ検出回路）１７を有する。

画素アレイ部１１は、フォトダイオードと画素内アンプとを含む単位画素１１１がＭ行Ｎ列のマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１０においては、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４、行アドレスや行走査を制御する行走査回路１２、そして列アドレスや列走査を制御する列走査回路１３が配置される。

ＡＤＣ群１５は、ＤＡＣ１６により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素１１１から列線V0、V1…を経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた（ｎ＋１）個の比較器（ＲＥＦ）１５１と、比較器１５１の出力を受けてアップダウンカウントを行う非同期アップ／ダウンカウンタ（以下、カウンタラッチという）１５２とからなるＡＤＣ１５Ａが画素配列の各列に対応して各列線V0、V1…毎に配置され、列並列ＡＤＣブロック１５３が構成される。
各カウンタラッチ１５２の出力は、データ転送線１５４に接続されている。このデータ転送線１５４には、データ出力回路１７のセンスアンプ回路の入力が接続されている。

保持回路としての機能を有するカウンタラッチ１５２は、初期時にはダウンカウント状態に有り、リセットカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、ダウンカウント動作を停止し、カウント値を保持する。
このとき、カウンタラッチ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。
カウンタラッチ１５２は、その後、アップカウント状態にし、入射光量に対応したデータカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値を保持する。
カウンタラッチ１５２に保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、データ転送線１５４を経てセンスアンプ回路１７１に入力される。

列走査回路１３は、たとえばスタートパルスＳＴＲおよびマスタクロックＭＣＫが供給されることで活性化され、マスタクロックＭＣＫに応じた（ＭＣＫを基準とする）駆動クロックＣＬＫに同期して対応する選択線ＳＥＬを駆動して、カウンタラッチ１５２のラッチデータをデータ転送線１５４に読み出させる。

ここで、図３のＡＤＣ、固体撮像素子のデータ転送系のより具体的な構成例について図４等に関連付けて説明する。

カウンタラッチ１５２−０〜１５２−ｎは、たとえば図４に示すように、カウンタＣＮＴ／ラッチＬＴＣ／ドライブＤＲＶトランジスタ（Ｔｒ）が、１ビット分（１０bit、１２bit等）並んで構成される。そして、ＡＤＣ１５Ａとして（ｎ＋１）列並んで配置される。
データ転送時は、列走査回路１３によって、選択線ＳＥＬ０〜ＳＥＬｎを通して特定の列が順次選択される。
列走査回路１３は、スタートパルスにより、スタート位置が選ばれ、シフトレジスタ等で構成されることにより、順次選択される。
選択された列のドライブトランジスタＴｒの情報（１or０）の情報は、データ転送線１５４に読み出され、データ出力回路１７のセンスアンプ回路１７１によって検出され、出力データ処理回路２０に出力される。

図５は、本実施形態に係るカウンタラッチ内のドライブトランジスタの具体例を示す回路図である。
ドライブトランジスタＤＲＶＴｒは、図５に示すように、所定電位（たとえば接地電位）とデータ転送線１５４との間に直列に接続された、たとえばｎチャネルＭＯＳ（ＮＭＯＳ）からなるセレクトトランジスタＮＴ１と、ＮＭＯＳからなるデータトランジスタＮＴ２により構成されている。そして、セレクトトランジスタＮＴ１のゲートが列走査回路１３により駆動される選択線ＳＥＬ０〜ＳＥＬｎに接続され、データトランジスタＮＴ２のゲートがラッチＬＴＣの出力に接続されている。

列走査回路１３の出力により駆動される選択線ＳＥＬ０〜ＳＥＬｎにより、データ転送線（S/Aバス）１５４に接続され、ラッチデータにより決まるトランジスタＮＴ２の状態をデータ検出回路であるセンスアンプ回路１７１で読み出す。
ラッチデータが１のときは、電流パスができ、電流が流れる。また、ラッチデータが０のときは電流パスが遮断され電流が流れない。

本実施形態に係るデータ転送系においては、カウンタラッチ１５２のラッチデータのデータ転送線１５４への読み出し、データ転送線１５４を転送されたデータの検出取り込みは、出力データ処理回路２０のデータ入力段に配置されるクロック供給回路２１によるマスタクロックＭＣＫに基づく駆動クロックＣＬＫに同期して行われる。
そして、本実施形態においては、センスアンプ回路１７１から見て、駆動クロックＣＬＫの遅延とデータ転送線（データバス）１５４上のデータの遅延をキャンセルすることが可能に構成されている。
以下、この駆動クロックＣＬＫの遅延とデータの遅延をキャンセル可能なデータ転送系の構成について複数の例を挙げて説明する。

＜データ転送系の第１の構成例＞
図６は、本実施形態に係るデータ転送系の第１の構成例を示す図である。

本実施形態のデータ転送系３０における列走査回路１３は、基本的にシフトレジスタ１３１を構成し、マスタクロックＭＣＫに基づく駆動クロックＣＬＫに同期してスタートパルスＳＴＲＴを順次シフトして、選択線ＳＥＬ０〜ＳＥＬｎを駆動する選択信号ＨＳＥＬ０〜ＨＳＥＬｎを生成して出力する、たとえばフリップフロップからなる選択信号生成部としてのラッチ１３１−０〜１３１−ｎを有している。

図６の列走査回路１３においては、駆動クロックＣＬＫが並列に配置されたラッチ１３１−０〜１３１−ｎに均等に伝達されるように、マスタクロックＭＣＫのマスタクロック供給線（配線）ＬＭＣＫ１が、並列に配置されたラッチ１３１−０〜１３１−ｎの配列方向の略中央部に配線されている。
さらに、マスタクロック供給線ＬＭＣＫ１にバッファ１３２を介して駆動クロックＣＬＫの駆動クロック供給線（配線）ＬＣＬＫ１が接続され、この駆動クロック供給線ＬＣＬＫ１がラッチ１３１−０〜１３１−ｎの配列方向に配線されている。
そして、駆動クロック供給線ＬＣＬＫ１の各ラッチ１３１−１〜１３１−ｎのクロック入力端の近傍から、列線の配線方向（駆動クロック供給線の配線方向に直交する方向）に、駆動クロック分配線ＬＣＬＫ２−０〜ＬＣＬＫ２−ｎが配線されている。
また、マスタクロック供給線１に並行して、スタートパルスＳＴＲＴのスタートクロック供給線ＬＳＴＲＴが列走査回路１３のデータ出力回路１７−０〜１７−ｎのデータ入力端（センスアンプ回路１７１の入力端）の最近端から最遠端まで配線され、さらに列線の配線方向（駆動クロック供給線の配線方向に直交する方向）に配線されて、その端部がラッチ１３１−０のデータ入力端に接続されている。

データ出力回路１７−０〜１７−ｎは、各データ転送線１５４−０〜１５４−ｎの端部が接続され、その転送されたデータを増幅し読み出す（検出する）センスアンプ回路１７１−０〜１７１−ｎ、およびセンスアンプ回路１７１−０〜１７１−ｎの出力を取り込みクロックＳＡＣＫに同期して取り込み、出力データ処理回路２０に出力する、たとえばフリップフロップからなるデータ同期回路１７２−０〜１７２−ｎを有している。

図６のデータ転送系３０においては、クロック供給回路２１から供給されるマスタクロックＭＣＫが取り込みクロック供給部を形成する位相調整部２２を介して取り込みクロックＳＡＣＫとして各データ出力回路１７−０〜１７−ｎに供給されるように構成されている。
したがって、図６のデータ転送系３０におけるデータ出力回路１７−０〜１７−ｎのデータ同期回路１７２−０〜１７２−ｎは位相調整部２２を介した取り込みクロックＳＡＣＫに同期してセンスアンプ回路１７１−０〜１７１−ｎの出力をラッチする。
位相調整部２２は、マスタクロックＭＣＫの列走査回路１３内における伝搬遅延、駆動クロックＣＬＫによる選択線ＳＥＬ０〜ＳＥＬｎの駆動に伴うカウンタラッチ１５２−０〜１５２−ｎからのデータ転送線１５４−０〜１５４−ｎへの読み出し転送処理を考慮して、的確なデータ取り込みが行えるように、マスタクロックＭＣＫの位相を調整する（遅延調整する）。

また、図６のデータ転送系３０においては、たとえばクロック供給回路２１の出力端部からスタートパルスＳＴＲＴのスタートクロック供給線ＬＳＴＲＴと、マスタクロック供給線ＬＭＣＫ１、駆動クロック供給線ＬＣＬＫ１、および駆動クロック分配線ＬＣＬＫ２−０との間に所定の固定電位、たとえば接地電位に固定され、互いのクロック供給線間の干渉等の影響を抑止するシールド線ＬＳＬＤ１が配線されている。
同様に、マスタクロック供給線ＬＭＣＫ１と、このマスタクロック供給線ＬＭＣＫ１と並行して配線された駆動クロック供給線ＬＣＬＫ１との間、およびマスタクロックＭＣＫの位相調整部２２の出力側にかけて、所定の固定電位、たとえば接地電位に固定され、互いのクロック供給線間の干渉等の影響を抑止するシールド線ＬＳＬＤ２が配線されている。

図７は、図６のデータ転送系のタイミングチャートである。
図６のデータ転送系３０においては、図７に示すように、まず、列（水平）走査を行うシフトレジスタ１３１は、クロック供給回路２１により供給されるマスタクロックＭＣＫに応じた駆動クロックＣＬＫに同期して動作し、多少の遅れをもって選択線ＳＥＬ０,ＳＥＬ１,・・・,ＳＥＬｎによりカウンタラッチ（データ記憶部）１５２が順に選択されていく。
カウンタラッチ１５２が選択されると、データ転送線１５４−０〜１５４−ｎ上にデータが転送され、データ出力回路１７−０〜１７−ｎのセンスアンプ回路１７１−０〜１７１−ｎによって、増幅され、ＡＭＰＯＵＴ［n:０］として読み出される。
この読み出し信号ＡＭＰＯＵＴ［n:０］は、最終的にはマスタクロックＭＣＫを位相調整部２２で位相調整された（遅延された）取り込みクロックＳＡＣＫにより同期化し、データ同期回路１７２−０〜１７２−ｎに取り込まれ、出力データ処理回路２０へと送られる。

このような構成を有する図６のデータ転送系３０においては、基本的に、位相調整部２２の位相調整量を適正に行うことにより、センスアンプ回路１７１から見て、駆動クロックＣＬＫの遅延とデータ転送線（データバス）１５４上のデータの遅延をキャンセルすることが可能で、データ転送線１５４−０〜１５４−ｎにおけるデータの転送ばらつきを吸収し、的確なデータ検出、取り込みを行うことが可能である。

ところで、図６のデータ転送系３０においては、以下に示す理由により、場合によっては、的確なデータ検出、取り込みを行うことが困難となるおそれがある。

特に、位相調整部２２のみで位相調整にはクロック周波数やデータ転送遅延差等により限界があり、位相調整部２２で位相調整した取り込みクロックＳＡＣＫによるデータのデータ同期回路１７２−０〜１７２−ｎへの取り込みが、列（水平）走査回路１３の動作の高速化にともない、うまくいかない場合が発生するおそれがある。
その理由として、単に高速だからというだけでなく、データがかなり大きなスキュー（Ｓｋｅｗ）成分を持つということが上げられる。

また、データのスキュー成分は、大きく４つに分けられる。
１つ目が、各出力アンプ毎、あるいは各データ記憶部のＭＯＳＴｒ毎の、いわゆる製造ばらつきに起因する転送遅延のばらつき成分である。
２つ目が、水平信号線上に流れるデータのパターンが、１・０・１・０・１・０・・・のように動的なパターンか、０・０・０・１・０・０・・・のように、孤立パターンを持ったものか、といった、データのパターンに起因する転送遅延のばらつき成分である。
３つ目が、基板ノイズやクロックノイズなど、ノイズに起因したもので、大きなノイズであれば、１度確定したデータがひっくり返るような症状まで引き起こすが、そこまで行かないにしても、遷移途中のデータにノイズが重複すると、出力アンプの閾値付近でチャタリングのような現象を起こし、データ確定までの時間を要することから、データのスキュー成分となりうる。
そして４つ目に、データがデータ出力回路１７のセンスアンプ回路１７１から見て遠端（図では左端）からやって来るのか、近端（図では右端）からやってくるのか、といった、物理的な距離に起因する転送遅延のばらつき成分である。

これらにより、センスアンプ回路１７１−０〜１７１−ｎのデータ出力ＡＭＰＯＵＴ[n:0]は、かなり大きなデータ不定期間を持つと共に、図７に示すように、遠端を選択した場合と、近端を選択した場合とで、選択されてからのデータの転送遅延が異なるため、取り込みクロックＳＡＣＫというひとつのクロックでは適切な取り込みタイミングを設定することが難しくなるおそれがある。また、選択位置によってセットアップ時間(setup Time)か、ホールド時間（Hold Time）のいずれかの設定が厳しくなってしまい、場合によってはすべてのデータを安定して取り込めるタイミングが作りえないという事態も発生するおそれもある。
この転送距離の違いというスキュー成分は、イメージセンサの構造上に必然的に存在するものであり、また近年、多画素、高速化だけでなく、１眼レフカメラ市場の拡大にともない、イメージセンサの大型化もかなり進んでおり、転送距離によるスキュー対策はイメージセンサの列（水平）走査高速化において重要である。

以上を踏まえて、多画素化、高速化されたＣＭＯＳイメージセンサにも十分に対応可能なデータ転送系の構成例について説明する。

＜データ転送系の第２の構成例＞
図８は、本実施形態に係るデータ転送系の第２の構成例を示す図である。

図８のデータ転送系３０Ａが図６のデータ転送系３０と異なる点は、列走査回路１３内において、マスタクロック供給線ＬＭＣＫ１Ａが、並列に配置されたラッチ１３１−０〜１３１−ｎの配列方向の略中央部まででなく、データ出力回路１７−０〜１７−ｎのデータ入力端（センスアンプ回路１７１の入力端）から最遠端側であるラッチ１３１−０の形成位置を越えた位置まで配線され、さらに、列線の配線方向（駆動クロック供給線の配線方向に直交する方向）に駆動クロック供給線ＬＣＬＫ１の端部にバッファ１３２を介して接続するように配線されている。

このように、図８のデータ転送系３０においては、列走査回路１３内で駆動クロック供給線ＬＣＬＫ１がマスタクロック供給線ＬＭＣＫ１Ａをデータ出力回路１７−０〜１７−ｎのデータ入力端（センスアンプ回路１７１の入力端）から最遠端側で折り返すように形成されている。
そして、駆動クロック供給線ＬＣＬＫ１の各ラッチ１３１−１〜１３１−ｎのクロック入力端の近傍から、列線の配線方向（駆動クロック供給線の配線方向に直交する方向）に、駆動クロック分配線ＬＣＬＫ２−０〜ＬＣＬＫ２−ｎが配線されている。
したがって、図８のデータ転送系３０Ａにおいては、データ出力回路１７−０〜１７−ｎのデータ入力端（センスアンプ回路１７１の入力端）から最遠端側に位置するラッチ１３１−０からセンスアンプ回路１７１−０〜１７１−ｎの入力端から最近端側に位置するラッチ１３１−ｎに向かって順番に駆動クロックＣＬＫが供給され、選択線ＳＥＬ０を駆動する選択信号ＨＳＥＬ０〜ＨＳＥＬｎが順番に出力される。
換言すると、図８のデータ転送系３０Ａにおいては、駆動クロックＣＬＫと各カウンタラッチ１５２からセンスアンプ回路１７１−０〜１７１−ｎに読み出されるデータの向きが同一となるように配線され、センスアンプ回路１７１−０〜１７１−ｎから見て列走査回路１３の駆動クロックＣＬＫの配線容量と抵抗の時定数による遅延とデータ転送線（データバス）１５４−０〜１５４−ｎ上のデータの配線容量と抵抗の時定数による遅延をキャンセルするように構成されている。
そして、好適には、駆動クロックＣＬＫの遅延成分とカラムカウンタ（カウンタラッチ）からセンスアンプ回路までの遅延成分の合計が、カラム位置に関わらず一定となるように構成される。これにより、データ出力回路１７の駆動のためのタイミングマージンを充分にとることができるため、高速駆動、高速読み出しが可能となっている。

さらに、図８のデータ転送系３０Ａにおいては、駆動クロック供給線ＬＣＬＫ１の最終端である駆動クロック分配線ＬＣＬＫ２−ｎとの接続端部がラッチ１３１−０〜１３１−ｎの併設方向（行線の配線方向）であってクロック供給回路２１の配置側に延設され、リピータ２３を介した後、列線の配線方向（駆動クロック供給線の配線方向に直交する方向）に配線され、位相（遅延）調整部２２Ａを介して取り込みクロックＳＡＣＫが生成されるように構成されている。

また、マスタクロック供給線ＬＭＣＫ１Ａに並行して、スタートパルスＳＴＲＴのスタートクロック供給線ＬＳＴＲＴが列走査回路１３のデータ出力回路１７−０〜１７−ｎのデータ入力端（センスアンプ回路１７１の入力端）の最近端から最遠端まで配線され、さらに列線の配線方向（駆動クロック供給線の配線方向に直交する方向）に配線されて、その端部がラッチ１３１−０のデータ入力端に接続されている。

図８のデータ転送系３０Ａにおいては、たとえばクロック供給回路２１の出力端部からスタートパルスＳＴＲＴのスタートクロック供給線ＬＳＴＲＴと、マスタクロック供給線ＬＭＣＫ１、および駆動クロック分配線ＬＣＬＫ２−０との間に所定の固定電位、たとえば接地電位に固定され、互いのクロック供給線間の干渉等の影響を抑止するシールド線ＬＳＬＤ１Ａが配線されている。
同様に、マスタクロック供給線ＬＭＣＫ１Ａと、このマスタクロック供給線ＬＭＣＫ１Ａと並行して配線された駆動クロック供給線ＬＣＬＫ１との間、駆動クロック供給線ＬＣＬＫ１の駆動クロック分配線ＬＣＬＫ２−０〜ＬＣＬＫ２−ｎの配線側、並びにマスタクロックＭＣＫの位相調整部２２の出力側にかけて、所定の固定電位、たとえば接地電位に固定され、互いのクロック供給線間の干渉等の影響を抑止するシールド線ＬＳＬＤ２Ａ,ＬＳＬＤ３Ａが配線されている。
また、図８におけるスタートクロック供給線ＬＳＴＲＴに対するシールド線ＬＳＬＤ１Ａの配線側と対向する反対側（図８中の下方）には電源配線等が形成されることから、電源配線とスタートクロック供給線ＬＳＴＲＴとの間にシールド線ＬＳＬＤ４Ａが配線されている。
なお、スタートクロック供給線ＬＳＴＲＴではなく、電源配線に近接してマスタクロック供給線ＬＭＣＫ１Ａが配線されている場合には、このマスタクロック供給線ＬＭＣＫ１Ａと電源配線との間にシールド線ＬＳＬＤ４Ａが配線される。

図９は、図８のデータ転送系３０Ａのタイミングチャートを示す図である。

図９において、（Ａ）は図８のクロック供給回路２１におけるマスタクロックＭＣＫの出力端の波形を、（Ｂ）は駆動クロック供給線ＬＣＬＫ１のデータ出力回路１７−０〜１７−ｎのデータ入力端（センスアンプ回路１７１の入力端）から最遠端側であるラッチ１３１−０へのクロック供給端の波形を、（Ｃ）は駆動クロック供給線ＬＣＬＫ１のデータ出力回路１７−０〜１７−ｎのデータ入力端（センスアンプ回路１７１の入力端）から最近端側であるラッチ１３１−ｎへのクロック供給端の波形を、（Ｄ）は位相調整部２２Ａの出力から最近端のデータ出力回路１７−ｎのデータ同期回路１７２−ｎのクロック入力端波形を、（Ｅ）は位相調整部２２Ａの出力から最遠端のデータ出力回路１７−０のデータ同期回路１７２−０のクロック入力端波形を、（Ｆ）は列走査回路１３のラッチ１３１−０から出力されるカラム選択信号（選択パルス）ＳＥＬ０を、（Ｇ）は列走査回路１３のラッチ１３１−０から出力されるカラム選択信号（選択パルス）ＳＥＬｎ（たとえばｎ＝４０００）を、（Ｈ）は最上段のカウンタラッチ１５２−０のデータ転送線１５４−０への読み出しデータ（転送データ）を、（Ｉ）はデータ転送線１５４−０の転送データのセンスアンプ回路１７１−０への入力端におけるデータを、（Ｊ）はデータ転送線１５４−ｎの転送データのセンスアンプ回路１７１−ｎへの入力端におけるデータを、（Ｋ）はデータ出力回路１７−０におけるデータ同期回路１７２−０の出力データを、（Ｌ）はデータ出力回路１７−ｎにおけるデータ同期回路１７２−ｎの出力データを、それぞれ示している。

図９からわかるように、図８のデータ転送系３０Ａは、駆動クロックＣＬＫと各カラムのカウンタラッチ１５２−０〜１５２−ｎからセンスアンプ回路１７１−０〜１７１−ｎに読み出されるデータの向きを同一になるように、駆動クロック供給線ＬＣＬＫ１とデータ転送線１５４−０〜１５４−ｎが配線されていることから、センスアンプ回路１７１−０〜１７１−ｎから見て駆動クロックＣＬＫの遅延とデータ転送線（データバス）上のデータの遅延がキャンセルされている。
すなわち、図８のデータ転送系３０Ａによれば、駆動クロックＣＬＫの遅延成分と各カラムのカウンタラッチからセンスアンプ回路１７１−０〜１７１−ｎまでの遅延成分の合計が、カラム位置に関わらず一定となる。
このために、センスアンプ回路１７１−０〜１７１−ｎおよびデータ同期回路１７２−０〜１７２−ｎの駆動のためのタイミングマージンを充分にとることができるため、高速駆動、高速読み出しが可能になっている。

図８のデータ転送系３０Ａについてさらに考察する。
たとえば、データ出力回路１７に隣接（近接）したカラムN1が選択された場合、データ出力回路１７におけるクロックとデータのタイミング差Tdiff_nは次のようになる。

Tdiff_n ≒ T1

一方、データ出力回路１７から離れたカラムF1が選択された場合、データ出力回路におけるクロックとデータのタイミング差Tdiff_fは次のようになる。

Tdiff_f ≒ T2

そして、物理レイアウトから
T1 ≒ T2
となるため、次の関係が得られる。

Tdiff_f ≒ Tdiff_n

以上より、データのタイミング差は、選択されるカラムの場所によりほぼ同一となる。これは、選択されるカラムの場所に依存せず、一定であることを意味する。
したがって、このときの後段回路の動作周波数Fは、次のようになる。

F = 2 x 1/( Tdiff_f − Tdiff_n) = ∞

これは、実際の動作周波数の上限は、後段回路そのものの上限動作周波数で律速されるが、カラム選択場所によるタイミング制約が発生しないことを意味する。

このように、図８のデータ転送系３０Ａによれば、駆動クロックＣＬＫの遅延成分と各カラムのカウンタラッチからセンスアンプ回路１７１−０〜１７１−ｎまでの遅延成分の合計が、カラム位置に関わらず一定となることから、センスアンプ回路１７１−０〜１７１−ｎおよびデータ同期回路１７２−０〜１７２−ｎの駆動のためのタイミングマージンを充分にとることができるため、高速駆動、高速読み出しが可能になるという利点がある。

＜データ転送系の第３の構成例＞
図１０は、本実施形態に係るデータ転送系の第３の構成例を示す図である。図１１は図１０の回路をより具体的に示す図である。

図１０および図１１のデータ転送系３０Ｂは、列（水平）走査のデータスキュー問題のうち、特に転送距離依存の問題を解決可能に構成されている。

初めに、図１０に関連付けて第３の構成例の基本原理を説明する。
このデータ転送系３０Ｂが図６のデータ転送系３０と異なる点は、カウンタラッチの各ビット（bit）に対応したデータ記憶部とは別に、固定のデータを書き込んだ擬似クロック記憶部２４−０〜２４−ｎを有し、１・０・１・０・・・・の連続データを撮像データと一緒に擬似クロック転送線２５に読み出すように構成されている点にある。
データ転送系３０Ｂにおいて、擬似クロック転送線２５に読み出されたデータは、センスアンプ回路２６、位相調整部２７を経由して、ＡＭＰＯＵＴ[n:0]の取り込みタイミングに対して適切な位相へと設定し、そのままデータ同期回路１７２−０〜１７２−ｎの取り込みクロックＳＡＣＫＤとして用いられる。
このような構成にすることにより、データとクロックは常に同じだけの転送距離をもつため、転送距離に起因した転送遅延はデータもクロックも常に同様の値を持つことになる。
よって、先に説明した４つのスキュー成分のうち、４つ目の転送距離に起因するスキュー成分は的確にキャンセルされ、データ取り込みのマージンが拡大し、安定してデータを取り込めるようになる。

図１１は、図１０をさらに具体化した構成を示している。
データ転送系３０Ｂにおいて、図１１に示すように、擬似クロック記憶部２４−０〜２４−ｎの構成は、カウンタラッチ１５２−０〜１５２−ｎの出力段であるドライブトランジスタＤＲＶＴｒと同様の構成を有する。
すなわち、擬似クロック記憶部２４−０〜２４−ｎは、図１１に示すように、所定電位（たとえば接地電位）と擬似クロック転送線２５との間に直列に接続された、たとえばＮＭＯＳからなるセレクトトランジスタＰＮＴ１と、ＮＭＯＳからなるデータトランジスタＰＮＴ２により構成されている。
セレクトトランジスタＰＮＴ１のゲートが列走査回路１３により駆動される選択線ＳＥＬ０〜ＳＥＬｎに接続されている。
そして、偶数の符号を付した（図１１では奇数列の）擬似クロック記憶部２４−０，２４−２，・・・，２４−ｎ−１におけるデータトランジスタＰＮＴ２のゲートがインバータＩＮＶ１を介して接地電位に接続されている。
これに対して、奇数の符号を付した（図１１では偶数列の）擬似クロック記憶部２４−１，２４−３，・・・，２４−ｎにおけるデータトランジスタＰＮＴ２のゲートが接地電位に直接接続されている。

このように、本例において、擬似クロック記憶部２４−０〜２４−ｎは、基本構成はカウンタラッチ１５２−０〜１５２−ｎと同様であるが、データ格納用のラッチを持たず、代わりにデータトランジスタＰＴＮ２のゲートに１を入力するか、０を入力するかをインバータＩＮＶ１の有無で物理的に埋め込む事で、１・０・１・０・・・・の連続データを作成している。

本例によれば、撮像部のデータの水平転送時において、高速化の妨げとなっていたデータのスキュー成分のうち、データの転送距離に起因した位置依存成分を除去することができ、イメージセンサの更なる高速化、あるいは大型化に貢献することができる。
また、データとクロックを同様の転送線上を転送するため、チップ間やウエハ間のプロセスばらつきの影響を相対的に吸収しやすい構成となり、歩留まりの向上を図ることができる。また、データ同期化の取り込みマージンを拡大することができるため、設計が容易となり、設計期間、工数の削減をも実現することができる。

＜データ転送系の第４の構成例＞
図１２は、本実施形態に係るデータ転送系の第４の構成例を示す図である。

図１２のデータ転送系３０Ｃが図１０および図１１のデータ転送系と３０Ｂと異なる点は、差動型のセンスアンプ回路１７１Ｃ−０〜１７１−ｎを用いる場合の構成例である点にある。
基本構成はほとんど変わり無いが、差動なのでデータ転送線は各チャネル（ｃｈ）あたり２本ずつになり、カウンタラッチ１５２Ｃ−０〜１５２Ｃ−ｎも、擬似クロック記憶部２４Ｃ−０〜２４Ｃ−ｎも、それぞれデータ転送線１５４−０Ｐ，１５４−０Ｍ〜１５４−ｎＰ，１５４−ｎＭ、擬似クロック転送線２５Ｐ，２５Ｍに相補的なデータを流すようになっている。

カウンタラッチ１５２Ｃ−０〜１５２Ｃ−ｎは、図１２に示すように、所定電位（たとえば接地電位）とデータ転送線１５４−０Ｍ〜１５４−ｎＭとの間に直列に接続された、ＮＭＯＳからなるセレクトトランジスタＮＴ１と、ＮＭＯＳからなるデータトランジスタＮＴ２と、所定電位（たとえば接地電位）とデータ転送線１５４−０Ｐ〜１５４−ｎＰとの間に直列に接続された、ＮＭＯＳからなるセレクトトランジスタＮＴ３と、ＮＭＯＳからなるデータトランジスタＮＴ４と、を有している。
そして、セレクトトランジスタＮＴ１，ＮＴ３のゲートが列走査回路１３により駆動される選択線ＳＥＬ０〜ＳＥＬｎに接続され、データトランジスタＮＴ２のゲートがラッチＬＴＣの出力に接続され、データトランジスタＮＴ４のゲートがインバータＩＮＶ２を介してラッチＬＴＣの出力に接続されている。

擬似クロック記憶部２４Ｃ−０〜２４Ｃ−ｎは、図１２に示すように、所定電位（たとえば接地電位）と擬似クロック転送線２５Ｐとの間に直列に接続された、たとえばＮＭＯＳからなるセレクトトランジスタＰＮＴ１と、ＮＭＯＳからなるデータトランジスタＰＮＴ２と、所定電位（たとえば接地電位）と擬似クロック転送線２５Ｍとの間に直列に接続された、たとえばＮＭＯＳからなるセレクトトランジスタＰＮＴ３と、ＮＭＯＳからなるデータトランジスタＰＮＴ４と、を有している。
セレクトトランジスタＰＮＴ１，ＰＮＴ３のゲートが列走査回路１３により駆動される選択線ＳＥＬ０〜ＳＥＬｎに接続されている。
そして、偶数の符号を付した（図１１では奇数列の）擬似クロック記憶部２４Ｃ−０，２４Ｃ−２，・・・，２４Ｃ−ｎ−１におけるデータトランジスタＰＮＴ２のゲートがインバータＩＮＶ１を介して接地電位に接続され、データトランジスタＰＴＮ４のゲートが接地電位に直接接続されている。
これに対して、奇数の符号を付した（図１１では偶数列の）擬似クロック記憶部２４Ｃ−１，２４Ｃ−３，・・・，２４Ｃ−ｎにおけるデータトランジスタＰＮＴ２のゲートが接地電位に直接接続され、データトランジスタＰＴＮ４のゲートがインバータＩＮＶ３を介して接地電位に接続されている。

図１２のデータ転送系３０Ｃによれば、差動構成を採用することで、上述した効果に加えて、ノイズマージンが大きくなり、先に説明した４つのスキュー成分のうち３つ目のノイズ起因のものが大幅に減少するという効果を得ることができる。

＜データ転送系の第５の構成例＞
図１３は、本実施形態に係るデータ転送系の第５の構成例を示す図である。
また、図１４は、図１３のデータ転送系のタイミングチャートを示す図である。

図１３のデータ転送系３０Ｄが図１２のデータ転送系と３０Ｃと異なる点は、データ出力回路においてデータの取り込みを擬似クロックデータのレベル切り替わりのエッジ、具体的には、ハイレベル「１」からローレベル「０」への遷移の際の立ち下りエッジ、およびローレベル「０」からハイレベル「１」への遷移の際の立ち上がりエッジの両エッジを用いて行い、さらに、位相調整部２８で位相調整されたマスタクロックを第２の取り込みクロックとして再度取り込み直し、そのデータを出力データ処理回路２０に出力するように構成したことにある。

各データ出力回路１７Ｄ−０〜１７Ｄ−ｎは、センスアンプ回路１７１Ｄ−０〜１７１Ｄ−ｎの出力とデータ同期回路１７２Ｄ−０〜１７２Ｄ−ｎのデータ入力との間に、第１ラッチ１７３−０〜１７３−ｎ、第２ラッチ１７４−０〜１７４−ｎ、第１スイッチ１７５−０〜１７５−ｎ、および第２スイッチ１７６−０〜１７６−ｎを含む取り込み回路１７７−０〜１７７−ｎが配置されている。
具体的には、センスアンプ回路１７１Ｄ−０〜１７１Ｄ−ｎの出力に第１ラッチ１７３−０〜１７３−ｎおよび第２ラッチ１７４−０〜１７４−ｎが並列に接続され、第１ラッチ１７３−０〜１７３−ｎは位相調整部２７による取り込みクロックＳＡＣＫを反転させてクロック入力端に入力し、第２ラッチ１７４−０〜１７４−ｎは取り込みクロックＳＡＣＫをクロック入力端に直接入力する。
そして、第１ラッチ１７３−０〜１７３−ｎの出力は第１スイッチ１７５−０〜１７５−ｎを介してデータ同期回路１７２Ｄ−０〜１７２Ｄ−ｎのデータ入力に接続され、第２ラッチ１７４−０〜１７４−ｎの出力は第２スイッチ１７６−０〜１７６−ｎを介してデータ同期回路１７２Ｄ−０〜１７２Ｄ−ｎのデータ入力に接続される。
第１スイッチ１７５−０〜１７５−ｎは、取り込みクロックＳＡＣＫが負入力に供給され、取り込みクロックＳＡＣＫがローレベルのときに導通し、第１ラッチ１７３−０〜１７３−ｎのラッチデータをデータ同期回路１７２Ｄ−０〜１７２Ｄ−ｎのデータ入力に供給する。
第２スイッチ１７６−０〜１７６−ｎは、取り込みクロックＳＡＣＫが供給され、取り込みクロックＳＡＣＫがハイレベルのときに導通し、第２ラッチ１７４−０〜１７４−ｎのラッチデータをデータ同期回路１７２Ｄ−０〜１７２Ｄ−ｎのデータ入力に供給する。
このように、第１スイッチ１７５−０〜１７５−ｎと第２スイッチ１７６−０〜１７６−ｎは相補的にオン、オフし、その結果、第１ラッチ１７３−０〜１７３−ｎのラッチデータと第２ラッチ１７４−０〜１７４−ｎのラッチデータがデータ同期回路１７２Ｄ−０〜１７２Ｄ−ｎのデータ入力に相補的に（交互に）供給される。
このように構成した理由を以下に示す。

列走査回路１３において、シフトレジスタ１３１はマスタクロックＭＣＫに基づく駆動クロックＣＬＫに同期して動作するが、たとえばクロックツリー構造を採用して駆動クロックＣＬＫを分配する場合、シフトレジスタ１３１へのクロック配線は長くなる傾向となる。
この場合、ツリー構造も意識しているため、クロックの配線遅延は大きくなる傾向にあり、マスタクロックＭＣＫに対してシフトレジスタ１３１の各ラッチ１３１−０〜１３１−ｎの出力選択信号ＨＳＥＬ０,ＨＳＥＬ１,・・・,ＨＳＥＬｎは、多少の遅れを持って出力されるおそれがある。
選択信号ＨＳＥＬ０,ＨＳＥＬ１,・・・,ＨＳＥＬｎによって選択されたカウンタラッチ１５２−０〜１５２−ｎ、および擬似クロック記憶部２４−０〜２４−ｎは、電流モードで格納データをデータ転送線１５４−０〜１５４−ｎ（１５４−０Ｐ〜１５４−ｎＰ，１５４−０Ｍ〜１５４−ｎＭ）および擬似クロック転送線２５（２５Ｐ，２５Ｍ）に転送するが、これら転送線の入力インピーダンスは０ではないので、電流モードの信号を流しても多少の電圧変動は発生する。
そのため、転送線の寄生容量、抵抗による時定数の充放電時間が必要となるが、出力アンプから見た場合、遠端の方が寄生抵抗の大きい分時定数は大きく、近端の方が時定数は小さく見える。したがって、充放電時間の違いから、遠端と近端のデータでは、転送遅延に差が発生する。

そのため、データ取り込みのための擬似クロックを、データ同様、擬似クロック転送線上２５（２５Ｐ，２５Ｍ）を転送する構成を採用しているが、図１４のタイミングチャートにあるように、擬似クロックはあくまでデータと同じように埋め込んでいるだけなので、クロック周波数としてはマスタクロックＭＣＫの半分、データと同じ周波数しか持たないことになる。
よって、これを用いてデータを取り込むには、立ち上がりエッジと立ち下りエッジ、両方を用いる必要がある。図１３内には、そのための上述した取り込み回路１７７−０〜１７７−ｎの一例を紹介している。
取り込み回路１７７−０〜１７７−ｎは、クロックの立ち上がりエッジでデータを取り込み、クロックのハイレベルＨ期間はデータを保持する普通のラッチが２個、その出力を選択するスイッチが２つを有する。

第１および第２ラッチ１７３−０〜１７３−ｎ，１７４−０〜１７４−ｎに供給される取り込みクロックＳＡＣＫＤが、立ち上がった瞬間、２個のラッチのうち第２ラッチ１７４−０〜１７３−ｎがデータをラッチし、取り込みクロックＳＡＣＫＤがハイレベルＨの期間は保持される。取り込みクロックＳＡＣＫＤがハイレベルＨの期間は、第２スイッチ１７６−０〜１７６−ｎが導通するため、第２ラッチ１７４−０〜１７４−ｎのラッチデータがＬＡＯＵＴ０〜ｎとして出力される。
次に、取り込みクロックＳＡＣＫＤが立ち下がる瞬間、反転クロックが供給される第１ラッチ１７３−０〜１７３−ｎによりデータが確保、保持され、その後ろのアナログスイッチも第１スイッチ１７５−０〜１７５−ｎが導通状態に、第２スイッチ１７６−０〜１７６−ｎが非導通状態に切り替わる。このため、今度は第１ラッチ１７３−０〜１７３−ｎのラッチデータがＬＡＯＵＴとして出力されることになる。

このようにして、取り込みクロックＳＡＣＫＤの両エッジを用いてデータを取り込み、同期化することができる。なお、この両エッジ対応の同期化取り込み回路は、ラッチ２つのスイッチ２つなので、通常のＦ/Ｆと同程度の面積で構成可能である。
取り込みクロックＳＡＣＫＤは、基本的にはどの場所のデータを選択したときでも、データと同じ転送遅延を持っているため、データと同位相で出力されてくる。このままでは、データのエッジが重なった不定期間でデータを取り込むことになってしまうおそれがあるため、位相調整部２７によって、データラッチに適切なセットアップ時間およびホールド時間（setup/hold time）が得られるように、適切なところに位相調整される。
こうして確保したセンスアンプ回路１７１−０〜１７１−ｎの出力データAMPOUT[n:0]の取り込みクロックＳＡＣＫＤに対するセットアップ時間およびホールド時間は、図７に示した第１の構成例と比較して、遠端、近端によらず、いつも一定の値を確保できる。

さて、取り込みクロックＳＡＣＫＤにより同期化を行ったデータＬＡＯＵＴ［ｎ:０］は、同期化により、先に説明した４つのスキュー成分のうち、１つ目のばらつき起因、２つ目のパターン起因、３つ目のノイズ起因の３つの成分は除去された。
ただし、取り込みクロックＳＡＣＫＤによって同期化を行ったために、逆にマスタクロックＭＣＫを基準として見ると、４つ目の位置依存のスキュー成分だけが残った状態となるおそれがある。最終的にはマスタクロックＭＣＫで動作する出力データ処理回路２０にデータを渡す必要があるため、マスタクロックＭＣＫに対してデータを同期させる必要がある。
位置依存によるスキュー成分を持ったままマスタクロックＭＣＫに乗り換えることも可能ではあるが、図１３においては、再度マスタクロックＭＣＫから位相調整部２８を用いて生成された再取り込みマスタクロックＭＣＫＤに対して乗り換えを行った後、最終的にマスタクロックＭＣＫに乗り換える構成を例として挙げている。
構成としては、通常のフリップフロップＦ/Ｆで、データＬＡＴＯＵ[ｎ:０]をマスタクロックＭＣＫＤにより取り込み直しているだけだが、取り込みクロックＳＡＣＫＤの位相に合わせて、最も適切なタイミングになるように、再取り込みマスタクロックＭＣＫＤの位相を設定している。再取り込みマスタクロックＭＣＫＤはＭＣＫ基準なので位置依存成分は持たない。

取り込みクロックＳＡＣＫＤの位置依存成分により、遠端と近端でセットアップ時間およびホールド時間マージンが異なっているが、既に４つのスキュー成分のうち３つは取り除いた状態であることから、図７に示した第１の構成例のように、４つのスキュー成分をいっぺんに取り込みクロックＳＡＣＫで同期化する場合に比べて、十分なマージンを持って同期化できていることがわかる。
図１３の構成においては、４つのスキュー成分のうち、１つ目のばらつき起因、２つ目のパターン起因、３つ目のノイズ起因の３つの成分と、４つ目の位置依存の成分とを２つに分解して、それぞれ取り込みクロックＳＡＣＫＤと、再取り込みマスタクロックＭＣＫＤによって同期化することで取り除いているために、それぞれの取り込みのマージンを拡大できていると言うことができる。

ところで、上述した各実施形態では、位相調整部２２が駆動クロックＣＬＫの列走査回路１３内における伝搬遅延、駆動クロックＣＬＫによる選択線ＳＥＬ０〜ＳＥＬｎの駆動に伴うカウンタラッチ１５２−０〜１５２−ｎからのデータ転送線１５４−０〜１５４−ｎへの読み出し転送処理を考慮して、的確なデータ取り込みが行えるように、マスタクロックＭＣＫの位相を調整（遅延調整）を行っていた。
しかし、列走査回路１３内の伝播遅延が駆動クロック供給線ＬＣＬＫ１とデータ転送線１５４−０〜１５４−ｎの配線負荷を主な原因とするのに対して、位相調整部２２（２２Ａ、２７、２８）が調整のためにマスタクロックＭＣＫを遅延させ取り込みクロックＳＡＣＫを生成するのはトランジスタの駆動能力によるものである。すなわち、これら２つの独立な遅延要因がばらついた場合でも的確にデータ取り込みを行うことができるようにするため、列走査回路１３に大きなタイミングマージンが必要になる。

以下では、タイミングマージンを確保するための他の方法を実現する構成例について説明する。

＜データ転送系の第６の構成例＞
図１５は、本実施形態に係る第６の構成例のデータ転送系３０Ｅを示す図である。
第６の構成例のデータ転送系３０Ｅは、図６に示した第１の構成例のデータ転送系を改良した構成となっており、異なる点は以下の２点である。

第１の相違点は、データ出力回路１７Ｅが２段のＦ／Ｆから構成されていることである。
すなわち、データ出力回路１７Ｅは、取り込みクロックＳＡＣＫに同期してセンスアンプ回路１７１からの出力を取り込むデータ同期回路１７２Ｅと、データ同期回路１７２Ｅが取り込んだデータをマスタクロックＭＣＫに同期して出力するデータ出力回路１７８とを有する。
これにより、データ同期回路１７２Ｅがデータを確実に取り込み（ラッチし）、データ出力回路１７８がマスタクロックＭＣＫに同期してデータを出力することにより、出力データ処理回路２０との位相関係を保証している。

第２の相違点は、駆動クロックＣＬＫの配線である駆動クロック供給線ＬＣＬＫ１及び取り込みクロックＳＡＣＫである取り込みクロック供給線ＬＳＡＣＫが、同程度の配線負荷を有することである。
この配線負荷を、図１５では抵抗及びコンデンサの形で、駆動クロック供給線ＬＣＬＫ１の配線負荷をＲＣＬＫ、取り込みクロック供給線ＬＳＡＣＫの配線負荷をＲＳＡＣＫとして表現している。
すなわち、図１５に示したデータ転送系の第６の構成例では、駆動クロック供給線ＬＣＬＫ１の配線負荷ＲＣＬＫと同程度の配線負荷を取り込みクロック供給線ＬＳＡＣＫに配線負荷ＲＳＡＣＫとして有するように構成することにより、駆動クロックＣＬＫと取り込みクロックＳＡＣＫの遅延要素を等しくしている。これにより、駆動クロックＣＬＫに同期したデータスキャンと取り込みクロックＳＡＣＫに同期したデータ取り込み（ラッチ）との位相関係を確定させることができる。

ところで、駆動クロック供給線ＬＣＬＫ１において、駆動クロックＣＬＫがシフトレジスタ１３１を駆動するためのゲートが配線負荷ＲＣＬＫの一部として存在する。図１４に示すように、第６の構成例のデータ転送系３０Ｅでは、このゲート負荷をＧＣＬＫとして表現している。
ここで、本実施形態の第６の構成例においては、ゲート負荷ＧＳＡＣＫと同様のゲート負荷を取り込みクロック供給線ＬＳＡＣＫ側にもＧＳＡＣＫとして有するように構成することにより、駆動クロックＣＬＫと取り込みクロックＳＡＣＫの遅延要素を等しくする。これにより、駆動クロックＣＬＫと取り込みクロックＳＡＣＫの遅延要素がより等しくなり、駆動クロックＣＬＫに同期したデータスキャンと取り込みクロックＳＡＣＫに同期したデータ取り込み（ラッチ）との位相関係をより確定させることができる。

本実施形態に係るデータ転送系の第６の構成例においては、上述したように駆動クロック供給線ＬＣＬＫ１と取り込みクロック供給線ＬＳＡＣＫにおいて、それぞれに同程度の配線負荷ＲＣＬＫ、ＲＳＡＣＫを有するように構成することにより、駆動クロックＣＬＫと取り込みクロックＳＡＣＫの遅延要素を等しくしているため、位相調整部を設けず位相調整部の遅延要素を排除することができ、駆動クロックＣＬＫによるデータ読み出し（スキャン）と取り込みクロックＳＡＣＫによるデータ取り込み（ラッチ）との位相関係を確定させることができる。

＜データ転送系の第７の構成例＞
次に、本実施形態に係るデータ転送系の第７の構成例について説明する。
図１６は、本実施形態に係るデータ転送系の第７の構成例を示す図である。
図１６における第７の構成例のデータ転送系３０Ｆでは、取り込みクロック供給線ＬＳＡＣＫのゲート負荷ＧＳＡＣＫＦが、上述した第６の構成例のデータ転送系３０Ｅのゲート負荷ＧＳＡＣＫと比較して減少している点において、第６の構成例のデータ転送系３０Ｅと異なっている。
このゲート負荷ＧＳＡＣＫＦは、０からゲート負荷ＧＣＬＫ以下の範囲で自由に設定が可能であるように構成されている。

駆動クロック供給線ＬＣＬＫ１の配線負荷ＲＣＬＫと、取り込みクロック供給線ＬＳＡＣＫの配線負荷ＲＳＡＣＫとは、上述した第６の構成例と同様に等しいため、駆動クロックＣＬＫがシフトレジスタ１３１に入力されるタイミングと、取り込みクロックＳＡＣＫに同期してデータ同期回路１７２Ｅがデータをラッチするタイミングとは、ゲート負荷ＧＣＬＫとゲート負荷ＧＳＡＣＫに起因する遅延だけ異なっている（駆動クロックの方が取り込みクロックに対してゲート負荷の違いに応じた遅延量だけ遅延している）。

このように構成することにより、例えば上述した第６の構成例のデータ転送系３０Ｅにおいて駆動クロックＣＬＫの配線負荷ＲＣＬＫ及びゲート負荷ＧＣＬＫに起因する伝播遅延と取り込みクロックＳＡＣＫの配線負荷ＲＳＡＣＫ及びゲート負荷ＧＳＡＣＫに起因する伝播遅延とがうまく合わなかった場合でも、第７の構成例のデータ転送系３０Ｆでは、上述したように取り込みクロック供給線ＬＳＡＣＫ側のゲート負荷ＧＳＡＣＫＦを自由に設定できるようにした、すなわち、取り込みクロック供給線ＬＳＡＣＫの配線負荷を自由に可変であるようにしたため、駆動クロックＣＬＫによる遅延と取り込みクロックＳＡＣＫによる遅延とがうまく合うように取り込みクロック供給線ＬＳＡＣＫのゲート負荷ＧＳＡＣＫＦを調整することにより、駆動クロックＣＬＫと同期したデータ読み出しと取り込みクロックＳＡＣＫと同期したデータ取り込み（ラッチ）との位相関係をうまく確定させることができる。

＜データ転送系の第８の構成例＞
次に、本実施形態に係るデータ転送系の第８の構成例について説明する。
図１７は、本実施形態に係る第８の構成例のデータ転送系３０Ｇを示す図である。
図１７における第８の構成例のデータ転送系３０Ｇでは、取り込みクロック供給線ＬＳＡＣＫが全くゲート負荷を有しないように構成する点において、上述した第６の構成例と異なっている。

本実施形態に係る第８の構成例のデータ転送系３０Ｇの場合、駆動クロックＣＬＫと同期したデータ読み出しは、取り込みクロックＳＡＣＫに同期したデータ取り込みよりも駆動クロック供給線ＬＣＬＫ１のゲート負荷ＧＣＬＫの分だけ確実に遅延することになる。しかし、駆動クロックＣＬＫの遅延と取り込みクロックＳＡＣＫの遅延の主原因は配線負荷ＲＣＬＫ及びＲＳＡＣＫであるため、片方の遅延が大きくなるともう片方の遅延も大きくなる。従って、配線等の製造ばらつき等の原因で遅延状態が変化したとしても、これらのクロックの位相関係は保持され、これによりセットアップタイムのマージン確保が容易となっている。

本第８の構成例におけるタイミングチャートの一例を図１８に示す。
図１８における（Ａ）はマスタクロックＭＣＫの出力端の波形を、（Ｂ）はデータ出力回路１７Ｅから最遠端のラッチ１３１−０に入力されるクロック供給端の波形を、（Ｃ）はデータ出力回路１７Ｅから最近端のラッチ１３１−ｎに入力されるクロック供給端の波形を、（Ｄ）は取り込みクロックＳＡＣＫのデータ同期回路１７２Ｅに入力されるクロック供給端の波形を、（Ｅ）はカウンタラッチ１５２−０が読み出しデータ転送線１５４が転送する読み出しデータを、（Ｆ）はカウンタラッチ１５２−ｎが読み出しデータ転送線１５４が転送する読み出しデータを、（Ｇ）はデータ同期回路１７２Ｅの出力データを、（Ｈ）はデータ出力回路１７８の出力データを、それぞれ示している。
図１８に示すように、第８の構成例のデータ転送系３０Ｇでは、データ同期回路１７２Ｅのタイミングの制御が確実になり、十分なタイミングマージンが確保できる。

＜データ転送系の第９の構成例＞
次に、本実施形態に係るデータ転送系の第９の構成例について説明する。
図１９は、本実施形態に係る第９の構成例のデータ転送系３０Ｈを示す図である。
第９の構成例のデータ転送系３０Ｈでは、図１９に示すように、取り込みクロック供給線ＬＳＡＣＫＨが駆動クロック供給線ＬＣＬＫ１と比較して短く配線されている。
これにより、取り込みクロック供給線ＬＳＡＣＫＨの配線負荷ＲＳＡＣＫＨは、駆動クロック供給線ＬＣＬＫの配線負荷ＲＣＬＫよりも小さな値をとることになり、取り込みクロックＳＡＣＫＨは駆動クロックＣＬＫよりも遅延が小さくなる。すなわち、駆動クロックＣＬＫに同期したデータスキャンは、取り込みクロックＳＡＣＫＨに同期したデータ取り込みよりも確実に遅れ、駆動クロックＣＬＫと取り込みクロックＳＡＣＫＨとの位相関係が確定する。このため、第９の構成例のデータ転送系３０Ｈではタイミングマージンを十分に確保することが可能である。

なお、図１９に示した第９の構成例のデータ転送系３０Ｈでは、上述したデータ転送系の第７の構成例と同様に、ゲート負荷ＧＳＡＣＫを駆動クロック側のゲート負荷ＧＣＬＫよりも小さく構成し、よりタイミングマージンを確保できるように調整してもよい。

また、図１９に示した第９の構成例のデータ転送系３０Ｈの変形例として、データ転送系３０Ｈとは反対に、取り込みクロック供給線ＬＳＡＣＫＨを短くする代わりに、駆動クロック供給線ＬＣＬＫ１を取り込みクロック供給線ＬＳＡＣＫよりも長くし、駆動クロックＣＬＫ側に取り込みクロックＳＡＣＫに対する遅延要素を与えるように構成してもよい。同様に、駆動クロック供給線ＬＣＬＫ１に余分なゲート負荷ＧＣＬＫＨを接続し、駆動クロックＣＬＫ側に取り込みクロックＳＡＣＫに対する遅延要素を与えるように構成してもよい。
すなわち、第９の構成例では、駆動クロック供給線ＬＣＬＫ１のゲート負荷を含む配線負荷ＲＣＬＫを可変にする、或いは、取り込みクロック供給線ＬＳＡＣＫのゲート負荷を含む配線負荷ＲＳＡＣＫを可変にする、或いは、それらの両方を可変にして、それぞれの供給線の配線負荷を自由に設定できるようにすることにより、駆動クロックＣＬＫと取り込みクロックＳＡＣＫとの位相関係を確立し、データスキャンとデータ取り込みとを確実に行うことができるようになる。
なお、各供給線の配線負荷を可変とする方法としては、上述した第６〜第９の構成例においては、供給線の長さ（引き回し）を調節する、取り込みクロック供給線ＬＳＡＣＫのゲート負荷ＧＳＡＣＫを可変に構成する、等の方法を一例としてあげたが、本発明はこれには限定されず、他の方法でもよい。

以上説明したように、データ転送系の第６〜第９の構成例では、駆動クロックＣＬＫと取り込みクロックＳＡＣＫそれぞれの供給線の長さ（引き回し）を調整して配線負荷を増大させたり、ゲート負荷を与えたりしてそれぞれのクロックに遅延要素を与え、位相関係を調節することによりタイミングマージンを十分に確保できる。

次に、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）１０の動作を、図２０のタイミングチャートと図３のブロック図とに関連付けて説明する。

任意の行Hxの単位画素１１１から列線V0、V1、…への１回目の読み出しが安定した後、ＤＡＣ１６の出力から、参照電圧の基づくランプ波形ＲＡＭＰを出力する。この参照電圧の基づくランプ波形ＲＡＭＰは、比較器１５１の基準電圧ＲＥＦとして、階段状の波形として入力される。そして、各比較器１５１において、任意の列線Vxの電圧との比較が行われる。
このとき、カウンタラッチ１５２は、ダウンカウント状態に有り、リセットカウントを行う。基準電圧ＲＥＦとVxの電圧が等しくなったとき、比較器１５１の出力ＣＯＭＰＯＵＴｉは反転し、ダウンカウント動作は停止し、カウントが保持される。
このとき、カウンタラッチ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。

その後、入射光量に応じて列線V0、V1、…が安定した後、データカウント期間として、ランプ波形ＲＡＭＰは、基準電圧ＲＥＦとして入力され、任意の列線Ｖ０、Ｖ１、…の電圧との比較が比較器１５１にて行われる。
階段波であるランプ波形ＲＡＭＰの入力と並行して、カウンタラッチ１５２にて、それぞれアップカウントがなされる。基準電圧ＲＥＦと、Ｖｘが等しくなったとき比較器１５１の出力ＣＯＭＰＯＵＴｉは反転し、比較期間に応じたカウントが保持される。
カウンタラッチ１５２に保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、データ転送線１５４を経てデータ出力回路１７のセンスアンプ回路１７１に入力され、順次デジタル値を検知し、出力される。

以上説明したように、光電変換を行う複数の画素が行列状に配列された画素アレイ部１１と、デジタルデータを転送する複数のデータ転送線１５４−０〜１６４−ｎと、データ転送線１５４に接続されたデータ出力回路１７−０〜１７−ｎと、対応するデータ転送線１５４に接続され、画素アレイ部１１の列線を通して読み出されるアナログ入力レベルに対応したデジタル値を保持しデジタル値をデータ転送線１５４に転送する複数のカウンタラッチ１５２−０〜１５２−ｎと、複数の保持回路を駆動クロックに同期した選択信号により選択する列走査回路１３と、を有し、基本的に、列走査回路１３は、クロック供給回路２１から供給されるマスタクロックＭＣＫを所定の配線を通してシフトレジスタ１３１を構成するラッチ１３１−０〜１３１−ｎに分配し、データ出力回路１７−０〜１７−ｎは、マスタクロックＭＣＫを基準とするクロックが位相調整された取り込みクロックＳＡＣＫによりセンスアンプ回路１７１−０〜１７１−ｎの出力データを取り込むことから、以下の効果を得ることができる。

すなわち、撮像部のデータの水平転送時において、高速化の妨げとなっていたデータのスキュー成分のうち、データの転送距離に起因した位置依存成分を除去することができ、イメージセンサの更なる高速化、あるいは大型化に貢献することができる。
また、データとクロックを同様の転送線上を転送するため、チップ間やウエハ間のプロセスばらつきの影響を相対的に吸収しやすい構成となり、歩留まりの向上を図ることができる。また、データ同期化の取り込みマージンを拡大することができるため、設計が容易となり、設計期間、工数の削減をも実現することができる。

なお、以上の説明では、列走査回路１３における駆動クロックの分配は、図６や図８に示すように、並列配置されたラッチ１３１−０〜１３１−ｎの略中央部からツリー構造的に均等に分配する方法、あるいは、センスアンプ回路１７１−０〜１７１−ｎの入力から最遠端側のラッチ１３１−０から順次に分配する方法を例に説明したが、本発明はこれに限定されるものではない。
たとえば図２１に示すように、並列配置されたラッチ１３１−０〜１３１−ｎの略中央部から最遠端側および最近端側に分配し、かつ、最遠端側のラッチ１３１−０および最近端側のラッチ１３１−ｎの両側から中央部に向かって分配するように構成することも可能である。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

図２２は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム４０は、図２２に示すように、本実施形態に係る固体撮像素子１０が適用可能な撮像デバイス４１と、この撮像デバイス４１の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２と、撮像デバイス４１を駆動する駆動回路(ＤＲＶ)４３と、撮像デバイス４１の出力信号を処理する信号処理回路(ＰＲＣ)４４と、を有する。

駆動回路４３は、撮像デバイス４１内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１を駆動する。

また、信号処理回路４４は、撮像デバイス４１の出力信号に対してＣＤＳ(CorrelatedDouble Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路４４で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１として、先述した固体撮像素子１０を搭載することで、高精度なカメラが実現できる。

１０・・・固体撮像素子、１１・・・画素アレイ部、１２・・・行走査回路、１３・・・列走査回路、１３１・・・シフトレジスタ、１３１−０〜１３１−ｎ・・・ラッチ、１４・・・タイミング制御回路、１５・・・ＡＤＣ群、１５１・・・比較器、１５２，１５２Ｃ・・・非同期アップ／ダウンカウンタ、１５３・・・列並列ＡＤＣブロック、１５４，１５４−０〜１５４−ｎ・・・データ転送線、１６・・・ＤＡＣ、１７，１７Ｄ，１７Ｅ・・・データ出力回路、１７１，１７１−０〜１７１−ｎ，１７１Ｃ，１７１Ｄ・・・センスアンプ（Ｓ／Ａ）回路、１７２．１７２−０〜１７２−ｎ，１７２Ｄ，１７２Ｅ・・・データ同期回路、１７３−０〜１７３−ｎ・・・第１ラッチ、１７４−０〜１７４−ｎ・・・第２ラッチ、１７５−０〜１７５−ｎ・・・第１スイッチ、１７６−０〜１７６−ｎ・・・第２スイッチ、１７７−０〜１７７−ｎ・・・取り込み回路、１７８・・・データ出力回路、２０・・・出力データ処理回路、２１・・・クロック供給回路、２２，２２Ａ，２７，２８・・・位相調整部、２３・・・リピータ、２４−０〜２４−ｎ，２４Ｃ・・・擬似クロック記憶部、２５，２５Ｍ，２５Ｐ・・・擬似クロック転送線、２６・・・センスアンプ回路、２７・・・位相調整部、２８・・・位相調整部、３０，３０Ａ〜Ｈ・・・データ転送系、４０・・・カメラシステム、４１・・・撮像デバイス、４２・・・レンズ、４３・・・駆動回路、４４・・・信号処理回路、ＬＣＬＫ１・・・駆動クロック供給線、ＬＣＬＫ２・・・駆動クロック分配線、ＬＭＣＫ１，ＬＭＣＫ１Ａ・・・マスタクロック供給線、ＬＳＡＣＫ，ＬＳＡＣＫＨ・・・クロック供給線、ＬＳＬＤ１〜ＬＳＬＤ４・・・シールド線、ＬＳＴＲＴ・・・スタートクロック供給線

本発明の第１の観点のデータ転送回路は、データを転送する複数の転送線と、上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込み出力する複数のデータ出力部と、入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、上記取り込みクロックを上記複数のデータ出力部に供給する取り込みクロック供給部と、少なくともマスタクロックを供給するクロック供給部と、駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、上記走査部は、上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、上記取り込みクロック供給部は、上記クロック供給線と同程度の配線負荷を有する取り込みクロック供給線を有し、上記マスタクロックまたはマスタクロックを基準とするクロックを、上記取り込みクロックとして上記取り込みクロック供給線を介して上記複数のデータ出力部に供給する。

本発明の第２の観点のデータ転送回路は、光電変換を行う複数の画素が行列状に配列された撮像部と、データを転送する複数の転送線と、上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込み出力する複数のデータ出力部と、入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、上記取り込みクロックを上記複数のデータ出力部に供給する取り込みクロック供給部と、少なくともマスタクロックを供給するクロック供給部と、駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、上記走査部は、上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、上記取り込みクロック供給部は、上記クロック供給線と同程度の配線負荷を有する取り込みクロック供給線を有し、上記マスタクロックまたはマスタクロックを基準とするクロックを、上記取り込みクロックとして上記取り込みクロック供給線を介して上記複数のデータ出力部に供給する。

本発明の第２の観点のデータ転送回路は、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された撮像部と、データを転送する複数の転送線と、上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込み出力する複数のデータ出力部と、入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、上記取り込みクロックを上記複数のデータ出力部に供給する取り込みクロック供給部と、少なくともマスタクロックを供給するクロック供給部と、駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、上記走査部は、上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、上記取り込みクロック供給部は、上記クロック供給線と同程度の配線負荷を有する取り込みクロック供給線を有し、上記マスタクロックまたはマスタクロックを基準とするクロックを、上記取り込みクロックとして上記取り込みクロック供給線を介して上記複数のデータ出力部に供給する。

Claims (21)

1. データを転送する複数の転送線と、
   上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込む複数のデータ出力部と、
   入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、
   上記取り込みクロックを上記複数のデータ出力部に供給する取り込みクロック供給部と、
   少なくともマスタクロックを供給するクロック供給部と、
   駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、
   上記転送線と同一方向に配線された擬似転送線と、
   上記保持部の並列配置に対応して配置され、上記マスタクロックに基づく上記駆動クロックに同期して生成された上記選択信号に応答して上記擬似データを対応する上記擬似転送線に転送する複数の擬似データ記憶部と、を有し、
   上記転送線は、
   上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、
   上記走査部は、
   上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、
   マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、
   上記取り込みクロック供給部は、
   上記擬似データを、上記取り込みクロックとして上記複数のデータ出力部に供給する
   データ転送回路。
2. 上記走査部は、
   上記クロック供給線によりマスタクロックを上記データ出力部の入力側から最遠端側に伝搬し、当該最遠端に位置する上記選択信号生成部から上記データ出力部の入力側から最近端に位置する上記選択信号生成部に向かって順番に上記駆動クロックを供給する
   請求項１記載のデータ転送回路。
3. 上記走査部は、
   上記駆動クロックを順番に伝搬する駆動クロック供給線が上記転送線と同方向に配線され、
   上記駆動クロックの遅延成分と、上記保持部から上記データ出力部の入力までの遅延成分の合計が、上記保持部の配置位置にかかわらず一定である
   請求項２記載のデータ転送回路。
4. 上記走査部は、
   上記駆動クロックを順番に伝搬する駆動クロック供給線が上記転送線と同方向に配線され、
   上記取り込みクロック供給部は、
   上記駆動クロック供給線を伝搬したクロックを上記取り込みクロックとして上記複数のデータ出力部に供給する
   請求項２記載のデータ転送回路。
5. 上記走査部は、
   マスタクロックを伝搬するマスタクロック供給線が上記駆動クロック供給線に並行するように形成されて、上記データ出力部の入力側から最遠端側で当該駆動クロック供給線に接続され、
   少なくとも、上記マスタクロック供給線と上記駆動クロック供給線との間に、固定電位に接続されたシールド線が形成されている
   請求項２から４のいずれか一に記載のデータ転送回路。
6. 上記複数の擬似データ記憶部による上記擬似データは、データと同じ周波数を持ち、かつ１と０の繰り返しパターンである
   請求項１記載のデータ転送回路。
7. 上記データ出力部は、
   上記取り込みクロックとなる擬似データレベル遷移の際の立ち下りエッジ、および立ち上がりエッジの両方に同期して相補的にデータを取り込む取り込み部を有する
   請求項６記載のデータ転送回路。
8. 上記データ出力部は、
   上記取り込み部で取り込んだデータを、上記マスタクロックを基準とするクロックで再度取り込むデータ同期回路を有する
   請求項７記載のデータ転送回路。
9. 上記取り込みクロック供給部は、供給クロックの位相調整機能を有する
   請求項１から８のいずれか一に記載のデータ転送回路。
10. 上記取り込みクロック供給部は、
    上記クロック供給線と同程度の配線負荷を有する取り込みクロック供給線を有し、
    上記マスタクロックまたはマスタクロックを基準とするクロックを、上記取り込みクロックとして上記取り込みクロック供給線を介して上記複数のデータ出力部に供給する
    請求項２に記載のデータ転送回路。
11. 上記駆動クロック供給線と、上記取り込みクロック供給線とのうちの少なくとも一方の配線負荷を可変である
    請求項１０に記載のデータ転送回路。
12. 光電変換を行う複数の画素が行列状に配列された撮像部と、
    データを転送する複数の転送線と、
    上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込む複数のデータ出力部と、
    入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、
    上記取り込みクロックを上記複数のデータ出力部に供給する取り込みクロック供給部と、
    少なくともマスタクロックを供給するクロック供給部と、
    駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、
    上記転送線と同一方向に配線された擬似転送線と、
    上記保持部の並列配置に対応して配置され、上記マスタクロックに基づく上記駆動クロックに同期して生成された上記選択信号に応答して上記擬似データを対応する上記擬似転送線に転送する複数の擬似データ記憶部と、を有し、
    上記転送線は、
    上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、
    上記走査部は、
    上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、
    マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、
    上記取り込みクロック供給部は、
    上記擬似データを、上記取り込みクロックとして上記複数のデータ出力部に供給する
    固体撮像素子。
13. 上記走査部は、
    上記クロック供給線によりマスタクロックを上記データ出力部の入力側から最遠端側に伝搬し、当該最遠端に位置する上記選択信号生成部から上記データ出力部の入力側から最近端に位置する上記選択信号生成部に向かって順番に上記駆動クロックを供給し、かつ、上記駆動クロックを順番に伝搬する駆動クロック供給線が上記転送線と同方向に配線され、
    上記取り込みクロック供給部は、
    上記駆動クロック供給線を伝搬したクロックを上記取り込みクロックとして上記複数のデータ出力部に供給する
    請求項１２記載の固体撮像素子。
14. 上記転送線と同一方向に配線された擬似転送線と、
    上記保持部の並列配置に対応して配置され、上記マスタクロックに基づく上記駆動クロックに同期して生成された上記選択信号に応答して上記擬似データを対応する上記擬似転送線に転送する複数の擬似データ記憶部と、を有し、
    上記取り込みクロック供給部は、
    上記擬似データを、上記取り込みクロックとして上記複数のデータ出力部に供給する
    請求項１２記載の固体撮像素子。
15. 上記取り込みクロック供給部は、
    上記クロック供給線と同程度の配線負荷を有する取り込みクロック供給線を有し、
    上記マスタクロックまたはマスタクロックを基準とするクロックを、上記取り込みクロックとして上記取り込みクロック供給線を介して上記複数のデータ出力部に供給する
    請求項１２に記載の固体撮像素子。
16. 上記駆動クロック供給線と、上記取り込みクロック供給線とのうちの少なくとも一方の配線負荷を可変である
    請求項１５に記載の固体撮像素子。
17. 固体撮像素子と、
    上記撮像素子に被写体像を結像する光学系と、
    上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    上記固体撮像素子は、
    光電変換を行う複数の画素が行列状に配列された撮像部と、
    データを転送する複数の転送線と、
    上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込む複数のデータ出力部と、
    入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、
    上記取り込みクロックを上記複数のデータ出力部に供給する取り込みクロック供給部と、
    少なくともマスタクロックを供給するクロック供給部と、
    駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、
    上記転送線と同一方向に配線された擬似転送線と、
    上記保持部の並列配置に対応して配置され、上記マスタクロックに基づく上記駆動クロックに同期して生成された上記選択信号に応答して上記擬似データを対応する上記擬似転送線に転送する複数の擬似データ記憶部と、を有し、
    上記転送線は、
    上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、
    上記走査部は、
    上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、
    マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、
    上記取り込みクロック供給部は、
    上記擬似データを、上記取り込みクロックとして上記複数のデータ出力部に供給する
    カメラシステム。
18. 上記走査部は、
    上記クロック供給線によりマスタクロックを上記データ出力部の入力側から最遠端側に伝搬し、当該最遠端に位置する上記選択信号生成部から上記データ出力部の入力側から最近端に位置する上記選択信号生成部に向かって順番に上記駆動クロックを供給し、かつ、上記駆動クロックを順番に伝搬する駆動クロック供給線が上記転送線と同方向に配線され、
    上記取り込みクロック供給部は、
    上記駆動クロック供給線を伝搬したクロックを上記取り込みクロックとして上記複数のデータ出力部に供給する
    請求項１７記載のカメラシステム。
19. 上記転送線と同一方向に配線された擬似転送線と、
    上記保持部の並列配置に対応して配置され、上記マスタクロックに基づく上記駆動クロックに同期して生成された上記選択信号に応答して上記擬似データを対応する上記擬似転送線に転送する複数の擬似データ記憶部と、を有し、
    上記取り込みクロック供給部は、
    上記擬似データを、上記取り込みクロックとして上記複数のデータ出力部に供給する
    請求項１７記載のカメラシステム。
20. 上記取り込みクロック供給部は、
    上記クロック供給線と同程度の配線負荷を有する取り込みクロック供給線を有し、
    上記マスタクロックまたはマスタクロックを基準とするクロックを、上記取り込みクロックとして上記取り込みクロック供給線を介して上記複数のデータ出力部に供給する
    請求項１７に記載のカメラシステム。
21. 上記駆動クロック供給線と、上記取り込みクロック供給線とのうちの少なくとも一方の配線負荷を可変である
    請求項２０に記載のカメラシステム。

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