JP4953959B2 - 物理量検知装置およびその駆動方法 - Google Patents

Description

本発明は、可視光、電磁波、アルファ線、およびベータ線などの粒子放射線などの物理量分布を検知するための２次元物理量検知装置に関し、より詳細には、行列状に配列された光電変換素子などのセンシング素子と、センシング素子からの出力信号を受けるＡ／Ｄ変換回路とが設けられた固体撮像素子、および撮像システムに関する。

従来、イメージセンサとして主流であったＣＣＤ（Charge Coupled Device；電荷結合素子）型センサ（以後、「ＣＣＤセンサ」と称する）に加えて、今日ではロジックＬＳＩに使われている標準プロセスを活用したＭＯＳ型のイメージセンサ（以後、「ＭＯＳセンサ」と称する）が広く市場に出回るようになった。ＭＯＳセンサは、ＣＣＤセンサとは異なり、各種アナログ回路やデジタル回路を画素アレーと同一基板上に集積化できるという特徴を備えている。ＣＣＤセンサでは、アナログ信号増幅機能やＡ／Ｄ変換機能に特化したアナログフロントエンドプロセサ（以後、ＡＦＥ）や、ＡＦＥの機能を備えたデジタル信号処理プロセッサ（以後、ＤＳＰ）など、Ａ／Ｄ変換機能を備えた別個のチップを当該ＣＣＤセンサに接続することで、はじめてデジタル出力を得ることができる。これに対し、ＭＯＳセンサでは、画素アレーとともにＡ／Ｄ変換回路を同一チップ上に集積したものが既に製品化されている。

ＭＯＳセンサが搭載するＡ／Ｄ変換回路には、ＡＦＥに広く搭載されている方式でもあるパイプライン型Ａ／Ｄ変換方式や、１ライン分の画素データを同時並列的にＡ／Ｄ変換するカラム型Ａ／Ｄ変換方式、さらには、すべての画素データを同時並列的にＡ／Ｄ変換する方式まで多岐にわたる方式の提案がある。カラム型Ａ／Ｄ変換方式だけに絞っても、例えば、特許文献１〜３に示される構成のものがある。

図１２は、特許文献１に記載された第１の従来例に係るＭＯＳセンサの構成を示す図である。

第１の従来例に係るＭＯＳセンサは、画素１１０１の列毎に、比較器１１０７およびデジタルメモリ１１０８で構成されたカラムＡ／Ｄ変換回路１１０６を備えている。バイナリカウンタ１１０４から出力されるバイナリ値は、Ｄ／Ａ変換回路（以後、ＤＡＣと称す）１１０５に入力される。ＤＡＣ１１０５は、入力されたバイナリ値に応じたアナログランプ電圧（三角波）１１２２を生成し、このアナログランプ電圧１１２２を参照電位として比較器１１０７に出力する。バイナリカウンタ１１０４の出力はバイナリ→グレイコード変換器１１１５にも入力され、グレイコードに変換された後、各列のデジタルメモリ１１０８に分配される。各カラムＡ／Ｄ変換回路１１０６内の比較器１１０７のもう一方の入力部には、画素１１０１から読み出し信号線１１０３を介して画素信号が入力される。

次に、第１の従来例に係るＭＯＳセンサのＡ／Ｄ変換動作を説明する。まず、クロック生成回路１１２０から入力されるクロック信号１１２１に同期して、バイナリカウンタ１１０４がその初期値からカウントを開始すると同時に、ＤＡＣ１１０５がアナログランプ電圧１１２２の生成を開始する。そして、各列の画素１１０１からの読み出し信号と、バイナリカウンタ１１０４の計数値と同期して変化する共通のアナログランプ電圧１１２２とが各列の比較器１１０７に入力される。これと並行して、バイナリカウンタ１１０４の計数値はバイナリ→グレイコード変換器１１１５でグレイコード計数値１１２４に変換され、デジタルメモリ１１０８に分配される。ある列の比較器１１０７への２つの入力信号の大小関係が入れ替わると、その比較器１１０７の出力信号が反転し、その列のデジタルメモリ１１０８はバイナリ→グレイコード変換器１１１５が出力するグレイコード計数値１１２４を保持する。比較器１１０７に入力されるアナログランプ電圧１１２２とデジタルメモリ１１０８に入力されるグレイコード計数値１１２４とはバイナリカウンタ１１０４を介して互いに同期しているので、以上の動作により、画素からの読み出し信号（アナログ信号）がデジタルメモリに保持された値（デジタル信号）にＡ／Ｄ変換されることとなる。

このように、特許文献１に示された第１の従来例に係るＭＯＳセンサでは、デジタルメモリに供給するデジタル値の表現方法としてグレイコードを用いている。これにより、グレイコード計数値１１２４は常にハミング距離が最小の「１」で遷移するため、クロックとして分配されるビット間にスキューがあっても、サンプリング誤差を小さくすることができる。また、グレイコードでは前後の計数値において、全ビット中のうち１つのビットしか反転しないため、ノイズが抑制されている。また、消費電力の低減も図ることができる。

図１３は、特許文献２や特許文献３に記載された第２の従来例に係るＭＯＳセンサの構成を示す図である。同図を用いて、もう１つのカラム型Ａ／Ｄ変換回路を含む第２の従来例に係るＭＯＳセンサの構成を説明する。

第２の従来例に係るＭＯＳセンサは、画素１１０１の列毎に、比較器１１０７とカラムカウンタ１２０８とで構成されたカラムＡ／Ｄ変換回路１１０６を備えている。クロック生成回路１１２０はクロック信号１１２１をバイナリカウンタ１１０４だけでなく、カラムＡ／Ｄ変換回路１１０６内のカラムカウンタ１２０８にも供給する。バイナリカウンタ１１０４から出力されるバイナリ値はＤ／Ａ変換回路（ＤＡＣ）１１０５に入力され、ＤＡＣ１１０５は入力されたバイナリ値に従ってアナログランプ電圧（三角波）１１２２を生成する。このアナログランプ電圧１１２２は参照電位として比較器１１０７に入力される。比較器１１０７のもう一方の入力には、画素１１０１から読み出し信号線１１０３を介して画素信号が入力される。

図１３に示す第２の従来例に係るＭＯＳセンサでは、カラムＡ／Ｄ変換回路アレーに供給される信号は、クロック生成回路１１２０で生成されたクロック信号１１２１だけである。

次に、第２の従来例に係るＭＯＳセンサのＡ／Ｄ変換動作を説明する。

まず、カラムＡ／Ｄ変換回路１１０６内のカラムカウンタ１２０８およびバイナリカウンタ１１０４を初期化信号（図示せず）により初期化し、ＤＡＣ１１０５からアナログランプ電圧１１２２の初期値を比較器１１０７の一方の入力部に供給しておく。次に、選択した行の画素１１０１から画素信号を読み出し、比較器１１０７の他方の入力部に供給する。この状態で、バイナリカウンタ１１０４およびカラムカウンタ１２０８へのクロック信号１１２１の入力を開始することで、バイナリカウンタ１１０４がその初期値からカウントを開始する。すると、ＤＡＣ１１０５もバイナリカウンタ１１０４の計数値に従ってアナログランプ電圧１１２２の生成を初期値から開始する。また、カラムＡ／Ｄ変換回路１１０６内のカラムカウンタ１２０８も、入力されるクロック信号１１２１の計数を開始する。

次いで、ある列の比較器１１０７に入力される２つの信号の大小関係が入れ替わり、その比較器１１０７の出力信号が反転すると、その列のカラムカウンタ１２０８に入力されるクロック信号１１２１がマスクされ、カラムカウンタ１２０８はその時点での計数値を保持する。アナログランプ電圧１１２２とカラムカウンタ１２０８の計数値とはクロック信号１１２１により互いに同期しているので、以上の動作により、画素からの読み出し信号（アナログ信号）がデジタルメモリに保持された値（デジタル信号）にＡ／Ｄ変換されることとなる。

以上で説明した２つのＡ／Ｄ変換方式は、カラムＡ／Ｄ変換方式の中でも、特にランプ型Ａ／Ｄ変換（Ramp Run-up ADC）と呼ばれる種類のもので、Ａ／Ｄ変換一般の方式分類によると、いずれもカウンティングＡＤＣ（計数型Ａ／Ｄ変換）と呼ばれる種類のものである。参照電位として三角波を用いることは、画素からのアナログ信号電位を時間の長さに変換するのと等価であり、さらに固定周波数のクロック信号を用いて時間の長さを計ることでＡ／Ｄ変換を実現するため、この名称がある。

例えば、１０ｂｉｔのＡ／Ｄ変換であれば、画素からの信号とＤＡＣで生成される参照電位（アナログランプ電圧）との比較を行うとき、１０ｂｉｔの階調数分（すなわち１０２４回）カウントする必要がある。画素からの信号が１つだけであれば、その信号電位と参照電位の大小関係が反転した段階でＡ／Ｄ変換が完了し、以後の比較動作は不要となるが、ＭＯＳ型センサに搭載する場合のように、たとえば１行分の画素を並列でＡ／Ｄ変換する場合、すべての画素で変換が完了しているかどうかを通常の構成では確認できないので、いずれにせよ１０２４回の比較動作が必要となる。

ここで、具体的製品の例として、携帯電話のカメラを考えてみる。携帯電話でもＭｅｇａクラスの画素数が普通となってきており、たとえば５００万画素、フレームレートが１５ｆｒａｍｅ／ｓｅｃというスペックが必要である。

説明を容易にするため、５００万画素の画素アレーの縦横比を２０００行×２５００列として、さらに単純化のためにブランキング期間がないものとすると、１行の読み出し期間は、
１５ｆｒａｍｅ／ｓｅｃ×２０００行／ｆｒａｍｅ＝３０Ｋｌｉｎｅ／ｓｅｃ
となる。つまり、１行の読み出しレートは３０ＫＨｚとなる。

この製品に「ランプ型Ａ／Ｄ変換」を適用する場合、１０ｂｉｔＡ／Ｄ変換であれば、１行の読み出し時間にその階調数２^１０＝１０２４回の比較をする必要があり、１行の読み出しレートの約千倍、３０ＭＨｚ程度でデジタルメモリに出力するカウンタの計数値を変える必要がある。

この計算では、Ａ／Ｄ変換回路が画素からデータを受け取るまでの待機期間やＡ／Ｄ変換結果の出力メモリへの転送期間、すなわちＡ／Ｄ変換としての比較動作ができない期間を考慮しておらず、また、上記画素数以外にＯＢ(Optical Black)画素期間やブランキング期間を除いているため、実際には、この見積り周波数よりも高い周波数（たとえば５０ＭＨｚ程度）になる。
特開２００５−３４７９３１号公報（第２図） ＵＳＰ５，８７７，７１５ 特開２００５−３２３３３１号公報

ランプ型Ａ／Ｄ変換に限らず、１行分の画素を同時に変換するカラム型のＡ／Ｄ変換では、Ａ／Ｄ変換レートは以下の式で決まる。

変換レート ＝（フレームレート）×（１フレームの行数）
ここで、「１フレームの行数」とは、実際に有効な画素を読み出す期間だけでなく、ＯＢ画素からの信号を読み出す期間やブランキング期間も含むものとする。

１フレームの行数は画素数のほぼ平方根に相当するが、近年、ディジタルスチルカメラ（ＤＳＣ）の分野での画素数増大が激しいのはよく知られているところである。また、ＤＳＣでも動画撮影などのニーズが強まっており、画素数もフレームレートも高まる傾向にある。したがって上式から、カラム型Ａ／Ｄ変換の変換レートも高まる傾向にあるといえる。

さて、ランプ型Ａ／Ｄ変換回路などのカラム型で且つ計数型のＡ／Ｄ変換回路における単位時間あたりの比較回数（すなわちデジタルメモリに分配するカウンタ値の変化の回数。以後、比較周波数と称す）は、Ａ／Ｄ変換の階調数や上記変換レートと以下のような関係にある。

比較周波数 ＝ （階調数）／[｛１／（変換レート）｝−υ]
階調数 ＝ ２^{（変換ビット幅）}
ここでυは、Ａ／Ｄ変換としての比較動作ができない期間である。υをゼロと近似すると、単に
比較周波数 ＝ （階調数）×（変換レート）
となる。つまり、ランプ型Ａ／Ｄ変換回路には、変換ビット幅が１ビット増えるだけで、変換のための比較周波数が２倍に増えるという特徴があることがわかる。

例えば、先に述べた５００万画素のイメージセンサにおけるＡ／Ｄ変換の比較周波数への影響は、１０ｂｉｔのＡ／Ｄ変換ビット幅を１１ｂｉｔに増やす場合と、５００万画素を４倍の２０００万画素に増やす場合とで同じであることがわかる。

しかしながら、画質の向上という観点から、Ａ／Ｄ変換の変換精度も求められるようになってきており、ビット幅として１４ｂｉｔや１６ｂｉｔという潜在ニーズも出てきている。

Ａ／Ｄ変換のビット幅が１４ｂｉｔの場合、先に説明した５００万画素のデジタルメモリに出力するカウンタの周波数はビット幅が１０ｂｉｔの時の１６倍の８００ＭＨｚとなり、１６ｂｉｔの場合には、ビット幅が１０ｂｉｔの時の６４倍の３．２ＧＨｚにもなるため、デジタルメモリ部へのカウンタ計数値信号の分配に不具合を生じる。

具体的には以下の不具合が発生する。
（１） チップ内であっても、特にＧＨｚオーダーのクロックは、その発生が極めて困難である。
（２） 仮にクロックを発生することができても、１行の画素数分の回路が配線負荷となり、かつ配線が長く寄生ＲＣが大きいため、デジタルメモリの全領域で正しく駆動するのは困難である。
（３）クロックドライバの能力強化、デジタルメモリの両側からの駆動、リピーターの挿入などの対策も考えられるが、何とか動作可能な駆動波形を得ることができたとしても、消費電力が大幅に増大するため、解決手段として適切でない。また複数列毎に１個のリピーターを入れる方法だと、その周期でのノイズが画像に発生することが懸念される。また全列にリピーターを入れるのは、消費電力のさらなる増大とチップ面積の増大に加えて、リピーターによるクロックの遅延が大きくなり、ランプ型Ａ／Ｄ変換回路の本来の動作ができなくなる懸念もある。

以下では、特に上記（２）の不具合について詳述する。ランプ型Ａ／Ｄ変換回路は、１列、または複数の画素列に１つ設けるのが普通である。したがって、例えば１列毎にランプ型Ａ／Ｄ変換回路を備える場合、デジタルメモリの各ビットに供給すべきクロック信号は、１行の画素数（上述した５００万画素の場合、２５００列）分のデジタルメモリをその負荷とすることになる。また、配線の長さは画素数だけでなく画素の大きさにも依存するが、いわゆる大判と呼ばれるイメージセンサの場合、３５ｍｍフィルムサイズ相当の撮像面を持つので、配線の長さはフィルムの横の長さである３６ｍｍにもなり、従って、寄生ＲＣも相当な大きさとなる。

図１４（ａ）は、例えば図１２に示す第１の従来例と同タイプのＭＯＳセンサのデジタルメモリに供給されるクロック信号とデジタルメモリの位置の関係を概略的に示す図であり、（ｂ）は、クロック周波数がｆである場合の（ａ）における点Ａと点Ｃでのクロック波形を示す図であり、（ｃ）は、クロック周波数が２ｆである場合の（ａ）における点Ａと点Ｃでのクロック波形を示す図である。

図１４（ａ）に示すように、クロック生成回路１１２０（あるいはバイナリ→グレイコード変換器１１１５）から点Ａ、点Ｂ、点Ｃと離れるに従って、クロック波形は寄生ＲＣ成分により鈍ってゆく。このような場合、図１４（ｂ）、（ｃ）に示すように、点Ａではいずれの周波数でも問題は生じないが、点ＣではＲＣ負荷が大きくなるため、立ち上がり時間、立ち下がり時間ともに大きく延びる。このため、周波数２ｆでは特にクロック信号がフルスイングすることができず、信号振幅が小さくなっている。このように、変換精度を高めるために周波数を上げる程、クロック信号の供給源からの距離が長い列でのＡ／Ｄ変換動作に不具合が生じる可能性が高くなってしまう。

図１２に示す第１の従来例では、グレイコード表現を使っているので、バイナリ表現のみを用いる場合に比べてデジタルメモリに配信する計数値に必要とされるスイッチングレート（周波数）を半分にすることができる。

しかしながら、これだけでは、１４ｂｉｔでのクロック周波数が４００ＭＨｚ、１６ｂｉｔでの周波数が１．６ＧＨｚになるだけであり、難易度が幾分下がったとはいえ、上で述べた３つの課題は残ったままである。

本発明の目的は、画素数やフレームレート、および変換ビット幅などが増加しても高画質で高速処理が可能な固体撮像装置を提供することにある。

上記の課題を解決するため、本願発明者らは、種々の検討を重ね、後に詳述する「位相シフトコード」を生成するカウンタを物理量検知装置のＡ／Ｄ変換に適用することで、デジタルメモリ（変換用メモリ）に供給するクロック信号の最大周波数を上げることなく、変換時間も変えずにＡ／Ｄ変換値のビット幅を増やすことが可能となることに想到した。

具体的に、本発明の物理量検知装置は、物理量を検知する感応素子が行列状に配置されてなる感応素子アレーと、クロック信号を出力するクロック生成回路と、三角波を出力するＤ／Ａコンバータと、前記クロック信号のパルスをカウントし、計数値のうち少なくとも上位ビット用計数信号を出力するカウンタと、前記感応素子の１列、または複数列ごとに設けられ、各列の前記感応素子から出力される信号をデジタル信号に変換するためのカラムＡ／Ｄ変換回路と、前記カラムＡ／Ｄ変換回路から出力されるデジタル信号を伝送する出力信号バスとを備えた物理量検知装置であって、位相シフトコードで表現された下位ビット用計数信号を出力する位相シフトコード出力回路をさらに備え、前記カラムＡ／Ｄ変換回路の各々は、所定の期間に前記感応素子から出力される信号と前記三角波の電位とを比較する比較器と、前記比較器の出力が変化する時点での前記上位ビット用計数信号および位相シフトコードで表現された前記下位ビット用計数信号を保持する変換用メモリとを有し、前記カラムＡ／Ｄ変換回路のＡ／Ｄ変換値は、前記変換用メモリに保持された前記下位ビット用計数信号と前記上位ビット用計数信号とを組み合わせて表現される。

この構成によれば、Ａ／Ｄ変換値の下位ビットを位相シフトコードで表現することにより、バイナリ表現のみを用いてＡ／Ｄ変換を行う場合に比べてカウンタから各変換用メモリに供給する信号の最大周波数を大幅に低減することができる。また、信号の周波数を変えない場合には、位相シフトコードを用いない場合に比べてビット精度を大幅に向上させ、分解能を向上させることができ、画素数やフレームレートが上がった場合にもＡ／Ｄ変換を速やかに行うことができる。また、位相シフトコードでは計数値が変化する場合、全ビット中１つのビットしか反転しないので、バイナリのみを用いるＡ／Ｄ変換に比べてサンプリング誤差の発生を抑えることが可能となる。また、信号値の変動が小さいため、ノイズの発生も低減することができる上、消費電力を低減することもできる。

物理量検知装置は、例えば受光部を有する画素を備えた固体撮像装置であってもよい。

本発明の物理量検知装置の駆動方法は、物理量を検知する感応素子が行列状に配置されてなる感応素子アレーと、クロック信号を出力するクロック生成回路と、三角波を出力するＤ／Ａコンバータと、カウンタと、前記感応素子の１列、または複数列ごとに設けられ、各々が比較器と変換用メモリを有し、各列の前記感応素子から出力される信号をデジタル信号に変換するためのカラムＡ／Ｄ変換回路と、前記カラムＡ／Ｄ変換回路から出力されるデジタル信号を伝送する出力信号バスと、位相シフトコード出力回路とを備えた物理量検知装置の駆動方法であって、前記カウンタが前記クロック信号のパルスを初期値からカウントするステップ（ａ）と、前記カウンタが少なくとも上位ビット用計数信号を前記変換用メモリに出力するステップ（ｂ）と、前記比較器が、前記感応素子から読み出された信号の電位と前記三角波の電位とを所定の期間に比較するステップ（ｃ）と、前記位相シフトコード出力回路が、前記クロック信号または前記カウンタから出力された下位ビット用計数信号から位相シフトコードを生成し、前記変換用メモリに供給するステップ（ｄ）と、前記カラムＡ／Ｄ変換回路の各々に設けられた前記変換用メモリから前記下位ビット用計数信号と前記上位ビット用計数信号が前記出力信号バスに順次読み出されるステップ（ｅ）とを備えている。

この方法により、バイナリ表現のみを用いてＡ／Ｄ変換を行う場合に比べてカウンタから各変換用メモリに供給する信号の最大周波数を大幅に低減することができる。また、信号の周波数を変えない場合には、位相シフトコードを用いない場合に比べてビット精度を大幅に向上させ、分解能を向上させることができ、画素数やフレームレートが上がった場合にもＡ／Ｄ変換を速やかに行うことができる。また、位相シフトコードでは計数値が変化する場合、全ビット中１つのビットしか反転しないので、バイナリのみを用いるＡ／Ｄ変換に比べてサンプリング誤差の発生を抑えることが可能となる。また、信号値の変動が小さいため、ノイズの発生も低減することができる上、消費電力を低減することもできる。

いわゆるランプ波参照方式のカラムＡ／Ｄ変換回路において、「位相シフトコード」を最下位側１または複数ビットに適用することで、変換用メモリに供給される信号の最大周波数を上げることなく、同じＡ／Ｄ変換時間で、Ａ／Ｄ変換の分解能を向上させることが可能となる。

これにより、画質向上のため変換ビット幅や画素数を増やす場合、また、高速化のためにフレームレートを上げる場合にも、変換用メモリに供給される信号の波形なまり等による不具合の発生を抑えることができる。

以下では、図面を参照して本発明の固体撮像装置の各実施形態として二次元アレータイプのＭＯＳセンサについて説明する。ただし、これは一例であって、本発明に係る構成あるいは駆動方法は、光や放射線など、外部から入力される電磁波に対して感応する単位構成要素をライン状もしくは行列状に複数個配置してなる物理量分布検知用の半導体装置に広く適用できる。

以下、第１から第３の実施形態の固体撮像装置では、画素からの読み出した信号レベルから同じく画素から読み出したリセットレベルをオフセットとして差し引く、いわゆるＣＤＳ（相関二重サンプリング）動作を、Ｓ／Ｈ（サンプルホールド）容量などを用いてアナログ領域で行うか、リセットレベルもＡ／Ｄ変換してデジタル領域で行うのが普通であるが、本発明のポイントには直接関係しないので、説明をシンプルにするために省略している。

以下の実施形態で詳述するように、本発明の特徴は、画素（感応素子）から読み出された信号をＡ／Ｄ変換する際に、下位ビットを位相シフトコードで表現することにより、クロック周波数の低減やビット精度の向上を図っていることにある。本明細書中で「位相シフトコード」とは、値が１増減する場合にビットが１つだけ変化する二進数であって、値が増えるに従って下位ビットから上位ビットへとビットが１つずつ順次変化していくコードのことを意味する。すなわち、ビット幅をＰとするときの位相シフトコードでは、「全ビットゼロ」→「最下位ビットのみ１」→「下位２ビットのみが１１」、・・・と順次１が増え、全ビットが１になると、今度は最下位ビットのみ０、下位２ビットが００、と順次０が増え、全ビットがゼロで元に戻る。よって、位相シフトコードでは、計２Ｐ通りの区別ができる。例えば、Ｐ＝４の場合の位相シフトコード表現は以下の通りである。

０：００００
１：０００１
２：００１１
３：０１１１
４：１１１１
５：１１１０
６：１１００
７：１０００
８：００００
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像装置（ＭＯＳセンサ）の構成を示すブロック回路図である。

同図に示すように、本実施形態のＭＯＳセンサは、画素（感応素子）１０１が行列状に配置されてなる画素アレー（感応素子アレー）１０２と、画素１０１の１列、または複数列ごとに設けられ、画素１０１から出力される信号をデジタル信号に変換するためのカラムＡ／Ｄ変換回路１０６と、カラムＡ／Ｄ変換回路１０６で変換、保持されたデジタル信号の出力制御を行う列走査手段（図示せず）と、カラムＡ／Ｄ変換回路１０６から出力されるデジタル信号を伝送する出力信号バス１２６、１２７、１２８、１２９と、クロック信号１２１を供給するクロック生成回路１２０と、バイナリカウンタ１０４と、Ｄ／Ａ変換回路（ＤＡＣ；参照電位発生回路）１０５と、バイナリ／位相シフトコード変換器（位相シフトコード出力回路）１１３と、位相シフトコード／バイナリ変換器１１４と、入力部に出力信号バス（フルビットデジタル出力用バス）１２９が接続される出力バッファ１０９とを備えている。ここで、画素とは、少なくともフォトダイオードやフォトゲートなどの光感応素子を含み、光電変換により生じた信号を読み出すためのデバイス構造や、初期化動作を可能とする構造が必要に応じて設けられた単位素子のことである。なお、図１は、列ごとにカラムＡ／Ｄ変換回路１０６が設けられている例を示している。

各カラムＡ／Ｄ変換回路１０６は、比較器１０７と、デジタルメモリ１０８とを有している。

画素アレー１０２において、走査回路（図示せず）によって行単位で画素１０１が選択され、選択された行の画素１０１からは、画素読み出し線１０３を介して画素信号が読み出される。図示しないが、画素アレー１０２には、走査回路により制御される選択トランジスタが設けられていてもよい。

読み出された画素信号は、画素列ごとに設けられたカラムＡ／Ｄ変換回路１０６内の比較器１０７に入力される。

クロック生成回路１２０は、Ａ／Ｄ変換動作に関わるクロック信号１２１やその他の制御の基準となるクロック信号を生成する。ｎビットのバイナリカウンタ１０４は、クロック信号１２１をカウントし、計数値の全ビット（ｎビット分）をＤＡＣ１０５に入力する一方、計数値の上位ｋビット（上位ビット用計数信号）をデジタルメモリ１０８に、計数値の下位ｍビット（下位ビット用計数信号）をバイナリ／位相シフトコード変換器１１３に入力する。ただし、各ビット幅の関係はｎ＝ｋ＋ｍとする。

バイナリ／位相シフトコード変換器１１３は、入力されたｍビットバイナリ表現の計数値を２^ｍ−１ビットの位相シフトコードに変換し、その出力をデジタルメモリ１０８に入力する。例えば、ｍが３の場合、位相シフトコードとしては４ビットでバイナリの３ビットを表現する。

Ｄ／Ａ変換回路１０５はバイナリカウンタ１０４から出力される計数値を受けてアナログランプ電圧（三角波）を生成し、このアナログランプ電圧をすべての列の比較器１０７に参照電位として入力する。比較器１０７は画素信号とアナログランプ電圧を入力とし、比較器出力信号１２３をこれに対応するデジタルメモリ１０８に出力する。デジタルメモリ１０８は、バイナリカウンタ１０４からの計数値のうち上位ｋビットを示すカウンタ出力信号１２４と、バイナリ／位相シフトコード変換器１１３からの２^ｍ−１ビットの位相シフトコード信号１２５とを入力され、位相シフトコードのみ一旦、位相シフトコード／バイナリ変換器１１４に出力する。位相シフトコード／バイナリ変換器１１４でバイナリに変換されたｍビットデジタル値と、バイナリカウンタ１０４の計数値の上位ｋビットとを合わせて得られたデジタル化された画素信号は、出力バッファ１０９を介して、チップ外部、または画素アレー１０２と同一基板上に設けられた信号処理部などに出力される。

次に、本実施形態のＭＯＳセンサにおけるＡ／Ｄ変換動作について、以下に詳述する。

クロック生成回路１２０から入力されるクロック信号１２１に同期して、バイナリカウンタ１０４がその初期値からカウントを開始するとともに、ＤＡＣ１０５がアナログランプ電圧１２２の生成を開始する。続いて、各列の画素１０１から読み出された画素信号と、バイナリカウンタ１０４の計数値と同期して変化する全列で共通のアナログランプ電圧１２２とが各列の比較器１０７に入力される。これと同時に、バイナリカウンタ１０４の計数値はバイナリ／位相シフトコード変換器１１３によって位相シフトコード信号１２５に変換され、位相シフトコード信号１２５が各デジタルメモリ１０８に分配される。その後、アナログランプ電圧が例えば上昇していき、ある列の比較器１０７に入力される２つの入力信号（アナログランプ電圧および画像信号）の大小関係が入れ替わると、比較器出力信号１２３が反転する。比較器出力信号１２３が反転する時点において、その列のデジタルメモリ１０８は、バイナリカウンタ１０４から出力されたカウンタ出力信号１２４、およびバイナリ／位相シフトコード変換器１１３から出力された位相シフトコード信号１２５を保持する。比較器１０７に入力されるアナログランプ電圧１２２とデジタルメモリに入力されるデジタル値（カウンタ出力信号１２４と位相シフトコード信号１２５）とはバイナリカウンタ１０４を介して互いに同期しているので、以上の動作により、画素１０１からの読み出し信号（アナログ信号）がデジタルメモリ１０８に保持された値（デジタル信号）にＡ／Ｄ変換されることとなる。なお、デジタルメモリ１０８は、１か０かを電荷として容量に保持するＤＲＡＭのようなセルで構成することも、ＣＭＯＳロジックで一般的なハーフラッチやフルラッチで構成することもできる。

なお、以上のＡ／Ｄ変換動作が全ての列の画素信号について同時に行われる。バイナリカウンタ１０４が全てのビット幅のカウントを終了した後、デジタルメモリ１０８に保持された上位ｋビットのデータは列走査手段（図示せず）によって列ごとに選択され、出力信号バス１２６、１２９を介して出力バッファ１０９に入力される。同様に、デジタルメモリ１０８に保持された下位ｍビットのデータも、上位ｋビットデータと同時に、列走査手段によって列ごとに選択され、出力信号バス１２７を介して位相シフトコード／バイナリ変換器１１４に入力された後、出力信号バス１２８、１２９を介して出力バッファ１０９に入力される。上位ｋビットと下位ｍビットとがコンカチネートされたｎ（ただしｎ＝ｋ＋ｍ）ビットのＡ／Ｄ変換値が出力バッファ１０９から出力される。

次に、本実施形態のＭＯＳセンサの効果を説明する。図２（ａ）は、バイナリのみを用いて画像信号のＡ／Ｄ変換を行う場合のデジタルメモリへの入力信号波形を示す図であり、（ｂ）は、位相シフトコードとバイナリを併用して画像信号のＡ／Ｄ変換を行う場合（本実施形態）のデジタルメモリへの入力信号波形を示す図である。図２（ｂ）に示すように、下位ｍビットを位相シフトコードで表す場合、バイナリ／位相シフトコード変換器１１３は、互いに周波数が等しく、位相がπ／２^ｍ−１だけずれた２^ｍ−１個の信号を出力する。

図２（ａ）と図２（ｂ）との比較から、例えばバイナリ表現の下位３ビット分を位相シフトコード表現に置き換えると、バイナリ表現で最大周波数となる最下位ビットを表現する信号（図２（ａ）に示すＢｉｎ〔０〕）に比べて、デジタルメモリ１０８に入力される信号の最大周波数を４分の１に抑えられることがわかる。逆に、同じ周波数を使えば、本実施形態のＡ／Ｄ変換回路では、位相シフトコードを用いない場合に比べて２ビット精度を上げることができることがわかる。ここでは下位３ビットを置き換える事例を示したが、位相シフトコードに変換するビットを下位４ビット以上としてもよいし、２ビットとしてもよい。ただし、位相シフトコードに変換する場合には、信号周波数を低減するためには、最下位から２ビット以上を位相シフトコードに変換する。本実施形態のＭＯＳセンサにおいては、カラムＡ／Ｄ変換回路１０６に入力される信号の周波数を低減したり、あるいはビット精度の向上を進めることができるので、高精細な画像を実現することができる。また、変換ビット幅が増えた場合だけでなく、画素数やフレームレートが上がった場合にもＡ／Ｄ変換処理を速やかに行うことが可能となる。

また、位相シフトコードでは、値が１変化した場合に常に１ビットしか変化しないので、本実施形態のＭＯＳセンサにおいては、カラムＡ／Ｄ変換回路１０６からの出力電圧の変化を均一にすることができる上、信号の読み取り誤差を小さくすることができる。また、バイナリコードを用いる場合に比べ、消費電力の低減を図ることも可能である。さらに、全ビット中１つずつしか信号が反転しないので、信号値の変化による電流変化が小さくノイズが発生しにくくなっている。

また、本実施形態のＭＯＳセンサでは、Ａ／Ｄ変換の下位ビットを位相シフトコード／バイナリ変換器１１４を用いて位相シフトコード表現からバイナリ表現に戻している。これにより、出力バッファ１０９に入力される信号の本数を減らすことができるので、特に、位相シフトコードで表現するビット数が多い場合には回路面積の縮小等の効果が得られる。また、位相シフトコードのままでＭＯＳセンサの外部に出力した場合に比べて、ＤＳＰ等での演算処理を容易にすることができる。

（第２の実施形態）
図３は、本発明の第２の実施形態に係るＭＯＳセンサの構成を示すブロック回路図である。本実施形態のＭＯＳセンサは、画像信号のＡ／Ｄ変換を行う際に、上位ビットのデジタル記数表現としてバイナリの代わりにグレイコードを使用する点が第１の実施形態のＭＯＳセンサと異なっている。そのため、本実施形態のＭＯＳセンサには、バイナリカウンタ１０４（図１参照）に代えてグレイコードカウンタ１１０が、バイナリ／位相シフトコード変換器１１３に代えてグレイコード／位相シフトコード変換器（位相シフトコード出力回路）１１７がそれぞれ設けられている。

また、カラムＡ／Ｄ変換回路１０６からの出力をグレイコードからバイナリに変換するため、出力バッファ１０９の入力部に接続されていた上位ｋビットに対応する出力信号バス１２６をグレイコード／バイナリ変換器１１６の入力部に接続し、上位ｋビットのデータをバイナリに変換した上で出力バッファ１０９に入力する構成としている。

また、図３に示すＤ／Ａ変換回路１０５は、図１に示す第１の実施形態におけるＤ／Ａ変換回路とは異なり、バイナリ値を入力として、その値に対応するアナログ電位を生成する汎用的なＤ／Ａ変換回路仕様ではなく、ランプ回路として、クロック信号１２１を受けて単調増加、または単調減少だけを行うだけの回路仕様で、入力としてバイナリ値を必要としないものを適用している。以上で挙げた点以外の本実施形態のＭＯＳセンサの構成は、第１の実施形態のＭＯＳセンサの構成と同様であるので説明を省略する。

図４（ａ）は、グレイコードのみを用いて画像信号のＡ／Ｄ変換を行う場合のデジタルメモリへの入力信号波形を示す図であり、（ｂ）は、位相シフトコードとグレイコードを併用して画像信号のＡ／Ｄ変換を行う場合（本実施形態）のデジタルメモリへの入力信号波形を示す図である。同図に示す例では、グレイコード／位相シフトコード変換器１１７により、グレイコード表現の下位３ビット分のＧ［２：０］を位相シフトコード表現ＰＳ［３：０］に置き換えている。

図４（ａ）と図４（ｂ）の比較から、グレイコード表現のみを用いた場合の最大周波数となる最下位ビットの信号周波数に比べて、位相シフトコード表現を併用する本実施形態の場合、信号の最大周波数を２分の１に抑えられることが分かる。逆に、本実施形態のカラムＡ／Ｄ変換回路１０６において、グレイコードのみを用いる場合の変換回路と同じ周波数の信号を使えば、１ビット分精度の高いデータを得ることができ、画質向上につながる。

なお、ここでは下位３ビットを位相シフトコード表現に置き換える事例を示したが、置き換えるビット数を増やすことで、Ａ／Ｄ変換に用いる信号周波数をさらに低減したり、Ａ／Ｄ変換のビット精度をさらに向上させることができる。

以上のように、位相シフトコードは、グレイコードと組み合わせてＡ／Ｄ変換に使用しても有効である。なお、本実施形態のカラムＡ／Ｄ変換回路１０６では、上位ビットのＡ／Ｄ変換にグレイコードを用いているため、第１の実施形態のＡ／Ｄ変換回路に比べて出力電圧の変化がより均一になっており、且つ信号読み取りの誤差もより小さくなっている。また、グレイコード／バイナリ変換器１１６および位相シフトコード／バイナリ変換器１１４を用いてデータをバイナリ表現に戻しているため、これらの変換器を設けない場合に比べて信号線の本数の低減が図られている。

（第３の実施形態）
図５は、本発明の第３の実施形態であるＭＯＳセンサの構成を示すブロック回路図である。

本実施形態のＭＯＳセンサと上述した第１の実施形態のＭＯＳセンサとの違いは、本実施形態のＭＯＳセンサでは、バイナリ／位相シフトコード変換器１１３（図１参照）の代わりに位相シフトコード生成回路（位相シフトコード出力回路）１１２が設けられていることである。

また、本実施形態のＭＯＳセンサは、第２の実施形態のＭＯＳセンサと同様、入力としてバイナリ値を必要としないＤＡＣ１０５を搭載している。

以上２つの変更により、バイナリカウンタ１０４は上位ｋビット分の計数値のみを出力するだけでよく、下位ｍビット分の計数値を出力する必要がなくなるというメリットがある。また、信号本数の削減効果に加えて、周波数の高い下位ビットの計数値出力が不要となるので、ノイズ低減にも有効である。

位相シフトコード生成回路１１２は、クロック生成回路１２０から出力されるクロック信号１２１を入力とし、位相シフトコードを生成する回路である。具体的な回路構成としては、以下に詳述するように、クロック信号を受け、そのクロック信号のサイクルを遅延させることにより位相シフトコード間の位相遅延を生成する回路構成例（下記の第１の構成例）と、生成する位相シフトコードと同じ周波数のクロック信号を入力するだけでよい回路構成例（下記の第２の構成例）がある。

−位相シフトコード生成回路の第１の構成例−
図６（ａ）、図７（ａ）は、ジョンソンカウンタを用いた第１の構成例に係る位相シフトコード生成回路を示す回路図であり、図６（ｂ）、図７（ｂ）は、それぞれ第１の構成例に係る位相シフトコード生成回路における信号波形を示す図である。図６（ａ）はビット数ｍ＝２（２^ｍ−１＝２）の場合であり、図７（ａ）は、ビット数ｍ＝３（２^ｍ−１が４）の場合である。

図６（ａ）に示す位相シフトコード生成回路は、それぞれクロック信号ＣＬＫを受けるＤ型フリップフロップ９０１ａ、９０１ｂと、Ｊ〔０〕を出力するインバータ９０２ａと、Ｊ〔１〕を出力するインバータ９０２ｂとを有している。第１段のＤ型フリップフロップ９０１ａの出力は第２段のＤ型フリップフロップ９０１ｂに入力され、このＤ型フリップフロップ９０１ｂの反転出力はＤ型フリップフロップ９０１ａに入力されている。すなわち、Ｄ型フリップフロップ９０１ａ、９０１ｂは全体としてループを構成している。また、Ｄ型フリップフロップ９０１ａの反転出力はインバータ９０２ａに入力され、Ｄ型フリップフロップ９０１ｂの反転出力はインバータ９０２ｂに入力される。

以上の構成により、図６（ｂ）に示すように、初期値オールゼロの状態からＣＬＫの周期分だけ位相が異なる位相シフトコードＪ［１：０］を生成できる。

また、図７（ａ）に示すように、４段のＤ型フリップフロップ９０１ａ、９０１ｂ、９０１ｃ、９０１ｄを通常のシフトレジスタと同様に直列に接続するとともに、最終段のＤ型フリップフロップ９０１ｄの反転出力を第１段のＤ型フリップフロップ９０１ａに入力することで、インバータ９０２ａ、９０２ｂ、９０２ｃ、９０２ｄからそれぞれＣＬＫの周期分だけ位相がずれたＪ〔０〕、Ｊ〔１〕、Ｊ〔２〕、Ｊ〔３〕を出力できる。すなわち、図７（ａ）に示す構成によれば、図７（ｂ）に示すように、初期値オールゼロの状態からＣＬＫの周期分だけ位相が異なる位相シフトコードＪ［３：０］を生成できる。

なお、第１の構成例に係るジョンソンカウンタの場合、これを駆動するために生成する位相シフトコードよりも周波数の高いクロック信号（図６、図７におけるＣＬＫ、図５におけるクロック信号１２１）の入力が必要である。しかし、カラムのデジタルメモリ部へのクロック配信とは異なり、位相シフトコード生成回路の入力負荷は小さいため、位相シフトコード生成回路に高い周波数のクロック信号が供給されても、クロック信号のなまりが発生する等の不具合は起こらない。そのため、第１の構成例によれば、波形なまりなどの不具合を発生させることなく位相シフトコードを生成することが可能である。

図７（ａ）に示す位相シフトコード生成回路は位相シフトコードとしてのビット数が２^ｍ−１＝４の場合であり、これを第３の実施形態として説明したＭＯＳセンサに搭載する場合、バイナリのみを用いてＡ／Ｄ変換する場合に比べて、信号の最大周波数を４分の１にすることができ、グレイコードのみの場合に比べて、２分の１の周波数に抑制することができる。あるいは、グレイコードのみを用いるＡ／Ｄ変換回路と同じ周波数のクロック信号を用いる場合、バイナリのみの場合に比べて２ビットの精度向上、グレイコードのみの場合に比べて１ビットの精度向上が可能である。

なお、バイナリ表現でのビット数ｍ＝２、３の場合の位相シフトコード生成回路の構成をそれぞれ説明したが、必要ビット数ｍに対して２^ｍ−１段分のＤ型フリップフロップを直列に接続し、最終段のＤ型フリップフロップの反転出力を第１段のＤ型フリップフロップに入力することで、任意のビット幅に対応した位相シフトコード生成回路を構成することができる。

また、Ｄ型フリップフロップ以外のフリップフロップ同士を接続しても上記の例と同様に位相シフトコード生成回路を構成することができる。

−位相シフトコード生成回路の第２の構成例−
周波数が非常に高くなってきた場合、クロック信号を分配する際の波形なまりの問題以前に、素子性能の限界などから高速クロックの生成が困難になってくる。これに対して、遅延ロックループ回路（以下、ＤＬＬ）を用いることで、入力クロック信号の周波数を位相シフトコード生成回路を生成する位相シフトコードと同じ周波数レベルに入力クロック周波数を抑えることができる。

図８（ａ）〜（ｃ）は、ＤＬＬを用いた第２の構成例に係る位相シフトコード生成回路を示す図である。

まず、図８（ａ）に示す位相シフトコード生成回路の構成例は、位相比較器８０２と、電荷ポンプ回路８０３と、遅延部８０１とを有している。この構成例では、位相比較器８０２に入力されたクロック信号ＲＣＬＫを遅延部８０１により遅延し、ＤＣＬＫとして出力する。具体的には、ＤＣＬＫの遅延量がちょうど１サイクルになるように、ＲＣＬＫとＤＣＬＫとを位相比較器８０２で比較し、早い／遅いというずれに対してＵＰまたはＤＯＷＮの信号を生成し、電荷ポンプ回路８０３が位相比較器８０２からの信号を受けてこれに応じた電圧信号ＶＣＯＮを生成する。

遅延部８０１は、図８（ｂ）に示すように、インバータ８０４を多段に接続してなるインバーターチェーンに負荷としての容量８０６をＮＭＯＳトランジスタスイッチ（以下、ＭＯＳスイッチと称す）８０５を介して付加した回路である。ＶＣＯＮはこの容量８０６に接続されるＭＯＳスイッチ８０５のゲート電位を制御する。このＶＣＯＮを高くすると、ＭＯＳスイッチ８０５のオン抵抗が小さくなり、容量が負荷として重くなり、遅延が大きくなる。逆にＶＣＯＮの電位を低くするとＭＯＳスイッチ８０５のオン抵抗が大きくなり、容量が負荷として軽くなり、遅延は小さくなる。

図９は、図８（ａ）、（ｂ）に示すＤＬＬの回路構成を利用し、π／２^ｍ−１ずつ位相がずれた信号を出力する位相シフトコード生成回路の構成例を示す図である。

図９に示すように、元のクロック信号（ＲＣＬＫ）と１６個の遅延段を経た遅延クロック（ＤＣＬＫ）の位相を揃えるＤＬＬの働きにより、遅延段毎に１サイクルの１６分の１ずつ遅延（位相遅延π／８）させたクロック信号ｎ〔１〕、ｎ〔２〕、…、ｎ〔１５〕、ｎ〔１６〕（＝ＤＣＬＫ）を得ることができる。このうち隣接する８つのノードからクロック信号（例えば、ｎ〔１〕〜ｎ〔８〕をクロックバッファ８０７によりバッファされたＤ〔１〕〜Ｄ〔８〕）を取り出すことで、図９に示す回路は位相シフトコード生成回路として使用可能になっている。なお、ノードｎ〔９〕〜ｎ〔１６〕からクロックを取り出す必要はないが、各遅延段における負荷を均等にしてタイミング精度を上げるために、これらのノードにもバッファを付ける方がより望ましい。

以上では、特定のビット幅の位相シフトコードを生成する第２の構成例の位相シフトコード生成回路について説明したが、位相シフトコード生成回路中のシフトレジスタ段数、またはＤＬＬの遅延段数を変えることで、ビット幅の異なる位相シフトコードを容易に生成することができる。

なお、図９に示す位相シフトコード生成回路はビット幅ｍ＝４の場合であり、これを第３の実施形態として説明したＭＯＳセンサに搭載する場合、信号の最大周波数を、バイナリのみを用いてＡ／Ｄ変換を行う場合に比べて８分の１、グレイコードのみを用いてＡ／Ｄ変換を行う場合に比べて４分の１にまで抑制することができる。または、同じ周波数の信号を使う場合、バイナリのみの場合に比べて３ビット分の精度向上を実現でき、グレイコードのみの場合に比べて２ビット分の精度向上が可能である。

本発明の第３の実施形態において、ジョンソンカウンタを用いた位相シフトコード生成回路を搭載することで、ＲＣ負荷が大きいカラムＡ／Ｄ変換回路部などに分配するクロック信号、ないしは計数値信号に、むやみに急峻な立ち上がり・立下り特性を要求する必要がなくなるという効果を有する。

また、ＤＬＬを用いた位相シフト生成回路を搭載することで、各列のカラムＡ／Ｄ変換回路に分配される（クロック）信号だけでなく、クロック生成回路で生成されるクロック信号に関しても、ＧＨｚ級のクロック信号を生成しなくてよいという設計上のスペック緩和が可能となる。そのため、撮像素子（固体撮像装置）に必須の高画質プロセスに対して必ずしも相容れない特性を備える高速ＣＭＯＳプロセスを無理に融合する必要がなくなるという効果を有する。また、システムとしても撮像素子の中のノイズ低減や電磁輻射の低減につながるという効果を有する。

また、図１０（ａ）、（ｂ）は、２^ｍ−１ビットの位相シフトコード／バイナリ変換器の構成例を示す図である。図１０（ａ）は、ビット幅ｍ＝２の場合を示し、（ｂ）は、ビット幅ｍ＝３の場合を示す。

図１０（ａ）に示すように、ｍ＝２の場合、位相シフトコード／バイナリ変換器に入力された位相シフトコードのＰＳ〔０〕およびＰＳ〔１〕は共に排他的論理和回路９０５に入力され、排他的論理和回路９０５でバイナリのＢＩＮ〔０〕に変換される。また、位相シフトコードの最上位ビットであるＰＳ〔１〕はそのままバイナリの最上位ビットＢＩＮ〔１〕として出力される。

また、図１０（ｂ）に示すように、ｍ＝３の場合、排他的論理和回路９０５が三個設けられ、一段目の排他的論理和回路９０５ａにはＰＳ〔０〕とＰＳ〔２〕が入力され、同じく一段目の排他的論理和回路９０５ｂにはＰＳ〔１〕とＰＳ〔３〕が入力される。排他的論理和回路９０５ａ、９０５ｂの出力は二段目の排他的論理和回路９０５ｃに入力され、排他的論理和回路９０５ｃからはバイナリの最下位ビットＢＩＮ〔０〕が出力される。バイナリのＢＩＮ〔１〕は排他的論理和回路９０５ｂから出力され、バイナリの最上位ビットＢＩＮ〔２〕としては、位相シフトコードの最上位ビットＰＳ〔３〕がそのまま出力される。このように、位相シフトコードからバイナリへの変換は、排他的論理和回路を組み合わせて容易に行うことができる。

なお、カラムＡ／Ｄ変換回路を有する固体撮像装置において、変換用カウンタはカラム外のクロック生成回路からのクロックを計数し、比較器の出力が反転したときに、その計数値を保持する（カウント動作を止める）ことでＡ／Ｄ変換を行う方式においても、その下位ビットに位相シフトコード用のデジタルメモリを追加することで、同様のＡ／Ｄ変換周波数を低減したり、ビット精度を向上することが可能である。

（第４の実施形態）
図１１は、本発明の第４の実施形態であるＭＯＳセンサの構成を示すブロック回路図である。

同図に示すように、本実施形態のＭＯＳセンサでは、各列のカラムＡ／Ｄ変換回路１０６内に、デジタルメモリ１０８に保持される上位ｋビットのデータと、下位ｍビットのデータをそれぞれコピーするための出力用メモリ２５０がさらに設けられている。Ａ／Ｄ変換は全列並列で行われ、例えば、Ａ／Ｄ変換の入力全レンジでの比較（ないしはそれに相当するデジタル値の計数）が終了後、全列共通の制御信号で一斉にコピーされる。

この場合、１行分の画素信号についてのＡ／Ｄ変換の終了時にデジタルメモリ１０８に保持されたＡ／Ｄ変換値を、制御線７５０を駆動することによって出力用メモリ２５０にコピーする。出力用メモリ２５０の各列を列走査手段（図示せず）により順次選択し、出力用データバス１２６、１２７に信号を読み出すとともに、次の行の画素のＡ／Ｄ変換を行う。このように、Ａ／Ｄ変換と並行して出力処理を順次行うことにより、Ａ／Ｄ変換された１画面分の画素信号の出力を迅速に行うことが可能となる。

なお、出力用メモリ２５０は、例えば複数のラッチ等で構成することができる。

また、図１１では、図１に示す第１の実施形態のカラムＡ／Ｄ変換回路１０６に出力用メモリを付加した例を示したが、その他の実施形態で説明したカラムＡ／Ｄ変換回路に出力用メモリを付加してもよい。

以上説明したように、本発明の固体撮像装置およびその駆動方法は、光や放射線など種々の物理量分布を検知するための撮像装置に有用である。

本発明の第１の実施形態に係るＭＯＳセンサの構成を示すブロック回路図である。 （ａ）は、バイナリのみを用いて画像信号のＡ／Ｄ変換を行う場合のデジタルメモリへの入力信号波形を示す図であり、（ｂ）は、位相シフトコードとバイナリを併用して画像信号のＡ／Ｄ変換を行う場合（第１の実施形態）のデジタルメモリへの入力信号波形を示す図である。 本発明の第２の実施形態に係るＭＯＳセンサの構成を示すブロック回路図である。 （ａ）は、グレイコードのみを用いて画像信号のＡ／Ｄ変換を行う場合のデジタルメモリへの入力信号波形を示す図であり、（ｂ）は、位相シフトコードとグレイコードを併用して画像信号のＡ／Ｄ変換を行う場合（第２の実施形態）のデジタルメモリへの入力信号波形を示す図である。 本発明の第３の実施形態であるＭＯＳセンサの構成を示すブロック回路図である。 （ａ）は、ジョンソンカウンタを用いた第１の構成例に係る位相シフトコード生成回路を示す回路図であり、（ｂ）は、それぞれ第１の構成例に係る位相シフトコード生成回路における信号波形を示す図である。 （ａ）は、ジョンソンカウンタを用いた第１の構成例に係る位相シフトコード生成回路を示す回路図であり、（ｂ）は、それぞれ第１の構成例に係る位相シフトコード生成回路における信号波形を示す図である。 （ａ）〜（ｃ）は、ＤＬＬを用いた第２の構成例に係る位相シフトコード生成回路を示す図である。 図８（ａ）、（ｂ）に示すＤＬＬの回路構成を利用し、π／８ずつ位相がずれた信号を出力する位相シフトコード生成回路の構成例を示す図である。 （ａ）、（ｂ）は、２^ｍ−１ビットの位相シフトコード／バイナリ変換器の構成例を示す図である。 本発明の第４の実施形態であるＭＯＳセンサの構成を示すブロック回路図である。 第１の従来例に係るＭＯＳセンサの構成を示す図である。 第２の従来例に係るＭＯＳセンサの構成を示す図である。 （ａ）は、第１の従来例のデジタルメモリに供給されるクロック信号とデジタルメモリの位置との関係を概略的に示す図であり、（ｂ）は、クロック周波数がｆである場合の（ａ）における点Ａと点Ｃでのクロック波形を示す図であり、（ｃ）は、クロック周波数が２ｆである場合の（ａ）における点Ａと点Ｃでのクロック波形を示す図である。

符号の説明

１０１ 画素
１０２ 画素アレー
１０３ 画素読み出し線
１０４ バイナリカウンタ
１０５ Ｄ／Ａ変換回路
１０６ カラムＡ／Ｄ変換回路
１０７ 比較器
１０８ デジタルメモリ
１０９ 出力バッファ
１１０ グレイコードカウンタ
１１２ 位相シフトコード生成回路
１１３ バイナリ／位相シフトコード変換器
１１４ 位相シフトコード／バイナリ変換器
１１６ グレイコード／バイナリ変換器
１１７ グレイコード／位相シフトコード変換器
１２０ クロック生成回路
１２１ クロック信号
１２２ アナログランプ電圧
１２３ 比較器出力信号
１２４ カウンタ出力信号
１２５ 位相シフトコード信号
１２６、１２７、１２８、１２９ 出力信号バス
２５０ 出力用メモリ
７５０ 制御線
８０１ 遅延部
８０２ 位相比較器
８０３ 電荷ポンプ回路
８０４ インバータ
８０５ ＭＯＳスイッチ
８０６ 容量
８０７ クロックバッファ
９０１ａ、９０１ｂ、９０１ｃ、９０１ｄ Ｄ型フリップフロップ
９０２ａ、９０２ｂ、９０２ｃ、９０２ｄ インバータ
９０５、９０５ａ、９０５ｂ 排他的論理和回路

Claims (14)

1. 物理量を検知する感応素子が行列状に配置されてなる感応素子アレーと、
   クロック信号を出力するクロック生成回路と、
   三角波を出力するＤ／Ａコンバータと、
   前記クロック信号のパルスをカウントし、計数値のうち少なくとも上位ビット用計数信号を出力するカウンタと、
   前記感応素子の１列、または複数列ごとに設けられ、各列の前記感応素子から出力される信号をデジタル信号に変換するためのカラムＡ／Ｄ変換回路と、
   前記カラムＡ／Ｄ変換回路から出力されるデジタル信号を伝送する出力信号バスとを備えた物理量検知装置であって、
   位相シフトコードで表現された下位ビット用計数信号を出力する位相シフトコード出力回路をさらに備え、
   前記カラムＡ／Ｄ変換回路の各々は、
   所定の期間に前記感応素子から出力される信号と前記三角波の電位とを比較する比較器と、
   前記比較器の出力が変化する時点での前記上位ビット用計数信号および位相シフトコードで表現された前記下位ビット用計数信号を保持する変換用メモリとを有し、
   前記カラムＡ／Ｄ変換回路のＡ／Ｄ変換値は、前記変換用メモリに保持された前記下位ビット用計数信号と前記上位ビット用計数信号とを組み合わせて表現される物理量検知装置。
2. 前記感応素子は受光部を有する画素であり、
   前記感応素子アレーは画素アレーであり、
   前記物理量検知装置は固体撮像装置であることを特徴とする請求項１に記載の物理量検知装置。
3. 前記カウンタはバイナリ表現の計数値を出力するバイナリカウンタであることを特徴とする請求項１または２に記載の物理量検知装置。
4. 前記Ｄ／Ａコンバータは、前記カウンタから出力された前記計数値を受け、前記計数値に応じた値を出力することを特徴とする請求項３に記載の物理量検知装置。
5. 前記位相シフトコード出力回路は、前記カウンタから入力されたバイナリ表現の前記下位ビット用計数信号を前記位相シフトコードに変換することを特徴とする請求項３または４に記載の物理量検知装置。
6. 前記Ｄ／Ａコンバータは、前記クロック信号を受けて前記三角波を出力することを特徴とする請求項１〜３のうちいずれか１つに記載の物理量検知装置。
7. 前記位相シフトコード出力回路は、前記クロック信号を受けて前記下位ビット用計数信号を前記変換用メモリに出力することを特徴とする請求項１〜４、６のうちいずれか１つに記載の物理量検知装置。
8. 前記カウンタはグレイコード表現の計数値を出力するグレイコードカウンタであり、
   前記変換用メモリはグレイコード表現の前記上位ビット用計数信号を保持し、
   前記位相シフトコード出力回路は前記カウンタから入力されたグレイコード表現の前記下位ビット用計数信号を位相シフトコードに変換して前記変換用メモリに出力することを特徴とする請求項１または２に記載の物理量検知装置。
9. 前記上位ビット用計数信号を伝送するための前記出力信号バス上に設けられ、前記変換用メモリから出力されたグレイコード表現の前記上位ビット用計数信号をバイナリ表現に変換するグレイコード／バイナリ変換器をさらに備えていることを特徴とする請求項８に記載の物理量検知装置。
10. 前記下位ビット用計数信号を伝送するための前記出力信号バス上に設けられ、前記変換用メモリから出力された位相シフトコード表現の前記下位ビット用計数信号をバイナリ表現に変換する位相シフトコード／バイナリ変換器をさらに備えていることを特徴とする請求項１〜９のうちいずれか１つに記載の物理量検知装置。
11. 前記位相シフトコード出力回路は直列接続され、それぞれ前記クロック信号が入力される２^ｍ−１段のフリップフロップで構成されたジョンソンカウンタであり、周波数が互いに同一でπ／２^ｍ−１ずつ位相がずれた２^ｍ−１個の信号を出力することを特徴とする請求項７に記載の物理量検知装置。
12. 前記位相シフトコード出力回路は前記クロック信号が入力され、複数の遅延段を含み、周波数が互いに同一で位相がπ／２^ｍ−１ずつずれた２^ｍ−１個の信号を出力するＤＬＬ回路を有することを特徴とする請求項７に記載の物理量検知装置。
13. 前記各カラムＡ／Ｄ変換回路は、
    共に前記変換用メモリに保持された前記上位ビット用計数信号と位相シフトコードで表現された前記下位ビット用計数信号とをコピーするための出力用メモリをさらに有しており、
    前記物理量検知装置は、各列の前記出力用メモリに保持された前記Ａ／Ｄ変換値を順次選択して前記出力信号バスに出力させる列選択手段をさらに備えていることを特徴とする請求項１〜３のうちいずれか１つに記載の物理量検知装置。
14. 物理量を検知する感応素子が行列状に配置されてなる感応素子アレーと、クロック信号を出力するクロック生成回路と、三角波を出力するＤ／Ａコンバータと、カウンタと、前記感応素子の１列、または複数列ごとに設けられ、各々が比較器と変換用メモリを有し、各列の前記感応素子から出力される信号をデジタル信号に変換するためのカラムＡ／Ｄ変換回路と、前記カラムＡ／Ｄ変換回路から出力されるデジタル信号を伝送する出力信号バスと、位相シフトコード出力回路とを備えた物理量検知装置の駆動方法であって、
    前記カウンタが前記クロック信号のパルスを初期値からカウントするステップ（ａ）と、
    前記カウンタが少なくとも上位ビット用計数信号を前記変換用メモリに出力するステップ（ｂ）と、
    前記比較器が、前記感応素子から読み出された信号の電位と前記三角波の電位とを所定の期間に比較するステップ（ｃ）と、
    前記位相シフトコード出力回路が、前記クロック信号または前記カウンタから出力された下位ビット用計数信号から位相シフトコードを生成し、前記変換用メモリに供給するステップ（ｄ）と、
    前記カラムＡ／Ｄ変換回路の各々に設けられた前記変換用メモリから前記下位ビット用計数信号と前記上位ビット用計数信号が前記出力信号バスに順次読み出されるステップ（ｅ）とを備えている物理量検知装置の駆動方法。

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