JP7277379B2 - 固体撮像装置 - Google Patents

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Description

本開示は、固体撮像装置に関する。
図１４は、特許文献１に開示された、ＭＯＳセンサに用いられるデータ転送回路の構成を示す図である。
このデータ転送回路は、複数のラッチドライバ回路２２０９Ａを備える。ラッチドライバ回路２２０９Ａは、画素データが保持されているラッチ回路２２１３及びリードビット線ＲＢＬ１及びＮＲＢＬ１を駆動するためのドライバ回路２２１４と、センスアンプ２２１０Ａとプリチャージ回路２２１５Ａとフリップフロップ２１１１とを備える。
この構成では、ラッチ回路２２１３のデータに応じてドライバ回路２２１４がリードビット線ＲＢＬ１及びＮＲＢＬ１を小振幅でドライブしセンスアンプ２２１０Ａでラッチ回路２２１３内のデータを検出する。センスアンプ２２１０Ａの出力は、複数ビットの画素データのうちのいずれか１ビットに対応する。これによれば、高速かつ低消費電力で画素データを読み出すことが可能である。また、画素データが０データ１データいずれの場合であってもドライバ回路２２１４及びプリチャージ回路２２１５Ａが読出しの為に消費する電流はほぼ等しくデータに依存しない。
国際公開第２０１５／１１１３６８号
しかしながら、特許文献１に開示された従来技術では、時系列に読み出すデータの状態によって、フリップフロップ１１１以降の回路が消費する電流は大きく異なる。画素データが大きなビット幅を持つほど、フリップフロップ１１１以降の回路が消費する電流は大きくなる。
このため、従来技術を、大きなビット幅を持ちフリップフロップの後段の負荷が大きいイメージセンサ（一例として、大判イメージセンサ）に用いると、時系列的に同じ画素データが続いた直後に異なる画素データを読み出す際の電流変化が自ずと大きくなり、この消費電流変化が他の回路（例えば画素）へのノイズ元となり画質に大きな影響を及ぼす場合が生じるという課題がある。
前記課題を鑑み、本開示は、Ａ／Ｄ変換された画素データの転送時に発生するノイズを抑制し、画質劣化を抑制する固体撮像装置を提供する。
上記課題を解決するために本開示における固体撮像装置は、画素データを構成する１ビットのデジタル信号を保持するラッチ回路と、前記ラッチ回路に保持される前記デジタル信号をリードビット線対に出力するドライバ回路と、前記リードビット線対に接続されるセンスアンプと、動作クロック信号のｋ倍（ｋは２以上の整数）の周期をもつクロック信号がハイレベルであるかローレベルであるかに応じて、前記センスアンプから、出力される前記デジタル信号を正転出力するか、反転出力するかを選択するセレクタ回路とを備える。
本開示の固体撮像装置によれば、Ａ／Ｄ変換された画素データの転送時に発生するノイズを抑制し、画質劣化を抑制することができる。
図１は、実施の形態１に係る撮像装置の構成例を示すブロック図である。 図２は、実施の形態１に係るＡＤ変換回路の構成例を示すブロック図である。 図３は、実施の形態１に係るデータ転送回路の構成例を詳細に示す回路図である。 図４は、実施の形態１に係るデータ転送装置の動作例を具体的に示すタイミングチャートである。 図５は、実施の形態２に係る撮像装置の構成例を示すブロック図である。 図６は、実施の形態２に係るデータ転送回路の構成例を詳細に示す回路図である。 図７Ａは、実施の形態２に係る多数決検知回路の構成例を詳細に示す回路図である。 図７Ｂは、排他的論理和回路の構成例を示す回路図である。 図８は、実施の形態２に係る画素データ例を示す図である。 図９は、実施の形態２に係るサイクル３～７における排他的論理和回路の入力状態及び反転フラグの出力状態を示す図である。 図１０は、実施の形態２に係るサイクル４～８におけるデータ転送回路の出力状態を示す図である。 図１１は、実施の形態２に係る動作例を示すタイミングチャートである。 図１２は、実施の形態３に係るデータ転送回路の構成例を詳細に示す回路図である。 図１３Ａは、実施の形態３に係る多数決検知回路の構成例を詳細に示す回路図である。 図１３Ｂは、図１３Ａ中の重みドライバの構成例を示す回路図である。 図１４は、特許文献１に開示された、ＭＯＳセンサに用いられるデータ転送回路の構成を示す図である。
以下、本開示の実施の形態について図面を参照しながら説明する。
なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨では、ない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
（実施の形態１）
図１は、実施の形態１に係る撮像装置１００の構成例を示すブロック図である。同図に示すように、撮像装置１００は、例えば、カメラ又はカメラモジュールであり、光学系９００、固体撮像装置１０００を備えている。
光学系９００は、レンズ９０１と、メカニカルシャッタ９０２とを備えている。レンズ９０１は、被写体からの光（例えば可視光）を集光して固体撮像装置１０００の画素アレイ部１０２上に画像イメージを形成する。メカニカルシャッタ９０２は、レンズ９０１と固体撮像装置１０００との間の光路上に位置し、画素アレイ部１０２上に導かれる光量を制御する。
固体撮像装置１０００は、画素アレイ部１０２、行走査回路９３０、ＡＤ変換回路１０９、データ転送回路１１０、クロック生成部１２０、及び、画像信号処理部１００１を備えている。
画像信号処理部１００１は、データ転送回路１１０が出力したデジタルの出力データＯＵＴＰＵＴに対して各種信号処理（画像処理）を行う。
行走査回路９３０は、行単位で画素部１０１からの信号を読み出すために、複数の画素部１０１を行単位で走査する。
画素アレイ部１０２は、行列状に配置されている複数の画素部１０１を含む。ここで、画素部１０１は、光電変換を行う光電変換素子を含む受光部を有する。例えば、光電変換素子は、フォトダイオード或いはフォトゲートなどの光感応素子、アモルファスシリコンで構成される光電変換膜、又は、有機光電変換膜である。画素部１０１は、さらに、必要に応じて、光電変換により生じた信号を読み出すためのデバイス、及び初期化動作を行うためのデバイスを有する。
クロック生成部１２０は、クロック信号（基準クロック信号）を生成し、当該クロック信号をバイナリカウンタ１０４、カラムＡ／Ｄ変換回路１０６、タイミング生成回路３４０、列走査回路３００に供給する。
図２は、ＡＤ変換回路１０９の構成例を示す図である。
ＡＤ変換回路１０９は、バイナリカウンタ１０４、Ｄ／Ａ変換回路（以下ＤＡＣと省略）１０５、複数のカラムＡ／Ｄ変換回路１０６、及び複数のカウンタ－ラッチ間データ転送バスＷＢＵＳ（ＷＢＵＳ＿１・・・ＷＢＵＳ＿ｘ）を備えている。
カラムＡ／Ｄ変換回路１０６は、画素部１０１の１／２列、１列、又は複数列ごとに設けられ、対応する画素部１０１から出力されたアナログ信号をデジタル信号に変換し、当該デジタル信号を保持する。図１～図３では、複数のカラムＡ／Ｄ変換回路１０６は、画素アレイ部１０２内の垂直信号線Ｖ１・・・Ｖｘと一対一に対応する。つまり、ｘ個のカラムＡ／Ｄ変換回路１０６が設けられている。
各カラムＡ／Ｄ変換回路１０６は、アナログ信号をｎビットのデジタル信号に変換する機能を有する。カラムＡ／Ｄ変換回路１０６は、ｎビットのカウンタ回路２０８を有している。カウンタ回路２０８は、１ビットのカウンタ１０８をｎ個有し、ｎビットカウンタを構成している。
ＤＡＣ１０５は、バイナリカウンタ１０４から入力されたバイナリ値に従ってアナログランプ電圧（三角波）を生成する。このアナログランプ電圧はカラムＡ／Ｄ変換回路１０６内の比較器１０７に入力されている。
各カラムＡ／Ｄ変換回路１０６は、比較器１０７及びカウンタ回路２０８を備えている。
比較器１０７は、ＤＡＣ１０５によって生成されたアナログランプ電圧と、行線Ｈ１・・・Ｈｙ毎に、画素部１０１から垂直信号線Ｖ１・・・Ｖｘを介して得られる画素信号のうち、対応する列の画素信号とを比較する。
カラムＡ／Ｄ変換回路１０６に含まれるｎビットのカウンタ回路２０８は、画素部１０１毎に垂直信号線の電圧値とアナログランプ電圧とが一致するまでの比較時間をカウントする（カウント動作）。このカウント値がｎビットの画素データである。
図３は、データ転送回路１１０の構成例を示す図である。
データ転送回路１１０は、複数の読出し回路２００、タイミング生成回路３４０、列走査回路３００を備えている。
複数の読出し回路２００は、画素データのビット数と同数設けられる。同図のデータ転送回路１１０は、ｎ個の読出し回路２００を備える。ｎ個の読出し回路２００は、ｎビット画素データを出力する。ｎビット画素データを構成するビットを、ＯＵＴＰＵＴ＿１～ＯＵＴＰＵＴ＿ｎを表記する。各読出し回路２００は、画素部１０１の水平方向の配置個数ｘ個に対応して、ｘ個のラッチドライバ回路２０９、プリチャージ回路２１５、センスアンプ２１０、セレクタ回路１１２、フリップフロップ１１１、出力バッファ１１３を備えている。図３に示すｎ個の読出し回路２００は、セレクタ回路１１２においてｎビット画素データを正転出力（つまり非反転出力）するか、反転出力するかを選択可能に構成されている。この選択により、例えば、同じ値の画素データが連続的に出力することを低減し、また例えば、ビット変化の大きい画素データの連続出力を緩和することができる。
図３において、ラッチドライバ回路２０９の数は、ｘ×ｎ個である。すなわち、行方向にｘ個、列方向にｎ個のラッチドライバ回路２０９が配列されている。各ラッチドライバ回路２０９は、ラッチ回路２１３及びドライバ回路２１４を含む。ドライバ回路２１４は、ラッチ回路２１３並びに、リードビット線ＲＢＬ及びＮＲＢＬに接続されている。
列方向にｎ個並ぶラッチ回路２１３は、図２中のカウンタ回路２０８に対応するｎビットの画素データをラッチする。列毎に設けられたカウンタ回路２０８のカウント動作完了後にカウンタ回路２０８内のｎビットのカウント値は、画素データとしてカウンタ－ラッチ間データ転送バスＷＢＵＳを通して、データ転送回路１１０内のラッチ回路２１３に転送される。その結果、ｘ個のｎビット画素データがカウンタ－ラッチ間データ転送バスＷＢＵＳ＿１～ＷＢＵＳ＿ｘを介して、ｘ個×ｎ個のラッチ回路２１３に格納される。
各列に配置されたｎ個のドライバ回路２１４は、リードワード線ＲＷＬ１・・・ＲＷＬｘによって選択される。選択された列のｎ個のドライバ回路２１４は、対応するｎ個のラッチ回路２１３に保持されるｎビットのデジタル信号を、ラッチ回路２１３の出力よりも小さい振幅をもつ信号としてｎ対のリードビット線対に出力する。各リードビット線対は、リードビット線ＲＢＬおよびリードビット線ＮＲＢＬからなる。このように、リードワード線ＲＷＬ１・・・ＲＷＬｘのいずれかが選択されると、その選択されたリードワード線に接続されているｎ個のラッチドライバ回路２０９内のラッチ回路２１３に保持されたｎビット画素データがｎ対のリードビット線ＲＢＬ及びＮＲＢＬに伝達される。
列走査回路３００及びタイミング生成回路３４０には、クロック生成部１２０からクロック信号ＣＬＫが供給される。
列走査回路及３００はリードワード線ＲＷＬ１・・・ＲＷＬｘを順次選択するパルス信号を生成する。
タイミング生成回路３４０は、及びセンスアンプ２１０に接続されたセンスアンプイネーブル信号線を駆動するためのパルス信号（センスアンプイネーブル信号ＳＡＥ）、プリチャージ回路２１５に接続されたリードビット線ＲＢＬ、ＮＲＢＬをプリチャージするためのパルス信号（プリチャージ信号ＮＰＣＧ）及び、セレクタ回路１１２に接続されるクロックＣＬＫの二倍の周期であるクロックＣＬＫ２を生成する。
ｎ個のセンスアンプ２１０は、ｎ対のリードビット線ＲＢＬ及びＮＲＢＬから伝達された信号を増幅することで当該信号を通常のデジタル信号に変換する。得られたデジタル信号はセレクタ回路１１２を介してフリップフロップ１１１に入力され、フリップフロップ１１１を介して出力バッファ１１３から出力される。
ｎ個のセレクタ回路１１２は、ｎ個のセンスアンプ２１０からのｎビット画素データを正転出力するか、反転出力するかを選択する。各セレクタ回路１１２は、正転入力端子、反転入力端子、出力端子、および制御端子を有する。正転入力端子には、対応するセンスアンプからｎビット画素データ中の１ビットデータが入力される。反転入力端子にも、対応するセンスアンプからｎビット画素データ中の１ビットデータが入力される。反転入力端子に入力された１ビットデータは反転される。本実施の形態では、セレクタ回路１１２の制御端子には、選択制御信号としてクロック信号ＣＬＫ２が入力されている。各セレクタ回路１１２は、選択制御信号がローレベルのときに、正転入力端子に入力された１ビットデータを出力つまり正転出力し、ハイレベルのときに、反転入力端子に入力された１ビットデータを反転したデータを出力、つまり反転出力する。図３では、選択制御信号はクロック信号ＣＬＫ２であるので、１列毎に正転出力と反転出力とが切り替わることになる。セレクタ回路１１２は、例えば、奇数列では正転出力、偶数列では反転出力することになる。
次に、データ転送回路１１０に関して、図１～３の回路図及び図４の波形図を用いて説明する。
以下では、図３の各列に対応するｎ個のラッチ回路２１３には対応するｎ個のカウンタ１０８から転送されたｎビット画素データが保持されていることを前提に説明する。
ｎ個のセンスアンプ２１０には、列走査回路３００及びタイミング生成回路３４０によって生成されたセンスアンプイネーブル信号ＳＡＥが入力されている。各センスアンプ２１０は、センスアンプイネーブル信号ＳＡＥがＨ（ハイ）レベルに活性化された場合に、リードビット線ＲＢＬ及びＮＲＢＬの微小電位差をデジタル信号に増幅及び変換し、得られた信号をセンスアンプ出力信号ＳＡＯＵＴに出力する。
ｎ個のセンスアンプ２１０のセンスアンプ出力ＳＡＯＵＴは、ｎ個のセレクタ回路１１２に入力される。各セレクタ回路１１２の選択制御信号は前述の様に読出しサイクルの２倍周期のクロック信号（ＣＬＫ２）を入力とする。各セレクタ回路１１２の出力はフリップフロップ１１１の入力端子に接続される。フリップフロップ１１１から出力バッファ１１３を介して出力される信号は出力データＯＵＴＰＵＴ＿ｋとして出力される。ここで、ｋは１からｎまでの整数である。
ｎ個のプリチャージ回路２１５には、列走査回路３００及びタイミング生成回路３４０によって生成されたプリチャージ信号ＮＰＣＧが入力される。プリチャージ回路２１５は、プリチャージ信号ＮＰＣＧがＬ（ロウ）レベルに活性化された場合にリードビット線ＲＢＬ及びＮＲＢＬをＨレベルにプリチャージする。
図４は、図１～図３に示したデータ転送回路１１０の動作例を具体的に示すタイミングチャートである。本開示の理解を容易とするため、クロック信号ＣＬＫの上に１から１０までのサイクル名を記載している。図４において、横軸は時間軸を示す。また、クロック信号ＣＬＫは、固体撮像装置１０００の動作の基準となるクロック信号である。クロック信号ＣＬＫ２は、クロック信号ＣＬＫの２倍の周期をもつ。センサアンプイネーブル信号ＳＡＥは、ハイレベルのときｎ個のセンスアンプ２１０の出力をイネーブルにする信号である。プリチャージ信号ＮＰＣＧは、ローレベルのときｎ個のプリチャージ回路２１５にｎ対のリードビット線ＲＢＬおよびＮＲＢＬを所定電位にプリチャージさせるための信号である。リードワード線ＲＷＬ１～ＲＷＬ９は、１列目～９列目の列を選択する信号であり、列走査回路３００により走査される。ｘ本あるリードワード線ＲＷＬ１～ＲＷＬｘのうちの９本を示している。一対のリードビット線ＲＢＬおよびＮＲＢＬは、ｎ対のリードビット線ＲＢＬおよびＮＲＢＬのうちの１つだけを代表として示している。ＤＡＴＡ１～ＤＡＴＡ１０は、センスアンプ２１０のデータ出力が変化するタイミングを示す。センスアンプ出力信号ＳＡＯＵＴは、ｎ個の出力バッファ１６のうちの何れか１つの出力バッファ１６の出力信号を示す。出力データＯＵＴＰＵＴは、ｎ本の出力信号ＯＵＴＰＵＰＴ＿１～ＯＵＴＰＵＴ＿ｎのうちの何れか１つを示す。
また、以下の説明では、ｎビットの画素データのうちの出力データＯＵＴＰＵＴ＿１（最下位ビット）に注目して説明する。
図４では、ｘ個のラッチ回路２１３（例えば出力データＯＵＴＰＵＴ＿１に対応する）のうちのリードワード線ＲＷＬ１、２、３、４、９、１０に対応するストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されているものとする。この場合、対応するセンスアンプ出力ＳＡＯＵＴはＬになる。
また、リードワード線ＲＷＬ５、６、７、８に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されているものとする。この場合、対応するセンスアンプ出力ＳＡＯＵＴはＨになる。
図４のサイクル１以前において、列走査回路３００の内部を初期化するため予めリセット信号ＲＳＴが活性化されているものとする。また、プリチャージ信号ＮＰＣＧはＬレベルでありリードビット線ＲＢＬ、ＮＲＢＬは共に所定電位（例えば電源電位）にプリチャージされている。
列走査回路３００はクロックＣＬＫのサイクル毎にリードワード線ＲＷＬ１・・・ＲＷＬｘを１つずつ順次Ｈレベルとする走査を行う回路でありクロックＣＬＫのＨ期間毎にＲＷＬ１・・・ＲＷＬｘを順次活性化する。この走査はリセット信号ＲＳＴによってリセットされ一旦リセットされるとリードワード線の活性化の順序はＲＷＬ１、ＲＷＬ２・・・ＲＷＬｘの順に再設定される。また、タイミング生成回路３４０はクロックの立下りエッジでセンスアンプイネーブル信号ＳＡＥをＨレベルとし、一定期間を経てＬレベルとなる。またＳＡＥがＬレベルに遷移するタイミングでプリチャージ信号ＮＰＣＧはＬレベルとなりクロックＣＬＫの立ち上がりエッジでＨレベルに遷移する回路である。
サイクル１では、前述の様に列走査回路３００から出力されるリードワード線ＲＷＬ１はクロックＣＬＫのＨ期間でＨレベル活性化されクロックＣＬＫの立下りでＬレベルとなる。ＲＷＬ１がＨに活性化されるとＲＷＬ１に対応したｎ個のラッチドライバ回路２０９内の最下位ビットに対応するドライバ回路２１４はラッチ回路２１３の値に応じて一対のリードビット線ＲＢＬおよびＮＲＢＬのどちらか一方の電荷をディスチャージする。ここでは、ＲＷＬ１に対応したラッチ回路２１３内のデータであるストレージノードＳＮはＬが記憶されているためリードビット線ＲＢＬがＬレベルに遷移する。一方ＮＲＢＬはＨレベルを保持する。
サイクル１のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥがＨに活性化されることでリードビット線ＲＢＬおよびＮＲＢＬの電位状態に応じた信号がセンスアンプ出力ＳＡＯＵＴに出力される。サイクル１はＲＢＬがＬレベルに遷移し、ＮＲＢＬはＨレベルを保持するため出力信号ＳＡＯＵＴにはＬレベルになる。
サイクル１では、クロックＣＬＫ２がＬレベルであるため、セレクタ回路１１２は正転出力を選択する。つまり、セレクタ回路１１２は、センスアンプ出力ＳＡＯＵＴと同じ極性の１ビットデータをフリップフロップ１１１に出力する。
センスアンプイネーブル信号ＳＡＥのＨ期間の一定経過後、プリチャージ信号ＮＰＣＧはＬレベルとなることでリードビット線ＲＢＬ／ＮＲＢＬがプリチャージされサイクル２の動作に備える。このときセンスアンプ出力ＳＡＯＵＴの出力レベルのＬレベルは保持される。
サイクル２のＣＬＫの立ち上がりで、サイクル１でラッチドライバ回路２０９から読出した信号はフリップフロップ１１１と出力バッファ１１３を通して出力データＯＵＴＰＵＴ＿１としてＬレベルが出力される。
サイクル２では、サイクル１に引き続き列走査回路から出力されるリードワード線ＲＷＬ２はクロックＣＬＫのＨ期間でＨレベルに活性化されクロックＣＬＫの立下りでＬレベルとなる。ＲＷＬ２がＨに活性化されるとＲＷＬ２に対応したラッチドライバ回路２０９内のドライバ回路２１４はラッチ回路２１３の値に応じてリードビット線の電荷をディスチャージする。ここでは、ＲＷＬ２に対応したラッチ回路２１３内のデータであるストレージノードＳＮはＬが記憶されているためリードビット線ＲＢＬがＬレベルに遷移する。一方ＮＲＢＬはＨレベルを保持する。
サイクル３のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥがＨに活性化されることでリードビット線の電位状態に応じた信号がセンスアンプ出力ＳＡＯＵＴに出力される。サイクル２はＲＢＬがＬレベルに遷移し、ＮＲＢＬはＨレベルを保持するためセンスアンプ出力ＳＡＯＵＴにはＬレベルが出力される。
サイクル２では、クロックＣＬＫ２がＨレベルであるためセンスアンプ出力ＳＡＯＵＴと逆極性のデータがフリップフロップ１１１に入力される。
センスアンプイネーブル信号ＳＡＥのＨ期間の一定経過後、プリチャージ信号ＮＰＣＧはＬレベルとなることでリードビット線ＲＢＬ／ＮＲＢＬがプリチャージされサイクル３の動作に備える。このときセンスアンプ出力ＳＡＯＵＴの出力レベルのＬレベルは保持される。
サイクル３のＣＬＫの立ち上がりで、サイクル２でラッチドライバ回路２０９から読出した信号はフリップフロップ１１１と出力バッファ１１３を通して出力データＯＵＴＰＵＴ＿１としてＨレベルが出力される。
以下サイクル３での動作はサイクル１と同じでありサイクル４はサイクル２と同じ動作を行う。
サイクル５では、前述の様に列走査回路から出力されるリードワード線ＲＷＬ５はクロックＣＬＫのＨ期間でＨレベル活性化されクロックＣＬＫの立下りでＬレベルとなる。ＲＷＬ５がＨに活性化されるとＲＷＬ５に対応したラッチドライバ回路２０９内のドライバ回路２１４はラッチ回路２１３の値に応じてリードビット線の電荷をディスチャージする。ここでは、ＲＷＬ５に対応したラッチ回路２１３内のデータであるストレージノードＳＮはＨが記憶されているためリードビット線ＮＲＢＬがＬレベルに遷移する。一方ＲＢＬはＨレベルを保持する。
サイクル６のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥがＨに活性化されることでリードビット線の電位状態に応じた信号がセンスアンプ出力ＳＡＯＵＴに出力される。サイクル５はＮＲＢＬがＬレベルに遷移し、ＲＢＬはＨレベルを保持するためセンスアンプ出力ＳＡＯＵＴにはＨレベルが出力される。
サイクル５では、クロックＣＬＫ２がＬレベルであるためセンスアンプ出力ＳＡＯＵＴと同じ極性のデータがフリップフロップ１１１に入力される。
センスアンプイネーブル信号ＳＡＥのＨ期間の一定経過後、プリチャージ信号ＮＰＣＧはＬレベルとなることでリードビット線ＲＢＬ／ＮＲＢＬがプリチャージされサイクル６の動作に備える。このときセンスアンプ出力ＳＡＯＵＴの出力レベルのＨレベルは保持される。
サイクル６のＣＬＫの立ち上がりで、サイクル５でラッチドライバ回路２０９から読出した信号はフリップフロップ１１１と出力バッファ１１３を通して出力データＯＵＴＰＵＴ＿１としてＨレベルが出力される。
サイクル６では、サイクル５に引き続き列走査回路から出力されるリードワード線ＲＷＬ６はクロックＣＬＫのＨ期間でＨレベルに活性化されクロックＣＬＫの立下りでＬレベルとなる。ＲＷＬ６がＨに活性化されるとＲＷＬ６に対応したラッチドライバ回路２０９内のドライバ回路２１４はラッチ回路２１３の値に応じてリードビット線の電荷をディスチャージする。ここでは、ＲＷＬ６に対応したラッチ回路２１３内のデータであるストレージノードＳＮはＨが記憶されているためリードビット線ＮＲＢＬがＬレベルに遷移する。一方ＲＢＬはＨレベルを保持する。
サイクル７のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥがＨに活性化されることでリードビット線の電位状態に応じた信号がセンスアンプ出力ＳＡＯＵＴに出力される。サイクル６はＮＲＢＬがＬレベルに遷移し、ＲＢＬはＨレベルを保持するためセンスアンプ出力ＳＡＯＵＴにはＨレベルが出力される。
サイクル６では、クロックＣＬＫ２がＨレベルであるためセンスアンプ出力ＳＡＯＵＴと逆極性のデータがフリップフロップ１１１に入力される。
センスアンプイネーブル信号ＳＡＥのＨ期間の一定経過後、プリチャージ信号ＮＰＣＧはＬレベルとなることでリードビット線ＲＢＬ／ＮＲＢＬがプリチャージされサイクル７の動作に備える。このときセンスアンプ出力ＳＡＯＵＴの出力レベルのＨレベルは保持される。
サイクル７のＣＬＫの立ち上がりで、サイクル６でラッチドライバ回路２０９から読出した信号はフリップフロップ１１１と出力バッファ１１３を通して出力データＯＵＴＰＵＴ＿１としてＬレベルが出力される。
以下サイクル７での動作はサイクル５と同じでありサイクル８はサイクル６と同じ動作を行う。
また、サイクル９での動作はサイクル１、３と同じでありサイクル１０はサイクル２、４と同じ動作を行う。
以降画素データに応じた読出しをサイクルｘ＋１回繰り返すことでＲＷＬｘに対応する画素データまでの読出しを行う。
この本実施の形態では、奇数サイクルに対応する画素データを正転データとしてフリップフロップ１１１から読出し、偶数サイクルに対応する画素データを反転データとして読み出している。画像信号処理部１００１はサイクル毎にデータの正転、反転を偶数サイクルでは、さらにデータを反転した後に各種画像処理を行う。
以上の様に、この実施の形態では、リードワード線ＲＷＬ１、２、３、４、９、１０に対応したラッチドライバ回路２０９に同じデータが記憶され、リードワード線ＲＷＬ５、６、７、８に対応した全てのラッチドライバ回路２０９にリードワード線ＲＷＬ１に対応したラッチ回路ドライバ２０９に記憶されていたデータとは逆のデータが記憶されている場合においてもフリップフロップは遷移状態を増加させることが出来る。
前述の様に従来の固体撮像装置では、電流を消費しない状態が続いた後に複数サイクルでの平均電流消費の変動が大きく、電源ノイズを発生させる。この実施例では、同じデータが続いた場合においてフリップフロップ１１１の活性率を増加させることで複数サイクルにおける平均消費電流の変動を抑えることができるため、画質の向上を行うことが可能になる。
以上説明してきたように本実施の形態における固体撮像装置は、画素データを構成する１ビットのデジタル信号を保持するラッチ回路２１３と、前記ラッチ回路２１３に保持される前記デジタル信号をリードビット線対（ＲＢＬ、ＮＲＢＬ）に出力するドライバ回路２１４と、前記リードビット線対（ＲＢＬ、ＮＲＢＬ）に接続されるセンスアンプ２１０と、前記センスアンプ２１０から、出力される前記デジタル信号を正転出力するか、反転出力するかを選択するセレクタ回路１１２とを備える。
この構成によれば、同じ画素データが続いた場合には、連続する画素データ間のビット変化を抑制することも可能であり、データ転送による平均的な消費電流の変動を抑制する。これにより、ノイズの発生を抑制して画質劣化を抑制することができる。
また、本実施の形態における固体撮像装置は、光電変換を行う複数の画素部１０１が行列状に配置される画素アレイ部１０２と、複数の画素部１０１からの列毎のアナログ信号をデジタル信号に変換するＡＤ変換部１０９と、デジタル信号を保持する列毎に配置される複数のラッチ回路２１３と、複数のラッチ回路２１３に保持されるデジタル信号を列毎に順次出力する複数のドライバ回路２１４と、複数のドライバ回路２１４に接続される複数のリードビット線対ＲＢＬ、ＮＲＢＬと、複数のリードビット線対ＲＢＬ、ＮＲＢＬに接続される複数のセンスアンプ２１０と、複数のセンスアンプ２１０から、順次出力されるデジタル信号を列毎に正転出力するか、反転出力するかを選択する複数のセレクタ回路１１２と、を備える。
この構成によれば、同じ画素データが続いた場合には、連続する画素データ間のビット変化を抑制することも可能であり、データ転送による平均的な消費電流の変動を抑制し、これにより、ノイズの発生を抑制して画質劣化を抑制することができる。
ここで、ＡＤ変換部１０９は、アナログ信号をｎ（ｎは２以上の整数）ビットのデジタル信号に変換し、複数のラッチ回路２１３は、列毎にｎ個配置され、複数のドライバ回路２１４は、列毎にｎ個配置され、複数のリードビット線対は、ｎ個配置され、複数のリードビット線対のそれぞれは、行方向に並ぶドライバ回路２１４を接続し、複数のセンスアンプ２１０は、ｎ個配置され、複数のセレクタ回路１１２は、ｎ個配置されてもよい。
この構成によれば、ｎビットの画素データの転送時に、イズの発生を抑制して画質劣化を抑制することができる。
ここで、複数のセレクタ回路１１２は、動作クロック信号のｋ（ｋは２以上の整数）倍の周期をもつクロック信号をセレクト制御信号として入力してもよい。
この構成によれば、ｋ列毎に正転出力と反転出力とを切り替えることができる。言い換えれば、連続するｋ列の画素データを連続して正転出力し、その後、連続するｋ列の画素データを反転出力することを繰り返すことができる。正転出力と反転出力との選択によって出力データに変化を与えることができ、同じ画素データが連続した直後に発生する大きなノイズを抑制することができる。
ここで、固体撮像装置は、複数のセレクタ回路１１２から出力されるデジタル信号を出力する複数の出力バッファ１１３と、複数の出力バッファ１１３からの信号をデジタル処理するための信号処理部とを備えてもよい。
なお、本構成は、固体撮像装置のみならず、順次読み出しを行う半導体記憶装置における読み出しの低ノイズ化にも応用可能である。
（実施の形態２）
以下、図面を参照しながら、実施の形態２に係る固体撮像装置の構成及び動作について、実施の形態１との相違点を中心に説明する。
図５は、実施の形態２に係る撮像装置１００ｂの構成を示すブロック図である。同図に示すように、撮像装置１００ｂは、光学系９００、固体撮像装置１０００ｂを備え、例えばカメラ又はカメラモジュールである。
固体撮像装置１０００ｂは、画素アレイ部１０２、行走査回路９３０、ＡＤ変換回路１０９、データ転送回路１４０、クロック生成部１２０、及び、画像信号処理部１００１ｂを備えている。
データ転送回路１４０は出力データＯＵＴＰＵＴ及び反転認識信号ＦＬＩＰＯＵＴを出力するブロックである。
画像信号処理部１００１ｂは、データ転送回路が出力したデジタルの出力データＯＵＴＰＵＴ及び反転認識信号ＦＬＩＰＯＵＴに対して各種信号処理（画像処理）を行うブロックである。
これらデータ転送回路１４０、画像信号処理部１００１以外の構成は実施の形態１で示した撮像装置１００と同じである。
図６は、本開示の実施の形態２に係るデータ転送回路１４０の構成例を詳細に示す回路図である。
図６のデータ転送回路１４０は図５のデータ転送回路１４０の詳細を示しており、図１に示した様に画素を水平方向にｘ個配置されており、これに対応して図６に示したデータ転送回路１４０はラッチドライバ回路２０９を水平方向にｘ個備え、プリチャージ回路２１５とセンスアンプ２１０、セレクタ回路１１２、フリップフロップ１１５、１１６、１１７、出力バッファ１１３、一致検出回路２０６を備えた読出し回路２０１と多数決検知回路５００、タイミング生成回路３４１、列走査回路３００で構成される。
先の実施の形態１で示した図３に含まれる、センスアンプ２１０、プリチャージ回路２１５、ラッチドライバ回路２０９、列走査回路３００は同じである。
また、図６では、タイミング生成回路３４１は図３のタイミング生成回路３４０から、クロックＣＬＫ２の出力を省いた構成である。
一致検出回路２０６はセンスアンプ２１０からの出力を入力とし、複数のフリップフロップＦＦ１１５、１１６、１１７、と排他的論理和回路４００とセレクタ回路１１２によって構成されており、２つのフリップフロップＦＦ１１５、１１６は縦続接続されている。フリップフロップ１１６の出力はセレクタ回路１１２の入力に接続される。
排他的論理和回路４００は、センスアンプ２１０から順次出力されるデジタル信号としての第１のデジタル信号と次のサイクルで出力される第２のデジタル信号とを比較する比較回路として動作する。比較結果は、一致するかしないかを示す排他的論理和信号ＥＸＯＲＯＵＴとして出力される。具体的には、排他的論理和回路４００はセレクタ１１２回路の出力および、フリップフロップ１１５の出力を入力とし、排他的論理和信号ＥＸＯＲＯＵＴを出力する。この排他的論理和回路４００の出力は多数決検知回路５００の入力に接続され、多数決検知回路５００の出力がセレクタ回路１１２のセレクト信号に接続される。セレクタ回路１１２の出力はフリップフロップ１１７の入力に接続され出力バッファ１１３の入力に接続される。
尚、データ転送回路１４０は読出し回路２０１が５つで構成されているものとする。
排他的論理和回路４００はＩＮｐｒｅとＩｎＰｏｓｔの２つの入力を持ち、ＥＸＯＲＯＵＴを出力回路である。ＩＮｐｒｅとＩｎＰｏｓｔが異なる入力レベル（ＨレベルもしくはＬレベル）の場合、ＥＸＯＲＯＵＴとしてＨレベルを出力する。
尚、図６では、排他的論理和回路４００のＩＮｐｒｅ、ＩｎＰｏｓｔにＥＸＯＲＯＵＴに５つある読出し回路２０１毎にそれぞれ１、５のサフィックスを付加している。
多数決検知回路５００は読出し回路２０１から出力される排他的論理和出力ＥＸＯＲＯＵＴ＿１・・・ＥＸＯＲＯＵＴ＿５、リセット信号ＲＳＴＩＮ、クロックＣＬＫ、センスアンプイネーブル信号ＳＡＥを入力とし、ＥＸＯＲＯＵＴ＿１～５のＨレベルの総数が３（ハミング距離３）以上の場合は選択制御信号ＳＥＬＯＵＴにＨを、ＥＸＯＲＯＵＴ＿１～５のＨレベルの総数が２（ハミング距離２）以下の場合は選択制御信号ＳＥＬＯＵＴにＬを出力する回路である。
図７Ａは多数決検知回路５００の構成例を詳細に示す回路図である。また、図７Ｂは、排他的論理和回路４００の構成例を示す回路図である。
尚、図７Ａでは、図６同様に排他的論理和回路４００のＩＮｐｒｅ、ＩｎＰｏｓｔにＥＸＯＲＯＵＴに５つある読出し回路２０１毎にそれぞれ１、５のサフィックスを付加している。
多数決検知回路５００はセンスアンプ２１１と５つの一致検出ドライバ５１０、プルアップ回路５２０、フリップフロップ１１８、１１９で構成されている。検出ノード（ＭＩＳＳ）、検出ノード（ＨＩＴ）にはプルアップ回路５２０が接続され、５つの一致検出ドライバとセンスアンプ２１１が接続されている。検出ノード（ＭＩＳＳ）、検出ノード（ＨＩＴ）の電位状態はＥＸＯＲＯＵＴ＿１・・・ＥＸＯＲＯＵＴ＿５の信号状態によって決定され、５ビットあるＥＸＯＲＯＵＴ＿１・・・ＥＸＯＲＯＵＴ＿５のＨレベルが３以上の場合は検出ノード（ＨＩＴ）の電位は検出ノード（ＭＩＳＳ）の電位よりも下がり、Ｈレベルが２以下の場合は検出ノード（ＭＩＳＳ）の電位は検出ノード（ＨＩＴ）の電位よりも下がる。
この検出ノード（ＨＩＴ）と検出ノード（ＭＩＳＳ）の電位関係を後段のセンスアンプ２１１が増幅しＦＬＩＰ＿Ｉに出力する。出力されたＦＬＩＰ＿Ｉは縦続接続された２つのフリップフロップ１１８、１１９を経て反転認識信号ＦＬＩＰＯＵＴを出力する。
フリップフロップ１１８、１１９はそれぞれクロックＣＬＫの立ち上がりでデータを更新する。
このデータ転送回路１４０に関して、図６、図７Ａ、図７Ｂの回路図、図８、図９、図１０の状態表波形及び図１１の波形図を用いて説明する。
なお、本実施の形態においても先の実施の形態同様にカウンタ回路２０８から、ラッチ回路２１３への画素データの書き込みに関する図及び記載は省略しており、ラッチ回路２１３には後述する画素データが保持されていることを前提に説明する。
図８は、各ＲＷＬ１、２、３、４、５、６に対応した画素データ例を示す図である。この画素データ例は、上記各ＲＷＬ１～６のそれぞれに対応するｎ（本実施形態ではｎ＝５）個のラッチ回路２１３内のストレージノードＳＮの状態を示している。
データは５ビットのデータでありＲＷＬ１に対応する５つのラッチ回路２１３のデータはＤＡＴＡ１に対応して全てＬレベルであり、ＲＷＬ２に対応する５つのラッチ回路２１３のデータはＤＡＴＡ２に対応して全てＨレベルである。以降ＲＷＬ３、４、５、６には図８で示すＤＡＴＡ３、４、５、６のデータが記憶されているものとする。
図１１は図５、６に示したデータ転送回路１４０の動作例を具体的に示すタイミングチャートである。本開示の理解を容易とするため、クロック信号ＣＬＫの上に１から７までのサイクル名を記載している。
サイクル１以前において、列走査回路３００の内部を初期化するため予めリセット信号ＲＳＴが活性化されているものとする。また、プリチャージ信号ＮＰＣＧはＬレベルでありリードビット線ＲＢＬ、ＮＲＢＬは電源電位にプリチャージされている。
読出しに関する列走査回路３００の動作は実施の形態１と同様である。またタイミング生成回路３４１が出力するセンスアンプイネーブル信号ＳＡＥ、プリチャージ信号ＮＰＣＧの動作も実施の形態１のタイミング生成回路３４０と同様である。
尚、列走査回路３００、タイミング生成回路３４１の回路の詳細は省いている。
一致検出回路２０６のフリップフロップＦＦ１１５、１１６、１１７はＣＬＫの立ち上がりでデータを取り込み次ＣＬＫの立ち上がりで入力されたデータを出力する。
サイクル１では、図８で示した通り画素データがすべてＬであるため図１１に示した様にクロックの立下りから、次サイクルのクロックＣＬＫの立下りまでセンスアンプ出力ＳＡＯＵＴ＿１・・・ＳＡＯＵＴ＿５から、Ｌレベルの信号（ＤＡＴＡ１）が出力される。
サイクル２のＣＬＫの立ち上がりにおいて、図１１に示した様に前サイクルでセンスアンプ出力から、読み出されたＤＡＴＡ１がフリップフロップ１１５を介してＩｎＰｒｅに出力されサイクル２の期間保持される。
また、サイクル２では、図８で示した通り画素データがすべてＨであるためクロックの立下りから、次サイクルのクロックＣＬＫの立下りまでセンスアンプ出力ＳＡＯＵＴ＿１・・・ＳＡＯＵＴ＿５から、Ｈレベルの信号（ＤＡＴＡ２）が出力される。
サイクル３のＣＬＫの立ち上がりにおいて、図１１に示した様に前サイクルでセンスアンプ出力から、読み出されたＤＡＴＡ２がフリップフロップ１１５を介してＩｎＰｒｅに出力されサイクル３の期間保持される。
また、サイクル３のＣＬＫの立ち上がりにおいて、前サイクルでフリップフロップ１１５出力から、読み出されたＤＡＴＡ１がフリップフロップ１１６とセレクタ回路１１２を介してＩｎＰｏｓｔに出力されサイクル３の期間保持される。
このときセレクタ回路１１２の選択制御信号ＳＥＬＯＵＴは多数決検知回路５００に外部から、供給されるリセット信号ＲＳＴＩＮがサイクル１、２、３に渡って活性化されているためサイクル１～３までは、Ｌレベルを出力している。
またサイクル３では、図８で示した通り画素データはＤＡＴＡ＜５：１＞は０１０１１であるため、クロックの立下りから、サイクル３のクロックの立下りまでセンスアンプ出力であるＳＡＯＵＴ＿１はＨを、ＳＡＯＵＴ＿２はＨを、ＳＡＯＵＴ＿３はＬを、ＳＡＯＵＴ＿４はＨを、ＳＡＯＵＴ＿５はＬを、それぞれ出力する（ＤＡＴＡ３）。
サイクル３では、排他的論理和回路４００は前述のように、ＤＡＴＡ１とＤＡＴＡ２のそれぞれのビットの排他的論理和結果を出力する。ＤＡＴＡ１とＤＡＴＡ２は５ビットすべて反転した状態にあるため排他的論理和ＥＸＯＲＯＵＴ＿１・・・＿５は全てＨレベルを出力する。
この時、多数決検知回路５００は図７で示すように、クロックＣＬＫのＨ期間では、多数決検知回路５００内の一致検出ドライバ５１０のＮｃｈトランジスタペア５０１、５０２のうちＨＩＴノードに接続されたＮｃｈトランジスタペア５０２がグランドと導通状態となりＨＩＴノードの電位が低下する。
サイクル３のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥが立ち上がるとセンスアンプはＨＩＴノードの電位がＭＩＳＳノードよりも電位が低いためセンスアンプに接続されたＤＡ＿ＨＩＴの電位がＬレベルに遷移する。
そのため、反転フラグＦＬＩＰ＿Ｉの電位がＨレベルに遷移し、反転フラグＦＬＩＰ＿Ｉの出力は次サイクルのセンスアンプイネーブル信号ＳＡＥの立ち上がりまで保持される。
サイクル４のクロックの立ち上がりでは、前サイクル期間においてＩｎＰｏｓｔに保持されていたＤＡＴＡ１がフリップフロップ１１７と出力バッファ１１３を介して出力データＯＵＴＰＵＴ＿１～５に出力され同サイクル期間中保持される。
また、サイクル４では、前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＨレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＨレベルとして出力され同サイクル期間中保持される。
サイクル４のＣＬＫの立ち上がりにおいて、図１１に示した様に前サイクルでセンスアンプ出力から、読み出されたＤＡＴＡ３がフリップフロップ１１５を介してＩｎＰｒｅに出力されサイクル４の期間保持される。
また、サイクル４のＣＬＫの立ち上がりにおいて、前サイクルでフリップフロップ１１５出力から、読み出されたＤＡＴＡ２がフリップフロップ１１６とセレクタ回路１１２を介してＩｎＰｏｓｔに出力されサイクル４の期間保持される。
このとき前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＨレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＨレベルとして出力され同サイクル期間中保持されるため、セレクタ回路１１２はフリップフロップ１１６の反転信号を出力する。つまりＩＮＰｏｓｔにはＤＡＴＡ２の反転信号が出力される事になる。
同サイクルでは、排他的論理和回路４００の入力にはＩＮＰｏｓｔに出力されたＤＡＴＡ２の反転信号と、ＩＮＰｒｅに出力されたＤＡＴＡ３の信号の２種類の信号が入力されそれぞれのビット毎に一致・不一致の検出を行う。このときＥＸＯＲＯＵＴ＜５：１＞は０１０１１となる。
この時、多数決検知回路５００は図７で示すように、クロックＣＬＫのＨ期間では、多数決検知回路５００内の一致検出ドライバ５１０のＮｃｈトランジスタペア５０１、５０２のうちＭＩＳＳノードに接続されたＮｃｈトランジスタペア５０１が２つ、ＨＩＴノードに接続されたＮｃｈトランジスタペアが３つグランドに導通状態となる。
この場合ＭＩＳＳ／ＨＩＴ双方のノードの電位が低下するが、グランドに導通しているＮｃｈトランジスタペア数が多いＨＩＴノードの電位がＭＩＳＳノードの電位よりも低くなる。
サイクル４のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥが立ち上がるとセンスアンプはＨＩＴノードの電位がＭＩＳＳノードよりも電位が低いためセンスアンプに接続されたＤＡ＿ＨＩＴの電位がＬレベルに遷移する。
そのため、反転フラグＦＬＩＰ＿Ｉの電位がＨレベルに遷移し、反転フラグＦＬＩＰ＿Ｉの出力は次サイクルのセンスアンプイネーブル信号ＳＡＥの立ち上がりまで保持される。
サイクル５のクロックＣＬＫの立ち上がりでは、前サイクル期間においてＩｎＰｏｓｔに保持されていたＤＡＴＡ２の反転信号がフリップフロップ１１７と出力バッファ１１３を介して出力データＯＵＴＰＵＴ＿１～５に出力され同サイクル期間中保持される。
また、サイクル５のクロックＣＬＫ立ち上がりでは、前サイクルで保持されていた選択制御信号ＳＥＬＯＵＴのＨレベル出力がフリップフロップ１１９を介してＨレベルとして出力され同サイクル期間中保持される。
また、サイクル５では、前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＨレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＨレベルとして出力され同サイクル期間中保持される。
サイクル５のＣＬＫの立ち上がりにおいて、図１１に示した様に前サイクルでセンスアンプ出力から、読み出されたＤＡＴＡ４がフリップフロップ１１５を介してＩｎＰｒｅに出力されサイクル５の期間保持される。
また、サイクル５のＣＬＫの立ち上がりにおいて、前サイクルでフリップフロップ１１５出力から、読み出されたＤＡＴＡ３がフリップフロップ１１６とセレクタ回路１１２を介してＩｎＰｏｓｔに出力されサイクル５の期間保持される。
このとき前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＨレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＨレベルとして出力され同サイクル期間中保持されるため、セレクタ回路１１２はフリップフロップ１１６の反転信号を出力する。つまりＩＮＰｏｓｔにはＤＡＴＡ３の反転信号が出力される事になる。
同サイクルでは、排他的論理和回路４００の入力にはＩＮＰｏｓｔに出力されたＤＡＴＡ３の反転信号と、ＩＮＰｒｅに出力されたＤＡＴＡ４の信号の２種類の信号が入力されそれぞれのビット毎に一致・不一致の検出を行う。このときＥＸＯＲＯＵＴ＜５：１＞は１００００となる。
この時、多数決検知回路５００は図７で示すように、クロックＣＬＫのＨ期間では、多数決検知回路５００内の一致検出ドライバ５１０のＮｃｈトランジスタペア５０１、５０２のうちＭＩＳＳノードに接続されたＮｃｈトランジスタペア５０１が４つ、ＨＩＴノードに接続されたＮｃｈトランジスタペアが１つグランドに導通状態となる。
この場合ＭＩＳＳ／ＨＩＴ双方のノードの電位が低下するが、グランドに導通しているＮｃｈトランジスタペア数が多いＭＩＳＳノードの電位がＨＩＴノードの電位よりも低くなる。
サイクル５のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥが立ち上がるとセンスアンプはＭＩＳＳノードの電位がＨＩＴノードよりも電位が低いためセンスアンプに接続されたＤＡ＿ＨＩＴの電位がＨレベルに遷移する。
そのため、反転フラグＦＬＩＰ＿Ｉの電位がＬレベルに遷移し、反転フラグＦＬＩＰ＿Ｉの出力は次サイクルのセンスアンプイネーブル信号ＳＡＥの立ち上がりまで保持される。
サイクル６のクロックの立ち上がりでは、前サイクル期間においてＩｎＰｏｓｔに保持されていたＤＡＴＡ３の反転信号がフリップフロップ１１７と出力バッファ１１３を介して出力データＯＵＴＰＵＴ＿１～５に出力され同サイクル期間中保持される。
また、サイクル６のクロックＣＬＫ立ち上がりでは、前サイクルで保持されていた選択制御信号ＳＥＬＯＵＴのＨレベル出力がフリップフロップ１１９を介してＨレベルとして出力され同サイクル期間中保持される。
また、サイクル６では、前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＬレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＬレベルとして出力され同サイクル期間中保持される。
サイクル６のＣＬＫの立ち上がりにおいて、図１１に示した様に前サイクルでセンスアンプ出力から、読み出されたＤＡＴＡ５がフリップフロップ１１５を介してＩｎＰｒｅに出力されサイクル６の期間保持される。
また、サイクル６のＣＬＫの立ち上がりにおいて、前サイクルでフリップフロップ１１５出力から、読み出されたＤＡＴＡ４がフリップフロップ１１６とセレクタ回路１１２を介してＩｎＰｏｓｔに出力されサイクル６の期間保持される。
このとき前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＬレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＬレベルとして出力され同サイクル期間中保持されるため、セレクタ回路１１２はフリップフロップ１１６の信号をそのまま出力する。つまりＩＮＰｏｓｔにはＤＡＴＡ４の信号が出力される事になる。
同サイクルでは、排他的論理和回路４００の入力にはＩＮＰｏｓｔに出力されたＤＡＴＡ４の信号と、ＩＮＰｒｅに出力されたＤＡＴＡ５の信号の２種類の信号が入力されそれぞれビット毎に一致・不一致の検出を行う。このときＥＸＯＲＯＵＴ＜５：１＞は１１０００となる。
この時、多数決検知回路５００は図７で示すように、クロックＣＬＫのＨ期間では、多数決検知回路５００内の一致検出ドライバ５１０のＮｃｈトランジスタペア５０１、５０２のうちＭＩＳＳノードに接続されたＮｃｈトランジスタペア５０１が３つ、ＨＩＴノードに接続されたＮｃｈトランジスタペアが２つグランドに導通状態となる。
この場合ＭＩＳＳ／ＨＩＴ双方のノードの電位が低下するが、グランドに導通しているＮｃｈトランジスタペア数が多いＭＩＳＳノードの電位がＨＩＴノードの電位よりも低くなる。
サイクル６のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥが立ち上がるとセンスアンプはＭＩＳＳノードの電位がＨＩＴノードよりも電位が低いためセンスアンプに接続されたＤＡ＿ＨＩＴの電位がＨレベルに遷移する。
そのため、反転フラグＦＬＩＰ＿Ｉの電位がＬレベルに遷移し、反転フラグＦＬＩＰ＿Ｉの出力は次サイクルのセンスアンプイネーブル信号ＳＡＥの立ち上がりまで保持される。
サイクル７のクロックの立ち上がりでは、前サイクル期間においてＩｎＰｏｓｔに保持されていたＤＡＴＡ４の信号がフリップフロップ１１７と出力バッファ１１３を介して出力データＯＵＴＰＵＴ＿１～５に出力され同サイクル期間中保持される。
また、サイクル７のクロックＣＬＫ立ち上がりでは、前サイクルで保持されていた選択制御信号ＳＥＬＯＵＴのＬレベル出力がフリップフロップ１１９を介してＬレベルとして出力され同サイクル期間中保持される。
また、サイクル７では、前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＬレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＬレベルとして出力され同サイクル期間中保持される。
サイクル７のＣＬＫの立ち上がりにおいて、図１１に示した様に前サイクルでセンスアンプ出力から、読み出されたＤＡＴＡ６がフリップフロップ１１５を介してＩｎＰｒｅに出力されサイクル７の期間保持される。
また、サイクル７のＣＬＫの立ち上がりにおいて、前サイクルでフリップフロップ１１５出力から、読み出されたＤＡＴＡ５がフリップフロップ１１６とセレクタ回路１１２を介してＩｎＰｏｓｔに出力されサイクル７の期間保持される。
このとき前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＬレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＬレベルとして出力され同サイクル期間中保持されるため、セレクタ回路１１２はフリップフロップ１１６の信号をそのまま出力する。つまりＩＮＰｏｓｔにはＤＡＴＡ５の信号が出力される事になる。
同サイクルでは、排他的論理和回路４００の入力にはＩＮＰｏｓｔに出力されたＤＡＴＡ５の信号と、ＩＮＰｒｅに出力されたＤＡＴＡ６の信号の２種類の信号が入力され、それぞれビット毎に一致・不一致の検出を行う。このときＥＸＯＲＯＵＴ＜５：１＞は００１００となる。
この時、多数決検知回路５００は、図７で示すように、クロックＣＬＫのＨ期間では、多数決検知回路５００内の一致検出ドライバ５１０のＮｃｈトランジスタペア５０１、５０２のうちＭＩＳＳノードに接続されたＮｃｈトランジスタペア５０１が４つ、ＨＩＴノードに接続されたＮｃｈトランジスタペアが１つグランドに導通状態となる。
この場合、ＭＩＳＳ／ＨＩＴ双方のノードの電位が低下するが、グランドに導通しているＮｃｈトランジスタペア数が多いＭＩＳＳノードの電位がＨＩＴノードの電位よりも低くなる。
サイクル６のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥが立ち上がるとセンスアンプはＭＩＳＳノードの電位がＨＩＴノードよりも電位が低いためセンスアンプに接続されたＤＡ＿ＨＩＴの電位がＨレベルに遷移する。
そのため、反転フラグＦＬＩＰ＿Ｉの電位がＬレベルに遷移し、反転フラグＦＬＩＰ＿Ｉの出力は次サイクルのセンスアンプイネーブル信号ＳＡＥの立ち上がりまで保持される。
以降サイクル８・・・ｘ＋３サイクルかけてｘ列の画素データの読出しを行う。
図９は、実施の形態２に係るサイクル３～７における排他的論理和回路の入力状態及び反転フラグの出力状態を示す図である。図９では、入力状態として、サイクル３から、サイクル７までのＩｎＰｒｅのデータとＩｎＰｏｓｔのデータを示している。
サイクル３では、排他的論理和入力ＩＮＰｏｓｔのＤＡＴＡ１と排他的論理和入力ＩＮＰｒｅのＤＡＴＡ２に入力された５ビットのすべてのビットが異なることから、ハミング距離は５であり、多数決検知回路５００は同サイクルでは、ＦＬＩＰ＿ＩにＨレベルが出力される。
サイクル４では、前サイクルでＦＬＩＰ＿ＩがＨレベルを出力したため多数決検知回路５００は排他的論理和入力ＩＮＰｏｓｔのＤＡＴＡ２の反転と排他的論理和入力ＩＮＰｒｅのＤＡＴＡ３を比較することになる。５ビットデータのハミング距離は３であり多数決検知回路５００は同サイクルでは、ＦＬＩＰ＿ＩにＨレベルが出力される。
サイクル５では、前サイクルでＦＬＩＰ＿ＩがＨレベルを出力したため多数決検知回路５００は排他的論理和入力ＩＮＰｏｓｔのＤＡＴＡ３の反転と排他的論理和入力ＩＮＰｒｅのＤＡＴＡ４を比較することになる。５ビットデータのハミング距離は１であり多数決検知回路５００は同サイクルでは、ＦＬＩＰ＿ＩにＬレベルが出力される。
サイクル６では、前サイクルでＦＬＩＰ＿ＩがＬレベルを出力したため多数決検知回路５００は排他的論理和入力ＩＮＰｏｓｔのＤＡＴＡ４と排他的論理和入力ＩＮＰｒｅのＤＡＴＡ５を比較することになる。５ビットデータのハミング距離は２であり多数決検知回路５００は同サイクルでは、ＦＬＩＰ＿ＩにＬレベルを出力する。
サイクル７では、前サイクルでＦＬＩＰ＿ＩがＬレベルを出力したため多数決検知回路５００は排他的論理和入力ＩＮＰｏｓｔのＤＡＴＡ５と排他的論理和入力ＩＮＰｒｅのＤＡＴＡ６を比較することになる。５ビットデータのハミング距離は１であり多数決検知回路５００は同サイクルでは、ＦＬＩＰ＿ＩにＬレベルを出力する。
図１０は、実施の形態２に係るサイクル４～８におけるデータ転送回路１４０の出力状態を示す図である。同図では、サイクル４からサイクル８までのデータ転送回路１４０が出力する出力データＯＵＴＰＵＴ＿＜５：１＞及び反転認識信号ＦＬＩＰＯＵＴの状態を示している。
サイクル４では、出力データＯＵＴＰＵＴ＿＜５：１＞にはＤＡＴＡ１のデータとともにＦＬＩＰＯＵＴとしてＬレベルが出力される。サイクル５では、出力データＯＵＴＰＵＴ＿＜５：１＞にはＤＡＴＡ２の反転データとともにＦＬＩＰＯＵＴとしてＨレベルが出力される。
サイクル６では、出力データＯＵＴＰＵＴ＿＜５：１＞にはＤＡＴＡ３の反転データとともにＦＬＩＰＯＵＴとしてＨレベルが出力される。
サイクル７では、出力データＯＵＴＰＵＴ＿＜５：１＞にはＤＡＴＡ４のデータとともにＦＬＩＰＯＵＴとしてＨレベルが出力される。
サイクル８では、出力データＯＵＴＰＵＴ＿＜５：１＞にはＤＡＴＡ５のデータとともにＦＬＩＰＯＵＴとしてＨレベルが出力される。
以上の様に、本実施の形態では、５ビットある画素データの読出しにおいて、次サイクルの画素データがハミング距離３以上の場合において出力データを反転として出力することでデータ転送回路１４０から出力されるデータの遷移確率を低減することが可能である。図１０に示したように、画素に対応した信号はそれぞれレイテンシ３でＦＬＩＰＯＵＴとともに出力される。この時、任意の出力データＯＵＴＰＵＴに着目した場合、前後サイクルの出力データＯＵＴＰＵＴと比較してハミング距離が３以上になっていない事がわかる。
また反転認識信号ＦＬＩＰＯＵＴを付加して出力するため画像信号処理部では、ＦＬＩＰＯＵＴ信号を参照することで画像信号処理部に伝達されたデータが正転データか反転データを判定して本来の画素データにデコードをすればよい。
また本実施の形態では、説明のためデータのビット幅を５ビットとしたが、ビット幅は限定されるものでは、ない。ビット幅ｎを持つデータ転送回路の場合は出力されるデータの前後サイクルの最大ハミング距離をｎ／２以下に抑えることができるためよりビット幅の大きく、データ転送回路から、画像信号処理部までの配線負荷が大きい大判センサなどにおいては消費電流とノイズの低減に大きな効果をもたらす。
以上説明してきたように本実施の形態における固体撮像装置は、さらに、センスアンプ２１０から順次出力されるデジタル信号としての第１のデジタル信号と次のサイクルで出力される第２のデジタル信号とを比較する比較回路（つまり排他的論理和回路４００）を備え、セレクタ回路１１２は、比較回路の比較結果に応じて反転出力するか、正転出力するかを選択する。
この構成によれば、連続する第１のデジタル信号と第２のデジタル信号とが異なる値である場合でも、セレクタ回路１１２の出力においてビット変化を抑制することが可能であり、データ転送による平均的な消費電流の変動を抑制する。これにより、ノイズの発生を抑制して画質劣化を抑制することができる。
また、本実施の形態における固体撮像装置は、複数のセンスアンプ２１０から順次出力されるデジタル信号としての第１の画素データと次のサイクルで出力される第２の画素データとをビット毎に比較する複数の排他的論理和回路４００と、複数の排他的論理和回路４００の比較結果から不一致の数による多数決結果を検出する多数決検出回路５００とを備え、複数のセレクタ回路１１２は、多数決結果に応じて反転出力するか、正転出力するかを選択する。
この構成によれば、連続する画素データ間のビット変化を抑制することにより、データ転送による平均的な消費電流の変動を抑制し、これにより、ノイズの発生を抑制して画質劣化を抑制することができる。
ここで、多数決結果が真である場合、複数のセレクタ回路１１２はデジタル信号を反転出力してもよい。
ここで、多数決結果が偽である場合、複数のセレクタ回路１１２はデジタル信号を正転出力してもよい。
ここで、多数決検出回路５００は、多数決結果示す信号を、デジタル信号が反転しているか正転しているかを示す信号ＦＬＩＰＯＵＴとして、デジタル信号と同時に出力してもよい。
この構成によれば、デジタル信号が反転しているか正転しているかを示す信号によって、デジタル信号の値を確定する処理を容易にすることができる。
ここで、多数決検出回路５００は、複数の排他的論理和回路４００に対応する複数の一致検出ドライバ回路５１０と、第１抵抗素子（５２１）を介して所定電位にプルアップされた第１配線（ＨＩＴ）と、第２抵抗素子（５２２）を介して所定電位にプルアップされた第２配線（ＭＩＳＳ）と、第１配線および第２配線に接続された検出回路（つまりセンスアンプ２１１）とを備え、複数の一致検出ドライバ回路５１０のそれぞれは、対応する排他的論理和回路４００の比較結果が不一致を示すとき、第１配線の電位を下げ、対応する排他的論理和回路４００の比較結果が一致を示すとき、第２配線の電位を下げ、検出回路（つまりセンスアンプ２１１）は、第１配線の電位が第２配線の電位よりも低いとき、多数決結果が真であると検出し、第１配線の電位が第２配線の電位よりも高いとき、多数決結果が偽であると検出してもよい。
この構成によれば、多数決結果を第１配線および第２配線の電位差として検出する簡単な回路構成にすることができる。
ここで、複数の一致検出ドライバ回路５１０のそれぞれは、第１配線とグランドとの間にカスコード接続された第１トランジスタ対５０２と、第２配線とグランドとの間にカスコード接続された第２トランジスタ対５０１とを有し、第１トランジスタ対５０２を構成する一方のトランジスタ２６のゲートには、対応する排他的論理和回路４００の比較結果を示す信号が入力され、第２トランジスタ対５０１を構成する一方のトランジスタ２５のゲートには、対応する排他的論理和回路４００の比較結果を反転した信号が入力されもよい。
この構成によれば、一致検出ドライバ回路を、４つのトランジスタと、１つの反転回路で構成することができる。
尚、本実施の形態では、画素の出力データが持つすべてのビット幅に対して多数決を取る構成としているが、たとえば画素のｎビット幅のデータに対して、上位ｎ／２ビット、下位ｎ／２ビットの読出しデータ毎にそれぞれ多数決を取りそれぞれの出力データに反転認識信号を持たせることでさらに電力の最適化を図る事ができる。
（実施の形態３）
以下、図面を参照しながら、実施の形態３に係る固体撮像装置の構成及び動作について、実施の形態１、２との相違点を中心に説明する。
図１２は本開示の実施の形態３に係るデータ転送回路１４０の構成例を詳細に示す図である。また、図１３Ａは、実施の形態３に係る多数決検知回路５５０の構成例を詳細に示す回路図である。図１３Ｂは、図１３Ａ中の重みドライバ５１１の構成例を示す回路図である。
図１２のデータ転送回路１４０は、図６と比べて、画素データが５ビットである代わりにｎビットになっている点と、多数決検知回路５００の代わりに多数決検知回路５５０を備える点が主に異なっている。以下、異なる点を中心に説明する。
多数決検知回路５５０は、ｎビットが偶数である場合であっても、多数決において半々の引き分けになるケースを、半々でない多数決結果に強制的に変更するように構成されている。
図１３３Ａの多数決検知回路５５０は、図７Ａと比べて、ビット数が５からｎになっている点と、重みドライバ５１１が追加されている点とが異なっている。
重みドライバ５１１は、不一致の数、または、一致の数に重み付けを行う重み付け回路である。図１３Ｂの構成例では、重みドライバ５１１は、不一致の数に重み付けを行う。そのため、重みドライバ５１１は、Ｎｃｈトランジスタペア５０３を備える。Ｎｃｈトランジスタペア５０３は、検出ノードＭＩＳＳとグランドとの間にカスコード接続される。Ｎｃｈトランジスタペア５０３の各トランジスタのゲートには、クロック信号ＣＬＫが入力される。
このように、重みドライバ５１１は、検出ノードＭＩＳＳに一致検出ドライバ５１０のＮｃｈトランジスタペア５０１または５０２と同様のＮｃｈトランジスタペア５０３を配置しグランドレベルに接続している。
このＮｃｈトランジスタペア５０３で構成される重みドライバ５１１はクロック信号ＣＬＫのＨ期間でＭＩＳＳノードの電位を下げる動作を行う。
実施の形態２では、画素データが５ビットの幅を持つ奇数ビットとして説明を行った。画素データが奇数ビットの場合は順次読出しを行う画素データのハミング距離はｎ／２を取り得ない。つまり、画素でーが奇数ビットの場合は、必ず多数決が成り立つので、半々のドローの多数決結果になり得ない。
しかしながら、画素データが偶数ビット（ｎ）の場合はハミング距離がｎ／２の場合があり得るため順次画素読出しを行う中では、ハミング距離ｎ／２の場合多数決が決まらず（つまり引き分けになり）、実施の形態２の多数決検知回路５００では、トランジスタのばらつきや温度条件、電圧条件、ノイズなどの外乱によって安定性を欠く反転フラグＦＬＩＰ＿Ｉが出力されること場合が起こり得るので、消費電力の増加につながりかねない。
これに対して、実施の形態３の多数決検知回路５５０では、ハミング距離がｎ／２の場合においてＭＩＳＳノードがＨＩＴノードよりも電位が下がるため反転フラグＦＬＩＰ＿ＩはＬとして出力されることになり多数決検知回路５５０は安定した反転フラグＦＬＩＰ＿Ｉを出力することが可能となり、消費電力、ノイズの低減を行うことが可能となる。
以上説明してきたように、本実施の形態における固体撮像装置において多数決検出回路５００は、さらに、不一致の数、または、一致の数に重み付けを行う重み付け回路（つまり重みドライバ５１１）を備える。
この構成によれば、多数決の結果が引き分けになることを回避することができる。つまり不一致の数と一致の数が同数になることを回避することができる。言い換えれば、ｎビットが偶数である場合であっても、多数決において半々の引き分けになるケースを、半々でない多数決結果に強制的に変更し、回路動作を安定させることができる。
なお、図１３Ｂにおいて、Ｎｃｈトランジスタペア５０３は、検出ノードＭＩＳＳとグランドとの間ではなく、検出ノードＨＩＴとグランドとの間にカスコード接続してもよい。こうすれば、重みドライバ５１１は、多数決において一致の数に重み付けを行うことができる。
また、重みドライバ５１１を複数個備えてもよい。これにより、重みを付つける数（ビット数）を大きくすることができる。
以上説明したように、本開示は、電源電圧の低電圧化および画質特性の改善を実現することができ、ＭＯＳ固体撮像装置や有機膜固体撮像装置を利用した車載監視用カメラ、放送用や映画製作用などプロ用カメラ、デジタルスチルカメラ、ムービー、公共監視カメラ、医療用内視鏡カメラ等幅広い用途に有用である。
１１、１２、１７、１８、２０、２１、２２、 Ｐｃｈトランジスタ
１３、１４、１９、２３、２４、２５、２６、２７、２８、２９、３０ Ｎｃｈトランジスタ
１５ インバータ
１６ 出力バッファ
１００、１００ｂ 撮像装置
１０１ 画素部
１０２ 画素アレイ部
１０４ バイナリカウンタ
１０５ ＤＡＣ
１０６ カラムＡ／Ｄ変換回路
１０７ 比較器
１０８ カウンタ
１０９ ＡＤ変換回路
１１０、１４０ データ転送回路
１１１、１１５、１１６、１１７、１１８、１１９ フリップフロップ
１１２ セレクタ回路
１１３ 出力バッファ
１２０ クロック生成部
２００、２０１ 読出し回路
２０６ 一致検出回路
２０８ カウンタ回路
２０９ ラッチドライバ回路
２１０、２１１ センスアンプ
２１３ ラッチ回路
２１４ ドライバ回路
２１５ プリチャージ回路
３００ 列走査回路
３４０、３４１ タイミング生成回路
４００ 排他的論理和回路
５００、５５０ 多数決検知回路
５０１、５０２、５０３ Ｎｃｈトランジスタペア
５１０ 一致検出ドライバ
５１１ 重みドライバ
５２０ プルアップ回路
９００ 光学系
９０１ レンズ
９０２ シャッタ
９３０ 行走査回路
１０００、１０００ｂ 固体撮像装置
１００１ 画像信号処理部
ＷＢＵＳ＿１、ＷＢＵＳ＿２、ＷＢＵＳ＿ｘ－１、ＷＢＵＳ＿ｘ カウンタ－ラッチ間データ転送バス
Ｖ１、Ｖｘ 垂直信号線
ＲＷＬ１、ＲＷＬｘ リードワード線
ＳＡＥ センスアンプイネーブル信号
ＮＰＣＧ プリチャージ信号
ＯＵＴＰＵＴ、ＯＵＴＰＵＴ＿１、ＯＵＴＰＵＴ＿５、ＯＵＴＰＵＴ＿ｎ 出力データ
ＳＥＬＯＵＴ 選択制御信号
ＦＬＩＰＯＵＴ 反転認識信号
ＦＬＩＰ＿Ｉ 反転フラグ
ＲＢＬ、ＮＲＢＬ リードビット線
ＤＡ、ＮＤＡ、ＤＡ＿ＨＩＴ、ＮＤＡ＿ＨＩＴ センスアンプ内検出ノード
ＲＳＴ、ＲＳＴＩＮ リセット信号
ＣＬＫ、ＣＬＫ２ クロック信号
ＳＡＯＵＴ＿１、ＳＡＯＵＴ＿５、ＳＡＯＵＴ＿ｎ センスアンプ出力
ＳＮ、ＮＳＮ ストレージノード
ＩＮＰｒｅ＿１、ＩＮＰｒｅ、ＩＮＰｒｅ＿ｎ 排他的論理和入力
ＩＮＰｏｓｔ＿１、ＩＮＰｏｓｔ、ＩＮＰｏｓｔ＿ｎ 排他的論理和入力
ＥＸＯＲＯＵＴ＿１、ＥＸＯＲＯＵＴ＿５、ＥＸＯＲＯＵＴ＿ｎ 排他的論理和出力
ＭＩＳＳ、ＭＩＳＳ 検出ノード

Claims (11)

  1. 画素データを構成する１ビットのデジタル信号を保持するラッチ回路と、
    前記ラッチ回路に保持される前記デジタル信号をリードビット線対に出力するドライバ回路と、
    前記リードビット線対に接続されるセンスアンプと、
    動作クロック信号のｋ倍（ｋは２以上の整数）の周期をもつクロック信号がハイレベルであるかローレベルであるかに応じて、前記センスアンプから、出力される前記デジタル信号を正転出力するか、反転出力するかを選択するセレクタ回路と、を備える
    固体撮像装置。
  2. 光電変換を行う複数の画素部が行列状に配置される画素アレイ部と、
    複数の前記画素部からの列毎のアナログ信号をデジタル信号に変換するＡＤ変換部と、
    前記デジタル信号を保持する列毎に配置される複数の前記ラッチ回路と、
    複数の前記ラッチ回路に保持される前記デジタル信号を列毎に順次出力する複数の前記ドライバ回路と、
    複数のドライバ回路に接続される複数の前記リードビット線対と、
    複数のリードビット線対に接続される複数の前記センスアンプと、
    複数のセンスアンプから、順次出力される前記デジタル信号を列毎に正転出力するか、反転出力するかを選択する複数の前記セレクタ回路と、を備える
    請求項１に記載の固体撮像装置。
  3. 光電変換を行う複数の画素部が行列状に配置される画素アレイ部と、
    複数の前記画素部からの列毎のアナログ信号をデジタル信号に変換するＡＤ変換部と、
    前記デジタル信号を保持する列毎に配置される複数のラッチ回路と、
    複数の前記ラッチ回路に保持される前記デジタル信号を列毎に順次出力する複数のドライバ回路と、
    複数の前記ドライバ回路に接続され、前記デジタル信号が出力される複数のリードビット線対と、
    複数の前記リードビット線対に接続される複数のセンスアンプと、
    複数の前記センスアンプから、順次出力される前記デジタル信号を列毎に正転出力するか、反転出力するかを選択する複数のセレクタ回路と、
    複数の前記センスアンプから順次出力される前記デジタル信号としての第１の画素データと次のサイクルで出力される第２の画素データとをビット毎に比較する複数の比較回路と、
    複数の前記比較回路の比較結果から不一致の数による多数決結果を検出する多数決検出回路と、を備え、
    複数の前記セレクタ回路は、前記多数決結果に応じて反転出力するか、正転出力するかを選択する
    固体撮像装置。
  4. 前記多数決結果が真である場合、複数の前記セレクタ回路は前記デジタル信号を反転出力する
    請求項３に記載の固体撮像装置。
  5. 前記多数決結果が偽である場合、複数の前記セレクタ回路は前記デジタル信号を正転出力する
    請求項３または４に記載の固体撮像装置。
  6. 前記多数決検出回路は、多数決結果示す信号を、前記デジタル信号が反転しているか正転しているかを示す信号として、前記デジタル信号と同時に出力する
    請求項３～５のいずれか一項に記載の固体撮像装置。
  7. 前記ＡＤ変換部は、前記アナログ信号をｎ（ｎは２以上の整数）ビットのデジタル信号に変換し、
    複数の前記ラッチ回路は、列毎にｎ個配置され、
    複数の前記ドライバ回路は、列毎にｎ個配置され、
    複数の前記リードビット線対は、ｎ個配置され、
    複数の前記リードビット線対のそれぞれは、行方向に並ぶドライバ回路を接続し、
    複数の前記センスアンプは、ｎ個配置され、
    複数の前記セレクタ回路は、ｎ個配置される
    請求項２～６のいずれか一項に記載の固体撮像装置。
  8. 複数の前記セレクタ回路から出力される前記デジタル信号を出力する複数の出力バッファと、
    複数の前記出力バッファからの信号をデジタル処理するための信号処理部と、を備える
    請求項２～７のいずれか一項に記載の固体撮像装置。
  9. 前記多数決検出回路は、
    複数の前記比較回路に対応する複数の一致検出ドライバ回路と、
    第１抵抗素子を介して所定電位にプルアップされた第１配線と、
    第２抵抗素子を介して前記所定電位にプルアップされた第２配線と、
    前記第１配線および前記第２配線に接続された検出回路と、を備え、
    複数の前記一致検出ドライバ回路のそれぞれは、対応する比較回路の比較結果が不一致を示すとき、前記第１配線の電位を下げ、対応する比較回路の比較結果が一致を示すとき、前記第２配線の電位を下げ、
    前記検出回路は、前記第１配線の電位が第２配線の電位よりも低いとき、前記多数決結果が真であると検出し、前記第１配線の電位が第２配線の電位よりも高いとき、前記多数決結果が偽であると検出する
    請求項３～６のいずれか一項に記載の固体撮像装置。
  10. 複数の前記一致検出ドライバ回路のそれぞれは、
    前記第１配線とグランドとの間にカスコード接続された第１トランジスタ対と、
    前記第２配線とグランドとの間にカスコード接続された第２トランジスタ対とを有し、
    前記第１トランジスタ対を構成する一方のトランジスタのゲートには、対応する比較回路の比較結果を示す信号が入力され、
    前記第２トランジスタ対を構成する一方のトランジスタのゲートには、対応する比較回路の比較結果を反転した信号が入力される
    請求項９に記載の固体撮像装置。
  11. 前記多数決検出回路は、さらに、
    不一致の数、または、一致の数に重み付けを行う重み付け回路を備える
    請求項３～６、９、１０のいずれか一項に記載の固体撮像装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003289249A (ja) 2003-01-17 2003-10-10 Canon Inc 相関演算回路、ａ／ｄ変換器、ｄ／ａ変換器、及び信号処理システム
JP2011078049A (ja) 2009-10-02 2011-04-14 Sony Corp 固体撮像装置、撮像装置、ａｄ変換方法
JP2011171889A (ja) 2010-02-17 2011-09-01 Sony Corp 固体撮像素子及び撮像機器
WO2015111368A1 (ja) 2014-01-22 2015-07-30 パナソニックＩｐマネジメント株式会社 固体撮像装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4421925B2 (ja) * 2004-03-30 2010-02-24 三星電子株式会社 不揮発性半導体記憶装置
JP5481221B2 (ja) * 2010-02-08 2014-04-23 パナソニック株式会社 固体撮像装置及びａｄ変換方法
JP2013012966A (ja) * 2011-06-30 2013-01-17 Olympus Corp 撮像装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003289249A (ja) 2003-01-17 2003-10-10 Canon Inc 相関演算回路、ａ／ｄ変換器、ｄ／ａ変換器、及び信号処理システム
JP2011078049A (ja) 2009-10-02 2011-04-14 Sony Corp 固体撮像装置、撮像装置、ａｄ変換方法
JP2011171889A (ja) 2010-02-17 2011-09-01 Sony Corp 固体撮像素子及び撮像機器
WO2015111368A1 (ja) 2014-01-22 2015-07-30 パナソニックＩｐマネジメント株式会社 固体撮像装置

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