WO2019107112A1 - 固体撮像装置 - Google Patents

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WO2019107112A1
WO2019107112A1 PCT/JP2018/041593 JP2018041593W WO2019107112A1 WO 2019107112 A1 WO2019107112 A1 WO 2019107112A1 JP 2018041593 W JP2018041593 W JP 2018041593W WO 2019107112 A1 WO2019107112 A1 WO 2019107112A1
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cycle
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範彦 角谷
陽介 東
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パナソニックＩｐマネジメント株式会社
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself

Definitions

  • the present disclosure relates to a solid-state imaging device.
  • FIG. 14 is a diagram showing a configuration of a data transfer circuit used in the MOS sensor disclosed in Patent Document 1. As shown in FIG. 14
  • the data transfer circuit includes a plurality of latch driver circuits 2209A.
  • the latch driver circuit 2209A includes a latch circuit 2213 holding pixel data, a driver circuit 2214 for driving the read bit lines RBL1 and NRBL1, a sense amplifier 2210A, a precharge circuit 2215A, and a flip flop 2111.
  • driver circuit 2214 drives read bit lines RBL1 and NRBL1 with small amplitude according to the data in latch circuit 2213, and sense amplifier 2210A detects data in latch circuit 2213.
  • the output of the sense amplifier 2210A corresponds to any one bit of pixel data of a plurality of bits. According to this, it is possible to read pixel data at high speed and with low power consumption. Further, even if the pixel data is 0 data or 1 data, the current consumed by the driver circuit 2214 and the precharge circuit 2215A for reading is almost equal and not dependent on data.
  • the present disclosure provides a solid-state imaging device that suppresses noise generated at the time of transfer of A / D converted pixel data and suppresses image quality deterioration.
  • a solid-state imaging device outputs a latch circuit holding a 1-bit digital signal forming pixel data, and the digital signal held by the latch circuit to a read bit line pair.
  • the solid-state imaging device of the present disclosure it is possible to suppress noise generated at the time of transfer of A / D converted pixel data, and to suppress image quality deterioration.
  • FIG. 1 is a block diagram showing an example of the configuration of an imaging device according to the first embodiment.
  • FIG. 2 is a block diagram showing a configuration example of the AD conversion circuit according to the first embodiment.
  • FIG. 3 is a circuit diagram showing in detail an exemplary configuration of the data transfer circuit according to the first embodiment.
  • FIG. 4 is a timing chart specifically showing an operation example of the data transfer apparatus according to the first embodiment.
  • FIG. 5 is a block diagram showing a configuration example of an imaging device according to the second embodiment.
  • FIG. 6 is a circuit diagram showing in detail an exemplary configuration of the data transfer circuit according to the second embodiment.
  • FIG. 7A is a circuit diagram showing in detail an exemplary configuration of a majority decision detection circuit according to a second embodiment.
  • FIG. 7B is a circuit diagram showing a configuration example of an exclusive OR circuit.
  • FIG. 8 is a diagram showing an example of pixel data according to the second embodiment.
  • FIG. 9 is a diagram showing the input state of the exclusive OR circuit and the output state of the inversion flag in cycles 3 to 7 according to the second embodiment.
  • FIG. 10 is a diagram showing an output state of the data transfer circuit in cycles 4 to 8 according to the second embodiment.
  • FIG. 11 is a timing chart showing an operation example according to the second embodiment.
  • FIG. 12 is a circuit diagram showing in detail an exemplary configuration of a data transfer circuit according to the third embodiment.
  • FIG. 13A is a circuit diagram showing in detail an exemplary configuration of a majority decision detection circuit according to a third embodiment.
  • FIG. 13B is a circuit diagram showing a configuration example of the weight driver in FIG. 13A.
  • FIG. 14 is a diagram showing a configuration of a data transfer circuit used in the MOS sensor disclosed in Patent Document 1. As shown in FIG.
  • FIG. 1 is a block diagram showing a configuration example of the imaging device 100 according to the first embodiment.
  • the imaging device 100 is, for example, a camera or a camera module, and includes an optical system 900 and a solid-state imaging device 1000.
  • the optical system 900 includes a lens 901 and a mechanical shutter 902.
  • the lens 901 condenses light (for example, visible light) from a subject to form an image on the pixel array unit 102 of the solid-state imaging device 1000.
  • the mechanical shutter 902 is located on the optical path between the lens 901 and the solid-state imaging device 1000, and controls the amount of light guided onto the pixel array unit 102.
  • the solid-state imaging device 1000 includes a pixel array unit 102, a row scanning circuit 930, an AD conversion circuit 109, a data transfer circuit 110, a clock generation unit 120, and an image signal processing unit 1001.
  • the image signal processing unit 1001 performs various signal processing (image processing) on the digital output data OUTPUT output from the data transfer circuit 110.
  • the row scanning circuit 930 scans the plurality of pixel units 101 row by row in order to read a signal from the pixel unit 101 row by row.
  • the pixel array unit 102 includes a plurality of pixel units 101 arranged in a matrix.
  • the pixel unit 101 includes a light receiving unit including a photoelectric conversion element that performs photoelectric conversion.
  • the photoelectric conversion element is a photosensitive element such as a photodiode or a photogate, a photoelectric conversion film made of amorphous silicon, or an organic photoelectric conversion film.
  • the pixel unit 101 further includes a device for reading out a signal generated by photoelectric conversion and a device for performing an initialization operation, as necessary.
  • the clock generation unit 120 generates a clock signal (reference clock signal), and supplies the clock signal to the binary counter 104, the column A / D conversion circuit 106, the timing generation circuit 340, and the column scanning circuit 300.
  • FIG. 2 is a diagram showing a configuration example of the AD conversion circuit 109. As shown in FIG. 1
  • the AD conversion circuit 109 includes a binary counter 104, a D / A conversion circuit (hereinafter abbreviated as DAC) 105, a plurality of column A / D conversion circuits 106, and a plurality of counter-latch data transfer buses WBUS (WBUS_1 ... WBUS_x ).
  • DAC D / A conversion circuit
  • the column A / D conversion circuit 106 is provided for each 1 ⁇ 2 column, one column, or a plurality of columns of the pixel portion 101, converts an analog signal output from the corresponding pixel portion 101 into a digital signal, and converts the digital signal Hold.
  • the plurality of column A / D conversion circuits 106 correspond to the vertical signal lines V1... Vx in the pixel array unit 102 one by one. That is, x column A / D conversion circuits 106 are provided.
  • Each column A / D conversion circuit 106 has a function of converting an analog signal into an n-bit digital signal.
  • the column A / D conversion circuit 106 has an n-bit counter circuit 208.
  • the counter circuit 208 has n 1-bit counters 108 to form an n-bit counter.
  • the DAC 105 generates an analog ramp voltage (triangular wave) in accordance with the binary value input from the binary counter 104. This analog ramp voltage is input to the comparator 107 in the column A / D conversion circuit 106.
  • Each column A / D conversion circuit 106 includes a comparator 107 and a counter circuit 208.
  • the comparator 107 corresponds to an analog ramp voltage generated by the DAC 105 and a corresponding column among pixel signals obtained from the pixel unit 101 via the vertical signal lines V1... Vx for each row line H1. And the pixel signal of
  • the n-bit counter circuit 208 included in the column A / D conversion circuit 106 counts a comparison time until the voltage value of the vertical signal line matches the analog ramp voltage for each pixel unit 101 (count operation). This count value is n-bit pixel data.
  • FIG. 3 is a diagram showing a configuration example of the data transfer circuit 110. As shown in FIG. 3
  • the data transfer circuit 110 includes a plurality of readout circuits 200, a timing generation circuit 340, and a column scanning circuit 300.
  • the plurality of readout circuits 200 are provided in the same number as the number of bits of pixel data.
  • the data transfer circuit 110 of FIG. 1 includes n read circuits 200.
  • the n readout circuits 200 output n-bit pixel data.
  • the bits making up the n-bit pixel data are described as OUTPUT_1 to OUTPUT_n.
  • Each readout circuit 200 includes x latch driver circuits 209, precharge circuits 215, sense amplifiers 210, selector circuits 112, flip flops 111, and output buffers 113 corresponding to the number x of the pixel units 101 arranged in the horizontal direction. Is equipped.
  • selector circuit 112 non-invertingly outputs (that is, non-inverted output) or inverts and outputs n-bit pixel data. This selection can reduce, for example, the continuous output of pixel data of the same value, and, for example, can alleviate the continuous output of pixel data with a large bit change.
  • each latch driver circuit 209 includes a latch circuit 213 and a driver circuit 214.
  • the driver circuit 214 is connected to the latch circuit 213 and the read bit lines RBL and NRBL.
  • the n latch circuits 213 arranged in the column direction latch n bit pixel data corresponding to the counter circuit 208 in FIG.
  • the n-bit count value in the counter circuit 208 is transferred as pixel data to the latch circuit 213 in the data transfer circuit 110 through the counter-latch data transfer bus WBUS. Be done.
  • x pieces of n-bit pixel data are stored in x pieces ⁇ n pieces of latch circuits 213 via the counter-latch data transfer buses WBUS_1 to WBUS_x.
  • the n driver circuits 214 arranged in each column are selected by read word lines RWL1... RWLx.
  • the n driver circuits 214 in the selected column use the n pairs of read bits as a signal having an amplitude smaller than the output of the latch circuit 213 and the n bits of digital signals held in the corresponding n latch circuits 213. Output to line pair.
  • Each read bit line pair is formed of read bit line RBL and read bit line NRBL.
  • the clock signal CLK is supplied from the clock generation unit 120 to the column scanning circuit 300 and the timing generation circuit 340.
  • the column scanning circuit 300 generates pulse signals for sequentially selecting the read word lines RWL1... RWLx.
  • the timing generation circuit 340 further includes a pulse signal (sense amplifier enable signal SAE) for driving a sense amplifier enable signal line connected to the sense amplifier 210 and a read bit line RBL and NRBL connected to the precharge circuit 215.
  • a pulse signal (precharge signal NPCG) for charging and a clock CLK2 which is twice as long as the clock CLK connected to the selector circuit 112 are generated.
  • the n sense amplifiers 210 convert the signals transmitted from the n pairs of read bit lines RBL and NRBL into normal digital signals by amplifying the signals.
  • the obtained digital signal is input to the flip flop 111 through the selector circuit 112, and is output from the output buffer 113 through the flip flop 111.
  • the n selector circuits 112 select whether to output the n-bit pixel data from the n sense amplifiers 210 in a non-inverting or inverting manner.
  • Each selector circuit 112 has a non-inverting input terminal, an inverting input terminal, an output terminal, and a control terminal.
  • One-bit data in n-bit pixel data is input to the non-inverting input terminal from the corresponding sense amplifier.
  • One-bit data in n-bit pixel data is also input from the corresponding sense amplifier to the inverting input terminal.
  • the 1-bit data input to the inverting input terminal is inverted.
  • the clock signal CLK2 is input to the control terminal of the selector circuit 112 as a selection control signal.
  • Each selector circuit 112 outputs 1-bit data input to the non-inversion input terminal when the selection control signal is at low level, that is, non-inverted output when it is at high level, and 1-bit data input to the inverting input terminal Outputs inverted data, that is, outputs inverted data.
  • the selection control signal is the clock signal CLK2
  • the non-inverted output and the inverted output are switched for each column.
  • the selector circuit 112 outputs non-inverted output in the odd column and inverts output in the even column.
  • n latch circuits 213 corresponding to each column of FIG. 3 hold the n-bit pixel data transferred from the corresponding n counters 108.
  • the sense amplifier enable signal SAE generated by the column scanning circuit 300 and the timing generation circuit 340 is input to the n sense amplifiers 210.
  • Each sense amplifier 210 amplifies and converts a minute potential difference between read bit lines RBL and NRBL into a digital signal when sense amplifier enable signal SAE is activated to H (high) level, and the obtained signal is sense amplifier Output to the output signal SAOUT.
  • the sense amplifier outputs SAOUT of the n sense amplifiers 210 are input to the n selector circuits 112.
  • the selection control signal of each selector circuit 112 receives the clock signal (CLK2) having a cycle twice that of the read cycle.
  • CLK2 clock signal
  • the output of each selector circuit 112 is connected to the input terminal of the flip flop 111.
  • a signal output from the flip flop 111 via the output buffer 113 is output as output data OUTPUT_k.
  • k is an integer from 1 to n.
  • the precharge signal NPCG generated by the column scanning circuit 300 and the timing generation circuit 340 is input to the n precharge circuits 215.
  • the precharge circuit 215 precharges the read bit lines RBL and NRBL to H level when the precharge signal NPCG is activated to L (low) level.
  • FIG. 4 is a timing chart specifically showing an operation example of the data transfer circuit 110 shown in FIGS. 1 to 3.
  • cycle names of 1 to 10 are described above the clock signal CLK.
  • the horizontal axis indicates a time axis.
  • the clock signal CLK is a clock signal that serves as a reference of the operation of the solid-state imaging device 1000.
  • the clock signal CLK2 has a cycle twice that of the clock signal CLK.
  • the sensor amplifier enable signal SAE is a signal that enables the outputs of the n sense amplifiers 210 when the level is high.
  • the precharge signal NPCG is a signal for causing the n precharge circuits 215 to precharge n pairs of read bit lines RBL and NRBL to a predetermined potential when the precharge signal NPCG is at a low level.
  • Read word lines RWL 1 to RWL 9 are signals for selecting the first to ninth columns and are scanned by the column scanning circuit 300. The figure shows nine of the x read word lines RWL1 to RWLx.
  • the pair of read bit lines RBL and NRBL represents only one of n pairs of read bit lines RBL and NRBL as a representative.
  • DATA1 to DATA10 indicate timings at which the data output of the sense amplifier 210 changes.
  • the sense amplifier output signal SAOUT indicates the output signal of one of the n output buffers 16.
  • the output data OUTPUT indicates any one of n output signals OUTPUPT_1 to OUTPUT_n.
  • the L level is held at storage node SN corresponding to read word line RWL 1, 2, 3, 4, 9, 10 out of x latch circuits 213 (for example, corresponding to output data OUTPUT_1). It is assumed that the storage node NSN holds the H level. In this case, the corresponding sense amplifier output SAOUT becomes L.
  • H level is held in storage node SN of latch circuit 213 corresponding to read word line RWL5, 6, 7, 8, and L level is held in storage node NSN.
  • the corresponding sense amplifier output SAOUT becomes H.
  • the reset signal RST is activated in advance to initialize the inside of the column scanning circuit 300 before cycle 1 of FIG.
  • the precharge signal NPCG is at the L level, and both the read bit lines RBL and NRBL are precharged to a predetermined potential (for example, power supply potential).
  • Column scanning circuit 300 is a circuit for performing scanning to sequentially set read word lines RWL1... RWLx to H level one by one every cycle of clock CLK, and sequentially activate RWL1... RWLx every H period of clock CLK. Do. This scan is reset by the reset signal RST, and once reset, the order of activation of the read word lines is reset in the order of RWL1, RWL2... RWLx.
  • the timing generation circuit 340 sets the sense amplifier enable signal SAE to H level at the falling edge of the clock, and goes to L level after a certain period.
  • the precharge signal NPCG changes to L level at the timing when the SAE changes to L level, and changes to H level at the rising edge of the clock CLK.
  • read word line RWL1 output from column scanning circuit 300 is activated to H level in H period of clock CLK, and becomes L level on falling of clock CLK.
  • driver circuit 214 corresponding to the least significant bit in n latch driver circuits 209 corresponding to RWL1 selects either of a pair of read bit lines RBL and NRBL according to the value of latch circuit 213. Discharge one or the other charge.
  • storage node SN which is data in latch circuit 213 corresponding to RWL1, stores L, read bit line RBL transitions to the L level.
  • NRBL holds H level.
  • the selector circuit 112 selects the non-inverted output. That is, the selector circuit 112 outputs, to the flip flop 111, 1-bit data having the same polarity as that of the sense amplifier output SAOUT.
  • the precharge signal NPCG becomes L level, whereby the read bit line RBL / NRBL is precharged to prepare for the operation of cycle 2. At this time, the L level of the output level of the sense amplifier output SAOUT is held.
  • the signal read from the latch driver circuit 209 in cycle 1 is output through the flip flop 111 and the output buffer 113 as L level as the output data OUTPUT_1.
  • read word line RWL2 output from the column scanning circuit following cycle 1 is activated to H level in the H period of clock CLK, and becomes L level at the falling edge of clock CLK.
  • driver circuit 214 in latch driver circuit 209 corresponding to RWL2 discharges the charge of the read bit line according to the value of latch circuit 213.
  • storage node SN which is data in latch circuit 213 corresponding to RWL 2, stores L, read bit line RBL transitions to the L level.
  • NRBL holds H level.
  • the precharge signal NPCG becomes L level, whereby the read bit line RBL / NRBL is precharged to prepare for the operation of cycle 3. At this time, the L level of the output level of the sense amplifier output SAOUT is held.
  • the signal read from the latch driver circuit 209 in cycle 2 is output as the output data OUTPUT_1 through the flip flop 111 and the output buffer 113 as the output data OUTPUT_1.
  • cycle 3 The operation in the following cycle 3 is the same as cycle 1, and cycle 4 performs the same operation as cycle 2.
  • read word line RWL5 output from the column scanning circuit is activated to H level in H period of clock CLK, and becomes L level on falling of clock CLK.
  • driver circuit 214 in latch driver circuit 209 corresponding to RWL5 discharges the charge of the read bit line according to the value of latch circuit 213.
  • storage node SN which is data in latch circuit 213 corresponding to RWL5
  • stores H read bit line NRBL transitions to the L level.
  • RBL holds H level.
  • the precharge signal NPCG becomes L level, whereby the read bit line RBL / NRBL is precharged to prepare for the operation of the cycle 6. At this time, the H level of the output level of the sense amplifier output SAOUT is held.
  • the signal read from the latch driver circuit 209 in cycle 5 is output as the output data OUTPUT_1 through the flip flop 111 and the output buffer 113 as the output data OUTPUT_1.
  • read word line RWL6 output from the column scanning circuit following cycle 5 is activated to H level in the H period of clock CLK, and becomes L level at the falling edge of clock CLK.
  • the driver circuit 214 in the latch driver circuit 209 corresponding to RWL6 discharges the charge of the read bit line according to the value of the latch circuit 213.
  • storage node SN which is data in latch circuit 213 corresponding to RWL 6, stores H, read bit line NRBL transitions to L level.
  • RBL holds H level.
  • the precharge signal NPCG becomes L level, whereby the read bit line RBL / NRBL is precharged to prepare for the operation of the cycle 7. At this time, the H level of the output level of the sense amplifier output SAOUT is held.
  • the signal read from the latch driver circuit 209 in cycle 6 is output as the output data OUTPUT_1 through the flip flop 111 and the output buffer 113 as the output data OUTPUT_1.
  • cycle 7 The operation in the following cycle 7 is the same as cycle 5, and cycle 8 performs the same operation as cycle 6.
  • cycle 9 is the same as in cycles 1 and 3
  • cycle 10 performs the same operation as in cycles 2 and 4.
  • readout corresponding to the pixel data is repeated cycle x + 1 times to perform readout to the pixel data corresponding to RWLx.
  • pixel data corresponding to an odd cycle is read from the flip flop 111 as non-inverted data
  • pixel data corresponding to an even cycle is read as inverted data.
  • the image signal processing unit 1001 performs various types of image processing after inverting the data in a forward cycle and reverse cycle of the data.
  • the same data is stored in latch driver circuit 209 corresponding to read word line RWL 1, 2, 3, 4, 9, 10, and read word line RWL 5, 6, 7, 8. Even if data corresponding to the data stored in latch circuit driver 209 corresponding to read word line RWL1 is stored in all corresponding latch driver circuits 209, the flip flop can increase the transition state. .
  • the fluctuation of the average current consumption in a plurality of cycles is large after the state where the current is not consumed and the power supply noise is generated.
  • the fluctuation of the average current consumption in a plurality of cycles can be suppressed by increasing the activation rate of the flip flop 111 when the same data continue, so that the image quality can be improved.
  • a latch circuit 213 for holding a 1-bit digital signal forming pixel data, and the digital signal held in the latch circuit 213 as a read bit line pair Whether to output the digital signal output from the driver circuit 214 outputting to (RBL, NRBL), the sense amplifier 210 connected to the read bit line pair (RBL, NRBL), and the digital signal from the sense amplifier 210 And a selector circuit 112 which selects whether to perform an inverted output.
  • the pixel array unit 102 in which the plurality of pixel units 101 performing photoelectric conversion are arranged in a matrix, and the analog signal for each column from the plurality of pixel units 101 is converted to a digital signal.
  • An AD conversion unit 109 for converting, a plurality of latch circuits 213 arranged for each column for holding digital signals, and a plurality of driver circuits 214 for sequentially outputting digital signals held in the plurality of latch circuits 213 for each column
  • the plurality of read bit line pairs RBL and NRBL connected to the plurality of driver circuits 214, the plurality of sense amplifiers 210 connected to the plurality of read bit line pairs RBL and NRBL, and the plurality of sense amplifiers 210 sequentially output And a plurality of selector circuits 112 for selecting whether to output the inverted digital signal for each column normally or not.
  • the AD conversion unit 109 converts an analog signal into a digital signal of n (n is an integer of 2 or more) bits, and the plurality of latch circuits 213 are arranged n for each column, and the plurality of driver circuits 214 are The n read bit line pairs are arranged in each column, and the plurality of read bit line pairs are arranged, and each of the plurality of read bit line pairs connects the driver circuits 214 arranged in the row direction, and the plurality of sense amplifiers 210
  • the n selector circuits 112 may be arranged n pieces.
  • the plurality of selector circuits 112 may input a clock signal having a cycle of k (k is an integer of 2 or more) times of the operation clock signal as a select control signal.
  • the non-inverted output and the inverted output can be switched every k columns.
  • By selecting the non-inverted output and the inverted output it is possible to change the output data, and it is possible to suppress large noise generated immediately after the same pixel data continues.
  • the solid-state imaging device includes a plurality of output buffers 113 that output digital signals output from the plurality of selector circuits 112, and a signal processing unit for digitally processing the signals from the plurality of output buffers 113. It is also good.
  • FIG. 5 is a block diagram showing a configuration of an imaging device 100b according to the second embodiment.
  • the imaging device 100b includes an optical system 900 and a solid-state imaging device 1000b, and is, for example, a camera or a camera module.
  • the solid-state imaging device 1000b includes a pixel array unit 102, a row scanning circuit 930, an AD conversion circuit 109, a data transfer circuit 140, a clock generation unit 120, and an image signal processing unit 1001b.
  • the data transfer circuit 140 is a block that outputs the output data OUTPUT and the inverted recognition signal FLIPOUT.
  • the image signal processing unit 1001 b is a block that performs various signal processing (image processing) on the digital output data OUTPUT and the inverted recognition signal FLIPOUT output from the data transfer circuit.
  • the configuration other than the data transfer circuit 140 and the image signal processing unit 1001 is the same as that of the imaging device 100 described in the first embodiment.
  • FIG. 6 is a circuit diagram showing in detail a configuration example of the data transfer circuit 140 according to the second embodiment of the present disclosure.
  • the data transfer circuit 140 of FIG. 6 shows details of the data transfer circuit 140 of FIG. 5, and as shown in FIG. 1, x pixels are arranged in the horizontal direction.
  • the data transfer circuit 140 includes x latch driver circuits 209 in the horizontal direction, and includes a precharge circuit 215, a sense amplifier 210, a selector circuit 112, flip flops 115, 116 and 117, an output buffer 113, and a match detection circuit 206. It comprises a readout circuit 201, a majority decision circuit 500, a timing generation circuit 341, and a column scanning circuit 300.
  • Sense amplifier 210, precharge circuit 215, latch driver circuit 209, and column scan circuit 300 included in FIG. 3 shown in the first embodiment are the same.
  • the timing generation circuit 341 is configured such that the output of the clock CLK2 is omitted from the timing generation circuit 340 of FIG.
  • the coincidence detection circuit 206 receives the output from the sense amplifier 210 and is composed of a plurality of flip flops FF 115, 116, 117, an exclusive OR circuit 400 and a selector circuit 112.
  • the two flip flops FF 115, 116 are It is connected in cascade.
  • the output of flip flop 116 is connected to the input of selector circuit 112.
  • the exclusive OR circuit 400 operates as a comparison circuit that compares a first digital signal as a digital signal sequentially output from the sense amplifier 210 with a second digital signal output in the next cycle. The comparison result is output as an exclusive OR signal EXOROUT indicating whether or not it matches.
  • the exclusive OR circuit 400 receives the output of the selector 112 circuit and the output of the flip flop 115 and outputs an exclusive OR signal EXOROUT.
  • the output of the exclusive OR circuit 400 is connected to the input of the majority decision circuit 500, and the output of the majority decision circuit 500 is connected to the select signal of the selector circuit 112.
  • the output of the selector circuit 112 is connected to the input of the flip flop 117 and connected to the input of the output buffer 113.
  • the data transfer circuit 140 is assumed to have five read circuits 201.
  • the exclusive OR circuit 400 has two inputs INpre and InPost, and is an EXOROUT output circuit. When INpre and InPost have different input levels (H level or L level), H level is output as EXOROUT.
  • suffixes of 1 and 5 are added to each of five read circuits 201 in EXOROUT in INpre and InPost of the exclusive OR circuit 400.
  • the majority decision detection circuit 500 receives the exclusive OR output EXOROUT_1 ... EXOROUT_5 output from the read circuit 201, the reset signal RSTIN, the clock CLK, and the sense amplifier enable signal SAE, and the total number of H levels of EXOROUT_1 to 5 is 3 ( This circuit is a circuit which outputs H to the selection control signal SELOUT in the case of Hamming distance 3) or more, and outputs L to the selection control signal SELOUT in the case where the total of H levels of EXOROUT_1 to 5 is 2 (Hamming distance 2) or less.
  • FIG. 7A is a circuit diagram showing an example of the configuration of the majority decision circuit 500 in detail.
  • 7B is a circuit diagram showing a configuration example of the exclusive OR circuit 400. As shown in FIG.
  • suffixes of 1 and 5 are added to each of five read circuits 201 in EXOROUT in INpre and InPost of the exclusive OR circuit 400 as in FIG.
  • the majority decision circuit 500 includes a sense amplifier 211, five coincidence detection drivers 510, a pull-up circuit 520, and flip-flops 118 and 119.
  • a pull-up circuit 520 is connected to the detection node (MISS) and the detection node (HIT), and five match detection drivers and a sense amplifier 211 are connected.
  • the potential states of the detection node (MISS) and the detection node (HIT) are determined by the signal states of EXOROUT_1 ... EXOROUT_5, and when the H level of 5 bits EXOROUT_1 ...
  • EXOROUT_5 is 3 or more, the detection node (HIT) The potential is lower than the potential of the detection node (MISS), and when the H level is 2 or less, the potential of the detection node (MISS) is lower than the potential of the detection node (HIT).
  • the potential relationship between the detection node (HIT) and the detection node (MISS) is amplified by the sense amplifier 211 in the subsequent stage and output to FLIP_I.
  • the output FLIP_I passes through two flip-flops 118 and 119 connected in cascade to output an inverted recognition signal FLIPOUT.
  • Flip-flops 118 and 119 update data at the rising edge of clock CLK.
  • the data transfer circuit 140 will be described with reference to the circuit diagrams of FIGS. 6, 7A, and 7B, the state table waveforms of FIGS. 8, 9, and 10, and the waveform diagram of FIG.
  • the illustration and description regarding writing of pixel data from the counter circuit 208 to the latch circuit 213 is omitted, and the latch circuit 213 holds pixel data to be described later. It explains on the premise that it is done.
  • FIG. 8 is a diagram showing an example of pixel data corresponding to each RWL 1, 2, 3, 4, 5 and 6.
  • the data is 5-bit data, and the data of five latch circuits 213 corresponding to RWL1 are all at L level corresponding to DATA1, and the data of five latch circuits 213 corresponding to RWL2 is all H corresponding to DATA2. It is a level.
  • data of DATA3, 4, 5, 6 shown in FIG. 8 is stored in RWL3, 4, 5, 6.
  • FIG. 11 is a timing chart specifically showing an operation example of the data transfer circuit 140 shown in FIGS.
  • cycle names 1 to 7 are described above the clock signal CLK.
  • the reset signal RST is activated in advance to initialize the inside of the column scanning circuit 300. Further, the precharge signal NPCG is at the L level, and the read bit lines RBL and NRBL are precharged to the power supply potential.
  • the operation of the column scanning circuit 300 for reading is the same as that of the first embodiment.
  • the operations of the sense amplifier enable signal SAE and the precharge signal NPCG output from the timing generation circuit 341 are also similar to those of the timing generation circuit 340 of the first embodiment.
  • the flip-flops FF 115, 116, and 117 of the coincidence detection circuit 206 take in data at the rising edge of CLK and output the input data at the rising edge of the next CLK.
  • DATA1 read from the sense amplifier output in the previous cycle is output to InPre through flip-flop 115 and held for the cycle 2 period.
  • DATA2 read from the sense amplifier output in the previous cycle is output to InPre via flip-flop 115 and held for the cycle 3 period.
  • DATA1 read from the output of the flip flop 115 in the previous cycle is output to InPost via the flip flop 116 and the selector circuit 112 and held for the cycle 3 period.
  • the selection control signal SELOUT of the selector circuit 112 is externally supplied to the majority decision circuit 500, and the reset signal RSTIN supplied from the outside over the cycles 1, 2 and 3 is activated to L level until cycles 1 to 3. Is output.
  • SAOUT_1 which is the sense amplifier output is H from the falling of the clock to the falling of the clock of cycle 3
  • SAOUT_2 outputs H
  • SAOUT_3 outputs L
  • SAOUT_4 outputs H
  • SAOUT_5 outputs L (DATA 3).
  • the exclusive OR circuit 400 outputs the exclusive OR result of the respective bits of DATA1 and DATA2 as described above. Since DATA1 and DATA2 are in a state in which all 5 bits are inverted, all of the exclusive ORs EXOROUT_1... _5 output H level.
  • the majority decision circuit 500 outputs the Nch transistor pair connected to the HIT node among the Nch transistor pairs 501 and 502 of the coincidence detection driver 510 in the majority decision circuit 500 during the H period of the clock CLK.
  • the transistor 502 is brought into conduction with the ground to lower the potential of the HIT node.
  • the potential of the inversion flag FLIP_I transitions to the H level, and the output of the inversion flag FLIP_I is held until the rise of the sense amplifier enable signal SAE in the next cycle.
  • DATA1 held in InPost in the previous cycle period is output to the output data OUTPUT_1-5 via the flip flop 117 and the output buffer 113, and held for the same cycle period.
  • the H level of the inversion flag FLIP_I output in the previous cycle is output as the H level to the selection control signal SELOUT at the rising edge of CLK, and held for the same cycle period.
  • DATA 3 read from the sense amplifier output in the previous cycle is output to InPre via flip-flop 115 and held for the cycle 4 period.
  • DATA2 read from the output of the flip flop 115 in the previous cycle is output to InPost via the flip flop 116 and the selector circuit 112 and held for the cycle 4 period.
  • the selector circuit 112 outputs the inversion signal of the flip flop 116 Do. That is, the inverted signal of DATA2 is output to INPost.
  • majority rule detection circuit 500 outputs an Nch transistor pair connected to the MISS node among Nch transistor pairs 501 and 502 of match detection driver 510 in majority rule detection circuit 500 in the H period of clock CLK.
  • Two N-channel transistor pairs 501 connected to the HIT node become conductive to the ground.
  • the potential of the inversion flag FLIP_I transitions to the H level, and the output of the inversion flag FLIP_I is held until the rise of the sense amplifier enable signal SAE in the next cycle.
  • the inverted signal of DATA2 held in InPost in the previous cycle period is output to the output data OUTPUT_1-5 via the flip flop 117 and the output buffer 113 and held for the same cycle period.
  • the H level output of the selection control signal SELOUT held in the previous cycle is output as the H level through the flip flop 119 and held for the same cycle period.
  • the H level of the inversion flag FLIP_I output in the previous cycle is output as the H level to the selection control signal SELOUT at the rising edge of CLK, and held for the same cycle period.
  • DATA 4 read from the sense amplifier output in the previous cycle is output to InPre via flip-flop 115 and held for the cycle 5 period.
  • DATA3 read from the output of the flip flop 115 in the previous cycle is output to InPost via the flip flop 116 and the selector circuit 112 and held for the cycle 5 period.
  • the selector circuit 112 outputs the inversion signal of the flip flop 116 Do. That is, the inverted signal of DATA3 is output to INPost.
  • majority rule detection circuit 500 outputs an Nch transistor pair connected to the MISS node among Nch transistor pairs 501 and 502 of match detection driver 510 in majority rule detection circuit 500 in the H period of clock CLK.
  • Four N-channel transistor pairs 501 connected to the HIT node become conductive to the ground.
  • the potential of the inversion flag FLIP_I transitions to the L level, and the output of the inversion flag FLIP_I is held until the rise of the sense amplifier enable signal SAE in the next cycle.
  • the inverted signal of DATA3 held in InPost in the previous cycle period is output to the output data OUTPUT_1-5 via the flip flop 117 and the output buffer 113 and held for the same cycle period.
  • the H level output of the selection control signal SELOUT held in the previous cycle is output as the H level through the flip flop 119 and held for the same cycle period.
  • the L level of the inversion flag FLIP_I output in the previous cycle is output as the L level to the selection control signal SELOUT at the rising edge of CLK, and held for the same cycle period.
  • DATA 5 read from the sense amplifier output in the previous cycle is output to InPre via flip-flop 115 and held for the cycle 6 period.
  • DATA 4 read from the output of the flip flop 115 in the previous cycle is output to In Post via the flip flop 116 and the selector circuit 112 and held for the cycle 6 period.
  • the selector circuit 112 outputs the signal of the flip flop 116 as it is Do. In other words, the signal of DATA4 is output to INPost.
  • majority rule detection circuit 500 outputs an Nch transistor pair connected to the MISS node among Nch transistor pairs 501 and 502 of match detection driver 510 in majority rule detection circuit 500 in the H period of clock CLK.
  • Three 501s and two Nch transistor pairs connected to the HIT node become conductive to the ground.
  • the potential of the inversion flag FLIP_I transitions to the L level, and the output of the inversion flag FLIP_I is held until the rise of the sense amplifier enable signal SAE in the next cycle.
  • the signal of DATA 4 held in InPost in the previous cycle period is output to the output data OUTPUT_1-5 via the flip flop 117 and the output buffer 113 and held for the same cycle period.
  • the L level output of the selection control signal SELOUT held in the previous cycle is output as the L level through the flip flop 119 and held for the same cycle period.
  • the L level of the inversion flag FLIP_I output in the previous cycle is output as the L level to the selection control signal SELOUT at the rising edge of CLK, and held for the same cycle period.
  • DATA 6 read from the sense amplifier output in the previous cycle is output to InPre through flip-flop 115 and held for the cycle 7 period.
  • DATA 5 read from the output of the flip flop 115 in the previous cycle is output to In Post via the flip flop 116 and the selector circuit 112 and held for the cycle 7 period.
  • the selector circuit 112 outputs the signal of the flip flop 116 as it is Do. That is, the signal of DATA5 is output to INPost.
  • majority decision detection circuit 500 selects the Nch transistor connected to the MISS node among Nch transistor pairs 501 and 502 of match detection driver 510 in majority decision detection circuit 500 in the H period of clock CLK.
  • Four pairs 501 and one Nch transistor pair connected to the HIT node become conductive to the ground.
  • the potential of the inversion flag FLIP_I transitions to the L level, and the output of the inversion flag FLIP_I is held until the rise of the sense amplifier enable signal SAE in the next cycle.
  • FIG. 9 is a diagram showing the input state of the exclusive OR circuit and the output state of the inversion flag in cycles 3 to 7 according to the second embodiment.
  • FIG. 9 shows InPre data and InPost data from cycle 3 to cycle 7 as input states.
  • the Hamming distance is 5 since all the 5 bits input to DATA1 of exclusive OR input INPost and DATA2 of exclusive OR input INPre are different, and majority decision circuit 500 performs the same cycle. Then, H level is output to FLIP_I.
  • the majority decision detection circuit 500 compares the inversion of DATA2 of the exclusive OR input INPost with DATA3 of the exclusive OR input INPre.
  • the Hamming distance of 5-bit data is 3, and the majority decision circuit 500 outputs H level to FLIP_I in the same cycle.
  • the majority decision detection circuit 500 compares the inversion of DATA3 of the exclusive OR input INPost with DATA4 of the exclusive OR input INPre.
  • the Hamming distance of 5-bit data is 1, and the majority decision circuit 500 outputs L level to FLIP_I in the same cycle.
  • the majority decision detection circuit 500 compares DATA 4 of the exclusive OR input INPost with DATA 5 of the exclusive OR input INPre.
  • the Hamming distance of 5-bit data is 2, and the majority decision circuit 500 outputs L level to FLIP_I in the same cycle.
  • the majority decision detection circuit 500 compares DATA 5 of the exclusive OR input INPost with DATA 6 of the exclusive OR input INPre.
  • the Hamming distance of 5-bit data is 1, and the majority decision circuit 500 outputs L level to FLIP_I in the same cycle.
  • FIG. 10 is a diagram showing an output state of the data transfer circuit 140 in cycles 4 to 8 according to the second embodiment. This figure shows the states of the output data OUTPUT_ ⁇ 5: 1> output from the data transfer circuit 140 from cycle 4 to cycle 8 and the inverted recognition signal FLIPOUT.
  • cycle 4 L level is output as FLIPOUT to the output data OUTPUT_ ⁇ 5: 1> together with the data of DATA1.
  • H level is output as FLIPOUT to the output data OUTPUT_ ⁇ 5: 1> together with the inverted data of DATA2.
  • H level is output as FLIPOUT to the output data OUTPUT_ ⁇ 5: 1> together with the inverted data of DATA3.
  • H level is outputted as FLIPOUT to the output data OUTPUT_ ⁇ 5: 1> together with the data of DATA4.
  • H level is output as FLIPOUT along with the data of DATA 5 in the output data OUTPUT_ ⁇ 5: 1>.
  • data is output from data transfer circuit 140 by outputting output data as inversion when pixel data of the next cycle has a Hamming distance of 3 or more. It is possible to reduce the transition probability of the data. As shown in FIG. 10, signals corresponding to pixels are output together with FLIPOUT with latency 3 respectively. At this time, when attention is paid to any output data OUTPUT, it can be understood that the Hamming distance is not 3 or more as compared with the output data OUTPUT of the previous and subsequent cycles.
  • the image signal processing unit refers to the FLIPOUT signal to determine whether the data transmitted to the image signal processing unit is non-inverted data or inverted data to obtain original pixel data. It suffices to decode.
  • the bit width of data is set to 5 bits for the purpose of explanation, but the bit width is not limited.
  • the maximum Hamming distance of the preceding and succeeding cycles of the output data can be suppressed to n / 2 or less, and the bit width is larger, and from the data transfer circuit to the image signal processing unit In the case of a large-sized sensor or the like with a large wiring load, it has a great effect in reducing the current consumption and noise.
  • the solid-state imaging device further includes the first digital signal as a digital signal sequentially output from sense amplifier 210 and the second digital signal output in the next cycle.
  • a comparison circuit ie, exclusive OR circuit 400 to be compared is provided, and the selector circuit 112 selects whether to invert output or non-inverted output according to the comparison result of the comparison circuit.
  • the solid-state imaging device compares, for each bit, the first pixel data as digital signals sequentially output from the plurality of sense amplifiers 210 with the second pixel data output in the next cycle.
  • the plurality of selector circuits 112 may invert and output the digital signal.
  • the plurality of selector circuits 112 may output the digital signal in a non-inverting manner.
  • the majority decision detection circuit 500 may output the signal indicating the majority decision result simultaneously with the digital signal as a signal FLIPOUT indicating whether the digital signal is inverted or non-inverted.
  • the process of determining the value of the digital signal can be facilitated by the signal indicating whether the digital signal is inverted or non-inverted.
  • the majority decision detection circuit 500 includes a plurality of match detection driver circuits 510 corresponding to the plurality of exclusive OR circuits 400, and a first wiring (pulled up to a predetermined potential via the first resistance element (521)). HIT), a second wiring (MISS) pulled up to a predetermined potential via the second resistance element (522), and a detection circuit (that is, sense amplifier 211) connected to the first wiring and the second wiring.
  • Each of the plurality of match detection driver circuits 510 lowers the potential of the first wiring when the comparison result of the corresponding exclusive OR circuit 400 indicates a mismatch, and the comparison result of the corresponding exclusive OR circuit 400
  • the coincidence is indicated, the potential of the second wiring is lowered, and the detection circuit (that is, the sense amplifier 211) detects that the majority result is true when the potential of the first wiring is lower than the potential of the second wiring.
  • the detection circuit that is, the sense amplifier 211
  • each of the plurality of match detection driver circuits 510 is a first transistor pair 502 cascode connected between the first wiring and the ground, and a second transistor cascode connected between the second wiring and the ground.
  • a signal indicating the comparison result of the corresponding exclusive OR circuit 400 is input to the gate of one of the transistors 26 that has the pair 501 and configures the first transistor pair 502, and configures the second transistor pair 501.
  • a signal obtained by inverting the comparison result of the corresponding exclusive OR circuit 400 may be input to the gate of one of the transistors 25.
  • the match detection driver circuit can be configured by four transistors and one inverting circuit.
  • the majority of the bit width of the output data of the pixel is taken, but for example, the upper n / 2 bits and the lower n / for n-bit data of the pixel.
  • Power can be further optimized by taking a majority decision for each 2-bit read data and giving an inverted recognition signal to each output data.
  • FIG. 12 is a diagram showing in detail an exemplary configuration of the data transfer circuit 140 according to the third embodiment of the present disclosure.
  • FIG. 13A is a circuit diagram showing in detail an exemplary configuration of the majority decision circuit 550 according to the third embodiment.
  • FIG. 13B is a circuit diagram showing a configuration example of the weight driver 511 in FIG. 13A.
  • the data transfer circuit 140 of FIG. 12 is mainly characterized in that the pixel data is n bits instead of 5 bits and that a majority decision detection circuit 550 is provided instead of the majority decision detection circuit 500. It is different. Hereinafter, differences will be mainly described.
  • the majority decision detection circuit 550 is configured to forcibly change a case in which a half of the majority is a tie in the majority even if n bits are even, to a non-half majority result.
  • the majority decision detection circuit 550 of FIG. 133A is different from that of FIG. 7A in that the number of bits is 5 to n and that a weight driver 511 is added.
  • the weight driver 511 is a weighting circuit that weights the number of mismatches or the number of matches. In the configuration example of FIG. 13B, the weight driver 511 weights the number of mismatches. Therefore, the weight driver 511 includes the Nch transistor pair 503.
  • the Nch transistor pair 503 is cascode connected between the detection node MISS and the ground.
  • the clock signal CLK is input to the gate of each transistor of the Nch transistor pair 503.
  • the weight driver 511 arranges the Nch transistor pair 503 similar to the Nch transistor pair 501 or 502 of the coincidence detection driver 510 at the detection node MISS and connects it to the ground level.
  • the weight driver 511 configured by the Nch transistor pair 503 operates to lower the potential of the MISS node in the H period of the clock signal CLK.
  • the pixel data is described as an odd bit having a width of 5 bits.
  • the Hamming distance of the pixel data to be read out sequentially can not be n / 2. That is, in the case where the pixel is an odd bit, a majority decision is always established, and therefore, it is not possible to obtain a majority result of a half draw.
  • the Hamming distance may be n / 2, and while the pixel reading is sequentially performed, the majority decision is not determined in the case of the Hamming distance n / 2 (that is, a tie).
  • the inversion flag FLIP_I lacking in stability may be output due to disturbances such as transistor variations, temperature conditions, voltage conditions, noise, etc., thereby increasing power consumption. It may be connected.
  • the majority decision detection circuit 550 of the third embodiment when the Hamming distance is n / 2, the potential of the MISS node is lower than that of the HIT node, so the inversion flag FLIP_I is output as L, and majority decision detection The circuit 550 can output the stable inversion flag FLIP_I, and can reduce power consumption and noise.
  • the majority decision circuit 500 further includes a weighting circuit (ie, weight driver 511) for weighting the number of inconsistencies or the number of inconsistencies.
  • a weighting circuit ie, weight driver 5111 for weighting the number of inconsistencies or the number of inconsistencies.
  • the Nch transistor pair 503 may be cascode connected between the detection node HIT and the ground instead of between the detection node MISS and the ground. In this way, the weight driver 511 can weight the number of matches in the majority.
  • a plurality of weight drivers 511 may be provided. This makes it possible to increase the number (the number of bits) to which the weight is assigned.
  • the present disclosure can realize a reduction in power supply voltage and an improvement in image quality characteristics, and an on-vehicle monitoring camera using a MOS solid-state imaging device or an organic film solid-state imaging device, for broadcasting or a movie It is useful for a wide range of applications such as professional production cameras, digital still cameras, movies, public surveillance cameras, medical endoscope cameras, etc.

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

固体撮像装置は、画素データ中の１ビットのデジタル信号を保持するラッチ回路（２１３）と、ラッチ回路（２１３）に保持される前記デジタル信号をリードビット線対（ＲＢＬ、ＮＲＢＬ）に出力するドライバ回路（２１４）と、リードビット線対（ＲＢＬ、ＮＲＢＬ）に接続されるセンスアンプ（２１０）と、センスアンプ（２１０）から、出力されるデジタル信号を正転出力するか、反転出力するかを選択するセレクタ回路（１１２）とを備える。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　図１４は、特許文献１に開示された、ＭＯＳセンサに用いられるデータ転送回路の構成を示す図である。
　このデータ転送回路は、複数のラッチドライバ回路２２０９Ａを備える。ラッチドライバ回路２２０９Ａは、画素データが保持されているラッチ回路２２１３及びリードビット線ＲＢＬ１及びＮＲＢＬ１を駆動するためのドライバ回路２２１４と、センスアンプ２２１０Ａとプリチャージ回路２２１５Ａとフリップフロップ２１１１とを備える。
　この構成では、ラッチ回路２２１３のデータに応じてドライバ回路２２１４がリードビット線ＲＢＬ１及びＮＲＢＬ１を小振幅でドライブしセンスアンプ２２１０Ａでラッチ回路２２１３内のデータを検出する。センスアンプ２２１０Ａの出力は、複数ビットの画素データのうちのいずれか１ビットに対応する。これによれば、高速かつ低消費電力で画素データを読み出すことが可能である。また、画素データが０データ１データいずれの場合であってもドライバ回路２２１４及びプリチャージ回路２２１５Ａが読出しの為に消費する電流はほぼ等しくデータに依存しない。
国際公開第２０１５／１１１３６８号
　しかしながら、特許文献１に開示された従来技術では、時系列に読み出すデータの状態によって、フリップフロップ１１１以降の回路が消費する電流は大きく異なる。画素データが大きなビット幅を持つほど、フリップフロップ１１１以降の回路が消費する電流は大きくなる。
　このため、従来技術を、大きなビット幅を持ちフリップフロップの後段の負荷が大きいイメージセンサ（一例として、大判イメージセンサ）に用いると、時系列的に同じ画素データが続いた直後に異なる画素データを読み出す際の電流変化が自ずと大きくなり、この消費電流変化が他の回路（例えば画素）へのノイズ元となり画質に大きな影響を及ぼす場合が生じるという課題がある。
　前記課題を鑑み、本開示は、Ａ／Ｄ変換された画素データの転送時に発生するノイズを抑制し、画質劣化を抑制する固体撮像装置を提供する。
　上記課題を解決するために本開示における固体撮像装置は、画素データを構成する１ビットのデジタル信号を保持するラッチ回路と、前記ラッチ回路に保持される前記デジタル信号をリードビット線対に出力するドライバ回路と、前記リードビット線対に接続されるセンスアンプと、前記センスアンプから、出力される前記デジタル信号を正転出力するか、反転出力するかを選択するセレクタ回路とを備える。
　本開示の固体撮像装置によれば、Ａ／Ｄ変換された画素データの転送時に発生するノイズを抑制し、画質劣化を抑制することができる。 
図１は、実施の形態１に係る撮像装置の構成例を示すブロック図である。 図２は、実施の形態１に係るＡＤ変換回路の構成例を示すブロック図である。 図３は、実施の形態１に係るデータ転送回路の構成例を詳細に示す回路図である。 図４は、実施の形態１に係るデータ転送装置の動作例を具体的に示すタイミングチャートである。 図５は、実施の形態２に係る撮像装置の構成例を示すブロック図である。 図６は、実施の形態２に係るデータ転送回路の構成例を詳細に示す回路図である。 図７Ａは、実施の形態２に係る多数決検知回路の構成例を詳細に示す回路図である。 図７Ｂは、排他的論理和回路の構成例を示す回路図である。 図８は、実施の形態２に係る画素データ例を示す図である。 図９は、実施の形態２に係るサイクル３～７における排他的論理和回路の入力状態及び反転フラグの出力状態を示す図である。 図１０は、実施の形態２に係るサイクル４～８におけるデータ転送回路の出力状態を示す図である。 図１１は、実施の形態２に係る動作例を示すタイミングチャートである。 図１２は、実施の形態３に係るデータ転送回路の構成例を詳細に示す回路図である。 図１３Ａは、実施の形態３に係る多数決検知回路の構成例を詳細に示す回路図である。 図１３Ｂは、図１３Ａ中の重みドライバの構成例を示す回路図である。 図１４は、特許文献１に開示された、ＭＯＳセンサに用いられるデータ転送回路の構成を示す図である。
　 以下、本開示の実施の形態について図面を参照しながら説明する。
　なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨では、ない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（実施の形態１） 
　図１は、実施の形態１に係る撮像装置１００の構成例を示すブロック図である。同図に示すように、撮像装置１００は、例えば、カメラ又はカメラモジュールであり、光学系９００、固体撮像装置１０００を備えている。
　光学系９００は、レンズ９０１と、メカニカルシャッタ９０２とを備えている。レンズ９０１は、被写体からの光（例えば可視光）を集光して固体撮像装置１０００の画素アレイ部１０２上に画像イメージを形成する。メカニカルシャッタ９０２は、レンズ９０１と固体撮像装置１０００との間の光路上に位置し、画素アレイ部１０２上に導かれる光量を制御する。
　固体撮像装置１０００は、画素アレイ部１０２、行走査回路９３０、ＡＤ変換回路１０９、データ転送回路１１０、クロック生成部１２０、及び、画像信号処理部１００１を備えている。
　画像信号処理部１００１は、データ転送回路１１０が出力したデジタルの出力データＯＵＴＰＵＴに対して各種信号処理（画像処理）を行う。
　行走査回路９３０は、行単位で画素部１０１からの信号を読み出すために、複数の画素部１０１を行単位で走査する。
　画素アレイ部１０２は、行列状に配置されている複数の画素部１０１を含む。ここで、画素部１０１は、光電変換を行う光電変換素子を含む受光部を有する。例えば、光電変換素子は、フォトダイオード或いはフォトゲートなどの光感応素子、アモルファスシリコンで構成される光電変換膜、又は、有機光電変換膜である。画素部１０１は、さらに、必要に応じて、光電変換により生じた信号を読み出すためのデバイス、及び初期化動作を行うためのデバイスを有する。
　クロック生成部１２０は、クロック信号（基準クロック信号）を生成し、当該クロック信号をバイナリカウンタ１０４、カラムＡ／Ｄ変換回路１０６、タイミング生成回路３４０、列走査回路３００に供給する。
　図２は、ＡＤ変換回路１０９の構成例を示す図である。
　ＡＤ変換回路１０９は、バイナリカウンタ１０４、Ｄ／Ａ変換回路（以下ＤＡＣと省略）１０５、複数のカラムＡ／Ｄ変換回路１０６、及び複数のカウンタ－ラッチ間データ転送バスＷＢＵＳ（ＷＢＵＳ＿１・・・ＷＢＵＳ＿ｘ）を備えている。
　カラムＡ／Ｄ変換回路１０６は、画素部１０１の１／２列、１列、又は複数列ごとに設けられ、対応する画素部１０１から出力されたアナログ信号をデジタル信号に変換し、当該デジタル信号を保持する。図１～図３では、複数のカラムＡ／Ｄ変換回路１０６は、画素アレイ部１０２内の垂直信号線Ｖ１・・・Ｖｘと一対一に対応する。つまり、ｘ個のカラムＡ／Ｄ変換回路１０６が設けられている。
　各カラムＡ／Ｄ変換回路１０６は、アナログ信号をｎビットのデジタル信号に変換する機能を有する。カラムＡ／Ｄ変換回路１０６は、ｎビットのカウンタ回路２０８を有している。カウンタ回路２０８は、１ビットのカウンタ１０８をｎ個有し、ｎビットカウンタを構成している。
　ＤＡＣ１０５は、バイナリカウンタ１０４から入力されたバイナリ値に従ってアナログランプ電圧（三角波）を生成する。このアナログランプ電圧はカラムＡ／Ｄ変換回路１０６内の比較器１０７に入力されている。
　各カラムＡ／Ｄ変換回路１０６は、比較器１０７及びカウンタ回路２０８を備えている。
　比較器１０７は、ＤＡＣ１０５によって生成されたアナログランプ電圧と、行線Ｈ１・・・Ｈｙ毎に、画素部１０１から垂直信号線Ｖ１・・・Ｖｘを介して得られる画素信号のうち、対応する列の画素信号とを比較する。
　カラムＡ／Ｄ変換回路１０６に含まれるｎビットのカウンタ回路２０８は、画素部１０１毎に垂直信号線の電圧値とアナログランプ電圧とが一致するまでの比較時間をカウントする（カウント動作）。このカウント値がｎビットの画素データである。
　図３は、データ転送回路１１０の構成例を示す図である。
　データ転送回路１１０は、複数の読出し回路２００、タイミング生成回路３４０、列走査回路３００を備えている。
　複数の読出し回路２００は、画素データのビット数と同数設けられる。同図のデータ転送回路１１０は、ｎ個の読出し回路２００を備える。ｎ個の読出し回路２００は、ｎビット画素データを出力する。ｎビット画素データを構成するビットを、ＯＵＴＰＵＴ＿１～ＯＵＴＰＵＴ＿ｎを表記する。各読出し回路２００は、画素部１０１の水平方向の配置個数ｘ個に対応して、ｘ個のラッチドライバ回路２０９、プリチャージ回路２１５、センスアンプ２１０、セレクタ回路１１２、フリップフロップ１１１、出力バッファ１１３を備えている。図３に示すｎ個の読出し回路２００は、セレクタ回路１１２においてｎビット画素データを正転出力（つまり非反転出力）するか、反転出力するかを選択可能に構成されている。この選択により、例えば、同じ値の画素データが連続的に出力することを低減し、また例えば、ビット変化の大きい画素データの連続出力を緩和することができる。
　図３において、ラッチドライバ回路２０９の数は、ｘ×ｎ個である。すなわち、行方向にｘ個、列方向にｎ個のラッチドライバ回路２０９が配列されている。各ラッチドライバ回路２０９は、ラッチ回路２１３及びドライバ回路２１４を含む。ドライバ回路２１４は、ラッチ回路２１３並びに、リードビット線ＲＢＬ及びＮＲＢＬに接続されている。
　列方向にｎ個並ぶラッチ回路２１３は、図２中のカウンタ回路２０８に対応するｎビットの画素データをラッチする。列毎に設けられたカウンタ回路２０８のカウント動作完了後にカウンタ回路２０８内のｎビットのカウント値は、画素データとしてカウンタ－ラッチ間データ転送バスＷＢＵＳを通して、データ転送回路１１０内のラッチ回路２１３に転送される。その結果、ｘ個のｎビット画素データがカウンタ－ラッチ間データ転送バスＷＢＵＳ＿１～ＷＢＵＳ＿ｘを介して、ｘ個×ｎ個のラッチ回路２１３に格納される。
　各列に配置されたｎ個のドライバ回路２１４は、リードワード線ＲＷＬ１・・・ＲＷＬｘによって選択される。選択された列のｎ個のドライバ回路２１４は、対応するｎ個のラッチ回路２１３に保持されるｎビットのデジタル信号を、ラッチ回路２１３の出力よりも小さい振幅をもつ信号としてｎ対のリードビット線対に出力する。各リードビット線対は、リードビット線ＲＢＬおよびリードビット線ＮＲＢＬからなる。このように、リードワード線ＲＷＬ１・・・ＲＷＬｘのいずれかが選択されると、その選択されたリードワード線に接続されているｎ個のラッチドライバ回路２０９内のラッチ回路２１３に保持されたｎビット画素データがｎ対のリードビット線ＲＢＬ及びＮＲＢＬに伝達される。
　列走査回路３００及びタイミング生成回路３４０には、クロック生成部１２０からクロック信号ＣＬＫが供給される。
　列走査回路及３００はリードワード線ＲＷＬ１・・・ＲＷＬｘを順次選択するパルス信号を生成する。
　タイミング生成回路３４０は、及びセンスアンプ２１０に接続されたセンスアンプイネーブル信号線を駆動するためのパルス信号（センスアンプイネーブル信号ＳＡＥ）、プリチャージ回路２１５に接続されたリードビット線ＲＢＬ、ＮＲＢＬをプリチャージするためのパルス信号（プリチャージ信号ＮＰＣＧ）及び、セレクタ回路１１２に接続されるクロックＣＬＫの二倍の周期であるクロックＣＬＫ２を生成する。
　ｎ個のセンスアンプ２１０は、ｎ対のリードビット線ＲＢＬ及びＮＲＢＬから伝達された信号を増幅することで当該信号を通常のデジタル信号に変換する。得られたデジタル信号はセレクタ回路１１２を介してフリップフロップ１１１に入力され、フリップフロップ１１１を介して出力バッファ１１３から出力される。
　ｎ個のセレクタ回路１１２は、ｎ個のセンスアンプ２１０からのｎビット画素データを正転出力するか、反転出力するかを選択する。各セレクタ回路１１２は、正転入力端子、反転入力端子、出力端子、および制御端子を有する。正転入力端子には、対応するセンスアンプからｎビット画素データ中の１ビットデータが入力される。反転入力端子にも、対応するセンスアンプからｎビット画素データ中の１ビットデータが入力される。反転入力端子に入力された１ビットデータは反転される。本実施の形態では、セレクタ回路１１２の制御端子には、選択制御信号としてクロック信号ＣＬＫ２が入力されている。各セレクタ回路１１２は、選択制御信号がローレベルのときに、正転入力端子に入力された１ビットデータを出力つまり正転出力し、ハイレベルのときに、反転入力端子に入力された１ビットデータを反転したデータを出力、つまり反転出力する。図３では、選択制御信号はクロック信号ＣＬＫ２であるので、１列毎に正転出力と反転出力とが切り替わることになる。セレクタ回路１１２は、例えば、奇数列では正転出力、偶数列では反転出力することになる。
　次に、データ転送回路１１０に関して、図１～３の回路図及び図４の波形図を用いて説明する。
　以下では、図３の各列に対応するｎ個のラッチ回路２１３には対応するｎ個のカウンタ１０８から転送されたｎビット画素データが保持されていることを前提に説明する。
　ｎ個のセンスアンプ２１０には、列走査回路３００及びタイミング生成回路３４０によって生成されたセンスアンプイネーブル信号ＳＡＥが入力されている。各センスアンプ２１０は、センスアンプイネーブル信号ＳＡＥがＨ（ハイ）レベルに活性化された場合に、リードビット線ＲＢＬ及びＮＲＢＬの微小電位差をデジタル信号に増幅及び変換し、得られた信号をセンスアンプ出力信号ＳＡＯＵＴに出力する。
　ｎ個のセンスアンプ２１０のセンスアンプ出力ＳＡＯＵＴは、ｎ個のセレクタ回路１１２に入力される。各セレクタ回路１１２の選択制御信号は前述の様に読出しサイクルの２倍周期のクロック信号（ＣＬＫ２）を入力とする。各セレクタ回路１１２の出力はフリップフロップ１１１の入力端子に接続される。フリップフロップ１１１から出力バッファ１１３を介して出力される信号は出力データＯＵＴＰＵＴ＿ｋとして出力される。ここで、ｋは１からｎまでの整数である。
　ｎ個のプリチャージ回路２１５には、列走査回路３００及びタイミング生成回路３４０によって生成されたプリチャージ信号ＮＰＣＧが入力される。プリチャージ回路２１５は、プリチャージ信号ＮＰＣＧがＬ（ロウ）レベルに活性化された場合にリードビット線ＲＢＬ及びＮＲＢＬをＨレベルにプリチャージする。
　図４は、図１～図３に示したデータ転送回路１１０の動作例を具体的に示すタイミングチャートである。本開示の理解を容易とするため、クロック信号ＣＬＫの上に１から１０までのサイクル名を記載している。図４において、横軸は時間軸を示す。また、クロック信号ＣＬＫは、固体撮像装置１０００の動作の基準となるクロック信号である。クロック信号ＣＬＫ２は、クロック信号ＣＬＫの２倍の周期をもつ。センサアンプイネーブル信号ＳＡＥは、ハイレベルのときｎ個のセンスアンプ２１０の出力をイネーブルにする信号である。プリチャージ信号ＮＰＣＧは、ローレベルのときｎ個のプリチャージ回路２１５にｎ対のリードビット線ＲＢＬおよびＮＲＢＬを所定電位にプリチャージさせるための信号である。リードワード線ＲＷＬ１～ＲＷＬ９は、１列目～９列目の列を選択する信号であり、列走査回路３００により走査される。ｘ本あるリードワード線ＲＷＬ１～ＲＷＬｘのうちの９本を示している。一対のリードビット線ＲＢＬおよびＮＲＢＬは、ｎ対のリードビット線ＲＢＬおよびＮＲＢＬのうちの１つだけを代表として示している。ＤＡＴＡ１～ＤＡＴＡ１０は、センスアンプ２１０のデータ出力が変化するタイミングを示す。センスアンプ出力信号ＳＡＯＵＴは、ｎ個の出力バッファ１６のうちの何れか１つの出力バッファ１６の出力信号を示す。出力データＯＵＴＰＵＴは、ｎ本の出力信号ＯＵＴＰＵＰＴ＿１～ＯＵＴＰＵＴ＿ｎのうちの何れか１つを示す。
　また、以下の説明では、ｎビットの画素データのうちの出力データＯＵＴＰＵＴ＿１（最下位ビット）に注目して説明する。
　図４では、ｘ個のラッチ回路２１３（例えば出力データＯＵＴＰＵＴ＿１に対応する）のうちのリードワード線ＲＷＬ１、２、３、４、９、１０に対応するストレージノードＳＮにはＬレベルが保持されており、ストレージノードＮＳＮにはＨレベルが保持されているものとする。この場合、対応するセンスアンプ出力ＳＡＯＵＴはＬになる。
　また、リードワード線ＲＷＬ５、６、７、８に対応するラッチ回路２１３のストレージノードＳＮにはＨレベルが保持されており、ストレージノードＮＳＮにはＬレベルが保持されているものとする。この場合、対応するセンスアンプ出力ＳＡＯＵＴはＨになる。
　図４のサイクル１以前において、列走査回路３００の内部を初期化するため予めリセット信号ＲＳＴが活性化されているものとする。また、プリチャージ信号ＮＰＣＧはＬレベルでありリードビット線ＲＢＬ、ＮＲＢＬは共に所定電位（例えば電源電位）にプリチャージされている。
　列走査回路３００はクロックＣＬＫのサイクル毎にリードワード線ＲＷＬ１・・・ＲＷＬｘを１つずつ順次Ｈレベルとする走査を行う回路でありクロックＣＬＫのＨ期間毎にＲＷＬ１・・・ＲＷＬｘを順次活性化する。この走査はリセット信号ＲＳＴによってリセットされ一旦リセットされるとリードワード線の活性化の順序はＲＷＬ１、ＲＷＬ２・・・ＲＷＬｘの順に再設定される。また、タイミング生成回路３４０はクロックの立下りエッジでセンスアンプイネーブル信号ＳＡＥをＨレベルとし、一定期間を経てＬレベルとなる。またＳＡＥがＬレベルに遷移するタイミングでプリチャージ信号ＮＰＣＧはＬレベルとなりクロックＣＬＫの立ち上がりエッジでＨレベルに遷移する回路である。
　サイクル１では、前述の様に列走査回路３００から出力されるリードワード線ＲＷＬ１はクロックＣＬＫのＨ期間でＨレベル活性化されクロックＣＬＫの立下りでＬレベルとなる。ＲＷＬ１がＨに活性化されるとＲＷＬ１に対応したｎ個のラッチドライバ回路２０９内の最下位ビットに対応するドライバ回路２１４はラッチ回路２１３の値に応じて一対のリードビット線ＲＢＬおよびＮＲＢＬのどちらか一方の電荷をディスチャージする。ここでは、ＲＷＬ１に対応したラッチ回路２１３内のデータであるストレージノードＳＮはＬが記憶されているためリードビット線ＲＢＬがＬレベルに遷移する。一方ＮＲＢＬはＨレベルを保持する。
　サイクル１のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥがＨに活性化されることでリードビット線ＲＢＬおよびＮＲＢＬの電位状態に応じた信号がセンスアンプ出力ＳＡＯＵＴに出力される。サイクル１はＲＢＬがＬレベルに遷移し、ＮＲＢＬはＨレベルを保持するため出力信号ＳＡＯＵＴにはＬレベルになる。
　サイクル１では、クロックＣＬＫ２がＬレベルであるため、セレクタ回路１１２は正転出力を選択する。つまり、セレクタ回路１１２は、センスアンプ出力ＳＡＯＵＴと同じ極性の１ビットデータをフリップフロップ１１１に出力する。
　センスアンプイネーブル信号ＳＡＥのＨ期間の一定経過後、プリチャージ信号ＮＰＣＧはＬレベルとなることでリードビット線ＲＢＬ／ＮＲＢＬがプリチャージされサイクル２の動作に備える。このときセンスアンプ出力ＳＡＯＵＴの出力レベルのＬレベルは保持される。
　サイクル２のＣＬＫの立ち上がりで、サイクル１でラッチドライバ回路２０９から読出した信号はフリップフロップ１１１と出力バッファ１１３を通して出力データＯＵＴＰＵＴ＿１としてＬレベルが出力される。
　サイクル２では、サイクル１に引き続き列走査回路から出力されるリードワード線ＲＷＬ２はクロックＣＬＫのＨ期間でＨレベルに活性化されクロックＣＬＫの立下りでＬレベルとなる。ＲＷＬ２がＨに活性化されるとＲＷＬ２に対応したラッチドライバ回路２０９内のドライバ回路２１４はラッチ回路２１３の値に応じてリードビット線の電荷をディスチャージする。ここでは、ＲＷＬ２に対応したラッチ回路２１３内のデータであるストレージノードＳＮはＬが記憶されているためリードビット線ＲＢＬがＬレベルに遷移する。一方ＮＲＢＬはＨレベルを保持する。
　サイクル３のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥがＨに活性化されることでリードビット線の電位状態に応じた信号がセンスアンプ出力ＳＡＯＵＴに出力される。サイクル２はＲＢＬがＬレベルに遷移し、ＮＲＢＬはＨレベルを保持するためセンスアンプ出力ＳＡＯＵＴにはＬレベルが出力される。
　サイクル２では、クロックＣＬＫ２がＨレベルであるためセンスアンプ出力ＳＡＯＵＴと逆極性のデータがフリップフロップ１１１に入力される。
　センスアンプイネーブル信号ＳＡＥのＨ期間の一定経過後、プリチャージ信号ＮＰＣＧはＬレベルとなることでリードビット線ＲＢＬ／ＮＲＢＬがプリチャージされサイクル３の動作に備える。このときセンスアンプ出力ＳＡＯＵＴの出力レベルのＬレベルは保持される。
　サイクル３のＣＬＫの立ち上がりで、サイクル２でラッチドライバ回路２０９から読出した信号はフリップフロップ１１１と出力バッファ１１３を通して出力データＯＵＴＰＵＴ＿１としてＨレベルが出力される。
　以下サイクル３での動作はサイクル１と同じでありサイクル４はサイクル２と同じ動作を行う。
　サイクル５では、前述の様に列走査回路から出力されるリードワード線ＲＷＬ５はクロックＣＬＫのＨ期間でＨレベル活性化されクロックＣＬＫの立下りでＬレベルとなる。ＲＷＬ５がＨに活性化されるとＲＷＬ５に対応したラッチドライバ回路２０９内のドライバ回路２１４はラッチ回路２１３の値に応じてリードビット線の電荷をディスチャージする。ここでは、ＲＷＬ５に対応したラッチ回路２１３内のデータであるストレージノードＳＮはＨが記憶されているためリードビット線ＮＲＢＬがＬレベルに遷移する。一方ＲＢＬはＨレベルを保持する。
　サイクル６のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥがＨに活性化されることでリードビット線の電位状態に応じた信号がセンスアンプ出力ＳＡＯＵＴに出力される。サイクル５はＮＲＢＬがＬレベルに遷移し、ＲＢＬはＨレベルを保持するためセンスアンプ出力ＳＡＯＵＴにはＨレベルが出力される。
　サイクル５では、クロックＣＬＫ２がＬレベルであるためセンスアンプ出力ＳＡＯＵＴと同じ極性のデータがフリップフロップ１１１に入力される。
　センスアンプイネーブル信号ＳＡＥのＨ期間の一定経過後、プリチャージ信号ＮＰＣＧはＬレベルとなることでリードビット線ＲＢＬ／ＮＲＢＬがプリチャージされサイクル６の動作に備える。このときセンスアンプ出力ＳＡＯＵＴの出力レベルのＨレベルは保持される。
　サイクル６のＣＬＫの立ち上がりで、サイクル５でラッチドライバ回路２０９から読出した信号はフリップフロップ１１１と出力バッファ１１３を通して出力データＯＵＴＰＵＴ＿１としてＨレベルが出力される。
　サイクル６では、サイクル５に引き続き列走査回路から出力されるリードワード線ＲＷＬ６はクロックＣＬＫのＨ期間でＨレベルに活性化されクロックＣＬＫの立下りでＬレベルとなる。ＲＷＬ６がＨに活性化されるとＲＷＬ６に対応したラッチドライバ回路２０９内のドライバ回路２１４はラッチ回路２１３の値に応じてリードビット線の電荷をディスチャージする。ここでは、ＲＷＬ６に対応したラッチ回路２１３内のデータであるストレージノードＳＮはＨが記憶されているためリードビット線ＮＲＢＬがＬレベルに遷移する。一方ＲＢＬはＨレベルを保持する。
　サイクル７のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥがＨに活性化されることでリードビット線の電位状態に応じた信号がセンスアンプ出力ＳＡＯＵＴに出力される。サイクル６はＮＲＢＬがＬレベルに遷移し、ＲＢＬはＨレベルを保持するためセンスアンプ出力ＳＡＯＵＴにはＨレベルが出力される。
　サイクル６では、クロックＣＬＫ２がＨレベルであるためセンスアンプ出力ＳＡＯＵＴと逆極性のデータがフリップフロップ１１１に入力される。
　センスアンプイネーブル信号ＳＡＥのＨ期間の一定経過後、プリチャージ信号ＮＰＣＧはＬレベルとなることでリードビット線ＲＢＬ／ＮＲＢＬがプリチャージされサイクル７の動作に備える。このときセンスアンプ出力ＳＡＯＵＴの出力レベルのＨレベルは保持される。
　サイクル７のＣＬＫの立ち上がりで、サイクル６でラッチドライバ回路２０９から読出した信号はフリップフロップ１１１と出力バッファ１１３を通して出力データＯＵＴＰＵＴ＿１としてＬレベルが出力される。
　以下サイクル７での動作はサイクル５と同じでありサイクル８はサイクル６と同じ動作を行う。
　また、サイクル９での動作はサイクル１、３と同じでありサイクル１０はサイクル２、４と同じ動作を行う。
　以降画素データに応じた読出しをサイクルｘ＋１回繰り返すことでＲＷＬｘに対応する画素データまでの読出しを行う。
　この本実施の形態では、奇数サイクルに対応する画素データを正転データとしてフリップフロップ１１１から読出し、偶数サイクルに対応する画素データを反転データとして読み出している。画像信号処理部１００１はサイクル毎にデータの正転、反転を偶数サイクルでは、さらにデータを反転した後に各種画像処理を行う。
　以上の様に、この実施の形態では、リードワード線ＲＷＬ１、２、３、４、９、１０に対応したラッチドライバ回路２０９に同じデータが記憶され、リードワード線ＲＷＬ５、６、７、８に対応した全てのラッチドライバ回路２０９にリードワード線ＲＷＬ１に対応したラッチ回路ドライバ２０９に記憶されていたデータとは逆のデータが記憶されている場合においてもフリップフロップは遷移状態を増加させることが出来る。
　前述の様に従来の固体撮像装置では、電流を消費しない状態が続いた後に複数サイクルでの平均電流消費の変動が大きく、電源ノイズを発生させる。この実施例では、同じデータが続いた場合においてフリップフロップ１１１の活性率を増加させることで複数サイクルにおける平均消費電流の変動を抑えることができるため、画質の向上を行うことが可能になる。
　以上説明してきたように本実施の形態における固体撮像装置は、画素データを構成する１ビットのデジタル信号を保持するラッチ回路２１３と、前記ラッチ回路２１３に保持される前記デジタル信号をリードビット線対（ＲＢＬ、ＮＲＢＬ）に出力するドライバ回路２１４と、前記リードビット線対（ＲＢＬ、ＮＲＢＬ）に接続されるセンスアンプ２１０と、前記センスアンプ２１０から、出力される前記デジタル信号を正転出力するか、反転出力するかを選択するセレクタ回路１１２とを備える。
　この構成によれば、同じ画素データが続いた場合には、連続する画素データ間のビット変化を抑制することも可能であり、データ転送による平均的な消費電流の変動を抑制する。これにより、ノイズの発生を抑制して画質劣化を抑制することができる。
　また、本実施の形態における固体撮像装置は、光電変換を行う複数の画素部１０１が行列状に配置される画素アレイ部１０２と、複数の画素部１０１からの列毎のアナログ信号をデジタル信号に変換するＡＤ変換部１０９と、デジタル信号を保持する列毎に配置される複数のラッチ回路２１３と、複数のラッチ回路２１３に保持されるデジタル信号を列毎に順次出力する複数のドライバ回路２１４と、複数のドライバ回路２１４に接続される複数のリードビット線対ＲＢＬ、ＮＲＢＬと、複数のリードビット線対ＲＢＬ、ＮＲＢＬに接続される複数のセンスアンプ２１０と、複数のセンスアンプ２１０から、順次出力されるデジタル信号を列毎に正転出力するか、反転出力するかを選択する複数のセレクタ回路１１２と、を備える。
　この構成によれば、同じ画素データが続いた場合には、連続する画素データ間のビット変化を抑制することも可能であり、データ転送による平均的な消費電流の変動を抑制し、これにより、ノイズの発生を抑制して画質劣化を抑制することができる。
　ここで、ＡＤ変換部１０９は、アナログ信号をｎ（ｎは２以上の整数）ビットのデジタル信号に変換し、複数のラッチ回路２１３は、列毎にｎ個配置され、複数のドライバ回路２１４は、列毎にｎ個配置され、複数のリードビット線対は、ｎ個配置され、複数のリードビット線対のそれぞれは、行方向に並ぶドライバ回路２１４を接続し、複数のセンスアンプ２１０は、ｎ個配置され、複数のセレクタ回路１１２は、ｎ個配置されてもよい。
　この構成によれば、ｎビットの画素データの転送時に、イズの発生を抑制して画質劣化を抑制することができる。
　ここで、複数のセレクタ回路１１２は、動作クロック信号のｋ（ｋは２以上の整数）倍の周期をもつクロック信号をセレクト制御信号として入力してもよい。
　この構成によれば、ｋ列毎に正転出力と反転出力とを切り替えることができる。言い換えれば、連続するｋ列の画素データを連続して正転出力し、その後、連続するｋ列の画素データを反転出力することを繰り返すことができる。正転出力と反転出力との選択によって出力データに変化を与えることができ、同じ画素データが連続した直後に発生する大きなノイズを抑制することができる。
　ここで、固体撮像装置は、複数のセレクタ回路１１２から出力されるデジタル信号を出力する複数の出力バッファ１１３と、複数の出力バッファ１１３からの信号をデジタル処理するための信号処理部とを備えてもよい。
　なお、本構成は、固体撮像装置のみならず、順次読み出しを行う半導体記憶装置における読み出しの低ノイズ化にも応用可能である。
　（実施の形態２）
　以下、図面を参照しながら、実施の形態２に係る固体撮像装置の構成及び動作について、実施の形態１との相違点を中心に説明する。
　図５は、実施の形態２に係る撮像装置１００ｂの構成を示すブロック図である。同図に示すように、撮像装置１００ｂは、光学系９００、固体撮像装置１０００ｂを備え、例えばカメラ又はカメラモジュールである。
　固体撮像装置１０００ｂは、画素アレイ部１０２、行走査回路９３０、ＡＤ変換回路１０９、データ転送回路１４０、クロック生成部１２０、及び、画像信号処理部１００１ｂを備えている。
　データ転送回路１４０は出力データＯＵＴＰＵＴ及び反転認識信号ＦＬＩＰＯＵＴを出力するブロックである。
　画像信号処理部１００１ｂは、データ転送回路が出力したデジタルの出力データＯＵＴＰＵＴ及び反転認識信号ＦＬＩＰＯＵＴに対して各種信号処理（画像処理）を行うブロックである。
　これらデータ転送回路１４０、画像信号処理部１００１以外の構成は実施の形態１で示した撮像装置１００と同じである。
　図６は、本開示の実施の形態２に係るデータ転送回路１４０の構成例を詳細に示す回路図である。
　図６のデータ転送回路１４０は図５のデータ転送回路１４０の詳細を示しており、図１に示した様に画素を水平方向にｘ個配置されており、これに対応して図６に示したデータ転送回路１４０はラッチドライバ回路２０９を水平方向にｘ個備え、プリチャージ回路２１５とセンスアンプ２１０、セレクタ回路１１２、フリップフロップ１１５、１１６、１１７、出力バッファ１１３、一致検出回路２０６を備えた読出し回路２０１と多数決検知回路５００、タイミング生成回路３４１、列走査回路３００で構成される。
　先の実施の形態１で示した図３に含まれる、センスアンプ２１０、プリチャージ回路２１５、ラッチドライバ回路２０９、列走査回路３００は同じである。
　また、図６では、タイミング生成回路３４１は図３のタイミング生成回路３４０から、クロックＣＬＫ２の出力を省いた構成である。
　一致検出回路２０６はセンスアンプ２１０からの出力を入力とし、複数のフリップフロップＦＦ１１５、１１６、１１７、と排他的論理和回路４００とセレクタ回路１１２によって構成されており、２つのフリップフロップＦＦ１１５、１１６は縦続接続されている。フリップフロップ１１６の出力はセレクタ回路１１２の入力に接続される。
　排他的論理和回路４００は、センスアンプ２１０から順次出力されるデジタル信号としての第１のデジタル信号と次のサイクルで出力される第２のデジタル信号とを比較する比較回路として動作する。比較結果は、一致するかしないかを示す排他的論理和信号ＥＸＯＲＯＵＴとして出力される。具体的には、排他的論理和回路４００はセレクタ１１２回路の出力および、フリップフロップ１１５の出力を入力とし、排他的論理和信号ＥＸＯＲＯＵＴを出力する。この排他的論理和回路４００の出力は多数決検知回路５００の入力に接続され、多数決検知回路５００の出力がセレクタ回路１１２のセレクト信号に接続される。セレクタ回路１１２の出力はフリップフロップ１１７の入力に接続され出力バッファ１１３の入力に接続される。
　尚、データ転送回路１４０は読出し回路２０１が５つで構成されているものとする。
　排他的論理和回路４００はＩＮｐｒｅとＩｎＰｏｓｔの２つの入力を持ち、ＥＸＯＲＯＵＴを出力回路である。ＩＮｐｒｅとＩｎＰｏｓｔが異なる入力レベル（ＨレベルもしくはＬレベル）の場合、ＥＸＯＲＯＵＴとしてＨレベルを出力する。
　尚、図６では、排他的論理和回路４００のＩＮｐｒｅ、ＩｎＰｏｓｔにＥＸＯＲＯＵＴに５つある読出し回路２０１毎にそれぞれ１、５のサフィックスを付加している。
　多数決検知回路５００は読出し回路２０１から出力される排他的論理和出力ＥＸＯＲＯＵＴ＿１・・・ＥＸＯＲＯＵＴ＿５、リセット信号ＲＳＴＩＮ、クロックＣＬＫ、センスアンプイネーブル信号ＳＡＥを入力とし、ＥＸＯＲＯＵＴ＿１～５のＨレベルの総数が３（ハミング距離３）以上の場合は選択制御信号ＳＥＬＯＵＴにＨを、ＥＸＯＲＯＵＴ＿１～５のＨレベルの総数が２（ハミング距離２）以下の場合は選択制御信号ＳＥＬＯＵＴにＬを出力する回路である。
　図７Ａは多数決検知回路５００の構成例を詳細に示す回路図である。また、図７Ｂは、排他的論理和回路４００の構成例を示す回路図である。
　尚、図７Ａでは、図６同様に排他的論理和回路４００のＩＮｐｒｅ、ＩｎＰｏｓｔにＥＸＯＲＯＵＴに５つある読出し回路２０１毎にそれぞれ１、５のサフィックスを付加している。
　多数決検知回路５００はセンスアンプ２１１と５つの一致検出ドライバ５１０、プルアップ回路５２０、フリップフロップ１１８、１１９で構成されている。検出ノード（ＭＩＳＳ）、検出ノード（ＨＩＴ）にはプルアップ回路５２０が接続され、５つの一致検出ドライバとセンスアンプ２１１が接続されている。検出ノード（ＭＩＳＳ）、検出ノード（ＨＩＴ）の電位状態はＥＸＯＲＯＵＴ＿１・・・ＥＸＯＲＯＵＴ＿５の信号状態によって決定され、５ビットあるＥＸＯＲＯＵＴ＿１・・・ＥＸＯＲＯＵＴ＿５のＨレベルが３以上の場合は検出ノード（ＨＩＴ）の電位は検出ノード（ＭＩＳＳ）の電位よりも下がり、Ｈレベルが２以下の場合は検出ノード（ＭＩＳＳ）の電位は検出ノード（ＨＩＴ）の電位よりも下がる。
　この検出ノード（ＨＩＴ）と検出ノード（ＭＩＳＳ）の電位関係を後段のセンスアンプ２１１が増幅しＦＬＩＰ＿Ｉに出力する。出力されたＦＬＩＰ＿Ｉは縦続接続された２つのフリップフロップ１１８、１１９を経て反転認識信号ＦＬＩＰＯＵＴを出力する。
　フリップフロップ１１８、１１９はそれぞれクロックＣＬＫの立ち上がりでデータを更新する。
　このデータ転送回路１４０に関して、図６、図７Ａ、図７Ｂの回路図、図８、図９、図１０の状態表波形及び図１１の波形図を用いて説明する。
　なお、本実施の形態においても先の実施の形態同様にカウンタ回路２０８から、ラッチ回路２１３への画素データの書き込みに関する図及び記載は省略しており、ラッチ回路２１３には後述する画素データが保持されていることを前提に説明する。
　図８は、各ＲＷＬ１、２、３、４、５、６に対応した画素データ例を示す図である。この画素データ例は、上記各ＲＷＬ１～６のそれぞれに対応するｎ（本実施形態ではｎ＝５）個のラッチ回路２１３内のストレージノードＳＮの状態を示している。
　データは５ビットのデータでありＲＷＬ１に対応する５つのラッチ回路２１３のデータはＤＡＴＡ１に対応して全てＬレベルであり、ＲＷＬ２に対応する５つのラッチ回路２１３のデータはＤＡＴＡ２に対応して全てＨレベルである。以降ＲＷＬ３、４、５、６には図８で示すＤＡＴＡ３、４、５、６のデータが記憶されているものとする。
　図１１は図５、６に示したデータ転送回路１４０の動作例を具体的に示すタイミングチャートである。本開示の理解を容易とするため、クロック信号ＣＬＫの上に１から７までのサイクル名を記載している。
　サイクル１以前において、列走査回路３００の内部を初期化するため予めリセット信号ＲＳＴが活性化されているものとする。また、プリチャージ信号ＮＰＣＧはＬレベルでありリードビット線ＲＢＬ、ＮＲＢＬは電源電位にプリチャージされている。
　読出しに関する列走査回路３００の動作は実施の形態１と同様である。またタイミング生成回路３４１が出力するセンスアンプイネーブル信号ＳＡＥ、プリチャージ信号ＮＰＣＧの動作も実施の形態１のタイミング生成回路３４０と同様である。
　尚、列走査回路３００、タイミング生成回路３４１の回路の詳細は省いている。
　一致検出回路２０６のフリップフロップＦＦ１１５、１１６、１１７はＣＬＫの立ち上がりでデータを取り込み次ＣＬＫの立ち上がりで入力されたデータを出力する。
　サイクル１では、図８で示した通り画素データがすべてＬであるため図１１に示した様にクロックの立下りから、次サイクルのクロックＣＬＫの立下りまでセンスアンプ出力ＳＡＯＵＴ＿１・・・ＳＡＯＵＴ＿５から、Ｌレベルの信号（ＤＡＴＡ１）が出力される。
　サイクル２のＣＬＫの立ち上がりにおいて、図１１に示した様に前サイクルでセンスアンプ出力から、読み出されたＤＡＴＡ１がフリップフロップ１１５を介してＩｎＰｒｅに出力されサイクル２の期間保持される。
　また、サイクル２では、図８で示した通り画素データがすべてＨであるためクロックの立下りから、次サイクルのクロックＣＬＫの立下りまでセンスアンプ出力ＳＡＯＵＴ＿１・・・ＳＡＯＵＴ＿５から、Ｈレベルの信号（ＤＡＴＡ２）が出力される。
　サイクル３のＣＬＫの立ち上がりにおいて、図１１に示した様に前サイクルでセンスアンプ出力から、読み出されたＤＡＴＡ２がフリップフロップ１１５を介してＩｎＰｒｅに出力されサイクル３の期間保持される。
　また、サイクル３のＣＬＫの立ち上がりにおいて、前サイクルでフリップフロップ１１５出力から、読み出されたＤＡＴＡ１がフリップフロップ１１６とセレクタ回路１１２を介してＩｎＰｏｓｔに出力されサイクル３の期間保持される。
　このときセレクタ回路１１２の選択制御信号ＳＥＬＯＵＴは多数決検知回路５００に外部から、供給されるリセット信号ＲＳＴＩＮがサイクル１、２、３に渡って活性化されているためサイクル１～３までは、Ｌレベルを出力している。
　またサイクル３では、図８で示した通り画素データはＤＡＴＡ＜５：１＞は０１０１１であるため、クロックの立下りから、サイクル３のクロックの立下りまでセンスアンプ出力であるＳＡＯＵＴ＿１はＨを、ＳＡＯＵＴ＿２はＨを、ＳＡＯＵＴ＿３はＬを、ＳＡＯＵＴ＿４はＨを、ＳＡＯＵＴ＿５はＬを、それぞれ出力する（ＤＡＴＡ３）。
　サイクル３では、排他的論理和回路４００は前述のように、ＤＡＴＡ１とＤＡＴＡ２のそれぞれのビットの排他的論理和結果を出力する。ＤＡＴＡ１とＤＡＴＡ２は５ビットすべて反転した状態にあるため排他的論理和ＥＸＯＲＯＵＴ＿１・・・＿５は全てＨレベルを出力する。
　この時、多数決検知回路５００は図７で示すように、クロックＣＬＫのＨ期間では、多数決検知回路５００内の一致検出ドライバ５１０のＮｃｈトランジスタペア５０１、５０２のうちＨＩＴノードに接続されたＮｃｈトランジスタペア５０２がグランドと導通状態となりＨＩＴノードの電位が低下する。
　サイクル３のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥが立ち上がるとセンスアンプはＨＩＴノードの電位がＭＩＳＳノードよりも電位が低いためセンスアンプに接続されたＤＡ＿ＨＩＴの電位がＬレベルに遷移する。
　そのため、反転フラグＦＬＩＰ＿Ｉの電位がＨレベルに遷移し、反転フラグＦＬＩＰ＿Ｉの出力は次サイクルのセンスアンプイネーブル信号ＳＡＥの立ち上がりまで保持される。
　サイクル４のクロックの立ち上がりでは、前サイクル期間においてＩｎＰｏｓｔに保持されていたＤＡＴＡ１がフリップフロップ１１７と出力バッファ１１３を介して出力データＯＵＴＰＵＴ＿１～５に出力され同サイクル期間中保持される。
　また、サイクル４では、前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＨレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＨレベルとして出力され同サイクル期間中保持される。
　サイクル４のＣＬＫの立ち上がりにおいて、図１１に示した様に前サイクルでセンスアンプ出力から、読み出されたＤＡＴＡ３がフリップフロップ１１５を介してＩｎＰｒｅに出力されサイクル４の期間保持される。
　また、サイクル４のＣＬＫの立ち上がりにおいて、前サイクルでフリップフロップ１１５出力から、読み出されたＤＡＴＡ２がフリップフロップ１１６とセレクタ回路１１２を介してＩｎＰｏｓｔに出力されサイクル４の期間保持される。
　このとき前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＨレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＨレベルとして出力され同サイクル期間中保持されるため、セレクタ回路１１２はフリップフロップ１１６の反転信号を出力する。つまりＩＮＰｏｓｔにはＤＡＴＡ２の反転信号が出力される事になる。
　同サイクルでは、排他的論理和回路４００の入力にはＩＮＰｏｓｔに出力されたＤＡＴＡ２の反転信号と、ＩＮＰｒｅに出力されたＤＡＴＡ３の信号の２種類の信号が入力されそれぞれのビット毎に一致・不一致の検出を行う。このときＥＸＯＲＯＵＴ＜５：１＞は０１０１１となる。
　この時、多数決検知回路５００は図７で示すように、クロックＣＬＫのＨ期間では、多数決検知回路５００内の一致検出ドライバ５１０のＮｃｈトランジスタペア５０１、５０２のうちＭＩＳＳノードに接続されたＮｃｈトランジスタペア５０１が２つ、ＨＩＴノードに接続されたＮｃｈトランジスタペアが３つグランドに導通状態となる。
　この場合ＭＩＳＳ／ＨＩＴ双方のノードの電位が低下するが、グランドに導通しているＮｃｈトランジスタペア数が多いＨＩＴノードの電位がＭＩＳＳノードの電位よりも低くなる。
　サイクル４のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥが立ち上がるとセンスアンプはＨＩＴノードの電位がＭＩＳＳノードよりも電位が低いためセンスアンプに接続されたＤＡ＿ＨＩＴの電位がＬレベルに遷移する。
　そのため、反転フラグＦＬＩＰ＿Ｉの電位がＨレベルに遷移し、反転フラグＦＬＩＰ＿Ｉの出力は次サイクルのセンスアンプイネーブル信号ＳＡＥの立ち上がりまで保持される。
　サイクル５のクロックＣＬＫの立ち上がりでは、前サイクル期間においてＩｎＰｏｓｔに保持されていたＤＡＴＡ２の反転信号がフリップフロップ１１７と出力バッファ１１３を介して出力データＯＵＴＰＵＴ＿１～５に出力され同サイクル期間中保持される。
　また、サイクル５のクロックＣＬＫ立ち上がりでは、前サイクルで保持されていた選択制御信号ＳＥＬＯＵＴのＨレベル出力がフリップフロップ１１９を介してＨレベルとして出力され同サイクル期間中保持される。
　また、サイクル５では、前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＨレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＨレベルとして出力され同サイクル期間中保持される。
　サイクル５のＣＬＫの立ち上がりにおいて、図１１に示した様に前サイクルでセンスアンプ出力から、読み出されたＤＡＴＡ４がフリップフロップ１１５を介してＩｎＰｒｅに出力されサイクル５の期間保持される。
　また、サイクル５のＣＬＫの立ち上がりにおいて、前サイクルでフリップフロップ１１５出力から、読み出されたＤＡＴＡ３がフリップフロップ１１６とセレクタ回路１１２を介してＩｎＰｏｓｔに出力されサイクル５の期間保持される。
　このとき前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＨレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＨレベルとして出力され同サイクル期間中保持されるため、セレクタ回路１１２はフリップフロップ１１６の反転信号を出力する。つまりＩＮＰｏｓｔにはＤＡＴＡ３の反転信号が出力される事になる。
　同サイクルでは、排他的論理和回路４００の入力にはＩＮＰｏｓｔに出力されたＤＡＴＡ３の反転信号と、ＩＮＰｒｅに出力されたＤＡＴＡ４の信号の２種類の信号が入力されそれぞれのビット毎に一致・不一致の検出を行う。このときＥＸＯＲＯＵＴ＜５：１＞は１００００となる。
　この時、多数決検知回路５００は図７で示すように、クロックＣＬＫのＨ期間では、多数決検知回路５００内の一致検出ドライバ５１０のＮｃｈトランジスタペア５０１、５０２のうちＭＩＳＳノードに接続されたＮｃｈトランジスタペア５０１が４つ、ＨＩＴノードに接続されたＮｃｈトランジスタペアが１つグランドに導通状態となる。
　この場合ＭＩＳＳ／ＨＩＴ双方のノードの電位が低下するが、グランドに導通しているＮｃｈトランジスタペア数が多いＭＩＳＳノードの電位がＨＩＴノードの電位よりも低くなる。
　サイクル５のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥが立ち上がるとセンスアンプはＭＩＳＳノードの電位がＨＩＴノードよりも電位が低いためセンスアンプに接続されたＤＡ＿ＨＩＴの電位がＨレベルに遷移する。
　そのため、反転フラグＦＬＩＰ＿Ｉの電位がＬレベルに遷移し、反転フラグＦＬＩＰ＿Ｉの出力は次サイクルのセンスアンプイネーブル信号ＳＡＥの立ち上がりまで保持される。
　サイクル６のクロックの立ち上がりでは、前サイクル期間においてＩｎＰｏｓｔに保持されていたＤＡＴＡ３の反転信号がフリップフロップ１１７と出力バッファ１１３を介して出力データＯＵＴＰＵＴ＿１～５に出力され同サイクル期間中保持される。
　また、サイクル６のクロックＣＬＫ立ち上がりでは、前サイクルで保持されていた選択制御信号ＳＥＬＯＵＴのＨレベル出力がフリップフロップ１１９を介してＨレベルとして出力され同サイクル期間中保持される。
　また、サイクル６では、前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＬレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＬレベルとして出力され同サイクル期間中保持される。
　サイクル６のＣＬＫの立ち上がりにおいて、図１１に示した様に前サイクルでセンスアンプ出力から、読み出されたＤＡＴＡ５がフリップフロップ１１５を介してＩｎＰｒｅに出力されサイクル６の期間保持される。
　また、サイクル６のＣＬＫの立ち上がりにおいて、前サイクルでフリップフロップ１１５出力から、読み出されたＤＡＴＡ４がフリップフロップ１１６とセレクタ回路１１２を介してＩｎＰｏｓｔに出力されサイクル６の期間保持される。
　このとき前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＬレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＬレベルとして出力され同サイクル期間中保持されるため、セレクタ回路１１２はフリップフロップ１１６の信号をそのまま出力する。つまりＩＮＰｏｓｔにはＤＡＴＡ４の信号が出力される事になる。
　同サイクルでは、排他的論理和回路４００の入力にはＩＮＰｏｓｔに出力されたＤＡＴＡ４の信号と、ＩＮＰｒｅに出力されたＤＡＴＡ５の信号の２種類の信号が入力されそれぞれビット毎に一致・不一致の検出を行う。このときＥＸＯＲＯＵＴ＜５：１＞は１１０００となる。
　この時、多数決検知回路５００は図７で示すように、クロックＣＬＫのＨ期間では、多数決検知回路５００内の一致検出ドライバ５１０のＮｃｈトランジスタペア５０１、５０２のうちＭＩＳＳノードに接続されたＮｃｈトランジスタペア５０１が３つ、ＨＩＴノードに接続されたＮｃｈトランジスタペアが２つグランドに導通状態となる。
　この場合ＭＩＳＳ／ＨＩＴ双方のノードの電位が低下するが、グランドに導通しているＮｃｈトランジスタペア数が多いＭＩＳＳノードの電位がＨＩＴノードの電位よりも低くなる。
　サイクル６のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥが立ち上がるとセンスアンプはＭＩＳＳノードの電位がＨＩＴノードよりも電位が低いためセンスアンプに接続されたＤＡ＿ＨＩＴの電位がＨレベルに遷移する。
　そのため、反転フラグＦＬＩＰ＿Ｉの電位がＬレベルに遷移し、反転フラグＦＬＩＰ＿Ｉの出力は次サイクルのセンスアンプイネーブル信号ＳＡＥの立ち上がりまで保持される。
　サイクル７のクロックの立ち上がりでは、前サイクル期間においてＩｎＰｏｓｔに保持されていたＤＡＴＡ４の信号がフリップフロップ１１７と出力バッファ１１３を介して出力データＯＵＴＰＵＴ＿１～５に出力され同サイクル期間中保持される。
　また、サイクル７のクロックＣＬＫ立ち上がりでは、前サイクルで保持されていた選択制御信号ＳＥＬＯＵＴのＬレベル出力がフリップフロップ１１９を介してＬレベルとして出力され同サイクル期間中保持される。
　また、サイクル７では、前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＬレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＬレベルとして出力され同サイクル期間中保持される。
　サイクル７のＣＬＫの立ち上がりにおいて、図１１に示した様に前サイクルでセンスアンプ出力から、読み出されたＤＡＴＡ６がフリップフロップ１１５を介してＩｎＰｒｅに出力されサイクル７の期間保持される。
　また、サイクル７のＣＬＫの立ち上がりにおいて、前サイクルでフリップフロップ１１５出力から、読み出されたＤＡＴＡ５がフリップフロップ１１６とセレクタ回路１１２を介してＩｎＰｏｓｔに出力されサイクル７の期間保持される。
　このとき前サイクルで出力された反転フラグＦＬＩＰ＿ＩのＬレベルがＣＬＫの立ち上がりで選択制御信号ＳＥＬＯＵＴにＬレベルとして出力され同サイクル期間中保持されるため、セレクタ回路１１２はフリップフロップ１１６の信号をそのまま出力する。つまりＩＮＰｏｓｔにはＤＡＴＡ５の信号が出力される事になる。
　同サイクルでは、排他的論理和回路４００の入力にはＩＮＰｏｓｔに出力されたＤＡＴＡ５の信号と、ＩＮＰｒｅに出力されたＤＡＴＡ６の信号の２種類の信号が入力され、それぞれビット毎に一致・不一致の検出を行う。このときＥＸＯＲＯＵＴ＜５：１＞は００１００となる。
　この時、多数決検知回路５００は、図７で示すように、クロックＣＬＫのＨ期間では、多数決検知回路５００内の一致検出ドライバ５１０のＮｃｈトランジスタペア５０１、５０２のうちＭＩＳＳノードに接続されたＮｃｈトランジスタペア５０１が４つ、ＨＩＴノードに接続されたＮｃｈトランジスタペアが１つグランドに導通状態となる。
　この場合、ＭＩＳＳ／ＨＩＴ双方のノードの電位が低下するが、グランドに導通しているＮｃｈトランジスタペア数が多いＭＩＳＳノードの電位がＨＩＴノードの電位よりも低くなる。
　サイクル６のクロックＣＬＫの立下りでセンスアンプイネーブル信号ＳＡＥが立ち上がるとセンスアンプはＭＩＳＳノードの電位がＨＩＴノードよりも電位が低いためセンスアンプに接続されたＤＡ＿ＨＩＴの電位がＨレベルに遷移する。
　そのため、反転フラグＦＬＩＰ＿Ｉの電位がＬレベルに遷移し、反転フラグＦＬＩＰ＿Ｉの出力は次サイクルのセンスアンプイネーブル信号ＳＡＥの立ち上がりまで保持される。
　以降サイクル８・・・ｘ＋３サイクルかけてｘ列の画素データの読出しを行う。
　図９は、実施の形態２に係るサイクル３～７における排他的論理和回路の入力状態及び反転フラグの出力状態を示す図である。図９では、入力状態として、サイクル３から、サイクル７までのＩｎＰｒｅのデータとＩｎＰｏｓｔのデータを示している。
　サイクル３では、排他的論理和入力ＩＮＰｏｓｔのＤＡＴＡ１と排他的論理和入力ＩＮＰｒｅのＤＡＴＡ２に入力された５ビットのすべてのビットが異なることから、ハミング距離は５であり、多数決検知回路５００は同サイクルでは、ＦＬＩＰ＿ＩにＨレベルが出力される。
　サイクル４では、前サイクルでＦＬＩＰ＿ＩがＨレベルを出力したため多数決検知回路５００は排他的論理和入力ＩＮＰｏｓｔのＤＡＴＡ２の反転と排他的論理和入力ＩＮＰｒｅのＤＡＴＡ３を比較することになる。５ビットデータのハミング距離は３であり多数決検知回路５００は同サイクルでは、ＦＬＩＰ＿ＩにＨレベルが出力される。
　サイクル５では、前サイクルでＦＬＩＰ＿ＩがＨレベルを出力したため多数決検知回路５００は排他的論理和入力ＩＮＰｏｓｔのＤＡＴＡ３の反転と排他的論理和入力ＩＮＰｒｅのＤＡＴＡ４を比較することになる。５ビットデータのハミング距離は１であり多数決検知回路５００は同サイクルでは、ＦＬＩＰ＿ＩにＬレベルが出力される。
　サイクル６では、前サイクルでＦＬＩＰ＿ＩがＬレベルを出力したため多数決検知回路５００は排他的論理和入力ＩＮＰｏｓｔのＤＡＴＡ４と排他的論理和入力ＩＮＰｒｅのＤＡＴＡ５を比較することになる。５ビットデータのハミング距離は２であり多数決検知回路５００は同サイクルでは、ＦＬＩＰ＿ＩにＬレベルを出力する。
　サイクル７では、前サイクルでＦＬＩＰ＿ＩがＬレベルを出力したため多数決検知回路５００は排他的論理和入力ＩＮＰｏｓｔのＤＡＴＡ５と排他的論理和入力ＩＮＰｒｅのＤＡＴＡ６を比較することになる。５ビットデータのハミング距離は１であり多数決検知回路５００は同サイクルでは、ＦＬＩＰ＿ＩにＬレベルを出力する。
　図１０は、実施の形態２に係るサイクル４～８におけるデータ転送回路１４０の出力状態を示す図である。同図では、サイクル４からサイクル８までのデータ転送回路１４０が出力する出力データＯＵＴＰＵＴ＿＜５：１＞及び反転認識信号ＦＬＩＰＯＵＴの状態を示している。
　サイクル４では、出力データＯＵＴＰＵＴ＿＜５：１＞にはＤＡＴＡ１のデータとともにＦＬＩＰＯＵＴとしてＬレベルが出力される。サイクル５では、出力データＯＵＴＰＵＴ＿＜５：１＞にはＤＡＴＡ２の反転データとともにＦＬＩＰＯＵＴとしてＨレベルが出力される。
　サイクル６では、出力データＯＵＴＰＵＴ＿＜５：１＞にはＤＡＴＡ３の反転データとともにＦＬＩＰＯＵＴとしてＨレベルが出力される。
　サイクル７では、出力データＯＵＴＰＵＴ＿＜５：１＞にはＤＡＴＡ４のデータとともにＦＬＩＰＯＵＴとしてＨレベルが出力される。
　サイクル８では、出力データＯＵＴＰＵＴ＿＜５：１＞にはＤＡＴＡ５のデータとともにＦＬＩＰＯＵＴとしてＨレベルが出力される。
　以上の様に、本実施の形態では、５ビットある画素データの読出しにおいて、次サイクルの画素データがハミング距離３以上の場合において出力データを反転として出力することでデータ転送回路１４０から出力されるデータの遷移確率を低減することが可能である。図１０に示したように、画素に対応した信号はそれぞれレイテンシ３でＦＬＩＰＯＵＴとともに出力される。この時、任意の出力データＯＵＴＰＵＴに着目した場合、前後サイクルの出力データＯＵＴＰＵＴと比較してハミング距離が３以上になっていない事がわかる。
　また反転認識信号ＦＬＩＰＯＵＴを付加して出力するため画像信号処理部では、ＦＬＩＰＯＵＴ信号を参照することで画像信号処理部に伝達されたデータが正転データか反転データを判定して本来の画素データにデコードをすればよい。
　また本実施の形態では、説明のためデータのビット幅を５ビットとしたが、ビット幅は限定されるものでは、ない。ビット幅ｎを持つデータ転送回路の場合は出力されるデータの前後サイクルの最大ハミング距離をｎ／２以下に抑えることができるためよりビット幅の大きく、データ転送回路から、画像信号処理部までの配線負荷が大きい大判センサなどにおいては消費電流とノイズの低減に大きな効果をもたらす。
　以上説明してきたように本実施の形態における固体撮像装置は、さらに、センスアンプ２１０から順次出力されるデジタル信号としての第１のデジタル信号と次のサイクルで出力される第２のデジタル信号とを比較する比較回路（つまり排他的論理和回路４００）を備え、セレクタ回路１１２は、比較回路の比較結果に応じて反転出力するか、正転出力するかを選択する。
　この構成によれば、連続する第１のデジタル信号と第２のデジタル信号とが異なる値である場合でも、セレクタ回路１１２の出力においてビット変化を抑制することが可能であり、データ転送による平均的な消費電流の変動を抑制する。これにより、ノイズの発生を抑制して画質劣化を抑制することができる。
　また、本実施の形態における固体撮像装置は、複数のセンスアンプ２１０から順次出力されるデジタル信号としての第１の画素データと次のサイクルで出力される第２の画素データとをビット毎に比較する複数の排他的論理和回路４００と、複数の排他的論理和回路４００の比較結果から不一致の数による多数決結果を検出する多数決検出回路５００とを備え、複数のセレクタ回路１１２は、多数決結果に応じて反転出力するか、正転出力するかを選択する。
　この構成によれば、連続する画素データ間のビット変化を抑制することにより、データ転送による平均的な消費電流の変動を抑制し、これにより、ノイズの発生を抑制して画質劣化を抑制することができる。
　ここで、多数決結果が真である場合、複数のセレクタ回路１１２はデジタル信号を反転出力してもよい。
　ここで、多数決結果が偽である場合、複数のセレクタ回路１１２はデジタル信号を正転出力してもよい。
　ここで、多数決検出回路５００は、多数決結果示す信号を、デジタル信号が反転しているか正転しているかを示す信号ＦＬＩＰＯＵＴとして、デジタル信号と同時に出力してもよい。
　この構成によれば、デジタル信号が反転しているか正転しているかを示す信号によって、デジタル信号の値を確定する処理を容易にすることができる。
　ここで、多数決検出回路５００は、複数の排他的論理和回路４００に対応する複数の一致検出ドライバ回路５１０と、第１抵抗素子（５２１）を介して所定電位にプルアップされた第１配線（ＨＩＴ）と、第２抵抗素子（５２２）を介して所定電位にプルアップされた第２配線（ＭＩＳＳ）と、第１配線および第２配線に接続された検出回路（つまりセンスアンプ２１１）とを備え、複数の一致検出ドライバ回路５１０のそれぞれは、対応する排他的論理和回路４００の比較結果が不一致を示すとき、第１配線の電位を下げ、対応する排他的論理和回路４００の比較結果が一致を示すとき、第２配線の電位を下げ、検出回路（つまりセンスアンプ２１１）は、第１配線の電位が第２配線の電位よりも低いとき、多数決結果が真であると検出し、第１配線の電位が第２配線の電位よりも高いとき、多数決結果が偽であると検出してもよい。
　この構成によれば、多数決結果を第１配線および第２配線の電位差として検出する簡単な回路構成にすることができる。
　ここで、複数の一致検出ドライバ回路５１０のそれぞれは、第１配線とグランドとの間にカスコード接続された第１トランジスタ対５０２と、第２配線とグランドとの間にカスコード接続された第２トランジスタ対５０１とを有し、第１トランジスタ対５０２を構成する一方のトランジスタ２６のゲートには、対応する排他的論理和回路４００の比較結果を示す信号が入力され、第２トランジスタ対５０１を構成する一方のトランジスタ２５のゲートには、対応する排他的論理和回路４００の比較結果を反転した信号が入力されもよい。
　この構成によれば、一致検出ドライバ回路を、４つのトランジスタと、１つの反転回路で構成することができる。
　尚、本実施の形態では、画素の出力データが持つすべてのビット幅に対して多数決を取る構成としているが、たとえば画素のｎビット幅のデータに対して、上位ｎ／２ビット、下位ｎ／２ビットの読出しデータ毎にそれぞれ多数決を取りそれぞれの出力データに反転認識信号を持たせることでさらに電力の最適化を図る事ができる。
　（実施の形態３）
　以下、図面を参照しながら、実施の形態３に係る固体撮像装置の構成及び動作について、実施の形態１、２との相違点を中心に説明する。
　図１２は本開示の実施の形態３に係るデータ転送回路１４０の構成例を詳細に示す図である。また、図１３Ａは、実施の形態３に係る多数決検知回路５５０の構成例を詳細に示す回路図である。図１３Ｂは、図１３Ａ中の重みドライバ５１１の構成例を示す回路図である。
　図１２のデータ転送回路１４０は、図６と比べて、画素データが５ビットである代わりにｎビットになっている点と、多数決検知回路５００の代わりに多数決検知回路５５０を備える点が主に異なっている。以下、異なる点を中心に説明する。
　多数決検知回路５５０は、ｎビットが偶数である場合であっても、多数決において半々の引き分けになるケースを、半々でない多数決結果に強制的に変更するように構成されている。
　図１３３Ａの多数決検知回路５５０は、図７Ａと比べて、ビット数が５からｎになっている点と、重みドライバ５１１が追加されている点とが異なっている。
　重みドライバ５１１は、不一致の数、または、一致の数に重み付けを行う重み付け回路である。図１３Ｂの構成例では、重みドライバ５１１は、不一致の数に重み付けを行う。そのため、重みドライバ５１１は、Ｎｃｈトランジスタペア５０３を備える。Ｎｃｈトランジスタペア５０３は、検出ノードＭＩＳＳとグランドとの間にカスコード接続される。Ｎｃｈトランジスタペア５０３の各トランジスタのゲートには、クロック信号ＣＬＫが入力される。
　このように、重みドライバ５１１は、検出ノードＭＩＳＳに一致検出ドライバ５１０のＮｃｈトランジスタペア５０１または５０２と同様のＮｃｈトランジスタペア５０３を配置しグランドレベルに接続している。
　このＮｃｈトランジスタペア５０３で構成される重みドライバ５１１はクロック信号ＣＬＫのＨ期間でＭＩＳＳノードの電位を下げる動作を行う。
　実施の形態２では、画素データが５ビットの幅を持つ奇数ビットとして説明を行った。画素データが奇数ビットの場合は順次読出しを行う画素データのハミング距離はｎ／２を取り得ない。つまり、画素でーが奇数ビットの場合は、必ず多数決が成り立つので、半々のドローの多数決結果になり得ない。
　しかしながら、画素データが偶数ビット（ｎ）の場合はハミング距離がｎ／２の場合があり得るため順次画素読出しを行う中では、ハミング距離ｎ／２の場合多数決が決まらず（つまり引き分けになり）、実施の形態２の多数決検知回路５００では、トランジスタのばらつきや温度条件、電圧条件、ノイズなどの外乱によって安定性を欠く反転フラグＦＬＩＰ＿Ｉが出力されること場合が起こり得るので、消費電力の増加につながりかねない。
　これに対して、実施の形態３の多数決検知回路５５０では、ハミング距離がｎ／２の場合においてＭＩＳＳノードがＨＩＴノードよりも電位が下がるため反転フラグＦＬＩＰ＿ＩはＬとして出力されることになり多数決検知回路５５０は安定した反転フラグＦＬＩＰ＿Ｉを出力することが可能となり、消費電力、ノイズの低減を行うことが可能となる。
　以上説明してきたように、本実施の形態における固体撮像装置において多数決検出回路５００は、さらに、不一致の数、または、一致の数に重み付けを行う重み付け回路（つまり重みドライバ５１１）を備える。
　この構成によれば、多数決の結果が引き分けになることを回避することができる。つまり不一致の数と一致の数が同数になることを回避することができる。言い換えれば、ｎビットが偶数である場合であっても、多数決において半々の引き分けになるケースを、半々でない多数決結果に強制的に変更し、回路動作を安定させることができる。
　なお、図１３Ｂにおいて、Ｎｃｈトランジスタペア５０３は、検出ノードＭＩＳＳとグランドとの間ではなく、検出ノードＨＩＴとグランドとの間にカスコード接続してもよい。こうすれば、重みドライバ５１１は、多数決において一致の数に重み付けを行うことができる。
　また、重みドライバ５１１を複数個備えてもよい。これにより、重みを付つける数（ビット数）を大きくすることができる。
　以上説明したように、本開示は、電源電圧の低電圧化および画質特性の改善を実現することができ、ＭＯＳ固体撮像装置や有機膜固体撮像装置を利用した車載監視用カメラ、放送用や映画製作用などプロ用カメラ、デジタルスチルカメラ、ムービー、公共監視カメラ、医療用内視鏡カメラ等幅広い用途に有用である。
１１、１２、１７、１８、２０、２１、２２、　Ｐｃｈトランジスタ
１３、１４、１９、２３、２４、２５、２６、２７、２８、２９、３０　Ｎｃｈトランジスタ
１５　インバータ
１６　出力バッファ
１００、１００ｂ　撮像装置
１０１　画素部
１０２　画素アレイ部
１０４　バイナリカウンタ
１０５　ＤＡＣ
１０６　カラムＡ／Ｄ変換回路
１０７　比較器
１０８　カウンタ
１０９　ＡＤ変換回路
１１０、１４０　データ転送回路
１１１、１１５、１１６、１１７、１１８、１１９　フリップフロップ
１１２　セレクタ回路
１１３　出力バッファ
１２０　クロック生成部
２００、２０１　読出し回路
２０６　一致検出回路
２０８　カウンタ回路
２０９　ラッチドライバ回路
２１０、２１１　センスアンプ
２１３　ラッチ回路
２１４　ドライバ回路
２１５　プリチャージ回路
３００　列走査回路
３４０、３４１　タイミング生成回路
４００　排他的論理和回路
５００、５５０　多数決検知回路
５０１、５０２、５０３　Ｎｃｈトランジスタペア
５１０　一致検出ドライバ
５１１　重みドライバ
５２０　プルアップ回路
９００　光学系
９０１　レンズ
９０２　シャッタ
９３０　行走査回路
１０００、１０００ｂ　固体撮像装置
１００１　画像信号処理部
ＷＢＵＳ＿１、ＷＢＵＳ＿２、ＷＢＵＳ＿ｘ－１、ＷＢＵＳ＿ｘ　カウンタ－ラッチ間データ転送バス
Ｖ１、Ｖｘ　垂直信号線
ＲＷＬ１、ＲＷＬｘ　リードワード線
ＳＡＥ　センスアンプイネーブル信号
ＮＰＣＧ　プリチャージ信号
ＯＵＴＰＵＴ、ＯＵＴＰＵＴ＿１、ＯＵＴＰＵＴ＿５、ＯＵＴＰＵＴ＿ｎ　出力データ
ＳＥＬＯＵＴ　選択制御信号
ＦＬＩＰＯＵＴ　反転認識信号
ＦＬＩＰ＿Ｉ　反転フラグ
ＲＢＬ、ＮＲＢＬ　リードビット線
ＤＡ、ＮＤＡ、ＤＡ＿ＨＩＴ、ＮＤＡ＿ＨＩＴ　センスアンプ内検出ノード
ＲＳＴ、ＲＳＴＩＮ　リセット信号
ＣＬＫ、ＣＬＫ２　クロック信号
ＳＡＯＵＴ＿１、ＳＡＯＵＴ＿５、ＳＡＯＵＴ＿ｎ　センスアンプ出力
ＳＮ、ＮＳＮ　ストレージノード
ＩＮＰｒｅ＿１、ＩＮＰｒｅ、ＩＮＰｒｅ＿ｎ　排他的論理和入力
ＩＮＰｏｓｔ＿１、ＩＮＰｏｓｔ、ＩＮＰｏｓｔ＿ｎ　排他的論理和入力
ＥＸＯＲＯＵＴ＿１、ＥＸＯＲＯＵＴ＿５、ＥＸＯＲＯＵＴ＿ｎ　排他的論理和出力
ＭＩＳＳ、ＭＩＳＳ　検出ノード

Claims (13)

  1. 　画素データを構成する１ビットのデジタル信号を保持するラッチ回路と、
    　前記ラッチ回路に保持される前記デジタル信号をリードビット線対に出力するドライバ回路と、
    　前記リードビット線対に接続されるセンスアンプと、
    　前記センスアンプから、出力される前記デジタル信号を正転出力するか、反転出力するかを選択するセレクタ回路と、を備える
    固体撮像装置。
  2. 　前記固体撮像装置は、さらに、
    　前記センスアンプから順次出力される前記デジタル信号としての第１のデジタル信号と次のサイクルで出力される第２のデジタル信号とを比較する比較回路を備え、
    　前記セレクタ回路は、前記比較回路の比較結果に応じて反転出力するか、正転出力するかを選択する
    請求項１に記載の固体撮像装置。
  3. 　光電変換を行う複数の画素部が行列状に配置される画素アレイ部と、
    　複数の前記画素部からの列毎のアナログ信号をデジタル信号に変換するＡＤ変換部と、
    　前記デジタル信号を保持する列毎に配置される複数の前記ラッチ回路と、
    　複数の前記ラッチ回路に保持される前記デジタル信号を列毎に順次出力する複数の前記ドライバ回路と、
    　複数のドライバ回路に接続される複数の前記リードビット線対と、
    　複数のリードビット線対に接続される複数の前記センスアンプと、
    　複数のセンスアンプから、順次出力される前記デジタル信号を列毎に正転出力するか、反転出力するかを選択する複数の前記セレクタ回路と、を備える
    請求項１または２に記載の固体撮像装置。
  4. 　前記固体撮像装置は、さらに、
    　複数の前記センスアンプから順次出力される前記デジタル信号としての第１の画素データと次のサイクルで出力される第２の画素データとをビット毎に比較する複数の比較回路と、
    　複数の前記比較回路の比較結果から不一致の数による多数決結果を検出する多数決検出回路と、を備え、
    　複数の前記セレクタ回路は、前記多数決結果に応じて反転出力するか、正転出力するかを選択する
    請求項３に記載の固体撮像装置。
  5. 　前記多数決結果が真である場合、複数の前記セレクタ回路は前記デジタル信号を反転出力する
    請求項４に記載の固体撮像装置。
  6. 　前記多数決結果が偽である場合、複数の前記セレクタ回路は前記デジタル信号を正転出力する
    請求項４または５に記載の固体撮像装置。
  7. 　前記多数決検出回路は、多数決結果示す信号を、前記デジタル信号が反転しているか正転しているかを示す信号として、前記デジタル信号と同時に出力する
    請求項４～６のいずれか一項に記載の固体撮像装置。
  8. 　前記ＡＤ変換部は、前記アナログ信号をｎ（ｎは２以上の整数）ビットのデジタル信号に変換し、
    　複数の前記ラッチ回路は、列毎にｎ個配置され、
    　複数の前記ドライバ回路は、列毎にｎ個配置され、
    　複数の前記リードビット線対は、ｎ個配置され、
    　複数の前記リードビット線対のそれぞれは、行方向に並ぶドライバ回路を接続し、
    　複数の前記センスアンプは、ｎ個配置され、
    　複数の前記セレクタ回路は、ｎ個配置される
    請求項３～７のいずれか一項に記載の固体撮像装置。
  9. 　複数の前記セレクタ回路は、
    　動作クロック信号のｋ倍の周期をもつクロック信号をセレクト制御信号として入力する
    　請求項３に記載の固体撮像装置。
  10. 　複数の前記セレクタ回路から出力される前記デジタル信号を出力する複数の出力バッファと、
    　複数の前記出力バッファからの信号をデジタル処理するための信号処理部と、を備える
    請求項３～９のいずれか一項に記載の固体撮像装置。
  11. 　前記多数決検出回路は、
    　複数の前記比較回路に対応する複数の一致検出ドライバ回路と、
    　第１抵抗素子を介して所定電位にプルアップされた第１配線と、
    　第２抵抗素子を介して前記所定電位にプルアップされた第２配線と、
    　前記第１配線および前記第２配線に接続された検出回路と、を備え、
    　複数の前記一致検出ドライバ回路のそれぞれは、対応する比較回路の比較結果が不一致を示すとき、前記第１配線の電位を下げ、対応する比較回路の比較結果が一致を示すとき、前記第２配線の電位を下げ、
    　前記検出回路は、前記第１配線の電位が第２配線の電位よりも低いとき、前記多数決結果が真であると検出し、前記第１配線の電位が第２配線の電位よりも高いとき、前記多数決結果が偽であると検出する
    請求項４～７のいずれか一項に記載の固体撮像装置。
  12. 　複数の前記一致検出ドライバ回路のそれぞれは、
    　前記第１配線とグランドとの間にカスコード接続された第１トランジスタ対と、
    　前記第２配線とグランドとの間にカスコード接続された第２トランジスタ対とを有し、
    　前記第１トランジスタ対を構成する一方のトランジスタのゲートには、対応する比較回路の比較結果を示す信号が入力され、
    　前記第２トランジスタ対を構成する一方のトランジスタのゲートには、対応する比較回路の比較結果を反転した信号が入力される
    請求項１１に記載の固体撮像装置。
  13. 　前記多数決検出回路は、さらに、
    　不一致の数、または、一致の数に重み付けを行う重み付け回路を備える
    請求項４～７、１１、１２のいずれか一項に記載の固体撮像装置。
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