CN115512742A - 低功率静态随机存取存储器 - Google Patents

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Abstract

提供了一种存储器电路、一种图像传感器和一种操作图像传感器的方法。一种用于图像传感器的低功率SRAM(静态RAM)，包括用于提供正电源电压VP和负电源电压VN的电压产生电路，其中VDD>VP>VN>Vgnd；多个存储器单元，多个存储器单元耦接至像素阵列中的相应的多个列感测线，多个存储器单元接收差分输入dp和dn；以及被耦接以将VP和VN可切换地耦接至多个存储器单元的差分输入dp和dn的格雷计数器。一种操作具有低功率SRAM的图像传感器的方法，包括通过图像传感器获取图像；产生VP和VN，使得VDD>VP>VN>Vgnd；在存储器单元的时钟输入处接收像素的列的输出g；以及根据来自格雷计数器的码字将VP和VN可切换地耦接至SRAM中的多个存储器单元的差分输入dp和dn。

Description

低功率静态随机存取存储器
技术领域
本发明涉及一种存储器电路、一种图像传感器和一种操作图像传感器的方法。
背景技术
图像传感器广泛用于许多设备，从移动设备和相机到门铃和其他传感器。大多数领域的努力已发现包括图像传感器在内的益处，例如，包括汽车、制造、安全系统和医疗应用等。图像传感器的广泛使用导致了技术的不断改进，以满足对更高分辨率和更低功耗的需求。
图像传感器包括像素阵列，使用光电二极管或其他成像传感器获取场景的图像数据，然后将像素值存储到存储器。通常，存储器被布置为存储体中的一行存储器单元。每个存储器单元耦接至阵列中的像素的列以接收和存储数据。
提高帧速率和图像分辨率也会提高数据从像素阵列传输到存储器的速率。通常，数据传输速率受存储器单元的操作频率的影响，这会影响由存储器单元消耗的功率。该功率可以用以下等式表示：
P＝fCPVDD 2 (1)
其中f代表计数器时钟频率，CP代表金属线电容，并且VDD代表数字电源电压。随着图像传感器被小型化并集成到越来越多的设备和应用中，降低功耗是高度期望的。
发明内容
在第一方面，一种低功率SRAM包括格雷计数器，以将具有小差分的正和负电源电压可切换地耦接至存储来自像素阵列的像素值的存储器单元的差分输入。
在另一方面，一种图像传感器包括低功率SRAM，该低功率SRAM包括用于提供正电源电压VP和负电源电压VN的电压产生电路，其中VDD>VP>VN>Vgnd；多个存储器单元，多个存储器单元耦接至像素阵列中的相应的多个列感测线，多个存储器单元接收差分输入dp和dn；被耦接以将VP和VN可切换地耦接至多个存储器单元的差分输入dp和dn的格雷计数器。
在另一方面，一种操作具有低功率SRAM的图像传感器的方法包括通过图像传感器获取图像；产生VP和VN，使得VDD>VP>VN>Vgnd；在存储器单元的时钟输入处接收像素的列的输出g；以及根据来自格雷计数器的码字将VP和VN可切换地耦接至SRAM中的多个存储器单元的差分输入dp和dn。
在第一方面，提供了一种存储器电路，包括：电压产生电路，所述电压产生电路用于提供正电源电压VP和负电源电压VN，其中VDD>VP>VN>Vgnd；多个存储器单元，所述多个存储器单元耦接至像素阵列中的相应的多个列感测线，所述多个存储器单元接收差分输入dp和dn；和格雷计数器，所述格雷计数器被耦接以将VP和VN可切换地耦接至所述多个存储器单元的所述差分输入dp和dn。
在一些实施例中，所述存储器电路还包括多个开关，所述多个开关用于根据格雷计数器码字将VP或VN耦接至差分输入dp，并根据所述格雷计数器码字的逆(inverse，或称为反数或倒数)将VP或VN耦接至差分输入dn。
在一些实施例中，VP-VN约为100mV。
在一些实施例中，所述电压产生电路包括源极跟随器或电压缓冲器。
在一些实施例中，所述电压产生电路包括低压差稳压器。
在一些实施例中，所述电压产生电路包括电荷泵或开关电容器电路。
在一些实施例中，VP和VN是由VCM产生的，其中VCM＝VT+VOV，VCM是共模电压，并且VT和VOV是由与所述多个存储器单元的输入锁存器中的输入晶体管匹配的电压产生晶体管限定的。
在一些实施例中，所述格雷计数器在每次时钟转换时计数。
在第二方面，提供了一种图像传感器，包括：以像素阵列的行和列布置的多个图像像素；电压产生电路，所述电压产生电路用于提供正电源电压VP和负电源电压VN，其中VDD>VP>VN>Vgnd；和低功率SRAM。所述低功率SRAM包括：多个存储器单元，所述多个存储器单元耦接至像素阵列中的相应的多个列，所述多个存储器单元接收差分输入dp和dn；和格雷计数器，所述格雷计数器用于将VP和VN可切换地耦接至所述多个存储器单元的所述差分输入dp和dn。
在一些实施例中，所述图像传感器还包括多个开关，所述多个开关用于根据格雷计数器码字将VP或VN耦接至差分输入dp，并根据所述格雷计数器码字的逆将VP或VN耦接至差分输入dn。
在一些实施例中，VP-VN约为100mV。
在一些实施例中，所述电压产生电路包括源极跟随器或电压缓冲器。
在一些实施例中，所述电压产生电路包括低压差稳压器。
在一些实施例中，所述电压产生电路包括电荷泵或开关电容器电路。
在一些实施例中，VP和VN是由VCM产生的，其中VCM＝VT+VOV，VCM是共模电压，并且VT和VOV是由与所述多个存储器单元的输入锁存器中的输入晶体管匹配的电压产生晶体管限定的。
在第三方面，提供了一种操作图像传感器的方法。所述图像传感器包括以像素阵列的行和列布置的图像像素，以及低功率SRAM，所述低功率SRAM包括耦接至所述像素阵列中图像像素的对应列的多个存储器单元，所述多个存储器单元接收差分输入dp和dn；用于提供正电源电压VP和负电源电压VN的电压产生电路和格雷计数器。所述方法包括：通过所述图像像素获取图像；产生VP和VN，使得VDD>VP>VN>Vgnd；在存储器单元的时钟输入处接收像素的列的输出g；以及根据来自所述格雷计数器的码字将VP和VN可切换地耦接至所述多个存储器单元的所述差分输入dp和dn。
在一些实施例中，VP和VN是由VCM产生的，其中VCM＝VT+VOV，VCM是共模电压，并且VT和VOV是由与所述多个存储器单元的输入锁存器中的输入晶体管匹配的电压产生晶体管限定的。
在一些实施例中，VP和VN是使用包括源极跟随器、电压缓冲器或低压差稳压器的电压产生电路产生的。
在一些实施例中，VP和VN是使用包括电荷泵或开关电容器电路的电压产生电路产生的。
在一些实施例中，VP-VN约为100mV。
附图说明
图1是实施例中具有低功率SRAM的图像传感器的示意图。
图2A是实施例中使用NMOS晶体管的图1的SRAM的更详细的示意图。
图2B是实施例中使用PMOS晶体管的图1的SRAM的示意图。
图2C是实施例中图2A和2B的计数器电路的更详细的示意图。
图3是实施例中用于图2的SRAM中的电压产生电路的时序图。
图4是实施例中用于更新图2的SRAM的存储器单元中的锁存器的时序图。
图5A–5D是图示了实施例中在图4的时序图的不同时段的SRAM的存储器单元的示意性电路图。
具体实施方式
低功率静态随机存取存储器(SRAM)包括用于存储来自图像传感器的像素值的多个存储器单元。公共计数器将格雷码馈送到存储器单元以捕获像素值，当斜坡电压通过来自像素阵列的列电压时，存储器单元存储该像素值。通过产生低于数字电源电压的两个基准电压，并在格雷码计数器的控制下将它们用作存储器单元的差分输入，来降低SRAM的功耗。
图1是实施例中的示例性图像传感器100的示意图。像素阵列104收集光样本并使用模数转换器(ADC)110将其存储在SRAM 102中。保存在SRAM 102中的数据由算术逻辑单元(ALU)/读出存储器114读出并发送到数字控制和图像处理器116，数字控制和图像处理器116还为图像传感器100提供控制信号。
像素阵列104包括像素106的行(i)和列(j)。当图像传感器100暴露于光时，像素106获取由ADC 110转换为数字值的电压值，ADC 110包括用于像素阵列104的每个列位线的比较器电路112。这些数字值保存在SRAM 102中的存储器单元108中。SRAM 102是存储A/D转换的像素值的一个行(i)的行存储器。在实施例中，数字控制和图像处理器116代表可以产生控制信号的任何类型的可编程逻辑设备。
图1的左侧图示了图像传感器100的列130中的电路系统的扩展版本。将在图像传感器100中的所有列上使用类似的电路。像素106包括光电二极管(PD)118，光电二极管(PD)118在暴露于光时获取电压。多个像素单元中的每一个中的光生电子从光电二极管(PD)转移到像素单元中的浮动扩散(FD)以用于随后的读出。耦接在PD和FD之间的转移(TX)晶体管在作用于TX栅极端子的电压脉冲的控制下被打开和关闭，以实现该电荷转移。图像信号由源极跟随器(SF)晶体管放大。当启用行选择(RS)晶体管时，经放大的图像信号被传输到像素单元的输出线122(被称为列位线)。图1所示的像素电路106是代表性的，并且例如可设想具有更多或更少晶体管的其他像素电路。
输出线122上的模拟图像信号被馈送到ADC 110以将该信号转换为数字图像信号。在一些实施例中，比较器电路112包括比较器120，比较器120将输出线122上的模拟信号与由斜坡发生器提供的斜坡电压Vramp进行比较。当比较器120检测到Vramp的电压斜坡通过输出线122上的模拟信号时，它生成使格雷计数器124的值被捕获在存储器单元108中的选通信号g。
在实施例中，存储器单元108包括对应于格雷计数器124中的比特位cnt<k:0>的数量的k+1个锁存器<k:0>126。每个锁存器<k>连接至比特位cnt<k>。比较器120的输出用作锁存器<k:0>126的选通输入。从格雷计数器124到锁存器126的线路具有电容CP，根据等式(1)，电容CP对存储器单元108所消耗的功率有贡献。
在捕获列<j>中的像素的值之后，比较器120将锁存器126连接至该列中的下一个像素，并且重复该过程直到捕获列<j>中的所有像素的电压值。SRAM 102是存储一整行A/D转换的像素值的行存储器。在实施例中，使用数字相关双采样(DCDS)从图像传感器100读取像素值，尽管在其他实施例中使用其他方法。出于说明的目的，DCDS方法包括以下步骤：
1)读出像素106的复位电压至位线122。
2)将该值进行A/D转换。当比较器电路112中的电压Vramp由高至低时，锁存器<k:0>126将包含对应于列<j>的复位电压的格雷编码值。
3)将整行A/D值传输到ALU 114，并将格雷码转换为二进制代码，然后从0减去该值。
4)脉冲调制tx<i>并将像素信号值读出位线122。
5)在ADC 110中将该值进行A/D转换。当电压Vramp从高至低时，锁存器<k:0>126将包含对应于列<j>的信号电压的格雷编码值。
6)将整行A/D值传输到ALU 114，并将格雷码转换为二进制代码，然后将该值加到已经存在的复位值。
7)读出存储器中的所得值是每一列的位线122处的(VS-VR)的数字表示，其中VR是像素复位电压，并且VS是像素信号电压。
8)当行<j+1>被A/D转换和读出时，从读出存储器到“数字核”116的读出是逐列完成的。在图像传感器100的所有列上发生类似的过程。在一些实施例中，单独的存储器单元108可以组合成M个存储器单元的组128，例如，其中M可以是128。
图2A–2C更详细地示出了SRAM 102。图2A示出了使用NMOS晶体管的SRAM 102的实施例。图2B示出了使用PMOS晶体管的SRAM 102的实施例。图2C示出了计数器电路204的更详细的视图。在以下描述中最好一起查看图2A–2C。
通过使用来自格雷计数器214的锁存器126的差分输入可以减少SRAM 102消耗的功率。如图2A–2C中更详细地示出的，来自格雷计数器214的输出用于在电压VP和VN之间切换，作为锁存器126的差分输入。电压VP和VN是由VCM产生的，使得VP>VN且VP-VN约为100mV。在实施例中，VCM大约比地高了一个NMOS VT，并且锁存器126使用NMOS输入设备。在图2A的另一个实施例中，VCM大约比VDD低了一个NMOS VT，并且锁存器126使用PMOS输入设备。
根据等式(2)，从开关到锁存器126的线路具有导致存储器单元108消耗的功率的电容Cpp和Cpn：
P＝2fCP(VP-VN)VCM (2)
其中f代表计数器时钟频率，CP代表金属线电容，VP代表正电源电压，并且VN代表负电源电压。如图2C所示，从格雷计数器214到锁存器126的每条线具有表示为Cpp和Cpn的电容。等式(2)假设CP＝Cpp＝Cpn，其中Cpp和Cpn是dp和dn的金属线电容。因此，等式(2)使用2x电容性负载。在实施例中，由于单端情况下的锁存器负载由两个晶体管(NMOS晶体管和PMOS晶体管的栅极)组成，但在差分情况下仅有一个晶体管(NMOS输入栅极)，因此该假设可能导致稍大于实际情况的值。
图2A是实施例中使用NMOS晶体管的图1的SRAM 102的更详细的示意图。电压产生电路202从共模电压VCM产生电压VP和VN。在实施例中，电压产生电路202包括电荷泵208和210以及分压器212，但是可设想用于产生VP和VN的其他电路，包括例如具有基本上一到基本上二的增益的任何类型的放大器，诸如源极跟随器、任何电压缓冲器、低压差稳压器、电荷泵或任何开关电容器电路。
基准电压VP_HI、VP_LO、VN_HI和VN_LO是通过分接通过分压器212馈送的系统数模转换器(DAC)产生的。电荷泵208和210缓冲基准电压VP_HI、VP_LO、VN_HI和VN_LO，这些基准电压成对使用以产生滞后，因此存在电荷泵不泵浦的电压死区。可以使用其他类型的缓冲器，诸如源极跟随器或低压差(LDO)稳压器。在实施例中，VP-VN约为100mV，但该值取决于锁存器126的偏移量。它可以大于或小于100mV。电荷泵210的代表性电路图在210a处示出，但可设想其他电路。在实施例中，电荷泵208和210是开关电容器电路。
计数器电路204包括产生格雷码字cnt<k:0>的格雷计数器214。格雷码字是二进制代码的表示，其中连续顺序中的任何两个连续值仅在一个数字位上有所不同。当在数字计数器中使用时，格雷码字将排序系统中任何两个连续值之间的所有二进制位之间的有效转换的数量限制为1。与二进制计数器相比，格雷计数器的有效比特位转换的最小化数量导致将格雷计数器耦接至存储器输入端的驱动器中的功耗更低，并且避免了在码字从一个码字转换到下一个码字时捕获存储器中的无效码的可能性。当Vramp开始时，格雷计数器214开始计数。在Vramp和输出线122上的图像信号相同的点处，产生信号cmp<j>并且格雷计数器214的值被锁存在存储器单元206中，作为由像素106捕获的模拟图像信号的数字表示。
在实施例中，电压产生电路202相对于SRAM 102是全局的。格雷计数器214在M组的存储器单元206之间被共享。在进一步的实施例中，格雷计数器214的最低比特位在存储器单元206的组之间被共享，其中全局计数器提供更多有效比特位。在仍进一步的实施例中，一个格雷计数器214被SRAM 102中的所有存储器单元206共享。格雷计数器214在两个时钟边沿上计数。对于列j中的k+1个锁存器中的每一个的输入电平，格雷计数器214的输出确定应使用开关238将dp连接至VP还是连接至VN。字符cnt_b<k:0>是cnt<k:0>的按比特位求逆，其使用开关240对dn进行相同的操作。来自计数器电路204的输出dp和dn向锁存器126提供差分输入。
存储器单元206包括逻辑电路216和锁存器<k:0>126。锁存器<k:0>126的更详细的电路图126a在图2A的左侧处示出。在实施例中，锁存器126是包括动态放大器218、再生锁存器220和SR锁存器222的1位差分锁存器。差分信号dp和dn是通过动态放大器218接收的。如以下将更详细地描述的，当选通信号g从低切换到高时，放电节点vn1和vp1将导致再生锁存器220将节点vp2和vn2驱动到相反的逻辑电平，并更新SR锁存器222。
锁存器126将小的差分输入电压VP-VN转换为全摆幅输出电压(具有逻辑电平0或VDD)。当锁存器翻转(例如，q从0变为VDD，并且q_b从VDD变为0)时，动态放大器218减小锁存器偏移量和dp/dn处的电压反冲量。在实施例中，这仅通过再生锁存器220来实现。
在每一列<j>中存在标记为0至k的k+1个锁存器126。锁存器<0>的dp输入端连接至开关238，该开关238在VP或VN之间切换。开关238由cnt<0>控制。锁存器<0>的dn输入端连接至由cnt_b<0>控制的类似开关240。相同的方案继续，因此锁存器<k>的dp输入端连接至由cnt<k>控制的开关。线dp<k:0>和dn<k:0>由M个列共享，其中M是组的大小，例如M＝128。信号cnt<k:0>和cnt_b<k:0>以高速度和全逻辑电压摆幅切换，但电容性负载小。线dp<k:0>和dn<k:0>也可以高速度切换，但只是电压摆幅很小，因为电容性负载大。
图2B示出了SRAM 102的实施例，其中使用PMOS晶体管实现锁存器126。在实施例中，VP/VN是差分电压，其中VCM＝VP/2，VN＝0V并且锁存器126使用如图所示的PMOS输入设备。因此，电压产生电路202仅产生一种电压，VP。在图2B的进一步实施例中，VP/VN是差分电压，其中VCM＝(VDD+VN)/2，VP＝VDD并且锁存器126使用NMOS输入设备。
可以使用具有基本上一至基本上二的增益的任何类型的放大器，例如源极跟随器、任何电压缓冲器、低压差稳压器、电荷泵或任何开关电容器电路，来完成VP_REF的缓冲以产生VP。在电压产生电路202和动态放大器250中使用偏置电压VBP以控制动态放大器的电流，这决定了速度和动态增益。具有PMOS晶体管的锁存器126在电路图126b中更详细地示出。动态放大器250接收差分输入dp和dn以及偏置电压VBP。再生锁存器252将SR锁存器254的输入驱动到相反的电平，这将更新SR锁存器。
图3是实施例中用于图2A的SRAM 102的电压产生电路的时序图。共模电压VCM由基准电流通过晶体管224发送。在实施例中，共模电压VCM应尽可能低，以降低功率使用。然而，VCM应充分大于锁存器中晶体管226和228的VT。这是通过电流源、电阻器和NMOS晶体管以及用于设置VP_HI、VP_LO、VCM、VN_HI和VN_LO的全局基准电压发生器来实现的。这些电压用于为VP和VN设置小的电压死区(例如1mV)，从而使电荷泵不持续运行。电荷泵感测它自己的输出电压，并通过砰-砰控制(泵浦或不泵浦)对其进行调节。可以对这些基准电压进行采样，以能够关断电阻器梯形电路(resistor ladder)中的电流。但是，在高速的情况下，与其他电路相比，该DC电流会很小。限定VCM的晶体管224与锁存器126中的晶体管226和228匹配。因此，VCM将跟踪锁存器输入设备的VT，并且锁存器动态放大器的放电电流将与用于设置VCM的电流成比例。在实施例中，晶体管224、226和228是NMOS晶体管。
计数器高电压VP由在VP和VN之间切换的格雷计数器214放电，并在clk_en信号为高时由电荷泵208充电。计数器低电压由在VP和VN之间切换的格雷计数器214充电，并在clk_en信号为高时由电荷泵208放电。在实施例中，计数器低电压VN可以被初始充电以达到期望电压。在306中示出了电荷泵208和210内部的信号时序的快照。
图4是实施例中用于更新图2A的SRAM 102的存储器单元中的锁存器的时序图。图5A–5D是图示了实施例中在图4的时序图的不同时段的SRAM 102的存储器单元的示意性电路图。在以下讨论中最好一起查看图4和图5A–5D。
信号g(g_b)是由比较器电路112产生的时钟信号。当它为低时，没有电流流动。锁存器126的动态放大器218中的节点vn1、vp1被钳位到电压源VDD，而再生锁存器220中的节点vp2、vn2被钳位到地。SR锁存器会记住先前的状态。该模式图示在图5A中用于t<T0&t>T4。
当g由低变高时，动态放大器对节点vp1和vn1的寄生电容进行放电。该模式图示在图5B中用于T0≤t<T1。放电电流量取决于共模电压VCM以及差分输入dp和dn。电压VCM被设置为尽可能低，以降低功率使用。
当节点vp1和vn1已经放电到足以开启设备230和232时，操作模式图示在图5C中用于T1≤t<T2。这会对节点vp2和vn2进行充电。在实施例中，设备230和232是PMOS晶体管。
当节点vp2和vn2已经充电到足以开启设备234和236时，操作模式图示在图5D中用于T2≤t<T3。再生锁存器220将驱动vp2和vn2到(相反的)逻辑电平，这将更新SR锁存器。在实施例中，设备234和236是NMOS晶体管。
由等式(1)和(2)两者给出的功率P是计数时的功耗(参见图3的时序图中的RST计数302和SIG计数304)。尽管它们代表峰值，但MAX值可用于对比。
出于说明的目的，将为SRAM 102的代表值计算出功率，其中f＝2GHz，CP＝4pF，VDD约为1V，VCM约为0.5V，VP约为600mV并且VN约为500mV。
P旧＝2GHz×4pF×1.2V2＝11.52mW (3)
P新＝2×2GHz×4pF×0.1V×0.5V＝0.80mW (4)
特征组合
以上描述的特征以及以下权利要求中的特征可以在不脱离本发明的范围的情况下以各种方式组合。以下列举的示例说明了一些可能的、非限制性的组合：
(A1)一种存储器电路，包括用于提供正电源电压VP和负电源电压VN的电压产生电路，其中VDD>VP>VN>Vgnd；多个存储器单元，多个存储器单元耦接至像素阵列中的相应的多个列感测线，多个存储器单元接收差分输入dp和dn；被耦接以将VP和VN可切换地耦接至多个存储器单元的差分输入dp和dn的格雷计数器。
(A2)在存储器电路(A1)中，包括多个开关，多个开关用于根据格雷计数器码字将VP或VN耦接至差分输入dp，并根据格雷计数器码字的逆将VP或VN耦接至差分输入dn。
(A3)在存储器电路(A1)–(A2)中任一种中，VP-VN约为100mV。
(A4)在存储器电路(A1)–(A3)中任一种中，其中电压产生电路包括源极跟随器或任何电压缓冲器。
(A5)在存储器电路(A1)–(A4)中任一种中，其中电压产生电路包括低压差稳压器。
(A6)在存储器电路(A1)–(A5)中任一种中，其中电压产生电路包括电荷泵或任何开关电容器电路。
(A7)在存储器电路(A1)–(A6)中任一种中，其中VP和VN是由VCM产生的，其中VCM＝VT+VOV，VCM是共模电压，并且VT和VOV是由与多个存储器单元的输入锁存器中的输入晶体管匹配的电压产生晶体管限定的。
(A8)在存储器电路(A1)–(A7)中任一种中，其中格雷计数器在每次时钟转换时计数。
(B1)一种图像传感器，包括以像素阵列的行和列布置的多个图像像素；用于提供正电源电压VP和负电源电压VN的电压产生电路，其中VDD>VP>VN>Vgnd；和低功率SRAM，包括：多个存储器单元，多个存储器单元耦接至像素阵列中的相应的多个列，多个存储器单元接收差分输入dp和dn；用于将VP和VN可切换地耦接至多个存储器单元的差分输入dp和dn的格雷计数器。
(B2)在图像传感器(B1)中，还包括多个开关，多个开关用于根据格雷计数器码字将VP或VN耦接至差分输入dp，并且根据格雷计数器码字的逆将VP或VN耦接至差分输入dn。
(B3)在图像传感器(B1)或(B2)中任一种中，其中VP-VN约为100mV。
(B4)在图像传感器(B1)–(B3)中任一种中，其中电压产生电路包括源极跟随器或任何电压缓冲器。
(B5)在图像传感器(B1)–(B4)中任一种中，其中电压产生电路包括低压差稳压器。
(B6)在图像传感器(B1)–(B5)中任一种中，其中电压产生电路包括电荷泵或任何开关电容器电路。
(B7)在图像传感器(B1)–(B6)中任一种中，其中VP和VN是由VCM产生的，其中VCM＝VT+VOV，VCM是共模电压，并且VT和VOV是由与多个存储器单元的输入锁存器中的输入晶体管匹配的电压产生晶体管限定的。
(C1)一种操作图像传感器的方法，该图像传感器包括以像素阵列的行和列布置的图像像素，以及低功率SRAM，低功率SRAM包括耦接至像素阵列中图像像素的对应列的多个存储器单元，多个存储器接收差分输入dp和dn；用于提供正电源电压VP和负电源电压VN的电压产生电路和格雷计数器，该方法包括：通过图像像素获取图像；产生VP和VN，使得VDD>VP>VN>Vgnd；在存储器单元的时钟输入处接收像素的列的输出g；以及根据来自格雷计数器的码字将VP和VN可切换地耦接至多个存储器单元的差分输入dp和dn。
(C2)在(C1)的方法中，其中VP和VN是由VCM产生的，其中VCM＝VT+VOV，VCM是共模电压，并且VT和VOV是由与多个存储器单元的输入锁存器中的输入晶体管匹配的电压产生晶体管限定的。
(C3)在(C1)或(C2)的方法中，其中VP和VN是使用包括源极跟随器、任何电压缓冲器或低压差稳压器的电压产生电路产生的。
(C4)在(C3)的方法中，其中VP和VN是使用包括电荷泵或任何开关电容器电路的电压产生电路产生的。
(C5)在(C4)的方法中，其中VP-VN约为100mV。
在不脱离本发明的范围的情况下，可以对以上方法和系统进行改变。因此应注意，在以上说明书中包含的内容或者附图所示的内容应理解为说明性的而非限制性的。在本文中，除非另有说明，(a)形容词“示例性的”是指作为示例、例子或说明，并且(b)短语“在实施例中”等同于短语“在某些实施例中”，并不指代所有实施例。以下权利要求旨在覆盖本文描述的所有通用和特定特征，以及本发明方法和系统范围的所有陈述，就语言而言，可以说其是介于两者之间。

Claims (20)

1.一种存储器电路，包括：
电压产生电路，所述电压产生电路用于提供正电源电压VP和负电源电压VN，其中VDD>VP>VN>Vgnd；
多个存储器单元，所述多个存储器单元耦接至像素阵列中的相应的多个列感测线，所述多个存储器单元接收差分输入dp和dn；和
格雷计数器，所述格雷计数器被耦接以将VP和VN可切换地耦接至所述多个存储器单元的所述差分输入dp和dn。
2.根据权利要求1所述的存储器电路，还包括多个开关，所述多个开关用于根据格雷计数器码字将VP或VN耦接至差分输入dp，并根据所述格雷计数器码字的逆将VP或VN耦接至差分输入dn。
3.根据权利要求1所述的存储器电路，其中VP-VN约为100mV。
4.根据权利要求1所述的存储器电路，其中所述电压产生电路包括源极跟随器或电压缓冲器。
5.根据权利要求1所述的存储器电路，其中所述电压产生电路包括低压差稳压器。
6.根据权利要求1所述的存储器电路，其中所述电压产生电路包括电荷泵或开关电容器电路。
7.根据权利要求1所述的存储器电路，其中VP和VN是由VCM产生的，其中VCM＝VT+VOV，VCM是共模电压，并且VT和VOV是由与所述多个存储器单元的输入锁存器中的输入晶体管匹配的电压产生晶体管限定的。
8.根据权利要求1所述的存储器电路，其中所述格雷计数器在每次时钟转换时计数。
9.一种图像传感器，包括：
以像素阵列的行和列布置的多个图像像素；
电压产生电路，所述电压产生电路用于提供正电源电压VP和负电源电压VN，其中VDD>VP>VN>Vgnd；和
低功率SRAM，包括：
多个存储器单元，所述多个存储器单元耦接至像素阵列中的相应的多个列，所述多个存储器单元接收差分输入dp和dn；和
格雷计数器，所述格雷计数器用于将VP和VN可切换地耦接至所述多个存储器单元的所述差分输入dp和dn。
10.根据权利要求9所述的图像传感器，还包括多个开关，所述多个开关用于根据格雷计数器码字将VP或VN耦接至差分输入dp，并根据所述格雷计数器码字的逆将VP或VN耦接至差分输入dn。
11.根据权利要求9所述的图像传感器，其中VP-VN约为100mV。
12.根据权利要求9所述的图像传感器，其中所述电压产生电路包括源极跟随器或电压缓冲器。
13.根据权利要求9所述的图像传感器，其中所述电压产生电路包括低压差稳压器。
14.根据权利要求9所述的图像传感器，其中所述电压产生电路包括电荷泵或开关电容器电路。
15.根据权利要求9所述的图像传感器，其中VP和VN是由VCM产生的，其中VCM＝VT+VOV，VCM是共模电压，并且VT和VOV是由与所述多个存储器单元的输入锁存器中的输入晶体管匹配的电压产生晶体管限定的。
16.一种操作图像传感器的方法，所述图像传感器包括以像素阵列的行和列布置的图像像素，以及低功率SRAM，所述低功率SRAM包括耦接至所述像素阵列中图像像素的对应列的多个存储器单元，所述多个存储器单元接收差分输入dp和dn；用于提供正电源电压VP和负电源电压VN的电压产生电路和格雷计数器，所述方法包括：
通过所述图像像素获取图像；
产生VP和VN，使得VDD>VP>VN>Vgnd；
在存储器单元的时钟输入处接收像素的列的输出g；以及
根据来自所述格雷计数器的码字将VP和VN可切换地耦接至所述多个存储器单元的所述差分输入dp和dn。
17.根据权利要求16所述的方法，其中VP和VN是由VCM产生的，其中VCM＝VT+VOV，VCM是共模电压，并且VT和VOV是由与所述多个存储器单元的输入锁存器中的输入晶体管匹配的电压产生晶体管限定的。
18.根据权利要求16所述的方法，其中VP和VN是使用包括源极跟随器、电压缓冲器或低压差稳压器的电压产生电路产生的。
19.根据权利要求16所述的方法，其中VP和VN是使用包括电荷泵或开关电容器电路的电压产生电路产生的。
20.根据权利要求16所述的方法，其中VP-VN约为100mV。
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