JP2003289249A

JP2003289249A - 相関演算回路、ａ／ｄ変換器、ｄ／ａ変換器、及び信号処理システム

Info

Publication number: JP2003289249A
Application number: JP2003009770A
Authority: JP
Inventors: Tetsunobu Kouchi; 哲伸光地; Mamoru Miyawaki; 守宮脇
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2003-01-17
Filing date: 2003-01-17
Publication date: 2003-10-10

Abstract

(57)【要約】【課題】回路規模を縮小して、かつ高速な演算を可能
とし、消費電力を少なくする。【解決手段】キャパシタと第一の入力端子を複数有
し、該各キャパシタの一方の端子は各第一の入力端子に
それぞれのラッチ回路を介して接続され、該各キャパシ
タの他方の端子が共通接続されてセンスアンプの第二の
入力端子に接続されている半導体装置（並列演算回路ブ
ロック）８０１−Ａ，８０１−Ｂを有し、第一の半導体
装置８０１−Ａの第一の入力端子に、入力信号と相関係
数とが各々入力される比較器８０２が接続され、比較器
８０２からの出力が第一の入力端子に入力され、第一の
半導体装置の出力が第二の半導体装置８０１−Ｂに入力
される。上記キャパシタ、第一の入力端子、ラッチ回
路、センサアンプを備えた半導体装置の構成を用いてＡ
／Ｄ変換器、Ｄ／Ａ変換器、及び信号処理システムを構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、並列信号処理を行なう
半導体装置を用いた相関演算装置、Ａ／Ｄ変換器、Ｄ／
Ａ変換器、及び信号処理システムに関するものである。

【０００２】

【従来の技術及び問題点】従来、並列演算処理を行なう
半導体装置においては、並列演算する信号数が増大する
につれて、回路規模が級数的に増大し、製造コストが増
加し、歩留まりが低下する。また、回路規模の増大に伴
って、配線等の遅延増大や、回路内の演算数の増加によ
り、演算速度が低下する。さらに、消費電力が著しく増
加するといった問題点があった。

【０００３】たとえば、図２１に示す撮像系の場合、縦
横軸に沿って撮像素子４１を配置して、エリアセンサと
してのセンシング部６０からの時系列アナログ信号をＡ
Ｄ変換器４０でデジタル信号に変換し、一旦フレームメ
モリ３９に格納する。これらの信号を演算回路３８によ
り処理し、演算出力回路５０より出力する。具体的に
は、異なる時刻のデータ間の相関演算により、物体の動
き量（ΔＸ，ΔＹ）等を出力することができる。

【０００４】

【発明が解決しようとする課題】しかしながら、動画像
のリアルタイム処理を行おうとする場合は、上記演算処
理の処理数及び処理段数が極めて多くなり、よりリアル
な画像を得るためには、回路規模が級数的に増大し、そ
のため処理スピードが遅くなってしまうという問題点が
あった。例えば、動画像の圧縮・伸張の方式として提案
されているＭＰＥＧ２方式を現実に処理できる装置は未
だ開発中である。

【０００５】従って、上述した並列演算処理の問題とし
て、回路規模の増大に伴う演算速度の低下、消費電力の
増加という問題点があった。さらに、そのために製造コ
ストの増加や製造歩留まりの低下という問題点もあっ
た。

【０００６】さらに、上記演算処理回路に有用な多数決
論理回路について、日経エレクトロニクス「経済的な多
数決論理ＩＣがＣＭＯＳで実現した」1973.11. 5．１３
２Ｐ〜１４４Ｐに記載されていて、デジタル信号処理の
一つとして多数決論理回路が開示され、しかもＣＭＯＳ
によって形成されたものが開示されている。しかしなが
ら、この場合も、ＣＭＯＳによる素子数増大と、演算処
理の段数が増加し、回路規模の増大と消費電力の増加に
加え演算速度の低下という同様な問題点を有していた。

【０００７】

【課題を解決するための手段】本発明は、相関演算装置
において、後述する半導体装置又は半導体回路を使用し
て相関演算することを特徴とする。

【０００８】また、Ａ／Ｄ変換器において、後述する半
導体装置にアナログ信号を入力し、アナログ信号に応じ
たデジタル信号を出力することを特徴とし、多数のアナ
ログ入力についても、多ビットへのデジタル化にも対応
できる。

【０００９】さらに、Ｄ／Ａ変換器において、後述する
半導体装置にデジタル信号を入力し、デジタル信号に応
じたアナログ信号を出力することを特徴とする。

【００１０】また、信号処理システムにおいては、上記
相関演算装置又は上記Ａ／Ｄ変換器または上記Ｄ／Ａ変
換器のいずれか一つを含むことを特徴とする。

【００１１】また、信号処理システムにおいて、画像信
号を入力する画像入力装置を含むことを特徴とする。

【００１２】加えて、信号処理システムにおいて、情報
を記憶する記憶装置を含むことを特徴とし、多入力端子
を有する半導体装置との組み合わせ、融合を容易に達成
でき、高機能、高速処理を可能とする。

【００１３】本発明は、多入力端子にラッチ回路を介し
て容量が接続され、該各容量の一方の端子が共通接続さ
れてセンスアンプに入力されるように構成したことを特
徴とする半導体装置を用いたものである。

【００１４】上記の構成の半導体装置により、回路規模
の縮小が可能で、接続段数も増加せず、従って演算速度
が向上し、消費電力の低減といった効果が得られるもの
である。特に、ラッチ回路によって、後段の多数決論理
回路や演算処理回路に一括して出力できるので、端子間
のディレイもなく、演算処理のタイミングも取りやす
く、安定した演算結果を得ることができ、高速パイプラ
イン処理が可能となる。

【００１５】また、上記ラッチ手段から上記入力端子に
入力される入力信号および上記入力信号の反転信号とが
出力される。多数入力端子を有する容量が小型にできる
半導体チップにラッチ手段をも同一チップに構成できる
ことから、正転、反転信号によって信号のダイナミック
レンジを広く取れる。

【００１６】さらに、上記ラッチ手段からの出力端子と
容量手段との間にスイッチ手段が設けられ、且つ容量手
段の一方の共通接続された端子にリセット用スイッチ手
段が設けられており、高精度の演算ができ、並列処理数
を増加させ、結果として高速演算が実現する。

【００１７】また、リセット用スイッチ手段の導通期間
と入力信号の反転信号がスイッチ手段を介して容量手段
の一方に印加される期間とが少なくとも重なっている構
成をとることで、演算期間の同時進行とオフセットの除
去、ノイズ成分の除去を可能とする。

【００１８】また、センスアンプの入力には、各容量手
段が共通接続された端子にアノードが接続され第一の電
源にカソードが接続された第一のダイオードと、該各容
量手段が共通接続された端子にカソードが接続され第二
の電源にアノードが接続された第二のダイオードの一方
もしくは両方が設けられていることで、大振幅の入力信
号について、センスアンプの安定動作を保障できる。

【００１９】さらに、多入力端子に容量手段が接続さ
れ、該各容量手段の一方の端子が共通接続されてセンス
アンプに入力される少なくとも第一、第二の半導体装置
であって、該第一の半導体装置の出力がラッチ手段を介
して該第二の半導体装置に入力されることで、半導体装
置のシリーズ接続によっても、それぞれの処理段による
タイミングのズレを生じることなく高速な多種類の演算
処理を可能とする。

【００２０】また、上記第一の半導体装置の出力を制御
する第一の制御手段と第二のラッチ手段を制御する第二
の制御手段を少なくとも有し、該第一の制御手段と前記
第二の制御手段の動作期間の少なくとも一部が重なって
いるようにする。

【００２１】また、上記半導体装置を複数個有し、該複
数個のうち第一の半導体装置の出力及び／又は該半導体
装置出力の反転出力を第二の半導体装置に入力すること
を特徴とする半導体回路を提供するものである。

【００２２】また、上記半導体装置において、多入力端
子に対応した容量手段のうち最小の容量をＣとしたと
き、上記共通接続される容量手段の容量の合計容量値が
最小の容量Ｃのほぼ奇数倍であることを特徴とし、多数
決演算回路等の演算で、高精度の演算を可能とする。

【００２３】

【実施例】以下、本発明による第１〜第９の実施例につ
いて、図を参照しつつ詳細に説明する。

【００２４】［第１の実施例］第１の実施例について、
図１〜図３を参照しつつ説明する。図１において、１は
リセットスイッチ、２は多入力端子に接続される容量で
あるキャパシタ、３は信号転送スイッチ、５はセンスア
ンプ、６はセンスアンプ内のインバータ、４はセンスア
ンプ内の第二のインバータ、７はインバータ６の入力端
をリセットするための第二のリセットスイッチ、８はリ
セットスイッチ１に接続されるリセット電源、１０は第
二のリセットスイッチ７に接続される第二のリセット電
源、１１はセンスアンプ５の出力端子である。

【００２５】また、９は複数のキャパシタ２に共通接続
された一端にあって模式的に示す寄生容量であり、複数
のキャパシタ２及びインバータ６に至る接続ラインに存
在する寄生容量であるがこれに限るものではない。また
１２はラッチ回路である。

【００２６】図２は、ラッチ回路１２の構成例を示した
ものである。同図（Ａ）において、２０１−Ａ、Ｂは転
送スイッチ、２０２−Ａ、Ｂはインバータである。制御
信号PHにより転送スイッチ２０１−Ａが導通すると、Ｄ
ＡＴＡ信号がインバータ２０２−Ａの入力端に転送され
る。制御信号PHにより、転送スイッチ２０１−Ａが非導
通になると、同時に転送スイッチ２０１−Ｂが導通し、
インバータ２０２−Ａ、Ｂによる正ループが形成され、
次に転送スイッチ２０１−Ａが導通するまで、ＤＡＴＡ
信号をラッチし続けるものである。インバータ２０２−
Ｂからは入力ＤＡＴＡ信号に対し正転Ｑの出力が、イン
バータ２０２−Ａからは反転Ｑの出力が得られる。

【００２７】また、図２（Ｂ）は、他の方式のラッチ回
路例を示したものである。図において、２０３はＰ型Ｍ
ＯＳトランジスタ、２０４はＮ型ＭＯＳトランジスタで
ある。本回路も、図２（Ａ）と同様に、制御信号PHと制
御反転信号の反転PHによりＤＡＴＡ信号が転送され、次
に制御信号PHが印加されるタイミングまでその値をラッ
チし、正転Ｑと反転Ｑとを出力するものである。図２
（Ａ）、（Ｂ）はいずれもインバータを用いて二値の信
号をラッチするものであるが、ラッチ回路はアナログ値
や複数値のラッチ回路でもよく、これに限るものではな
い。アンプ回路の入力にサンプルホールド回路を付加し
て、アナログ信号をラッチする回路を用いてもよい。

【００２８】図３は、図１に示す本実施例の回路の動作
タイミング説明図である。同図を用いて、本実施例の動
作を説明する。まず、入力端子からの入力信号がラッチ
回路１２に保持される。次に、リセットパルスφRES に
よりキャパシタ２の一端を一括してリセットする。リセ
ット電源８のリセット電圧は、例えば電源電圧が５Ｖ系
であった場合、そのほぼ半分の２．５Ｖを用いる。ただ
し、リセット電圧はこれに限るものではなく他の電圧で
もよい。また複数の電圧を使用してもよい。

【００２９】この時、ほぼ同時にセンスアンプ５内のイ
ンバータ６の入力端を第２のリセットスイッチ７を導通
させることによりリセットする。この時、第２のリセッ
ト電源１０のリセット電圧はインバータ６の出力が反転
する論理反転電圧近傍の値が選ばれる。リセットパルス
φRES をオフすると、キャパシタ２の両端はそれぞれの
リセット電位に保持される。

【００３０】次に、転送パルスφT により、複数の転送
スイッチ３が一括して導通すると、多入力の入力信号が
キャパシタ２の一端に転送される。たとえば、キャパシ
タ２の一端の電位が２．５Ｖのリセット電圧から入力信
号ＶXに変化する。ここで、一例としてキャパシタ２の
容量をＣ、寄生容量の容量値をＣOとし、キャパシタ２
がＮ個並列に接続されている場合、キャパシタ２の共通
接続された一端は一個の入力に対して容量分割によりイ
ンバータ６のリセット電位から｜Ｃ×（２．５−Ｖｘ）／（Ｎ×Ｃ＋Ｃ0）｜［Ｖ］……（１）だけ変化する。

【００３１】インバータ６の入力端電圧が、論理反転電
圧近傍から変化するとインバータ６の出力端電圧はそれ
に応じて反転する。Ｎ個の入力端子にそれぞれ信号が入
力されると、インバータ６の入力端には容量分割出力の
Ｎ個の和が入力される。結局、このＮ個の入力の和が、
正であればインバータ６の入力端は論理反転電圧より高
電位にシフトしてセンスアンプの出力端１１にはHIGH L
EVELが、負であれば低電位にシフトしてLOW LEVEL が出
力される。

【００３２】本第１の実施例の回路は、入力される信号
の振幅、及び信号が入力されるキャパシタ２の容量値の
大きさによって、個々の入力信号に演算処理を行なう処
理に応じて、所望の重み付けがなされ、それらが一括し
てセンスアンプで、並列演算処理されるものである。そ
うして、この時、入力端子に入力する信号を、いったん
回路直前のラッチ回路１２にラッチしてから入力する構
成をとっている。そのため、従来の並列演算処理数が増
加し、接続配線の遅延等により、各入力信号の信号間で
相対的に遅延が生じたり、クロストークにより信号にノ
イズ混入しても、ラッチ回路１２を介するので、並列入
力する信号相互間のタイミングが揃えられ、かつノイズ
混入の多い期間をはずしノイズも除去されるため、結果
として高速で、高精度な並列演算処理を行えるものであ
る。

【００３３】また、入力端子数の増大に対して、回路規
模は高々それに比例して、ラッチ回路と転送スイッチ、
リセットスイッチ、キャパシタが増加する程度であり、
従来の並列演算処理回路に対し、大幅な回路規模の縮小
と、併せて製造歩留まりの向上が図れるものである。ま
た、回路規模の縮小、演算速度の向上に伴い消費電力を
低減することは言うまでもない。

【００３４】［第２の実施例］第２の実施例について、
図４に示す模式図を参照しつつ説明する。なお図１と同
一符号のものは同様な動作・機能を有するものとする。
図４において、４０１は第二の転送スイッチであり、リ
セットパルスφRES により他の入力端子についても同時
に動作するものである。ここで、例えば図２に示すラッ
チ回路１２の正転Ｑ出力は転送スイッチ３に、反転Ｑ出
力は第二の転送スイッチ４０１に接続され、転送スイッ
チ４０１を介してキャパシタ２に接続したものである。

【００３５】次に、図３のタイミングチャートを用い
て、本回路の動作を説明する。まず、入力信号がラッチ
回路１２に保持される。次に、リセットパルスφRES に
より、キャパシタ２の入力側の一端は、それぞれ各ラッ
チ回路１２の信号の反転Ｑ信号にリセットされる。この
時、ほぼ同時にセンスアンプ５内のインバータ６の入力
端を、リセットスイッチ７を導通させることによりリセ
ットする。この場合、第二のリセット電源１０のリセッ
ト電圧はインバータ６の出力が反転する論理反転電圧近
傍の値が選ばれる。リセットパルスφRES をオフすると
キャパシタ２の両端はそれぞれのリセット電位に保持さ
れる。次に転送パルスφT により転送スイッチ３が導通
すると各ラッチ回路１２の信号の正転Ｑ信号がキャパシ
タ２の入力側の一端に転送される。

【００３６】本第２の実施例のように構成すれば、例え
ば電源電圧が５Ｖ系であった場合、入力信号とリセット
電圧の差電圧は最大で５Ｖまで得ることができ、それだ
けダイナミックレンジが広く、Ｓ／Ｎの向上が図れる。

【００３７】上記の式（１）からわかるように、入力信
号とリセット電圧の差電圧が大きいほど、キャパシタ２
の共通接続された出力側の一端が、１個の入力に対して
容量分割により、リセット電位から変化する変化量も大
きくなる。センスアンプ５はキャパシタ２の共通接続さ
れた一端での微少な電位の変化を検出して、並列演算結
果を出力するものであり、変化量が大きいほどより正確
に、また高速に演算を行なうことができるものである。

【００３８】本第２の実施例のように、ラッチ回路１２
の反転信号出力で入力端のリセットを行なうように構成
することにより、インバータ６の入力端の電圧変化を大
きく取れ、新たに回路を増大させることなく、さらに高
感度・高精度で高速な並列演算が可能な回路を実現でき
るものである。

【００３９】また第１の実施例と同様の信号相互間のタ
イミングが揃えられ、かつノイズも除去されるため、結
果として高速、高精度な並列演算を行える。よって大幅
な回路規模の縮小と併せて、製造歩留まりの向上がはか
れる。また消費電力が低減するといった効果が得られる
ことは言うまでもない。

【００４０】［第３の実施例］第３の実施例について、
図５に示す模式図を参照しつつ説明する。図１又は図４
と同一符号のものは同様な機能を有するものとし詳細な
説明を省略する。本実施例は回路の信頼性をさらに向上
させたものである。図５において、５０１は第一の供給
電源、５０２はダイオードで、下段のダイオード５０２
のアノードは第二の電源として接地されている。

【００４１】キャパシタ２の共通接続された一端は、入
力端子一個の入力に対して、上記の式（１）に従って電
位が変化することは先に述べた。この時、Ｎ個の入力
に対して共通接続された一端の電位変化は、最大で式
（１）のＮ倍になる。例えば電源電圧が５Ｖ系であった
場合、寄生容量ＣOが無視できる程度に小さいと仮定す
ると、共通接続された一端の電位変化は±５Ｖになり、
インバータ６の入力端のリセット電圧が２．５Ｖであっ
た場合、同端子の電位は−２．５Ｖから＋７．５Ｖの範
囲で変化する。

【００４２】一般に、インバータ６やリセットスイッチ
７はＭＯＳトランジスタで構成される場合が多い。図６
にその一例を示す。同図において、６０１はＮ型ＭＯＳ
トランジスタ、６０２はＰ型ＭＯＳトランジスタ、６０
３は電源端子、６０４は図５においてキャパシタ２が共
通接続された端子に接続するセンスアンプ５の入力端
子、１１は該センスアンプ５の出力端子である。例えば
リセットスイッチ７が同図に示したようにＮ型ＭＯＳト
ランジスタ６０１で構成されていた時、入力端子６０４
の電位が信号入力時に０Ｖ以下に下がると、リセットス
イッチ７のＮ型ＭＯＳトランジスタ６０１のドレインと
ウェルの間に電流が流れてしまい、ＭＯＳトランジスタ
の耐性を悪化させてしまい、リーク電流が増加するなど
の問題点が生じる。またインバータ６を構成するペアの
ＭＯＳトランジスタ６０１、６０２に必要以上の高電圧
が印加されると、ゲート絶縁膜が破壊したり、リーク電
流が増加したり、信頼性上問題点が生じるおそれがあっ
た。

【００４３】本実施例はセンスアンプ５の入力端子６０
４と電源５０１との間、または入力端子６０４とグラウ
ンドの間、もしくはその両方に、ダイオード素子５０２
を接続することで、電源電圧以上の電位変化が生じたと
きには、入力端子６０４と電源５０１との間に接続され
たダイオードが順方向にバイアスされ、ＭＯＳトランジ
スタのゲートの高電圧が印加される前に電荷を電源５０
１に逃がし、グラウンド電圧以下の電位変化が生じた場
合には、入力端子６０４とグラウンドの間に接続された
ダイオードが順方向にバイアスされ、トランジスタのド
レイン・ウェル間に電流が流れる前に電荷をグラウンド
に逃がしてやることで、回路の信頼性を向上させたもの
である。

【００４４】［第４の実施例］第４の実施例について、
図７に示す模式図を参照しつつ説明する。図１又は図４
と同一符号のものは同様な機能を有するものとし詳細な
説明を省略する。本発明の半導体装置よりなる並列演算
回路を複数接続することにより、より高度な並列演算処
理を実現したものである。

【００４５】同図において、７０１Ａ〜Ｃは図４に一例
を示したように、それぞれ多入力端子を有し、ラッチ回
路１２、転送スイッチ３、キャパシタ２、センスアンプ
５等から構成された本発明よりなる並列演算回路ブロッ
クである。７０１Ａ〜Ｃ内の第一のラッチ回路は、制御
パルスφPHによって動作するものとする。７０２は入力
端子、７０３はセンスアンプ５からの出力端子であり、
図４の出力端子１１に相当する。１２は第二のラッチ回
路であり、制御パルスφPHによって動作するものとす
る。並列演算回路ブロック７０１−Ａ、７０１−Ｃの
出力端子７０３は第二のラッチ回路１２を介して並列演
算回路ブロック７０１−Ｂに接続しており、出力端子７
０３から出力された出力信号は、並列演算回路ブロック
７０１−Ｂのそれぞれ一つの入力信号となり、他の入力
端子にも同様な並列演算回路ブロックの出力が接続され
ている。このように、本発明よりなる並列演算回路ブロ
ックを複数個直列にもしくは並列に、もしくは両方を組
み合わせて接続することにより高度な並列演算処理を実
現することができる。

【００４６】図８に示したタイミングチャートを用い
て、本第４実施例の基本動作を説明する。まず、並列演
算回路ブロック７０１−Ａ、７０１−Ｃ内でラッチ回路
により入力信号の反転信号が入力されて、リセットパル
スφRES によりリセットが行われる。次に、転送パルス
φT により信号が転送されると演算結果がOUT1、および
OUT2から得られる、と同時に演算結果は出力端７０３を
通してラッチ回路１２に転送される。転送された信号は
制御パルスφPHによってラッチ回路１２にラッチされ
る。並列演算回路ブロック７０１−Ａ,７０１−Ｃから
の出力OUT1, およびOUT2は次の信号が入力されるまで図
８に示したＡ期間の間、ラッチ回路１２と同じ値が保持
される。次に、ラッチ回路１２に保持された信号は並列
演算回路ブロック７０１−Ｂ内のラッチ回路に制御パル
スφPH2によりラッチされる。並列演算回路ブロック７
０１−Ｂは、並列演算回路ブロック７０１−Ａ、７０１
−Ｃからの出力、および他の入力信号を受けて同様に演
算を行ない、次の信号が入力されるまで、図８に示した
Ｂ期間の間に、並列演算回路ブロック７０１−Ｂによる
演算結果をOUT3から出力される。

【００４７】このように、直列に接続された並列演算回
路ブロック７０１−Ａ、Ｃと７０１−Ｂは、それぞれ一
サイクルずれて、順次信号を出力する。各並列演算ブロ
ック７０１Ａ〜Ｃが演算に要する時間は、図３のタイミ
ング図で示したものと変わらず、先の実施例と同様の高
速な演算が可能である。

【００４８】本実施例では各入力端子および複数の本発
明よりなる並列演算回路ブロック間にも、ラッチ回路を
設けることにより第２、第３の実施例で示したようにラ
ッチ回路１２の反転信号出力で入力端のリセットを行な
うように構成することで新たに回路を増大させることな
く、さらに高精度で高速な並列演算が可能な回路を実現
できる。

【００４９】これにより、信号相互間のタイミングが揃
えられ、かつノイズも除去されるため、結果として高
速、高精度な並列演算を行える。また、大幅な回路規模
の縮小と併せて製造歩留まりの向上が図れる。さらに消
費電力が低減するといった効果が得られることは言うま
でもない。

【００５０】また、本実施例では三つの並列演算回路ブ
ロックの接続を例にとって説明したが、もちろんこれに
限るものではなく、所望の演算処理を実現するために自
由に組み合わせられるものである。また、本発明よりな
る並列演算回路ブロックと従来の半導体論理回路ブロッ
クを組み合わせてもよいことは言うまでもない。

【００５１】［第５の実施例］第５の実施例について、
図９に示す模式図を参照しつつ説明する。図１又は図
４、図７等と同一符号のものは同様な機能を有するもの
とし詳細な説明を省略する。本実施例では並列演算回路
ブロック７０１−Ａ、７０１−Ｃの出力端子にラッチ回
路１２を設けて並列演算回路ブロック７０１−Ｂに出力
すると共に、さらに出力OUT1、OUT2の前段にラッチ回路
１２を２段設け、正転Ｑ出力を順次接続している。

【００５２】本実施例の構成をとることにより、出力OU
T1、OUT2、OUT3は、同じタイミングで出力することがで
き、以後の信号処理が容易になるという利点が得られ
る。このタイミングチャートを図１０に示す。第４の実
施例によって説明したタイミングチャート図９との相違
点は出力OUT1、OUT2の出力タイミングと出力OUT3の出力
タイミングとが同一であることであり、他のタイミング
は同一であるので、説明は省略する。

【００５３】［第６の実施例］第６の実施例について、
図１１〜図１６を参照しつつ説明する。図１又は図４、
図７等と同一符号のものは同様な機能を有するものとし
詳細な説明を省略する。図１１には本発明を相関演算回
路に応用した実施例の模式回路図を示す。同図におい
て、８０１−Ａ〜Ｃは並列演算回路ブロック、８０２は
比較器、１２−Ａ、１２−Ｂはラッチ回路である。図１
２に並列演算回路ブロック８０１の回路図を示す。図１
２が８０１−Ａに、図１３が８０１−Ｂに, 図１４が８
０１−Ｃにそれぞれ対応する。本実施例の動作タイミン
グチャートを図１５に示す。

【００５４】並列演算回路ブロック８０１−Ａ、８０
１−ＣはリセットパルスφRESと転送パルスφT によっ
て動作する。並列演算回路ブロック８０１−Ｂはリセ
ットパルスφRES2と転送パルスφT2によって動作する。
ラッチ回路１２−Ａは制御パルスφPHによって動作し、
ラッチ回路１２−Ｂは制御パルスφPH2によって動作す
る。出力Ｓ１、Ｓ２、Ｓ３は、上記タイミングに同期し
て同時に出力される。

【００５５】まず、図１２を用いて基本動作を説明する
と、前記の第２、第４の実施例と同様に、まずリセット
パルスφRES によってキャパシタ２の両端の電圧はそれ
ぞれのラッチ回路の反転Ｑ出力のリセット電圧にリセッ
トされる。次に、転送パルスφT により転送スイッチ３
が導通すると、入力信号がキャパシタ２の一端に転送さ
れ、キャパシタ２の一端の電位は、例えばLOW LEVELに
相当する０Ｖ、もしくはHIGH LEVELに相当する５Ｖに変
化する。キャパシタ２の共通接続された一端は入力に対
して容量分割によって変化する。インバータ６の入力端
電圧が論理反転電圧から変化すると、インバータ６の出
力端電圧はそれに応じて反転する。Ｎ個の入力端子にそ
れぞれ入力信号が入力されると、インバータ６の入力端
には容量分割出力のＮ個の和が入力される。

【００５６】本実施例では、各入力に設けられたキャパ
シタ２は、ほぼ同じ容量値を有しているので、結局Ｎ個
の入力のうちHIGH LEVELの信号数が過半数であれば、イ
ンバータ６の入力端は、論理反転電圧より高電位にシフ
トしてセンスアンプ５の出力端１１にはHIGH LEVELが、
一方 LOW LEVEL の信号数が過半数であれば、LOW LEVEL
が出力される。以上のように構成することで図１２の回
路は複数入力のうち過半数を占める論理値を出力する多
数決演算回路として機能する。

【００５７】図１１は、一例として７入力の相関演算回
路を示している。同図において、入力信号はそれぞれま
ず比較器８０２に相関係数とともに入力される。比較器
８０２はそれぞれの入力信号と相関係数が一致すればHI
GH LEVELを、不一致であればLOW LEVEL を出力する。比
較器８０２の出力はラッチ回路１２−Ｂで一度ラッチさ
れたあと、多数決演算回路ブロック８０１−Ａに入力さ
れると同時に、ラッチ回路１２−Ａに入力される。たと
えば、７入力の多数決演算回路ブロック８０１−Ａに比
較器８０２の出力が入力されると、HIGH LEVELの数が過
半数の場合、つまり７入力中４入力以上がHIGH LEVELで
あった場合、多数決演算回路ブロック８０１−ＡからHI
GH LEVELが出力される。同様に、たとえば１１入力の多
数決演算回路ブロックでは６入力以上がHIGH LEVELであ
った場合、１３入力の多数決演算回路ブロックでは７入
力以上がHIGH LEVELであった場合に、HIGH LEVELが出力
される。７入力の多数決演算回路ブロック８０１−Ａの
出力値を入力のHIGH LEVELの数ごとに示すと、図１６に
示す図表のＳ３のようになる。図１６のＳ３の出力は、
図１１に示すように、多数決演算回路ブロック８０１−
Ａ、ラッチ回路１２−Ａ、ラッチ回路１２−Ｂ、ラッチ
回路１２−Ａを経由して、極性とタイミングを合わせら
れて、Ｓ３として出力される。

【００５８】次に、図１１に示すように、７入力の多数
決並列演算回路ブロック８０１−Ａの出力をラッチ回路
１２−Ａでラッチした後、極性を反転して多数決演算回
路ブロック８０１−Ｂの重みづけ入力端子に印加する。

【００５９】図１３において、２１２はほかの入力端子
経路に接続するキャパシタ２のおよそ４倍の容量値４Ｃ
を持ったキャパシタである。多数決演算回路ブロック８
０１−Ｂは、入力端子経路に接続するキャパシタ２のキ
ャパシタ値を仮にＣとすると、キャパシタ２１２の４Ｃ
を４つのＣの並列接続として、計１１個のＣが共通接続
されているものと等価である。そのうち４つのＣに重み
付けされた入力端子からの信号が印加され、他の７つの
入力端子には多数決演算回路ブロック８０１−Ａに入力
されたものと同じ信号がラッチ回路１２−Ａでラッチさ
れたのち印加される構成であり、結局１１入力多数決演
算回路である。

【００６０】重み付けのない７入力端子にラッチ回路１
２−Ａを設けるのは、重み付けの入力と他の入力端子と
の信号印加タイミングを合わせるためである。ここで、
例えば、７入力中４入力以上がHIGH LEVELであった場
合、先に述べたように重み付け入力端子にはLOW LEVEL
が印加される。さらに、重み付け入力端子以外の入力端
子に加えられる信号のうち、７入力中６入力以上がHIGH
LEVELであった場合、トータルとして１１入力多数決演
算回路は過半数であるとの判定を下し、HIGH LEVELを出
力する。７入力中４入力以上５入力以下の場合は過半数
に至らずLOW LEVEL を出力する。

【００６１】一方、７入力中３入力以下がHIGH LEVELで
あった場合には、重み付け入力端子にはHIGH LEVELが印
加される。７入力中２入力以上３入力以下がHIGH LEVEL
であった場合は、４+２（４は重み付け分）または４+３
（４は重み付け分）は、６以上で過半数と判定され、HI
GH LEVELが出力される。また、１入力以下がHIGH LEVEL
であった場合、４+０または４+１は６以下でLOW LEVE
L が出力される。多数決演算回路ブロック８０１−Ｂ
の出力値を入力のHIGH LEVELの数ごとに示すと図１６に
示す図表のＳ２のようになる。図１６のＳ２の出力は、
図１１に示すように、多数決演算回路ブロック８０１−
Ｂ、ラッチ回路１２−Ｂ、ラッチ回路１２−Ａを経由し
て、極性とタイミングを合わせられて、Ｓ２として出力
される。

【００６２】また、多数決演算回路ブロック８０１−Ｃ
についても、図１４に示すように、４倍の容量値２１
２、２倍の容量値２１３を有する二つの重み付け端子を
備えている。そうして、図１１に示すように、４Ｃの重
み付け端子の入力には多数決演算回路８０１−Ａの、２
Ｃの重み付け端子の入力には多数決演算回路８０１−Ｂ
の出力の反転信号を印加して、重み付けのない７つの入
力端子にはラッチ回路１２−Ｂからの信号が入力され
る。こうして、計１３（＝７＋２＋４）入力多数決演算
回路として動作させることにより、図１６のＳ１に示し
たような出力が得られる。図１６のＳ１の出力は、図１
１に示すように、多数決演算回路ブロック８０１−Ｃか
らＳ１として得られる。なお、出力Ｓ２、Ｓ３は、極性
とタイミングを合わせるためにラッチ回路を設けてい
る。

【００６３】本回路構成により、図１６に示したよう
に、複数入力のうち入力信号と相関係数が一致している
入力の数を、３桁の２進数に変換して出力することがで
きる。本発明よりなる回路構成を用いることにより、従
来に比べ、回路規模を縮小して、かつ高速な演算が可能
で、消費電力も少ない相関演算回路を実現することがで
きた。

【００６４】［第７の実施例］第７の実施例について、
図１７、図１８を参照しつつ説明する。本実施例は本発
明による３ビット精度アナログ・デジタル変換器（以
下、ＡＤ変換器と称する。）図１７において、２１−
Ａ、２１−Ｂ、２１−Ｃはそれぞれ１入力、２入力、３
入力の演算回路ブロック、２２はインバータである。２
３、２４、２５は前段の演算回路ブロックからの出力信
号を入力する入力端子、２６、２７、２８は通常の入力
端子に接続された容量をＣとするとき、入力端子２３、
２４、２５に対応して接続される容量値Ｃ／２、Ｃ／４
を示す。２９はアナログ入力端子であり、３０はセット
入力端子であり、３１、３２はそれぞれに対応して接続
される容量値Ｃ／４、Ｃ／８を示す。また、Ｓ１、Ｓ
２、Ｓ３はデジタル出力信号端子である。

【００６５】ここで、本実施例において、５Ｖ系電源を
用いた場合について説明する。図１７において、まず演
算回路ブロック２１−Ａ〜Ｃ内のセンスアンプ入力を演
算回路ブロック２１−Ａは０Ｖに、演算回路ブロック２
１−Ｂ、Ｃはおよそ２．５Ｖにリセットする。また、信
号入力端子２３、２４、２５及びセット入力端子３０の
入力キャパシタ２は５Ｖにリセットする。この時、信号
入力端子２９は０Ｖである。次に、セット入力端子３０
を０Ｖにセットし、入力を０Ｖからアナログ信号電圧ま
で変化させると、演算回路ブロック２１−Ａにおいては
アナログ入力信号がおよそ２．５Ｖ以上になると、演算
回路ブロック２１−Ａ内のセンスアンプ入力電圧が論理
反転電圧（ここでは２．５Ｖを仮定）を越え、HIGH LEV
ELが出力される。その結果を図１８の図表のＳ３に示
す。

【００６６】アナログ入力信号が２．５Ｖ以上のとき入
力端子２３はリセット電位の５Ｖから０Ｖに変化する。
このとき演算回路ブロック内のセンスアンプ入力端子で
の電位変化は、アナログ入力信号電圧をＶＡとすると、
下の式のようになる。

【００６７】｛Ｃ×ＶＡ−（Ｃ／２）×５−（Ｃ／４）×５｝／（Ｃ＋Ｃ／２＋Ｃ／４） ………（２）この式から、演算回路ブロック２１−Ｂは、アナログ信
号電圧ＶＡが３．７５Ｖ以上のときHIGH LEVELを出力
し、２．５Ｖ以上３．７５Ｖ未満のときLOW LEVELを出
力することがわかる。その結果を図１８のＳ２に示す。

【００６８】同様に、演算回路ブロック２１−Ｃの出力
は、図１８のＳ１のようになる。

【００６９】本実施例により、図１８の図表に示したよ
うに、入力アナログ信号電圧を３ビットのデジタル信号
に変換して出力するＡＤ変換器を極めて小規模な構成
で、演算速度も高速で消費電圧も低減して実現すること
ができる。

【００７０】本実施例では、３ビットのＡＤ変換器につ
いて説明したが、もちろんこれに限るものではなく、さ
らに多ビットに容易に拡張できるものである。

【００７１】本実施例では、容量を用いたフラッシュ型
ＡＤ変換器の例について述べたが、本発明はこの方式に
限るものではなく、たとえば抵抗列に入力した信号と基
準信号とをコンパレータで比較し、その結果をエンコー
ダでエンコードすることでＡＤ変換器のエンコーダ回路
部などに本発明を応用しても、先に説明したのと同様な
効果が得られることはいうまでもない。

【００７２】また、上記では相関演算器、ＡＤ変換器を
例にとって説明したが、本発明はこれに限るものではな
く、デジタル・アナログ変換回路、加算回路、減算回路
など様々な論理回路に応用しても、同様な効果が得られ
ることはいうまでもない。

【００７３】特に、ＤＡ変換器を構成する場合、ＬＳＢ
データが入力される容量をＣとしたとき、次の上位ビッ
トになるにつれて２Ｃ、４Ｃ、８Ｃと倍々にしていけ
ば、２進のデジタル−アナログ変換が実現できる。この
場合、共通接続された容量の端子をＭＯＳ型ソースフォ
ロアアンプで受ける構成にすればよい。

【００７４】以上説明したように、多入力端子の各々に
対応した容量手段の一方の端子を共通接続し、センスア
ンプへ入力する回路ブロックでは、上記多入力端子に接
続した容量の内、最小の容量をＣとしたとき、上記容量
手段の合計はほぼＣの奇数倍となっている。

【００７５】相関回路の場合、制御入力端子を有しない
場合は、全て最小値から構成されており、また制御入力
端子を有する場合も、例えば第６の実施例で説明したよ
うに、制御入力端子に接続する容量は２Ｃ、４Ｃと偶数
であり、奇数の入力信号端子との合計はＣのほぼ奇数倍
となっている。このような構成により、所望の基準値か
らの大小の区別が明確となり、演算精度が向上する効果
を有する。

【００７６】上記説明は、相関回路について述べたが、
２進数ＤＡ変換器は最小ビットＬＳＢ信号入力容量をＣ
とすると、次のビットが２Ｃ、さらに次のビットが４Ｃ
と、倍々となり、多入力端子の容量の合計はＣのほぼ奇
数倍となり、高精度のＤＡ変換を実現できる。

【００７７】また、ＡＤ変換器についても、図１７に示
した第７の実施例で説明したように、アナログ信号レベ
ルを、フルレンジの１／２を越えるか、１／２未満かを
明確に判断する分割数は、２１−Ａでは１Ｃの１つ、２
１−Ｂでは１／４と、２／４、３／４かの分割数は３の
奇数となりその合計はＣ／４を最小値として１＋２＋４
＝７倍の奇数倍となり、２１−ＣではＣ／８を最小値と
して倍々のＣ／４、Ｃ／２、Ｃで、１＋２＋４＋８＝１
５倍の奇数倍に設定してある。

【００７８】これらの構成により、高精度の演算ができ
るため、不要に大きな容量を設けることなく演算が実行
できることにより、低消費電力、高速演算が実現した。

【００７９】［第８の実施例］本発明による第８の実施
例を図１９に示す。第８の実施例は、本発明の技術を従
来回路技術と融合し、動画像等の動き検出チップを実現
したものである。図１９において、６１、６２は、それ
ぞれ基準データ、参照データが格納されているメモリ
部、６３は相関演算部、６４はチップ全体を制御するコ
ントロール部、６５は相関結果の加算演算部、６６は加
算演算部６５の加算結果の最小値を格納しているレジス
タ部、６７は比較器とおよび最小値とのアドレスの格納
を行なう比較記憶部、６８は出力バッファー及び出力結
果格納部である。入力バス６９には基準データ列が入力
され、一方基準データ列と比較すべき参照データ列が入
力バス７０から入力される。メモリ部６１、６２は、Ｓ
ＲＡＭからなり、通常のＣＭＯＳ回路で構成される。

【００８０】参照データメモリ部６２と基準データメモ
リ部６１から入力された相関演算部６３の相関演算に送
られたデータは、本発明による相関回路により構成され
るため、並列処理であり、極めて高速化が達成されるば
かりでなく、少ない素子数で構成され、チップサイズが
小さくなり、低コスト化が実現できた。相関演算結果は
加算演算部６５で相関演算のスコア（評価）を行ない、
上記相関演算以前までの最大相関結果（加算値が最小値
となる）が格納されているレジスタ部６６との比較を比
較記憶部６７で行なう。仮に今回の演算結果が前回まで
の最小値よりもさらに小さい場合は、その結果が、新た
にレジスタ部６６に格納され、前回までの結果が小さい
場合は、その結果が維持される。このような動作を行な
うことにより、最大相関結果が常にレジスタ部６６に格
納され、すべてのデータ列の演算終了後、その結果が出
力バス７１より出力される。

【００８１】なお、コントロール部６４、加算演算部６
５、レジスタ部６６、比較記憶部６７、出力結果格納部
６８は、今回通常のＣＭＯＳ回路により構成したが、特
に加算演算部６５等は、本発明のラッチ回路を含む回路
構成を用いることにより、タイミングを揃えて並列加算
が実現し、高速処理が実現される。以上述べたように、
高速性、低コスト性のみならず、ラッチ回路を経て、容
量をベースに演算を実行するため、消費電流が少なく低
パワー化が実現でき、８ｍｍＶＴＲカメラ等の携帯機器
等にも好適である。

【００８２】［第９の実施例］本発明による第９の実施
例について図２０を参照しつつ説明する。第９の実施例
は本発明の技術を光センサ（固体撮像素子）と融合し、
画像信号データを読出す前に高速画像処理を行なうチッ
プ構成を示したものである。

【００８３】図２０（ａ）は本発明のチップの全体構成
を示すブロック図であり、図２０（ｂ）は本発明のチッ
プの画素部の構成を示す回路図であり、図２０（ｃ）は
本発明のチップの演算内容を説明する概念図である。

【００８４】図において、４１は光電変換素子を含む受
光部、４３、４５、４７、４９はラインメモリ部、４
４、４８は相関演算部、５０は演算出力部である。ま
た、図２０（ｂ）に示す受光部４１の内、５１、５２は
光信号出力端子と４２、４６に示す出力バスラインとを
接続する結合容量手段、５３はバイポーラトランジス
タ、５４はバイポーラトランジスタのベース領域に接続
された容量手段、５５はスイッチＭＯＳトランジスタで
ある。画像データセンシング部６０に入射した画像デー
タは、バイポーラトランジスタ５３のベース領域で光電
変換される。

【００８５】光電変換された光キャリアに応じた出力
が、バイポーラトランジスタ５３のエミッタに読み出さ
れ、結合容量手段５１、５２を介して、出力バスライン
４２、４６の電位を入力蓄積電荷信号に応じて押し上げ
る。以上の動作により、縦方向の画素の加算結果はライ
ンメモリ４７に読み出され、一方、横方向の画素の加算
結果はラインメモリ４３に読出される。これは画素部の
容量５４を介して、バイポーラトランジスタ５３のベー
ス電位を上昇させる領域をデコーダ（図２０には示して
いない）等により選択すれば、センシング部６０の任意
の領域のＸ方向、Ｙ方向の加算結果が出力可能となる。

【００８６】上記構成で、たとえば、図２０（ｃ）に示
す如く、ｔ₁時刻に５６に示す如き画像が、ｔ₂時刻に
５７に示す如く画像が入力されるとすると、それぞれＹ
方向に加算した出力結果は、５８、５９に示す如く、図
示の車の移動状態の画像信号となり、このデータがそれ
ぞれ図２０（ａ）のラインメモリ４７、４９に格納され
る。また、横方向の場合も同様にラインメモリ４３、４
５に格納される。

【００８７】図２０（ｃ）の画像信号５８、５９からわ
かるように両者のデータは、画像の動きに対応してシフ
トしており、相関演算部４８でそのシフト量を算出すれ
ば、２次元平面での物体の動きを非常に簡単な手法によ
り検出できる。

【００８８】本発明による相関演算回路は図２０の相関
演算部４４、４８に適用することができ、素子数が従来
回路より少なく特にセンサ画素ピッチに配置できた。本
構成は、センサのアナログ信号ベースの演算であった
が、ラインメモリ部と出力バスラインとの間に本発明に
よるＡＤ変換器を設けることにより、デジタル相関演算
にも対応できることはいうまでもない。

【００８９】又、本発明のセンサ素子として、バイポー
ラ型を用いて説明したが、ＭＯＳ型でも、又増幅用トラ
ンジスタを設けずフォトダイオードのみの構成でも有効
であることはいうまでもない。

【００９０】さらに、本実施例では、異なる時刻のデー
タ列間の相関演算を行ったが、一方のメモリ部に認識し
たい複数のパターンデータのＸ、Ｙ射影結果を格納して
おけば、パターン認識も実現できる。

【００９１】以上説明したように、画素入力部と本発明
による相関演算回路等とを融合することにより、以下の
効果を奏せられる。（１）従来のセンサからシリアルに読出した後処理する
のではなく、並列にかつ一括読み出したデータを並列処
理するため、高速に動き検出、パターン認識処理が実現
できる。（２）センサを含む１チップの半導体装置を構成でき、
周辺回路を増大させることなく、画像処理が実現できる
ため、低コストで、以下の高機能製品を実現できる。

【００９２】（ａ）ＴＶ画面をユーザー方向に向ける制
御機器（ｂ）エアコンの風向きをユーザー方向に向ける制御機
器（ｃ）８ｍｍＶＴＲカメラの追尾制御機器（ｄ）工場でのラベル認識機器（ｅ）人物自動認識受け付けロボット（ｆ）車の車間距離制御装置以上、画像入力部との融合について説明したが、画像デ
ータだけでなく、音声認識等の処理に有効であることは
言うまでもない。

【００９３】

【発明の効果】以上説明したように、本発明によれば多
入力端子にラッチ回路を介して容量が接続され、該各容
量の一方の端子が共通接続されて、センスアンプに入力
されるように構成したしたことにより、タイミングを一
致して処理でき、ノイズ成分もタイミング的に除去で
き、総括的に回路規模の縮小、演算速度の向上、消費電
力の低減といった効果が得られるものである。

【図面の簡単な説明】

【図１】本発明による一実施例の構成を示す模式説明図
である。

【図２】本発明による一実施例のラッチ回路を示す模式
説明図である。

【図３】本発明による一実施例の動作を説明するタイミ
ングチャートである。

【図４】本発明による一実施例の構成を示す模式説明図
である。

【図５】本発明による一実施例の構成を示す模式説明図
である。

【図６】本発明による一実施例のセンスアンプの模式説
明図である。

【図７】本発明による一実施例の構成を示す模式説明図
である。

【図８】本発明による一実施例の動作を説明するタイミ
ングチャートである。

【図９】本発明による一実施例の構成を示す模式説明図
である。

【図１０】本発明による一実施例の動作を説明するタイ
ミングチャートである。

【図１１】本発明による一実施例の構成を示す模式説明
図である。

【図１２】本発明による一実施例の内部構成を示す模式
説明図である。

【図１３】本発明による一実施例の内部構成を示す模式
説明図である。

【図１４】本発明による一実施例の内部構成を示す模式
説明図である。

【図１５】本発明による一実施例の動作を説明するタイ
ミングチャートである。

【図１６】本発明による一実施例の動作を説明する図表
である。

【図１７】本発明による一実施例の構成を示す模式説明
図である。

【図１８】本発明による一実施例の動作を説明する図表
である。

【図１９】本発明による一実施例の構成を示す模式説明
図である。

【図２０】本発明による一実施例の構成を示す模式説明
図である。

【図２１】従来のエリアセンサを有する撮像装置の構成
を示す模式説明図である。

【符号の説明】

１、７リセットスイッチ２キャパシタ３信号転送スイッチ４、６、２２インバータ５センスアンプ８、１０リセット電源９寄生容量１１センスアンプの出力端子１２ラッチ回路２１演算回路ブロック２３、２４演算回路ブロックの入力端子４１光電変換素子４３、４５、４７、４９ラインメモリ４４、４８相関演算回路６０センシング部６３相関演算部６４コントロール部６５加算演算部４０１転送スイッチ６０１、６０２ＭＯＳトランジスタ７０１、８０１多数決演算回路ブロック

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B022 AA00 BA10 CA03 DA08 FA01 FA03 FA09 FA10 5J022 AA00 AB04 AC02 BA02 BA05 BA06 BA10 CA05 CA10 CD04 CE01 CE08 CF07 CF08

Claims

【特許請求の範囲】

【請求項１】容量手段と第一の入力端子を複数有し、
該各容量手段の一方の端子は各第一の入力端子にそれぞ
れのラッチ手段を介して接続され、該各容量手段の他方
の端子が共通接続されてセンスアンプの第二の入力端子
に接続されている半導体装置を少なくとも二つ有し、第一の半導体装置の前記第一の入力端子に、入力信号と
相関係数とが各々入力される比較器が接続され、該比較
器からの出力が前記第一の入力端子に入力され、前記第
一の半導体装置の出力が第二の半導体装置に入力される
ことを特徴とする相関演算回路。
【請求項２】容量手段と第一の入力端子を複数有し、
該各容量手段の一方の端子は各第一の入力端子にそれぞ
れのラッチ手段を介して接続され、該各容量手段の他方
の端子が共通接続されてセンスアンプの第二の入力端子
に接続されている半導体装置を含むＡ／Ｄ変換器であっ
て、前記半導体装置にアナログ信号を入力し、前記アナ
ログ信号に応じたデジタル信号を出力することを特徴と
するＡ／Ｄ変換器。
【請求項３】容量手段と第一の入力端子を複数有し、
該各容量手段の一方の端子は各第一の入力端子にそれぞ
れのラッチ手段を介して接続され、該各容量手段の他方
の端子が共通接続されてセンスアンプの第二の入力端子
に接続されている半導体装置を含むＤ／Ａ変換器であっ
て、前記半導体装置にデジタル信号を入力し、前記デジ
タル信号に応じたアナログ信号を出力することを特徴と
するＤ／Ａ変換器。
【請求項４】請求項１に記載の相関演算装置、請求項
２に記載のＡ／Ｄ変換器、請求項３に記載のＤ／Ａ変換
器のいずれか一つを含むことを特徴とする信号処理シス
テム。
【請求項５】請求項４に記載の信号処理システムにお
いて、画像信号を入力する画像入力装置を含むことを特
徴とする信号処理システム。
【請求項６】請求項４に記載の信号処理システムにお
いて、情報を記憶する記憶装置を含むことを特徴とする
信号処理システム。