JPH08125135A - 半導体装置、及びそれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、信号処理システム - Google Patents

Abstract

(57)【要約】 【目的】 回路規模の縮小、演算速度の向上及び消費電
力の低減を図ることが可能な半導体装置を提供する。 【構成】 多入力端子Ｑ１〜Ｑｎに容量２０１−１〜２
０１ｎが接続され、各容量の一方の端子が共通接続され
センスアンプ２０５に入力される半導体装置において、
共通接続された容量端子をリセットする手段２０７を有
し、該リセット手段２０７の駆動パルスと逆相パルスを
入力する構造体を同一端子に接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は並列信号処理を行なう半
導体装置、及びそれを用いた半導体回路、相関演算装
置、Ａ／Ｄ変換器、Ｄ／Ａ変換器、信号処理システムに
関するものである。

【０００２】

【従来の技術】従来、並列演算処理を行なう半導体装置
においては、並列演算する信号数が増大するにつれて、
回路規模が級数的に増大するため、製造コストが増加
し、歩留まりが低下するという問題点があった。また、
回路規模の増大に伴っての配線等の遅延増大や、回路内
の演算数の増加によって、演算速度が低下し、さらに消
費電力が著しく増加するといった問題点があった。

【０００３】例えば、図２３に示す固体撮像装置の場
合、縦横軸に沿って撮像素子４１を配置して、エリアセ
ンサとしてのセンシング部６０からの時系列アナログ信
号をＡ／Ｄ変換器４０でデジタル信号に変換し、一旦フ
レームメモリ３９に格納する。これらの信号を演算回路
３８により処理し、演算出力回路５０から出力する。具
体的には、異なる時刻のデータ間の相関演算により、物
体の動き量（ΔＸ，ΔＹ）などを出力することができ
る。

【０００４】

【発明が解決しようとする課題】しかしながら、動画像
のリアルタイム処理を行なおうとする場合は、上記演算
処理の処理数が極めて多く、よりリアルな画像を得るた
めには、回路規模が級数的に増大し、そのため処理スピ
ードが遅くなってしまうという問題点があった。例え
ば、動画像の圧縮・伸張の方式として提案されているＭ
ＰＥＧ２方式を現実に処理できる装置は未だ開発中であ
る。従って、上述した並列演算処理の問題として、回路
規模の増大に伴う演算速度の低下、消費電力の増加とい
う問題点があった。また、そのために製造コストの増加
や製造歩留まりの低下という問題点もあった。

【０００５】さらに、上記演算処理回路に有用な多数決
論理回路について、日経エレクトロニクス「経済的な多
数決論理ＩＣがＣＭＯＳで実現した」１９７３．１１．
５．１３２Ｐ〜１４４Ｐに記載されている。しかし、こ
れは、デジタル信号処理の一つとして多数決論理回路が
開示され、しかもＣＭＯＳによって形成されたものでこ
の場合も、ＣＭＯＳによる素子数が増大し、また演算処
理の段数が増加するので、やはり回路規模の増大と消費
電力の増加に加え、演算速度の低下という同様な問題点
を有していた。

【０００６】本発明は、上記従来の問題点に鑑み、回路
規模の縮小、演算速度の向上及び消費電力の低減を図る
ことができる半導体装置、及びそれを用いた半導体回
路、相関演算装置、Ａ／Ｄ変換器、Ｄ／Ａ変換器、信号
処理システムを提供することを目的とする。

【０００７】

【課題を解決するための手段】本出願による第１の発明
は、多入力端子に容量が接続され、該各容量の一方の端
子が共通接続されセンスアンプに入力される半導体装置
において、前記共通接続された容量端子をリセットする
手段を有し、該リセット手段駆動パルスと逆相パルスを
入力する構造体を同一端子に接続したことを特徴とす
る。上記構成において、より正確に共通接続された端子
をリセット電位に設定することができ、その結果共通接
続された端子に生じる微小信号変化に対応して出力でき
る、すなわち感度が高くなるため、高速応答可能でその
ため低消費電力化にも寄与するという大きな効果があ
る。

【０００８】本出願による第２の発明は、前記リセット
手段はＭＯＳＦＥＴで、かつ該構造体は、半導体基板上
に該逆相パルスを印加する電極を挟み形成される該半導
体基板と異なる導電型の半導体不純物層を有し、該半導
体不純物層が共に電気的に、該共通接続された容量端子
に接続されていることを特徴とする。上記構造におい
て、さらにより正確に共通接続された端子をリセット電
位に設定することができる。

【０００９】本出願による第３の発明は、前記リセット
手段のＭＯＳＦＥＴのゲート容量は該構造体のゲート容
量のほぼ２倍になっていることを特徴とする。上記構成
において、さらにより正確に共通接続された端子をリセ
ット電位に設定することができる。

【００１０】本出願による第４の発明は、前記リセット
手段のＭＯＳＦＥＴのゲート幅Ｗは該構造体のゲート容
量のほぼ２倍になっていることを特徴とする。上記構成
において、さらにより正確に共通接続された端子をリセ
ット電位に設定することができる。

【００１１】本出願による第５の発明は、多入力端子に
容量が接続され、該各容量の一方の端子が共通接続され
センスアンプに入力される半導体装置において、多入力
端子と該各容量の間にスイッチ手段を有し、かつ該容量
と該スイッチ手段の間の電圧をリセットするリセット手
段を有し、該リセット手段駆動パルスと逆相パルスを入
力する構造体が該スイッチ手段と該容量の間に接続され
ていることを特徴とする。上記構成において、スイッチ
と容量の間の電位を、より正確にリセットすることが可
能となる。そのために該各容量を通して、逆側の共通接
続された端子に容量分割で生じる電圧微小変化の絶対値
を、より正確に設定することが可能で、従って感度が高
くなり、そのため高速応答が可能で低消費電力化にも寄
与する大きな効果がある。

【００１２】本出願による第６の発明は、前記リセット
手段はＭＯＳＦＥＴで、かつ該構造体は、半導体基板上
に該逆相パルスを印加する電極を挟み形成される該半導
体基板と異なる導電型の半導体不純物層を有し、該基板
と異なる導電型の半導体不純物層が、共に電気的に該入
力端子側の容量の端子に接続されていることを特徴とす
る。上記構造において、スイッチと容量の間の電位を、
さらにより正確にリセットすることが可能となる。

【００１３】本出願による第７の発明は、前記リセット
手段のＭＯＳＦＥＴのゲート容量は該構造体のゲート容
量のほぼ２倍になっていることを特徴とする。上記構成
において、スイッチと容量の間の電位を、さらにより正
確にリセットすることが可能となる。

【００１４】本出願による第８の発明は、前記リセット
手段のＭＯＳＦＥＴのゲート幅Ｗは該構造体のゲート幅
のほぼ２倍になっていることを特徴とする。上記構成に
おいて、スイッチと容量の間の電位を、さらにより正確
にリセットすることが可能となる。

【００１５】本出願による第９の発明は、第１及び５の
発明において、逆相パルスは駆動パルスと同時もしくは
より遅く立ち上がる／立ち下がることを特徴とする。上
記構成において、設計マージンが大きくとれ、より正確
に各端子をリセット電位に設定することが可能となる。

【００１６】本出願による第１０の発明は、前記リセッ
ト手段駆動パルスの入力端子からインバータ回路を含む
回路を介して構造体への入力端子が接続されていること
を特徴とする。上記構成において、設計マージンが大き
くとれ、より正確に各端子をリセット電位に設定するこ
とが可能となる。

【００１７】本出願による第１１の発明は、前記インバ
ータ回路が遅延回路を構成していることを特徴とする。
上記構成において、設計マージンが大きくとれ、より正
確に各端子をリセット電位に設定することが可能とな
る。

【００１８】本出願による第１２の発明は、第１の発明
または第５の発明の半導体装置を複数個有し、該複数個
のうち第一の前記半導体装置の出力及び／又は該半導体
装置出力の反転出力を第二の前記半導体装置に入力する
ことを特徴とする本出願による第１３の発明は、第１の
発明または第５の発明の半導体装置において、多入力端
子に対応した容量手段のうち、最小の容量をＣとした
時、共通接続される容量手段の容量の合計の容量値が前
記最小の容量Ｃのほぼ奇数倍となっている事を特徴とす
る。

【００１９】本出願による第１４の発明は、第１または
第５の発明の半導体装置、または第１２の発明の半導体
回路を使用して相関演算することを特徴とする。

【００２０】本出願による第１５の発明は、第１の発明
または第５の発明の半導体装置を含むＡ／Ｄ変換器であ
って、前記半導体装置にアナログ信号を入力し、前記ア
ナログ信号に応じたデジタル信号を出力することを特徴
とする。

【００２１】本出願による第１６の発明は、第１の発明
または第５の発明の半導体装置を含むＤ／Ａ変換器であ
って、前記半導体装置にデジタル信号を入力し、前記デ
ジタル信号に応じたアナログ信号を出力することを特徴
とする。

【００２２】本出願による第１７の発明は、第１４の発
明の相関演算装置又は第１５の発明のＡ／Ｄ変換器また
は第１６の発明のＤ／Ａ変換器のいずれか一つを含むこ
とを特徴とする。

【００２３】本出願による第１８の発明は、第１７の発
明の信号処理システムにおいて、画像信号を入力する画
像入力装置を含むことを特徴とする。

【００２４】本出願による第１９の発明は、第１７の発
明の信号処理システムにおいて、情報を記憶する記憶装
置を含むことを特徴とする。

【００２５】

【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。 ［実施例１］図１は実施例１の半導体装置を示した模式
説明図である。同図において、Ｑ１〜Ｑｎは入力端子で
ｎ個の多入力端子が設けられている。２２１はここでは
ＮＡＮＤ回路であり、それぞれ入力端子Ｑｉからの入力
を所望の電圧値で出力することが可能である。２０２−
１〜２０２−ｎはそれぞれキャパシタで、その値は共通
でも各々異なっていてもよい。２０５はセンスアンプ、
２０６はセンスアンプ２０５内のインバータ、２０４は
センスアンプ２０５内の第２のインバータ、２０７はイ
ンバータをリセットするためのリセットスイッチ、２１
０はリセット電源、２１１は出力端子、２０９はキャパ
シタ２０２の共通接続された一端につく寄生容量を含め
た容量を表わしたものである。

【００２６】本実施例の動作を図２を用いて説明する
と、まずＮＡＮＤ回路２２１のｓｅｔにローレベルの信
号を入力しておき、各容量２０２の入力側をたとえば
２．５Ｖとか５Ｖのある値に固定しておく。次いで、リ
セットパルスφＲＥＳによりセンスアンプ２０５内のイ
ンバータ２０６の入力端をリセットスイッチ２０７を導
通させることによってリセットする。リセットパルスφ
ＲＥＳをＯＦＦすると、キャパシタ２０２の共通接続さ
れた端子はリセット電位に保持される。次に、各々入力
信号を入力端子Ｑ１〜Ｑｎに入力し、次いでＮＡＮＤ回
路２２１のｓｅｔにハイレベルの信号を入力して、各容
量２０２の入力側にそれぞれのＮＡＮＤ回路２２１の電
源で決る電圧変化を入力する。この例では、Ｃ１，２に
はＱ１，Ｑ２より信号が入力されるため、Ｃ１にはＶ
１，Ｃ２にはＶ２の電圧変化が生じており、Ｃｎには電
圧変化は生じない。ここで、キャパシタ２０２の容量を
Ｃｉ、寄生容量の容量値をＣ０とし、キャパシタ２０２
がＮ個並列に接続されていると仮定すると、キャパシタ
２０２の共通接続された一端は一個の入力に対して容量
分割によりリセット電位から、 Ｃｉ×Ｖ／（Ｃ０＋（Ｃ１＋Ｃ２＋・・・＋Ｃｎ）） だけ変化する。Ｖは容量入力端の電位変化分である。

【００２７】インバータ２０６の入力端電圧がインバー
タ２０６の論理反転電位以上に変化すると、インバータ
２０６の出力端電圧はそれに応じて反転する。Ｎ個の入
力にそれぞれ信号が入力されると、インバータ２０６の
入力端には容量分割出力のＮ個の和（Ｖｐ）が入力され
る。結局、それぞれ各容量の入力端側に入力される電位
変化に応じてセンスアンプ２０５の出力端子２１１には
ハイレベルかローレベルの信号が出力される。以上の様
に構成することで、ある多変数信号に対して、高速に並
列演算を行なう回路を構成できる。また、この回路にお
いては、通常の論理回路と比べてトランジスタの数が少
なく構成でき、高速化と合わせて低消費電力化にも適し
ている。更に、ここではＮＡＮＤ回路２２１を用いて入
力したが特にこれに限定されることはなく、ＮＡＮＤ回
路２２１を無くして直接入力を行なっても本質は変わら
ないし、他の方法でも問題はないのは言うまでもない。
例えば、直接入力の例については、ある一定電位から正
側に電圧変化を起こす、負側に電圧変化を起こす、電圧
変化を起こさないという３通りの入力や、それ以上の入
力も可能で、それに応じて出力を出すような多変数の並
列演算を行なうことが可能である。

【００２８】次に、共通接続された容量端子をリセット
する手段に関連して図３を用いて詳細に説明する。図３
は図１の容量Ｃ（２０２）から共通接続された端子を通
してセンスアンプ出力までの詳細の一例を示した図であ
る。この例では、共通接続された端子を電源２１０によ
りリセットする手段としてＮＭＯＳトランジスタ４００
を用いている。リセットするための駆動パルスφＲＥＳ
はＮＭＯＳトランジスタ４００のゲートに入力される。
ここでは、ＮＭＯＳトランジスタ４００を用いているの
で、例えば信号パルスがハイレベルの間で共通接続され
た端子を電源２１０によりリセットし、その後信号をロ
ーレベルにしてＮＭＯＳトランジスタ４００をオフし、
共通接続された端子をフローティング状態にする。一
方、φＲＥＳ信号と逆相パルスのφＲＥＳ（ｂａｒ）を
容量４０１を介して共通接続された端子に入力する。

【００２９】この構造体を接続することにより、φＲＥ
ＳがＮＭＯＳトランジスタ４００をオフするときに生じ
る、トランジスタのゲートとドレイン（共通接続された
端子側）の重なり容量と２０９に示す容量との容量分割
による共通接続された端子の電圧変化を打ち消すことが
可能となり、電源２１０の電位に、より正確に共通接続
された端子をリセットすることができる。例えば、一例
として共通接続された端子の電圧をインバータの論理反
転電圧付近に設定した場合は、その値がインバータの論
理反転電圧に近ければ近いほど、共通接続された端子に
生じる微小信号変化に対応して出力できるようになり、
すなわち感度が高くなることは明らかであり、高速応答
が可能で、そのため低消費電力化にも寄与することは言
うまでもなく、大きな効果を得ることができる。ここで
用いた容量４０１の値は、ＮＭＯＳトランジスタ４００
のゲート−ドレイン重なり容量の値に近いほど電源２１
０の電位に近くリセットされるためにより好ましいので
あるが、これに限定されることはなく、例えば半分の値
等、値が異なっても大きな効果が生じることは言うまで
もない。

【００３０】図４には構造体としてＰＭＯＳトランジス
タを用いた例を示している。図４では、容量４０１の代
わりにＰＭＯＳトランジスタ４０２を使用している。Ｐ
ＭＯＳトランジスタ４０２のゲートにはφＲＥＳ（ｂａ
ｒ）が入力され、ドレイン側は共通接続された端子と接
続、ソース側は電源２１０と接続されている。効果は図
３で説明した容量の場合と同様である。その他リセット
する手段としても特に限定されるものでなく、例えばＰ
ＭＯＳトランジスタを使用しても何等問題はない。但
し、この時は上記例で言えば、図３の４０２で示したと
ころのＰＭＯＳトランジスタをＮＭＯＳトランジスタに
変えたり、φＲＥＳ信号（当然φＲＥＳ（ｂａｒ）も）
の極性を変える等の修正は必要である。 ［実施例２］実施例２は更に精密に電源２１０の電位に
共通接続された端子をリセットすることができるように
した例である。実施例２の半導体装置について図５を用
いて説明する。図５は図３、図４と同様に、図１の容量
Ｃ（２０２）から共通接続された端子を通してセンスア
ンプ出力までの詳細図の一例を示している。この例で
は、共通接続された端子を電源２１０によりリセットす
る手段としてＮＭＯＳトランジスタ４００を用いてい
る。リセットするための駆動パルスφＲＥＳはＮＭＯＳ
トランジスタ４００のゲートに入力される。ここでは、
ＮＭＯＳトランジスタ４００を用いているので、例えば
信号パルスがハイレベルの間で共通接続された端子を電
源２１０によってリセットし、その後信号をローレベル
にしてＮＭＯＳトランジスタ４００をオフし、共通接続
された端子をフローティング状態にする。一方、φＲＥ
Ｓ信号と逆相パルスのφＲＥＳ（ｂａｒ）を入力する構
造体として、４０３で示すものを使用している。この構
造体は、半導体基板上に逆相パルスを印加する電極を挟
み形成される半導体基板と異なる導電型の半導体不純物
層を有し、半導体不純物層が共に電気的に、共通接続さ
れた容量端子に接続されている。

【００３１】図５ではこの構造体はＮＭＯＳトランジス
タのドレインとソースを共通端子として且つ容量が共通
接続された端子に接続されている。ＮＭＯＳトランジス
タ４００の容量は主にトランジスタのゲートとドレイン
（共通接続された端子側）の重なり容量であるが、その
容量値はソース／ドレインの不純物量やトランジスタ形
成する熱履歴などにより依存する量であり、正確に設計
し作成するにはなかなか難しい上にゲート電圧依存性が
ある。このようなトランジスタと、電圧依存性も含めて
同じ容量を持つものとして考えられる構造体が図５で示
されるような構造体である。このような構造体の容量
は、電圧依存性も含めて、リセットする手段として使用
しているＮＭＯＳトランジスタ４００とほぼ同じ容量値
とすることができる。従って、２０９（図３）に示す容
量との容量分割による共通接続された端子の電圧変化を
打ち消すことが可能となり、電源２１０の電位に、より
正確に共通接続された端子をリセットすることができ
る。

【００３２】例えば、一例として共通接続された端子の
電圧をインバータの論理反転電圧付近に設定した場合
は、その値がインバータの論理反転電圧に近ければ近い
ほど、共通接続された端子に生じる微小信号変化に対応
して出力できる、すなわち感度が高くなることは明らか
であり、高速応答が可能で、そのため低消費電力化にも
寄与することは言うまでもなく、非常に大きな効果が得
られる。更に、リセット手段のためのＭＯＳトランジス
タのゲート容量値をこの構造体のゲート容量のほぼ２倍
にすると、構造体はソース／ドレイン共通であるため、
トータルとして、ほぼ等しい容量値となり、また各々ゲ
ート電極には逆相パルスが印加されるために、電源２１
０の電位に、より正確に共通接続された端子をリセット
することができる。さらに好ましくは、リセット手段の
ためのＭＯＳトランジスタのゲート幅をこの構造体のゲ
ート幅のほぼ２倍にすると、構造体はソース／ドレイン
共通であるため、トータルとして、ゲート重なり容量値
がほぼ等しくなり、各々ゲート電極には逆相パルスが印
加されるため、電源２１０の電位に、より正確に共通接
続された端子をリセットすることができる。

【００３３】なお、図５の例では、リセット手段や逆相
パルスが印加される構造体としてＮＭＯＳトランジスタ
が各々１個接続されている例を示したが、これに限定さ
れるわけではないことは言うまでもなく、リセット手段
や逆相パルスが印加される構造体がそれぞれＰＭＯＳト
ランジスタの場合や、複数個接続されている場合、リセ
ット手段にＮＭＯＳトランジスタ、ＰＭＯＳトランジス
タの両者を用い、各々に対して逆相パルスが印加される
構造体を持つものでも全く構わない。また、リセット手
段がＮＭＯＳトランジスタで、逆相パルスが印加される
構造体がＰＭＯＳトランジスタの場合や、その逆の形の
場合でもよい。 ［実施例３］実施例３ではリセット手段に関して詳細な
説明を図６を用いて行なう。図６は図３、図４と同様
に、図１の容量Ｃ（２０２）から共通接続された端子を
通してセンスアンプ出力までの詳細図の一例を示してい
る。ここでセンスアンプとして実施例１、２で示した単
なるインバータでなく、インバータの入力と出力をリセ
ット手段（スイッチ）を介して接続したものである。４
００で示すＮＭＯＳトランジスタがリセット手段であ
り、このトランジスタがオンしているときにはインバー
タの入出力端子は共通で、丁度インバータの論理反転電
圧に等しくなっている。この状態で、インバータの入出
力端子を切り放せば実際の入力値Ｑによって変化すると
いう、容量が共通接続された端子に生じる微小な電圧変
化に対して非常に感度の高いセンスアンプとなる。

【００３４】４０４で示す構造体は、実施例２で説明し
たソース／ドレイン共通のＮＭＯＳトランジスタであ
り、ゲート電極にはリセット手段へのパルスと逆相パル
スが印加される。このような構造体を用いることによ
り、インバータの論理反転電圧により正確な状態でイン
バータの入力電圧をフローティング状態にすることが可
能となり、感度が高くなり、高速応答が可能で、そのた
め低消費電力化にも寄与することは言うまでもなく、大
きな効果を得ることができる。ここで、本実施例では、
リセット手段や逆相パルスが印加される構造体としてＮ
ＭＯＳトランジスタが各々１個接続されている例を示し
ているが、これに限定されるわけではないことは言うま
でもなく、実施例１、２で説明した別の構造体でもよい
ことはもちろんである。また、リセット手段やリセット
手段駆動パルスと逆相パルスを入力する構造体を同一端
子に接続する回路構成も、本実施例や実施例１、２で示
した構成に限定されないことは言うまでもない。 ［実施例４］実施例４を図７〜図１１に基づいて説明す
る。この実施例では、多入力端子と各容量の間にスイッ
チ手段を有し、かつ容量とスイッチ手段の間の電圧をリ
セットするリセット手段に関連して詳細に説明する。図
７において、Ｑ１〜Ｑｎは入力端子でｎ個の多入力端子
である。２０１はリセットスイッチ、２０２はキャパシ
タ、２０３は信号転送スイッチ、２０５はセンスアン
プ、２０６はセンスアンプ内のインバータ、２０４はセ
ンスアンプ内の第２のインバータ、２０７はインバータ
をリセットするための第２のリセットスイッチ、２０８
はリセット電源、２１０は第２のリセット電源、２１１
は出力端子、２０９はキャパシタ２０２の共通接続され
た一端につく寄生容量を模式的に表わしたものである
が、これに限るものではない。

【００３５】図８は本実施例の動作を示したタイミング
説明図である。同図を用いて本実施例の動作を説明する
と、まずリセットパルスφＲＥＳによりキャパシタ２０
２の一端をリセットする。リセット電圧は、例えば電源
電圧が５Ｖ系であった場合、そのほぼ半分の２．５Ｖを
用いる。リセット電圧はこれに限るものではなく、他の
電圧でも良い。この時ほぼ同時にセンスアンプ２０５内
のインバータ２０６の入力端をリセットスイッチ２０７
を導通させることによりリセットするが、このタイミン
グも同時でなければならないという制約がないことは言
うまでもない。この時、この例では、リセット電圧はイ
ンバータ２０６の出力が反転する論理反転電圧近傍の値
が選ばれる。リセットパルスφＲＥＳをＯＦＦすると、
キャパシタ２０２の両端はそれぞれのリセット電位に保
持される。次に、転送パルスφＴにより転送スイッチ２
０３が導通すると、信号がキャパシタ２０２の一端に転
送され、キャパシタ２０２の一端の電位は例えば２．５
Ｖのリセット電圧からローレベルに相当する０Ｖ、もし
くはハイレベルに相当する５Ｖに変化する。以下は実施
例１で述べた動作と変わらない。

【００３６】図９は図７の入力端子から容量Ｃ（２０
２）までの詳細の一例を示した図である。図９では、図
７の番号と同様に２０２は容量、２０３は信号転送スイ
ッチ、２０８はリセット電源である。また、信号転送ス
イッチ２０３と容量２０２の間の端子を電源２０８によ
りリセットする手段としてＮＭＯＳトランジスタ４０７
を用いている。リセットするための駆動パルスφＲＥＳ
はＮＭＯＳトランジスタ４０７のゲートに入力される。
ここでは、ＮＭＯＳトランジスタ４０７を用いているの
で、例えば図８に示すタイミングで信号パルスを入力
し、ハイレベルの間でスイッチと容量の間の端子を電源
２１０によりリセットし、その後スイッチと容量の間の
端子をフローティング状態にする。一方、φＲＥＳ信号
と逆相パルスのφＲＥＳ（ｂａｒ）を構造体４０８に入
力する。この構造体は、半導体基板上に逆相パルスを印
加する電極を挟み形成される半導体基板と異なる導電型
の半導体不純物層を有し、半導体不純物層が共に電気的
に、共通接続された容量端子に接続されている。

【００３７】図９ではこの構造体はＮＭＯＳトランジス
タのドレインとソースを共通端子として、スイッチと容
量の間の端子に接続されている。この構造体を接続する
ことにより、φＲＥＳがＮＭＯＳトランジスタをオフす
るときに生じる、トランジスタのゲートとドレイン（共
通接続された端子側）の重なり容量と２１２に示す容量
との容量分割によるスイッチと容量の間の端子の電圧変
化を打ち消すことが可能となり、電源２０８の電位に、
より正確にスイッチと容量の間の端子をリセットするこ
とができる。そのために容量２０２を通して、逆側の共
通接続された端子に容量分割で生じる電圧微小変化の絶
対値を、より正確に設定することが可能で、従って感度
が高くなり、そのため高速応答が可能で、低消費電力化
にも寄与することができるという、大きな効果を得るこ
とができる。

【００３８】なお、ここで用いた構造体及びリセット手
段は、本実施例の形に限るものではないことは実施例１
〜３で述べた通りである。また、信号転送スイッチも特
に限定されるべきものでないことは明らかである。さら
に、図１０で示す構成も本発明に包含している。この図
１０では、多入力端子と容量の間にスイッチ手段２３０
を設けているが、これはスイッチ手段であると共にリセ
ット手段としても兼用することもできる。すなわち、入
力をリセット電位にしてスイッチを開くリセット状態の
期間と、入力を情報信号に変えスイッチを開く期間をわ
ければよい（図１１にタイミング図を示す）。この場合
も、容量の入力端子側に、リセット手段のパルスと逆相
パルスを入力する構造体２３１を接続することができ、
動作としては上記に述べた通りであり、このような構成
も本発明に包含していることは言うまでもない。 ［実施例５］実施例５を図１２、図１３を用いて説明す
る。図１２、図１３はともに図７の入力端子から容量Ｃ
（２０２）までの詳細図の一例を示している。図９の例
では４０７で示されるリセット手段であるＮＭＯＳトラ
ンジスタと４０８で示す構造体各々に入力されるパルス
について、リセット手段へのパルスφＲＥＳがφＲＥＳ
（ｂａｒ）より遅い場合は、その遅れの間はリセット手
段であるＮＭＯＳトランジスタ４０７はオン状態である
から、φＲＥＳ（ｂａｒ）が変化しても、スイッチと容
量の間の端子はリセット電源２０８の電位である。従っ
て４０８で示される構造体の効果が少なくなる。この点
に関して、図１２では、φＲＥＳ（ｂａｒ）はφＲＥＳ
の入力からインバータを通して、若干時間を遅らせて入
力している。こうすることにより、４０８の構造体の効
果を無駄なく引き出すことが可能となる。

【００３９】図１３では複数のインバータを介してほぼ
同タイミングになるようにして、φＲＥＳ（ｂａｒ）と
φＲＥＳを入力している。この時はφＲＥＳ（ｂａｒ）
やφＲＥＳが変化している間も電圧変化は少なく抑えら
れる。このような例は本実施例の説明箇所に限定される
わけでなく、実施例１〜３で示した共通接続された端子
への実施例でも同様である。また、実施例１〜４で説明
した他の構造体も含めて本実施例の構造体のみに限定さ
れないことは言うまでもない。 ［実施例６］本発明の半導体装置を相関器に応用した実
施例について説明する。図１４は本発明の７入力の相関
器をもっともよく表した模式説明図である。同図におい
て、１００１Ａ、１００１Ｂ、１００１Ｃは多数決演算
回路ブロック、１００２はインバータ、１００３は比較
器である。１００４、１００５の端子にも入力端子１０
１２に入力される同様の信号が入力される。１００６、
１００７、１００８は前段の多数決演算回路ブロックか
らの出力信号を入力する端子、１００９、１０１０、１
０１１は通常の入力端子に接続された容量をＣとすると
き、１００６、１００７、１００８に対応して接続され
る容量値を示している。図１４では、信号はそれぞれま
ず比較器１００３に相関係数とともに入力される。比較
器１００３はそれぞれの信号と相関係数が一致すればハ
イレベルを、不一致であればローレベルを出力する。比
較器１００３の出力は多数決演算回路ブロック１００１
に入力される。

【００４０】例えば、７入力の多数決演算回路ブロック
１００１Ａに比較器１００３の出力が入力されると、ハ
イレベルの数が過半数の場合、つまり７入力中４入力以
上がハイレベルであった場合、多数決演算回路ブロック
１００１Ａからハイレベルが出力される。同様に、例え
ば１１入力の多数決演算回路ブロックでは６入力以上が
ハイレベルであった場合、１３入力の多数決演算回路ブ
ロックでは７入力以上がハイレベルであった場合にそれ
ぞれハイレベル信号が出力される。７入力の多数決演算
回路ブロックの出力値を入力のハイレベルの数ごとに示
すと図１５のＳ３のようになる。次に、図１４に示すよ
うに７入力の多数決演算回路ブロック１００１Ａの出力
をインバータ１００２で極性反転して多数決演算回路ブ
ロック１００１Ｂの重みづけ入力端子に印加する。

【００４１】多数決演算回路ブロック１００１Ｂの回路
構成を図１６に示す。これは、重み付け有りの場合の回
路を示している。同図において、１２１２はほかの入力
端子経路に接続するキャパシタ１２０２のおよそ４倍の
容量値を持ったキャパシタである。同回路は入力端子経
路に接続するキャパシタ値を仮にＣとすると、１１個の
Ｃが共通接続され、そのうち４つのＣに重み付け入力端
子からの信号が付加され、他の７つの端子には１００１
Ａに入力されたものと同じ信号が付加される構成の１１
入力多数決演算回路である。例えば、７入力中４入力以
上がハイレベルであった場合は、先に述べたように重み
付け入力端子にはローレベルが印加される。さらに、重
み付け入力端子以外の入力端子に加えられる信号のうち
７入力中６入力以上がハイレベルであった場合、トータ
ルとして１１入力多数決演算回路は過半数であるとの判
定を下してハイレベルを出力する。また、７入力中４入
力以上５入力以下の場合は過半数に至らずローレベルを
出力する。一方、７入力中３入力以下がハイレベルであ
った場合には、重み付け入力端子にはハイレベルが印加
される。７入力中２入力以上３入力以下がハイレベルで
あった場合は、４＋２または４＋３は６以上で過半数と
判定されてハイレベルが出力され、１入力以下がハイレ
ベルであった場合は、４＋０または４＋１は６以下でロ
ーレベルが出力される。

【００４２】多数決演算回路ブロック１００１Ｂの出力
値を入力のハイレベルの数ごとに示すと図１５のＳ２の
ようになる。多数決演算回路ブロック１００１Ｃについ
ても４倍の容量値、２倍の容量値を有する二つの重み付
け端子に多数決演算回路ブロック１００１Ａ、多数決演
算回路ブロック１００１Ｂの出力の反転信号を印加して
動作させることにより図１５のＳ１に示したような出力
が得られる。以上の構成により、図１５に示したように
複数入力のうち信号と相関係数が一致している入力の数
を３桁の２進数に変換して出力することができる。

【００４３】図１７に多数決演算回路ブロック１００１
Ａの模式回路図を示す。これは重み付けなしの回路を示
している。同図において、１２０１はリセットスイッ
チ、１２０２はキャパシタ、１２０３は信号転送スイッ
チ、１２０５はセンスアンプ、１２０６はセンスアンプ
１２０５内のインバータ、１２０４はセンスアンプ１２
０５内の第二のインバータ、１２０７はインバータをリ
セットするための第二のリセットスイッチ、１２０８は
リセット電源、１２１０は第二のリセット電源、１２１
１は出力端子、１２０９はキャパシタ１２０２の共通接
続された一端につく寄生容量を模式的に表わしたもので
あるが、これに限るものではない。

【００４４】図１８は本実施例の動作タイミングを示し
た図である。同図を用いてその動作を説明すると、まず
リセットパルスφＲＥＳによりキャパシタ１２０２の一
端をリセットする。リセット電圧は例えば電源電圧が５
Ｖ系であった場合、そのほぼ半分の２．５Ｖを用いる。
リセット電圧はこれに限るものではなく、他の電圧でも
良い。この時、ほぼ同時にセンスアンプ１２０５内のイ
ンバータ１２０６の入力端子をリセットスイッチ１２０
７を導通させることによりリセットする。この時、リセ
ット電圧はインバータ１２０６の出力が反転する論理反
転電圧近傍の値が選ばれる。リセットパルスφＲＥＳを
ＯＦＦすると、キャパシタ１２０２の両端はそれぞれの
リセット電位に保持される。

【００４５】次に、転送パルスφＴにより転送スイッチ
１２０３が導通すると、信号がキャパシタ１２０２の一
端に転送され、キャパシタ１２０２の一端の電位は、例
えば２．５Ｖのリセット電圧からローレベルに相当する
０Ｖ、もしくはハイレベルに相当する５Ｖに変化する。
ここで、キャパシタ１２０２の容量をＣ、寄生容量の容
量値をＣ０とし、キャパシタ１２０２がＮ個並列に接続
されていると仮定すると、キャパシタ１２０２の共通接
続された一端は一個の入力に対して容量分割によりイン
バータ１２０６の論理反転電圧近傍から、 ±〔Ｃ×２．５／（Ｃ０＋Ｎ×Ｃ）〕・｜Ｖ｜ だけ変化する。インバータ１２０６の入力端電圧が論理
反転電圧から変化するとインバータ１２０６の出力端電
圧はそれに応じて反転する。Ｎ個の入力にそれぞれ信号
が入力されると、インバータ１２０６の入力端には容量
分割出力のＮ個の和が入力される。

【００４６】結局、Ｎ個の入力のうちハイレベルの信号
数が過半数であれば、インバータ１２０６の入力端は論
理反転電圧より高電位にシフトしてセンスアンプ１２０
５の出力端１２１１にはハイレベルが、ローレベルの信
号数が過半数であればローレベルが出力される。以上の
様に構成することにより、図１７の回路は複数入力のう
ち過半数を占める論理値を出力する多数決演算回路とし
て機能する。図１４は一例として７入力の相関演算回路
を示しているが、もちろんこれに限るものではなく、さ
らに多入力に容易に拡張できることは言うまでもない。 ［実施例７］本発明の半導体装置をＡ／Ｄ変換器に応用
した実施例について説明する。図１９は本発明の３ビッ
ト精度アナログ・デジタル変換器（ＡＤ変換器）の模式
説明図である。同図において、２００１Ａ、２００１
Ｂ、２００１Ｃはそれぞれ１入力、２入力、３入力の演
算回路ブロック、２００２はインバータである。２００
３、２００４、２００５は前段の多数決演算回路ブロッ
クからの出力信号を入力する端子、２００６、２００
７、２００８は通常の入力端子に接続された容量をＣと
するとき、２００３、２００４、２００５に対応して接
続される容量を示している。２００９はアナログ信号入
力端子である。また、２０１０はセット入力端子で、２
０１１、２０１２はそれぞれに対応して接続される容量
値を示している。

【００４７】５Ｖ電源を用いた場合の例をとって説明す
ると、まず演算回路ブロック内のセンスアンプ入力を２
００１Ａは０Ｖ、２００１Ｂ、２００１Ｃはおよそ２．
５Ｖにリセットする。また、信号入力端子２００３、２
００４、２００５およびセット入力端子２０１０は５Ｖ
にリセットする。この時、信号入力端子２００９は０Ｖ
である。次に、セット入力端子２０１０を０Ｖにセット
し、入力を０Ｖからアナログ信号電圧まで変化させる
と、演算回路ブロック２００１Ａにおいてはアナログ入
力信号がおよそ２．５Ｖ以上になると、演算回路ブロッ
ク内のセンスアンプ入力電位が論理反転電圧（ここでは
２．５Ｖを仮定）を越えてハイレベルが出力される。そ
の結果を図２０のＳ３に示している。アナログ入力信号
が２．５Ｖ以上のとき入力端子２００３はリセット電位
の５Ｖから０Ｖに変化する。このとき、演算回路ブロッ
ク内のセンスアンプ入力端での電位変化はアナログ入力
信号電位をＶＡとすると次式のようになる。

【００４８】〔Ｃ・ＶＡ−５×（Ｃ／２）−５×（Ｃ／
４）〕／（Ｃ＋Ｃ／２＋Ｃ／４） この式から演算回路ブロック２００１Ｂはアナログ信号
電圧ＶＡが３．７５Ｖ以上の時ハイレベルを出力し、
２．５Ｖ以上３．７５未満の時ローレベルを出力するこ
とがわかる。その結果を図２０のＳ２に示している。同
様に演算回路ブロック２００１Ｃの出力は図２０のＳ１
のようになる。

【００４９】以上のように構成することにより、図２０
に示したようにアナログ信号電圧を３ビットのデジタル
信号に変換して出力するＡＤ変換器を極めて小規模な構
成でしかも演算速度も高速で消費電力も低減して実現す
ることができる。本実施例では、３ビットのＡＤ変換器
について説明したが、これに限るものではなく、さらに
多ビットに容易に拡張できることはもちろんである。更
に、本実施例では、容量を用いたフラッシュ型ＡＤ変換
器の例について述べたが、本発明はこの方式に限るもの
ではなく、例えば抵抗列に入力した信号と基準信号とを
コンパレータで比較し、その結果をエンコーダでエンコ
ードする事でＡＤ変換を行なう方式のＡＤ変換器のエン
コーダ回路部などに応用しても、同様の効果が得られる
ことは言うまでもない。

【００５０】また、上記実施例では、相関演算器、ＡＤ
変換器を例にとって説明してきたが本発明はこれに限る
ものではなく、これ以外にも、例えばデジタル・アナロ
グ変換回路、加算回路など様々な論理回路に応用しても
同様の効果が得られることは言うまでもない。特に、Ｄ
Ａ変換器を構成する場合、ＬＳＢデータが入力される容
量をＣとした時、次の上位ビットになるにつれ、２Ｃ、
４Ｃ、８Ｃと倍々にしていけば２進のデジタル−アナロ
グ変換が実現できる。この場合、共通接続された容量の
端子をソースフロアアンプで受ける構成にすれば良い。

【００５１】また、以上説明したように、多入力端子お
のおのに対応した容量手段の一方の端子を共通接続し、
センスアンプへ出力する回路ブロックでは、多入力端子
に接続した容量手段のうち最小の容量をＣとしたとき、
容量手段の合計容量はほぼＣの奇数倍になっている。

【００５２】相関器の場合において、制御入力端子を持
たない場合は、すべて最小値から構成されており、制御
端子を有する場合も、前の実施例で説明したように、制
御入力端子に接続する容量は２Ｃ、４Ｃと偶数であり、
奇数の入力端子との合計はＣのほぼ奇数倍となってい
る。このような構成により、所望の基準値からの大小の
区別を明確にでき、演算精度を向上できるという効果を
もたらす。

【００５３】以上は相関器についての説明であるが、２
進数のＤ／Ａ変換器の場合は、最小ビットＬＳＢ信号入
力容量をＣとすると、次のビットは２Ｃ、その次のビッ
トは４Ｃというように倍々となり、多入力端子の容量の
合計はＣのほぼ奇数倍となって高精度のＤ／Ａ変換器を
実現することができる。また、Ａ／Ｄ変換器について
も、アナログ信号レベルをフルレンジの１／２を越える
か、１／２未満かを明確に判断する分割数は１、さらに
１／４か、２／４か、３／４か、４／４かを判断する分
割数は３と奇数とすることにより、多入力端子に接続す
る容量の合計値はそれぞれ最小容量値のほぼ奇数倍に設
定することが可能となる。この構成により高精度の演算
ができるために、不要に大きな容量手段を設けることな
く、低消費電力、高速演算を実現することができる。 ［実施例８］本発明の実施例８を図２１に基づいて説明
する。実施例８は、本発明の半導体装置を従来回路技術
と融合し、動き検出チップを実現したものである。同図
において、３００１、３００２はそれぞれ基準データ、
参照データが格納されているメモリ部、３００３は相関
演算部、３００４はチップ全体を制御するコントロール
部、３００５は相関結果の加算演算部、３００６は３０
０５の加算結果の最小値を格納しているレジスタ部、３
００７は比較器及び最小値のアドレス格納を行なう部
分、３００８は出力バッファー及び出力結果格納部であ
る。端子３００９には基準データ列が入力され、一方、
基準データ列と比較すべき参照データ列が端子３０１０
から入力される。

【００５４】３００１、３００２のメモリ部は、ＳＲＡ
Ｍからなり、通常のＣＭＯＳ回路で構成される。３００
３の相関演算部に送られたデータは、本発明の相関器に
より構成されるため、並列処理であり、極めて高速化が
達成されるばかりでなく、少ない素子数で構成でき、ま
たチップサイズが小さくなり、低コスト化を実現できる
ものである。相関演算結果は、３００５の加算演算部で
相関演算のスコア（評価）を行ない、上記相関演算以前
までの最大相関結果（加算値が最小値となる）が格納さ
れているレジスタ部３００６との比較を出力バッファ及
び出力結果格納部３００８で行なう。

【００５５】仮に、今回の演算結果が前回までの最小値
よりもさらに小さい場合は、その結果が新たにレジスタ
部３００６に格納され、前回までの結果が小さい場合
は、その結果が維持される。このような動作を行なうこ
とにより、最大相関結果が常にレジスタ部３００６に格
納され、すべてのデータ列の演算終了後、その結果が端
子３０１１より出力される。コントロール部３００４、
加算演算部３００５、レジスタ部３００６、及び３００
７、３００８は、今回通常ＣＭＯＳ回路により構成した
が、特に加算演算部３００５などは本発明の回路構成を
用いることにより並列加算を実現でき、高速処理を実現
することができる。以上述べたように、高速性、低コス
ト性のみならず、容量をベースに演算を実行するため、
消費電流が少なく、低パワー化が実現でき、８ｍｍＶＴ
Ｒカメラ等の携帯機器等にも好適である。 ［実施例９］本発明の実施例９を図２２に基づいて説明
する。実施例９は本発明の半導体装置を光センサ（固体
撮像素子）と融合し、画像データを読み出す前に高速画
像処理を行なうチップ（高速画像処理装置）を示したも
のである。図２２（ａ）は全体構成を示した図、図２２
（ｂ）は画素部構成を示した図、図２２（ｃ）は演算内
容を示した図である。図２２において、４００１は受光
部、４００２、４００５、４００７、４００８はメモリ
部、４００４、４００８は相関演算部、４０１０は演算
出力部、４０１１、４０１２は光信号出力端子と４００
２、４００６に示した出力バスラインとを接続する容量
手段、４０１３はバイポーラトランジスタ、４０１４は
バイポーラトランジスタのベース領域に接続された容量
手段、４０１５はスイッチトランジスタである。画像デ
ータセンシング部４０２０に入射した画像データは、４
０１３のバイポーラトランジスタのベース領域で光電変
換される。

【００５６】光電変換された光キャリアに応じた出力が
４０１３のバイポーラトランジスタのエミッタに読み出
され、容量手段４０１１、４０１２を介して出力バスラ
イン電位を信号に応じて押し上げる。以上の動作によ
り、縦方向の画素の加算結果は４００７のメモリに読み
出され、一方、横方向の画素の加算結果は４００３のメ
モリに読み出される。これは、画素部の容量４０１４を
介してバイポーラのベース電位を上昇させる領域をデコ
ーダ（図示せず）等により選択すれば、センシング部４
０２０の任意の領域のＸ方向、Ｙ方向の加算結果が出力
可能となる。例えば、図２２（Ｃ）に示す如く、ｔ１時
刻に４０１６に示す如き画像がｔ２時刻に４０１７に示
す如き画像が入力されるとすると、それぞれＹ方向に加
算した出力結果は、４０１８、４０１９に示す如くな
り、このデータがそれぞれ図２２（ａ）のメモリ４００
７、４００９に格納される。また、図２２（ｃ）の４０
１８、４０１９からわかるように両者のデータは、画像
の動きに対応してシフトしており、４００８の相関演算
部でそのシフト量を算出すれば、２次元平面での物体の
動きを非常に簡単な手法により検出できる。なお、セン
シング部４０２０からのデータ格納はラインメモリ４０
０３とラインメモリ４００５に容易に切り換えられる。

【００５７】本発明の相関演算装置は、図２２の４００
４、４００８に設けることができ、素子数が従来回路よ
り少なく、特にセンサ画素ピッチに配置することができ
る。以上の構成は、センサのアナログ信号ベースの演算
であるが、メモリ部と出力バスラインとの間に本発明Ａ
Ｄ変換器を設けることにより、デジタル相関にも対応で
きることは言うまでもない。又、本発明のセンサとし
て、バイポーラ型を用いたが、ＭＯＳ型でも又増幅用ト
ランジスタを設けずフォトダイオードのみの構成でも有
効であることは言うまでもない。さらに、実施例では、
異なる時刻のデータ列間の相関演算を行なったが、一方
のメモリ部に認識したい複数のパターンデータのＸ、Ｙ
射影結果を格納しておけば、パターン認識も実現でき
る。

【００５８】以上説明したように、画素入力部と本発明
を融合することにより、 （１）従来のセンサからシリアルに読み出した後処理す
るのではなく、並列にかつ一括読み出したデータを並列
処理するため、高速に、動き検出、パターン認識処理が
実現できる。 （２）センサ１チップで、周辺回路を増大させることな
く、画像処理が実現できるため、低コストで、以下の高
機能製品を実現できる。即ち、ＴＶ画面をユーザー方向
に向ける制御、エアコンの風向きをユーザ方向に向ける
制御、８ｍｍＴＶＲカメラの追尾制御、更には工場での
ラベル認識、人物自動認識受け付けロボット、車の車間
距離制御装置などの高機能製品を実現することができ
る。

【００５９】以上、画像入力部との融合について説明し
たが、画像データだけでなく、音成でも認識等の処理に
有効であることは言うまでもない。

【００６０】

【発明の効果】以上説明したように本発明によれば、多
変数信号に対して並列演算を行なう回路が、通常の論理
回路と比べてトランジスタの数が少なく構成でき、微小
信号に対する高感度化が図れるため、演算速度を高速化
でき、低消費電力化を図ることができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例を示した回路図である。

【図２】第１実施例の動作を説明するためのタイミング
図である。

【図３】第１実施例の容量Ｃからセンスアンプ出力まで
を詳細に示した回路図である。

【図４】第１実施例においてＰＭＯＳトランジスタを用
いた場合の容量Ｃからセンスアンプ出力までを詳細に示
した回路図である。

【図５】本発明の第２実施例を示した回路図である。

【図６】本発明の第３実施例を示した回路図である。

【図７】本発明の第４実施例を示した回路図である。

【図８】第４実施例の動作を説明するためのタイミング
図である。

【図９】第４実施例の入力端子から容量Ｃまでを詳細に
示した回路図である。

【図１０】第４実施例の変形例を示した回路図である。

【図１１】図１０の動作タイミングを示した図である。

【図１２】本発明の第５実施例を示した回路図である。

【図１３】本発明の第５実施例を示した回路図である。

【図１４】本発明の第６実施例を示した回路図である。

【図１５】第６実施例における相関器の入力と出力の関
係を示した図である。

【図１６】第６実施例の多数決演算回路ブロック１００
１Ｂを示した回路図である。

【図１７】第６実施例の多数決演算回路ブロックＡを示
した回路図である。

【図１８】図１７の動作タイミングを示した図である。

【図１９】本発明の第７実施例を示した回路図である。

【図２０】第７実施例におけるＡ／Ｄ変換器のアナログ
入力信号とデジタル出力信号の関係を示した図である。

【図２１】本発明の第８実施例を示したブロック図であ
る。

【図２２】本発明の第９実施例を示した図である。

【図２３】従来の固体撮像装置を示した回路図である。

【符号の説明】

２０１、２０７ スイッチ ２０２、２０９、２１２、４０１ 容量 ２０３ 信号転送スイッチ ２０４、２０６、４０９ インバータ ２０５ センスアンプ ２０８、２１０ 電源 ２１１ 出力端子 ２２１ ＮＡＮＤ回路 ２３０ 信号転送スイッチかつリセットスイッチ ２３１ 構造体 ４００、４０５、４０７ ＮＭＯＳトランジスタ ４０２、４０６ ＰＭＯＳトランジスタ ４０３、４０４、４０８ Ｓ／Ｄ共通のＮＭＯＳトラ
ンジスタ １００１ 多数決演算回路ブロック １００２ インバータ １００３ 比較器 ２００１ 演算回路ブロック ２００２ インバータ ３００１、３００２ メモリ部 ３００３ 相関演算部 ３００４ コントロール部 ３００５ 加算演算部 ３００６ レジスタ部

Claims (19)

【特許請求の範囲】
1. 【請求項１】 多入力端子に容量が接続され、該各容量
   の一方の端子が共通接続されセンスアンプに入力される
   半導体装置において、前記共通接続された容量端子をリ
   セットする手段を有し、該リセット手段駆動パルスと逆
   相パルスを入力する構造体を同一端子に接続したことを
   特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、
   前記リセット手段はＭＯＳＦＥＴで、かつ該構造体は、
   半導体基板上に該逆相パルスを印加する電極を挟み形成
   される該半導体基板と異なる導電型の半導体不純物層を
   有し、該半導体不純物層が共に電気的に、該共通接続さ
   れた容量端子に接続されていることを特徴とする半導体
   装置。
3. 【請求項３】 請求項２に記載の半導体装置において、
   前記リセット手段のＭＯＳＦＥＴのゲート容量は、該構
   造体のゲート容量のほぼ２倍になっていることを特徴と
   する半導体装置。
4. 【請求項４】 請求項２に記載の半導体装置において、
   前記リセット手段のＭＯＳＦＥＴのゲート幅Ｗは、該構
   造体のゲート幅のほぼ２倍になっていることを特徴とす
   る半導体装置。
5. 【請求項５】 多入力端子に容量が接続され、該各容量
   の一方の端子が共通接続されセンスアンプに入力される
   半導体装置において、多入力端子と該各容量の間にスイ
   ッチ手段を有し、かつ該容量と該スイッチ手段の間の電
   圧をリセットするリセット手段を有し、該リセット手段
   駆動パルスと逆相パルスを入力する構造体が該スイッチ
   手段と該容量の間の端子に接続されていることを特徴と
   する半導体装置。
6. 【請求項６】 請求項５に記載の半導体装置において、
   前記リセット手段はＭＯＳＦＥＴで、かつ該構造体は、
   半導体基板上に該逆相パルスを印加する電極を挟み形成
   される該半導体基板と異なる導電型の半導体不純物層を
   有し、該基板と異なる導電型の半導体不純物層が、共に
   電気的に該入力端子側の容量の端子に接続されているこ
   とを特徴とする半導体装置。
7. 【請求項７】 請求項６に記載の半導体装置において、
   前記リセット手段のＭＯＳＦＥＴのゲート容量は、該構
   造体のゲート容量のほぼ２倍になっていることを特徴と
   する半導体装置。
8. 【請求項８】 請求項６に記載の半導体装置において、
   前記リセット手段のＭＯＳＦＥＴのゲート幅Ｗは、該構
   造体のゲート幅のほぼ２倍になっていることを特徴とす
   る半導体装置。
9. 【請求項９】 請求項１または請求項５に記載の半導体
   装置において、前記逆相パルスは駆動パルスと同時もし
   くはより遅く立ち上がる／立ち下がることを特徴とする
   半導体装置。
10. 【請求項１０】 請求項１または請求項５に記載の半導
    体装置において、前記リセット手段駆動パルスの入力端
    子からインバータ回路を含む回路を介して構造体への入
    力端子が接続されていることを特徴とする半導体装置。
11. 【請求項１１】 請求項１０に記載の半導体装置におい
    て、前記インバータ回路が遅延回路を構成していること
    を特徴とする半導体装置。
12. 【請求項１２】 請求項１または請求項５に記載の半導
    体装置を複数個有し該複数個のうち第一の前記半導体装
    置の出力及び／又は該半導体装置出力の反転出力を第二
    の前記半導体装置に入力することを特徴とする半導体回
    路。
13. 【請求項１３】 請求項１または請求項５に記載の半導
    体装置において、前記多入力端子に対応した容量手段の
    うち、最小の容量をＣとした時、共通接続される容量手
    段の容量の合計の容量値が前記最小の容量Ｃのほぼ奇数
    倍となっている事を特徴とする半導体装置。
14. 【請求項１４】 請求項１または請求項５に記載の半導
    体装置、または請求項１２に記載の半導体回路を使用し
    て相関演算することを特徴とする相関演算装置。
15. 【請求項１５】 請求項１または請求項５に記載の半導
    体装置を含むＡ／Ｄ変換器であって、前記半導体装置に
    アナログ信号を入力し、前記アナログ信号に応じたデジ
    タル信号を出力することを特徴とするＡ／Ｄ変換器。
16. 【請求項１６】 請求項１または請求項５に記載の半導
    体装置を含むＤ／Ａ変換器であって、前記半導体装置に
    デジタル信号を入力し、前記デジタル信号に応じたアナ
    ログ信号を出力することを特徴とするＤ／Ａ変換器。
17. 【請求項１７】 請求項１４に記載の相関演算装置又は
    請求項１５に記載のＡ／Ｄ変換器または請求項１６に記
    載のＤ／Ａ変換器のいずれか一つを含むことを特徴とす
    る信号処理システム。
18. 【請求項１８】 請求項１７に記載の信号処理システム
    において、画像信号を入力する画像入力装置を含むこと
    を特徴とする信号処理システム。
19. 【請求項１９】 請求項１７に記載の信号処理システム
    において、情報を記憶する記憶装置を含むことを特徴と
    する信号処理システム。