JPH09200624A - 並列信号処理回路、信号処理装置および信号処理システム - Google Patents

Abstract

(57)【要約】 【課題】 回路規模の縮小、演算速度の向上および消費
電力の低減を図ることができる並列信号処理回路を提供
する。 【解決手段】 ７入力の並列信号処理回路では、リセッ
トパルスφＲＥＳによりキャパシタ１２の一端をリセッ
トすると、ほぼ同時にインバータ６の入力端をリセット
する。そして、キャパシタ２の一端に入力端子９からの
信号Ｖ１、Ｖ３、Ｖ５がインバータ１３で反転して各々
入力される。転送パルスφＴにより信号転送スイッチ３
が導通すると、信号Ｖ２、Ｖ４、Ｖ６がキャパシタ２の
一端に、信号Ｖ７がキャパシタ１２の一端に転送され
る。インバータ６の入力端電圧は、信号がＨレベルの場
合＋５／８Ｖ、Ｌレベルの場合−５／８Ｖだけ変化す
る。インバータ６の７つの入力の和が正であれば、セン
スアンプ５の出力端１１にはＨレベルが、負であればＬ
レベルが出力する。並列信号処理回路では、入力信号の
振幅および信号がキャパシタ２の大きさにより個々の信
号処理に応じて所定の重み付けされ、それらの入力信号
が一括でセンスアンプ５により並列演算される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力端子から入力
される複数の信号を並列処理する並列信号処理回路に関
する。

【０００２】

【従来の技術】図１６は従来の並列信号処理回路が適用
された固体撮像装置の構成を示す説明図である。固体撮
像装置の場合、縦横軸に沿って撮像素子４１を配置し、
エリアセンサとしてのセンシング部６０から時系列アナ
ログ信号をＡ／Ｄ変換器４０でディジタル信号に変換
し、一旦フレームメモリ３９に格納する。これらの信号
を演算回路３８により処理し、演算出力回路５０から出
力する。具体的には異なる時刻データ間の相関関係によ
り物体の動き量（△Ｘ、△Ｙ）などを出力する。

【０００３】

【発明が解決しようとする課題】しかしながら、動画像
のリアルタイム処理を行おうとする場合、上記演算処理
の処理数が多く、よりリアルな画像を得るためには回路
規模が級数的に増大し、そのため処理スピードが遅くな
ってしまうという問題があった。例えば、動画像の圧縮
・伸長方式として提案されているＭＰＥＧ２方式を現実
に処理できる装置は未だ開発中である。

【０００４】このように並列演算処理回路には、回路規
模の増大に伴う演算速度の低下、消費電力の増加、製造
コストの増加、製造歩留まりの低下といった問題があっ
た。

【０００５】一方、並列演算処理回路に有用な多数決演
算回路のことが、日経エレクトロニクス（「経済的な多
数決論理ＩＣがＣＭＯＳで実現した」１９７３年１１月
５日、第９２頁〜第１０４頁）に記載されている。しか
し、これはディジタル信号処理の一つとして多数決論理
回路が開示され、しかもＣＭＯＳ素子によって形成され
たものであり、この場合もＣＭＯＳの素子数が増大し、
また演算処理の段数が増加するので、やはり回路規模の
増大と消費電力の増加に加え、演算速度の低下という同
様な問題を有する。

【０００６】そこで、本発明は回路規模の縮小、演算速
度の向上および消費電力の低減を図ることができる並列
信号処理回路を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に係る並列信号処理回路は、並列
に接続された入力端子から入力される複数の信号を並列
処理する並列信号処理回路において、前記入力端子の各
々に設けられたスイッチ手段と、該スイッチ手段を介し
て少なくとも２以上の前記入力端子に接続される容量手
段と、該容量手段が並列に接続されるセンスアンプとを
備えたことを特徴とする。

【０００８】請求項２に係る信号処理装置は、請求項１
記載の並列信号処理回路を複数備え、一の並列信号処理
回路の出力及び／又は該並列信号処理回路の反転出力を
他の並列信号処理回路の入力端子に入力することを特徴
とする。

【０００９】請求項３に係る並列信号処理回路では、請
求項１に係る並列信号処理回路において前記容量手段の
合計容量値は一入力端子に対応する最小容量値の略奇数
倍に相当することを特徴とする。

【００１０】請求項４に係る信号処理装置は、請求項２
に係る信号処理装置において相関演算装置に適用される
ことを特徴とする。

【００１１】請求項５に係る並列信号処理回路は、請求
項１に係る並列信号処理回路においてアナログディジタ
ル変換器に適用されることを特徴とする。

【００１２】請求項６に係る並列信号処理回路は、請求
項１に係る並列信号処理回路においてディジタルアナロ
グ変換器に適用されることを特徴とする。

【００１３】請求項７に係る信号処理システムは、請求
項４記載の相関演算装置、請求項５記載のアナログディ
ジタル変換器および請求項６記載のディジタルアナログ
変換器の少なくとも１つを含むことを特徴とする。

【００１４】請求項８に係る信号処理システムは、請求
項７に係る信号処理システムにおいて画像信号を入力す
る画像信号入力手段を備えたことを特徴とする。

【００１５】請求項９に係る信号処理システムは、請求
項７に係る信号処理システムにおいて情報を記憶する記
憶手段を備えたことを特徴とする。

【００１６】

【発明の実施の形態】本発明の並列信号処理回路の実施
の形態について説明する。

【００１７】［第１の実施の形態］図１は第１の実施の
形態における並列信号処理回路の構成を示す回路図であ
る。本実施の形態における並列信号処理回路は７入力の
場合である。

【００１８】図において、１はリセットスイッチ、２は
キャパシタ、３は信号転送スイッチ、５はセンスアン
プ、６はセンスアンプ５内のインバータ、４はセンスア
ンプ５内のインバータ、７はインバータ６の入力端をリ
セットするリセットスイッチである。

【００１９】また、８はリセット電源、１１は出力端
子、９は入力端子、１０はリセット電源、１２はキャパ
シタ、１３はインバータである。

【００２０】図２は各部の動作信号を示すタイミングチ
ャートである。まず、リセットパルスφＲＥＳによりキ
ャパシタ１２の一端をリセットする。リセット電源１０
の電圧は、例えば電源電圧が５Ｖであった場合、その半
分の２．５Ｖである。リセット電圧はこれに限るもので
はなく他の電圧でもよい。このとき、ほぼ同時にセンス
アンプ５内のインバータ６の入力端をリセットスイッチ
７を導通させることによりリセットする。このときのリ
セット電圧はインバータ６の出力が反転する論理反転電
圧近傍の値が選ばれる。

【００２１】また、このときキャパシタ２の一端に入力
端子９からの信号Ｖ１、Ｖ３、Ｖ５がインバータ１３で
反転されて各々入力される。信号電圧はＨレベルを５Ｖ
近傍、Ｌレベルを０Ｖ近傍とする。リセットパルスφＲ
ＥＳをオフすると、キャパシタ１２の両端はそれぞれリ
セット電位に保持され、またキャパシタ２の両端は一端
が各々の信号電位に一端がリセット電位にセットされ
る。

【００２２】つぎに、転送パルスφＴにより信号転送ス
イッチ３が導通すると、信号Ｖ２、Ｖ４、Ｖ６がキャパ
シタ２の一端に、信号Ｖ７がキャパシタ１２の一端に転
送される。ここで、一例としてキャパシタ２およびキャ
パシタ１２の容量値をＣとすると、キャパシタ２、１２
に共通接続された一端は容量分割によりインバータ６の
リセット電位から数式１に示す値だけ変化する。

【００２３】

【数１】｛（Ｖ２−（５−Ｖ１））＋（Ｖ４−（５−Ｖ
３））＋（Ｖ６−（５−Ｖ５））＋（Ｖ７−２．５）｝
Ｃ／４Ｃ 数式１を書き換えると数式２のように記述することがで
きる。

【００２４】

【数２】 インバータ６の入力端電圧は、数式２にしたがって７つ
の入力のそれぞれに対し、信号がＨレベルの場合＋５／
８Ｖ、Ｌレベルの場合−５／８Ｖだけ変化する。インバ
ータ６の入力端には７つの入力の和が入力する。インバ
ータ６の入力端電圧が論理反転電圧近傍から変化する
と、インバータ６の出力端電圧はそれに応じて反転す
る。結局、この７つの入力の和が正であれば、インバー
タ６の入力端は論理反転電圧より高電位にシフトしてセ
ンスアンプ５の出力端１１にはＨレベルが、負であれば
低電位にシフトしてＬレベルが出力する。

【００２５】本実施の形態における並列信号処理回路で
は、入力信号の振幅および信号がキャパシタ２の大きさ
により個々の信号処理に応じて所定の重み付けされ、そ
れらの入力信号が一括でセンスアンプ５により並列演算
される。

【００２６】本実施の形態の並列信号処理回路によれ
ば、信号の一部をリセット時に印加する回路を構成し、
タイミングを設定することで入力回路を構成するために
必要なトランジスタ数をおよそ半分にできる。したがっ
て、回路規模の大幅な縮小を図ることができ、併せて製
造歩留まりの向上を図ることができる。また、従来のＣ
ＭＯＳを用いた回路構成に比べて小規模で構成できる。
本実施の形態による並列信号処理回路では、入力数の増
大に対して回路規模は高々それに比例して増加する程度
であり、入力数が増えるほど効果を発揮できる。さら
に、素子数の削減に伴い、消費電力の低減を図ることが
できる。また、素子数の削減に伴い、各素子を駆動する
負荷が軽減されるので、演算速度を向上できる。

【００２７】尚、７入力の並列信号処理回路を例に挙げ
て説明したが、これに限るものではなくさらに多入力の
回路に容易に拡張できる。また、本実施の形態における
並列信号処理回路と同一の動作は、信号Ｖ７の入力回路
と同一の入力回路を信号Ｖ１から信号Ｖ７まで７系統設
けることにより実現可能であるが、そのような構成と較
べて本実施の形態における並列信号処理回路は上記効果
を有するものである。

【００２８】［第２の実施の形態］図３は第２の実施の
形態における並列信号処理回路の構成を示す回路図であ
る。図において、前記第１の実施の形態と同一の構成要
素については同一の符号を付してその説明を省略する。
キャパシタ２の容量値を２Ｃ、キャパシタ１２の容量値
をその半分のＣとすると、キャパシタ２、１２と共通接
続された一端は容量分割によりインバータ６のリセット
電位から数式３に示す値だけ変化する。

【００２９】

【数３】｛２×（Ｖ２−（５−Ｖ１））＋２×（Ｖ４−
（５−Ｖ３））＋２×（Ｖ６−（５−Ｖ５））＋（Ｖ７
−（５−Ｖ７））｝×Ｃ／７Ｃ 数式３を書き換えると、数式４のように記述することが
できる。

【００３０】

【数４】 したがって、前記第１の実施の形態と同様の式に書き換
えることができる。

【００３１】本実施の形態における並列信号処理回路で
は、前記第１の実施の形態で必要であったリセット電源
１０を用いずに同様の効果を得ることができるので、周
辺の電源回路を削減できる。これにより回路規模縮小、
消費電力の低減、演算精度の向上を図ることができる。

【００３２】尚、本実施の形態においても、７入力の並
列信号処理回路を例にとって説明したが、これに限るも
のではなくさらに多入力の並列信号処理回路に容易に拡
張できる。

【００３３】［第３の実施の形態］図４は第３の実施の
形態における並列信号処理回路が適用された信号処理装
置の構成を示すブロック図である。本実施の形態におけ
る信号処理装置は、並列演算回路を複数接続することに
よりより高度な並列演算を実現させたものである。

【００３４】図において、４０１Ａ〜４０１Ｃは並列演
算回路ブロックであり、それぞれ前記第１の実施の形態
で示した並列信号処理回路（図１参照）に相当する。つ
まり、多入力端子を有し信号転送スイッチ３、キャパシ
タ２、１２、センスアンプ５などから構成された並列信
号処理回路を１つの並列演算回路ブロックとしているの
である。したがって、４０２は入力端子、４０３はセン
スアンプ５からの出力端子であり、それぞれ図１に示す
入力端子９、出力端子１１に相当する。

【００３５】並列演算回路ブロック４０１Ａ、４０１Ｃ
の出力端子４０３は並列演算回路ブロック４０１Ｂの入
力端子に接続されており、出力端子４０３から出力され
た出力信号は、並列演算回路ブロック４０１Ｂのそれぞ
れ一つの入力信号となり、他の入力端子にも同様な並列
演算回路ブロックの出力が接続されている。

【００３６】このように、本実施の形態では、並列演算
回路ブロックを複数個直列にもしくは並列に、もしくは
両方組み合わせて接続することにより高度な並列信号処
理回路を実現することができる。

【００３７】本実施の形態では、３つの並列演算回路ブ
ロックを例にとって説明したが、これに限るものではな
く、所望の演算処理を実現するために自由に組み合わせ
ることが可能である。また、本実施の形態における並列
演算回路ブロックと従来の論理回路ブロックとを組み合
わせてもよいことはいうまでもない。

【００３８】また、本実施の形態では、信号を順次伝搬
していく場合の接続例を示したが、これに限るものでは
なく、後段の出力を前段の入力信号としてもよい。

【００３９】［第４の実施の形態］第４の実施の形態に
おける並列信号処理回路は、相関演算回路に適用され
る。図５は相関演算回路の構成を示すブロック図であ
る。図において、５０１Ａ〜５０１Ｃは多数決演算回路
ブロックであり、多入力端子を有しリセットスイッチ
１、キャパシタ２、信号転送スイッチ３、センスアンプ
５などから構成される前記第１の実施の形態における並
列信号処理回路と同様の構成を有する。多数決演算回路
ブロック５０１Ａは図１に示す並列信号処理回路から構
成される。図６は多数決演算回路ブロック５０１Ｂの構
成を示す回路図である。図７は多数決演算回路ブロック
５０１Ｃの構成を示す回路図である。また、５０２は比
較器、５０３はインバータである。

【００４０】複数の入力信号はそれぞれ比較器５０２に
おいて相関係数と比較される。比較器５０２はそれぞれ
の信号と相関係数が一致すればＨレベルを、不一致であ
ればＬレベルを出力する。比較器５０２の出力は多数決
演算回路ブロック５０１Ａに入力する。例えば、７入力
の多数決演算回路ブロック５０１Ａに比較器５０２の出
力が入力すると、Ｈレベルの数が過半数の場合、つまり
７入力中４入力以上がＨレベルであった場合、多数決演
算回路ブロック５０１ＡからＨレベルが出力される。

【００４１】同様に、例えば１１入力の多数決演算回路
ブロックでは６入力以上がＨレベルであった場合、９入
力の多数決演算回路ブロックでは５入力以上がＨレベル
であった場合、それぞれＨレベルが出力される。図８は
入力数に応じた多数決演算回路ブロックの出力値を示す
説明図である。７入力の多数決演算回路ブロック５０１
Ａの場合、同図のＳ３に示す値となる。

【００４２】７入力の多数決演算回路ブロック５０１Ａ
の出力をインバータ５０３で極性反転し、極性反転され
た出力を図６に示す多数決演算回路ブロック５０１Ｂの
重み付け入力端子に印加する。

【００４３】図６において、６０２は入力端子経路に接
続するキャパシタ２およびキャパシタ１２のおよそ４倍
の容量値を持つキャパシタである。１１入力の多数決演
算回路５０１Ｂでは、入力端子経路に接続するキャパシ
タの容量値を仮にＣとすると、１１個の容量値Ｃが共通
接続され、そのうち４つの容量値Ｃに重み付け入力端子
からの信号が印加され、他の７つの入力端子には多数決
演算回路ブロック５０１Ａと同じ信号が印加される。

【００４４】例えば、７入力中４入力以上がＨレベルで
あった場合、先に述べたように重み付け入力端子にはＬ
レベルが印加される。さらに、重み付け入力端子以外の
入力端子に加えられる信号のうち７入力中６入力以上が
Ｈレベルであった場合、全体として１１入力の多数決演
算回路５０１Ｂは過半数であるとの判定を下し、Ｈレベ
ルを出力する。７入力中４入力以上５入力以下の場合、
過半数に至らずＬレベルを出力する。

【００４５】一方、７入力中３入力以下がＨレベルであ
った場合、重み付け入力端子にはＨレベルが印加され
る。７入力中２入力以上３入力以下がＨレベルであった
場合、４＋２（４は重み付け分）または４＋３（４は重
み付け分）は、６以上で過半数と判定され、Ｈレベルが
出力される。また、１入力以下がＨレベルであった場
合、４＋０または４＋１は６以下でＬレベルが出力され
る。

【００４６】このように、多数決演算回路ブロック５０
１Ｂの出力値をＨレベルの入力数に応じて示すと図８の
Ｓ２で示すようになる。

【００４７】また、多数決演算回路ブロック５０１Ｃに
ついても図７に示すように４倍の容量値を持つキャパシ
タ７０１、２倍の容量値を持つキャパシタ７０２を有す
る２つの重み付け端子を備えている。図５に示す４Ｃの
重み付け端子には多数決演算回路ブロック５０１Ａの反
転信号が印加され、２Ｃの重み付け端子には多数決演算
回路ブロック５０１Ｂの出力の反転信号が印加され、他
の７つの入力端子には多数決演算回路ブロック５０１Ａ
と同じ信号が印加される。こうして、計１３（＝７＋２
＋４）入力多数決演算回路ブロックとして動作させるこ
とにより図８のＳ１に示す出力が得られる。

【００４８】本実施の形態における相関演算回路によれ
ば、図８に示した複数入力のうち信号と相関係数とが一
致している入力の数を３桁の２進数に変換して出力する
ことができる。したがって、従来に較べて回路規模を縮
小でき、かつ高速な演算が可能であり、消費電力の少な
い相関演算回路を実現することができる。

【００４９】［第５の実施の形態］第５の実施の形態に
おける並列信号処理回路が適用された３ビット精度のア
ナログディジタル変換器について説明する。図９はアナ
ログディジタル変換器の構成を示すブロック図である。
図１０はアナログ入力信号電圧を示す説明図である。

【００５０】３ビット精度のアナログディジタル変換器
（ＡＤ変換器）において、９０１Ａ、９０１Ｂ、９０１
Ｃはそれぞれ１入力、２入力、３入力の多数決演算回路
ブロック、９０２はインバータである。９０３、９０
４、９０５は前段の多数決演算回路ブロックからの出力
信号を入力する入力端子である。９０６、９０７、９０
８は、通常の入力端子に接続された容量をＣとする場
合、入力端子９０３、９０４、９０５に接続される容量
値Ｃ／２、Ｃ／２、Ｃ／４を示す。

【００５１】９０９はアナログ信号入力端子であり、９
１０はセット入力端子である。９１１、９１２は、アナ
ログ信号入力端子９０９、セット入力端子９１０のそれ
ぞれに接続される容量値Ｃ／４、Ｃ／８を示す。また、
Ｓ１、Ｓ２、Ｓ３はディジタル出力信号の端子である。

【００５２】本実施の形態では５Ｖ電源を用いた場合に
ついて示す。図９において、多数決演算回路ブロック内
のセンスアンプの入力を、９０１Ａでは０Ｖ、９０１Ｂ
および９０１Ｃではおよそ２．５Ｖでリセットする。ま
た、信号入力端９０３、９０４、９０５およびセット入
力端子９１０のキャパシタ２を５Ｖでリセットする。こ
のとき、信号入力端子９０９は０Ｖである。

【００５３】つぎに、セット入力端子９１０を０Ｖにセ
ットし、入力端子を０Ｖからアナログ信号電圧まで変化
させると、多数決演算回路ブロック９０１Ａにおいては
アナログ入力信号がおよそ２．５Ｖ以上になると、多数
決演算回路ブロック９０１Ａ内のセンスアンプの入力電
圧が論理しきい値電圧（ここでは、２．５Ｖを仮定）を
越え、Ｈレベルが出力される。図１０は多数決演算回路
ブロック９０１Ａ内のセンスアンプの出力を示す説明図
である。同図のＳ３にその結果を示す。

【００５４】アナログ入力信号が２．５Ｖ以上のとき、
入力端子９０３はリセット電圧の５Ｖから０Ｖに変化す
る。このとき、多数決演算回路ブロック内のセンスアン
プの入力端での電圧変化はアナログ入力電圧をＶＡとす
ると、数式５で表される。

【００５５】

【数５】｛Ｃ×ＶＡ−（Ｃ／２）×５−（Ｃ／４）×
５｝／（Ｃ＋Ｃ／２＋Ｃ／４） この式から多数決演算回路ブロック９０１Ｂはアナログ
信号電圧ＶＡが３．７５Ｖ以上のときにＨレベルを出力
し、２．５Ｖ以上３．７５Ｖ未満のときＬレベルを出力
することが分かる。その結果を同図のＳ２に示す。同様
に、多数決演算回路ブロック９０１Ｃの出力を同図のＳ
１に示す。

【００５６】本実施の形態では、３ビットのＡＤ変換器
について説明したが、これに限るものではなく、さらに
多ビットのＡＤ変換器に容易に拡張できる。

【００５７】本実施の形態では、容量を用いたフラッシ
ュ型ＡＤ変換器の例について述べたが、本発明はこの方
式に限るものではなく、例えば抵抗列に入力した信号と
基準信号とをコンパレータで比較し、その結果をエンコ
ーダでエンコードする方式のＡＤ変換器のエンコーダ回
路に応用しても、同様の効果が得られることはいうまで
もない。

【００５８】また、相関演算器、ＡＤ変換器を例にとっ
て説明したが、本発明はこれに限るものではなく、ディ
ジタルアナログ（ＤＡ）変換回路、加算回路、減算回路
などさまざまな論理回路に応用しても同様の効果が得ら
れる。

【００５９】特に、ＤＡ変換器を構成する場合、ＬＳＢ
データが入力される容量をＣとしたとき、次の上位ビッ
トになるにつれて２Ｃ、４Ｃ、８Ｃと倍々にしていけ
ば、２進のディジタルアナログ変換が実現できる。この
場合、共通に接続された容量の端子をＭＯＳ型ソースフ
ォロワアンプで受ける構成にすればよい。

【００６０】［第６の実施の形態］第６の実施の形態に
おける並列演算処理回路が適用された動き検出回路につ
いて説明する。図１１は動き検出回路の構成を示すブロ
ック図である。図において、３００１、３００２はそれ
ぞれ基準データ、参照データが格納されているメモリ
部、３００３は相関演算部、３００４は回路全体を制御
するコントロール部である。

【００６１】３００５は相関結果の加算演算部、３００
６は加算演算部３００５の加算結果の最小値を格納する
レジスタ部、３００７は比較および最小値のアドレスを
格納するアドレス格納部、３００８は出力バッファおよ
び出力結果格納部である。端子３００９には基準データ
列が入力し、一方、基準データ列と比較すべき参照デー
タ列は端子３０１０から入力する。

【００６２】メモリ部３００１、３００２はスタティッ
クＲＡＭ（ＳＲＡＭ）からなり、通常、ＣＭＯＳ回路で
構成される。相関演算部３００３は並列処理回路であ
り、極めて高速に処理できるばかりでなく、少ない素子
数で構成できる。したがって、チップサイズを小さくで
き、低コスト化を実現できる。

【００６３】加算演算部３００５で相関演算の評価（ス
コア）を行い、上記相関演算までの最大相関結果（加算
値が最小となる）が格納されているレジスタ部３００６
との比較を出力バッファおよび出力結果格納部３００８
で行う。

【００６４】仮に、今回の演算結果が前日までの最小値
よりもさらに小さい場合、その結果が新たにレジスタ部
３００６に格納され、前回までの結果が小さい場合、そ
の結果が維持される。

【００６５】このような動作を行うことにより、最大相
関結果が常にレジスタ部３００６に格納され、全てのデ
ータ列の演算終了後、その結果が端子３０１１から出力
される。

【００６６】動き検出回路は、コントロール部３００
４、加算演算部３００５、レジスタ部３００６、アドレ
ス格納部３００７、出力バッファおよび出力結果格納部
３００８はＣＭＯＳ回路により構成されたが、特に、加
算演算部３００５などは本発明の並列信号処理回路で構
成することにより並列加算を実現でき、高速処理を実現
できる。

【００６７】以上示したように、本実施の形態における
動き検出回路によれば、高速性、低コスト性のみならず
容量をベースに演算を実行するので、消費電流を少なく
でき、低パワー化を実現でき、８ｍｍＶＴＲカメラなど
の携帯機器などに適用できる。

【００６８】［第７の実施の形態］第７の実施の形態に
おける並列演算処理回路は高速画像処理回路に適用され
る。図１２は高速画像処理回路の構成を示すブロック図
である。この高速画像処理回路はチップにより構成さ
れ、光センサを用いて画像データを読み出す前に高速画
像処理を行う。

【００６９】図１３は高速画像処理の演算内容を示す説
明図である。図１４は画素部の構成を示す説明図であ
る。図において、４００１は受光部、４００３、４００
５、４００７、４００９はメモリ部、４００４、４００
８は相関演算部、４０１０は演算出力部、４０１１、４
０１２は光信号出力端子と出力バスライン４００２、４
００６とを接続する容量手段、４０１３はバイポーラト
ランジスタ、４０１４はバイポーラトランジスタのベー
ス領域に接続された容量手段、４０１５はスイッチトラ
ンジスタである。画像データセンシング部４０２０に入
射した画像データはバイポーラトランジスタのベース領
域で光電変換される。

【００７０】光電変換された光キャリアに応じた出力が
バイポーラトランジスタ４０１３のエミッタに読み出さ
れ、容量手段４０１１、４０１２を介して出力バスライ
ン４００２、４００６の電位を押し上げる。

【００７１】以上の動作により、縦方向の画素の加算結
果はメモリ４００７に読み出され、一方、横方向の画素
の加算結果はメモリ４００３に読み出される。これは画
素部の容量４０１４を介してバイポーラトランジスタ４
０１３のベース電位を上昇させる領域のＸ方向、Ｙ方向
の加算結果が出力可能である。

【００７２】例えば、図１３に示すように時刻ｔ１に画
像４０１６が入力され、時刻ｔ２に画像４０１７が入力
された場合、それぞれＹ方向に加算された出力結果は４
０１８、４０１９に示すようになり、このデータがそれ
ぞれメモリ４００７、４００９に格納される。

【００７３】また、図１３の出力結果４０１８、４０１
９から分かるように両者のデータは画像の動きに対応し
てシフトしており、相関演算部４００８でそのシフト量
を算出すれば、２次元平面での物体の動きを非常に簡単
な手法により検出できる。

【００７４】相関演算部４００４、４００８は、従来の
回路より素子数を少なくでき、特に、センサ画像ピッチ
に配置できる。

【００７５】また、以上示した構成を有する高速画像処
理回路は、センサのアナログ信号ベースの演算であった
が、メモリ部とバスラインとの間にＡＤ変換回路を設け
ることによりディジタル相関にも対応できることはいう
までもない。また、センサとしてバイポーラ型を用いた
が、ＭＯＳ型でもよく、また、増幅用トランジスタを設
けずにフォトダイオードのみの構成でも有効である。。

【００７６】さらに、異なる時刻のデータ列間の相関演
算を行ったが、一方のメモリ部に認識したい複数のパタ
ーンデータのＸ、Ｙ方向の射影結果を格納しておけば、
パターン認識も実現できる。

【００７７】以上説明したように、高速画像処理回路に
よれば、画素入力部により従来のセンサからシリアルに
読み出した後処理するのではなく、並列かつ一括に読み
出したデータを並列処理するので、高速に動き検出、パ
ターン認識処理を実現できる。

【００７８】また、センサ１チップで周辺回路を増大さ
せることなく画像処理を実現できるので、低コストで高
機能製品を提供できる。即ち、ＴＶ画面をユーザ方向に
向ける制御、エアコンの風向きをユーザ方向に向ける制
御、８ｍｍＶＴＲカメラの追尾制御、さらに、工場での
ラベル認識、人物自動認識受付ロボット、車の車間距離
制御装置などに応用できる。

【００７９】尚、画像データだけでなく音声の認識処理
にも有効である。

【００８０】［第８の実施の形態］第８の実施の形態に
おける並列信号処理回路はスプレッドスペクトラム通信
（ＳＳ通信）の受信回路に適用される。図１５はスプレ
ッドスペクトラム通信の受信回路の構成を示すブロック
図である。本実施の形態では、相関演算回路部をＳＳ通
信の受信回路に応用している。図において、１４０１は
受信アンテナ、１４０２は信号増幅部、１４０３Ａ、１
４０３Ｂは相関演算回路部、１４０４はＡＤ変換回路
部、１４０５は判定器である。

【００８１】ＳＳ通信では、信号をＰＮコードと呼ばれ
る多ビットの符号に変換してそのＰＮコードを送信す
る。受信側では、予め有している同様のＰＮコードと、
受信した信号とを比較し、最も相関の高い状態を検出し
て送られてきた信号を復調している。

【００８２】図１５において、アンテナ部１４０１で受
信された信号は、一旦、増幅部１４０２で一次復調され
た後にひとつは相関演算回路ブロック１４０３Ａに、も
う一方は相関演算ブロック１４０３ＢにＡＤ変換回路１
４０２でディジタル信号に変換された後入力される。入
力された信号は、受信側で予め保持しているＰＮコード
と比較され、２つの信号の相関度から相関演算回路ブロ
ック１４０３Ａでは同期信号が形成され、その同期信号
で同期をとって相関演算ブロック１４０３Ｂで相関スコ
アを演算する。相関演算ブロック１４０３Ｂから出力さ
れた相関スコアを基に判定器１４０５で信号が復調され
る。

【００８３】ＳＳ通信は、信号を多ビットのコードに変
換して送信することから、秘話性が高い。ノイズに対し
て強いといった優れた特徴を有しているが、送信する情
報量が増大するので、信号処理の負荷が膨大になるとい
った問題点があったが、本実施の形態における相関演算
回路ブロックを用いることにより簡単な回路構成で同様
な処理を高速にこなすことができる。ＳＳ通信技術を携
帯情報機器の無線通信に応用できるようになる。

【００８４】

【発明の効果】本発明の請求項１に係る並列信号処理回
路によれば、並列に接続された入力端子から入力される
複数の信号を並列処理する際、前記入力端子の各々に設
けられたスイッチ手段により切り替えられ、少なくとも
２以上の前記入力端子に接続された容量手段に入力信号
が入力し、容量手段が並列に接続されたセンスアンプに
より出力するので、回路規模を縮小でき、演算速度を向
上でき、消費電力を低減できる。

【００８５】請求項２に係る信号処理装置によれば、請
求項１記載の並列信号処理回路を複数備え、一の並列信
号処理回路の出力及び／又は該並列信号処理回路の反転
出力を他の並列信号処理回路の入力端子に入力するの
で、高度な並列演算処理を実現できる。

【００８６】請求項３に係る並列信号処理回路によれ
ば、請求項１に係る並列信号処理回路において前記容量
手段の合計容量値は一入力端子に対応する最小容量値の
略奇数倍に相当するので、多数決演算回路を構成でき
る。

【００８７】請求項４に係る信号処理装置によれば、請
求項２に係る信号処理装置において相関演算装置に適用
されるので、回路規模を縮小して高速演算可能で、しか
も消費電力の少ない相関演算装置を実現できる。

【００８８】請求項５に係る並列信号処理回路によれ
ば、請求項１に係る並列信号処理回路においてアナログ
ディジタル変換器に適用されるので、小規模な回路構成
で演算速度が高速で消費電力の少ないアナログディジタ
ル変換器を実現できる。

【００８９】請求項６に係る並列信号処理回路によれ
ば、請求項１に係る並列信号処理回路においてディジタ
ルアナログ変換器に適用されるので、小規模な回路構成
で演算速度が高速で消費電力の少ないディジタルアナロ
グ変換器を実現できる。

【００９０】請求項７に係る信号処理システムによれ
ば、請求項４記載の相関演算装置、請求項５記載のアナ
ログディジタル変換器および請求項６記載のディジタル
アナログ変換器の少なくとも１つを含むので、信号処理
システムを小規模な回路に縮小でき、演算速度を高速化
でき、しかも消費電力を低減できる。

【００９１】請求項８に係る信号処理システムによれ
ば、請求項７に係る信号処理システムにおいて画像信号
を入力する画像信号入力手段を備えたので、並列かつ一
括に読み出したデータを並列処理することにより高速な
動き検出処理やパターン認識処理を実現できる。

【００９２】請求項９に係る信号処理システムによれ
ば、請求項７に係る信号処理システムにおいて情報を記
憶する記憶手段を備えたので、情報量の増大により信号
処理の負荷が膨大になることを回避して高速に処理でき
る。

【図面の簡単な説明】

【図１】第１の実施の形態における並列信号処理回路の
構成を示す回路図である。

【図２】各部の動作信号を示すタイミングチャートであ
る。

【図３】第２の実施の形態における並列信号処理回路の
構成を示す回路図である。

【図４】第３の実施の形態における並列信号処理回路が
適用された信号処理装置の構成を示すブロック図であ
る。

【図５】相関演算回路の構成を示すブロック図である。

【図６】多数決演算回路ブロック５０１Ｂの構成を示す
回路図である。

【図７】多数決演算回路ブロック５０１Ｃの構成を示す
回路図である。

【図８】入力数に応じた多数決演算回路ブロックの出力
値を示す説明図である。

【図９】アナログディジタル変換器の構成を示すブロッ
ク図である。

【図１０】アナログ入力信号電圧を示す説明図である。

【図１１】動き検出回路の構成を示すブロック図であ
る。

【図１２】高速画像処理回路の構成を示すブロック図で
ある。

【図１３】高速画像処理の演算内容を示す説明図であ
る。

【図１４】画素部の構成を示す説明図である。

【図１５】スプラッドスペクトラム通信の受信回路の構
成を示すブロック図である。

【図１６】従来の並列信号処理回路が適用された固体撮
像装置の構成を示す説明図である。

【符号の説明】

１ リセットスイッチ ２、１２ キャパシタ ３ 信号転送スイッチ ５ センスアンプ ７ リセットスイッチ ９ 入力端子 １１ 出力端子

Claims (9)

【特許請求の範囲】
1. 【請求項１】 並列に接続された入力端子から入力され
   る複数の信号を並列処理する並列信号処理回路におい
   て、 前記入力端子の各々に設けられたスイッチ手段と、 該スイッチ手段を介して少なくとも２以上の前記入力端
   子に接続される容量手段と、 該容量手段が並列に接続されるセンスアンプとを備えた
   ことを特徴とする並列信号処理回路。
2. 【請求項２】 請求項１記載の並列信号処理回路を複数
   備え、一の並列信号処理回路の出力及び／又は該並列信
   号処理回路の反転出力を他の並列信号処理回路の入力端
   子に入力することを特徴とする信号処理装置。
3. 【請求項３】 前記容量手段の合計容量値は一入力端子
   に対応する最小容量値の略奇数倍に相当することを特徴
   とする請求項１記載の並列信号処理回路。
4. 【請求項４】 相関演算装置に適用されることを特徴と
   する請求項２記載の信号処理装置。
5. 【請求項５】 アナログディジタル変換器に適用される
   ことを特徴とする請求項１記載の並列信号処理回路。
6. 【請求項６】 ディジタルアナログ変換器に適用される
   ことを特徴とする請求項１記載の並列信号処理回路。
7. 【請求項７】 請求項４記載の相関演算装置、請求項５
   記載のアナログディジタル変換器および請求項６記載の
   ディジタルアナログ変換器の少なくとも１つを含むこと
   を特徴とする信号処理システム。
8. 【請求項８】 画像信号を入力する画像信号入力手段を
   備えたことを特徴とする請求項７記載の信号処理システ
   ム。
9. 【請求項９】 情報を記憶する記憶手段を備えたことを
   特徴とする請求項７記載の信号処理システム。