JP2003348460A

JP2003348460A - イメージセンサ

Info

Publication number: JP2003348460A
Application number: JP2002186898A
Authority: JP
Inventors: Noriyuki Shinozuka; 典之篠塚
Original assignee: Honda Motor Co Ltd
Current assignee: Honda Motor Co Ltd
Priority date: 2002-05-23
Filing date: 2002-05-23
Publication date: 2003-12-05

Abstract

(57)【要約】【目的】イメージセンサにおける各画素の画信号の読
出し走査をなす際に、バッファメモリを用いて画像の切
り出しを行わせるようなことなく、走査を正，逆方向に
可逆的に切り換えながら、任意の領域における画素の読
出し走査を簡単に行わせるようにする。【構成】画素単位による撮像素子をマトリクス状に配
設し、Ｘ−Ｙアドレス走査方式をとることによって各画
素の画信号を時系列的に読み出すに際して、Ｘ方向およ
びＹ方向における各走査開始アドレスを入力指定する手
段と、符号付きの加，減数を入力指定する手段と、その
指定された走査開始アドレスから加，減数を増，減分と
する各画素および各画素列の読出し走査を行わせる手段
とを設けるようにしたイメージセンサ。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画素単位による撮像素
子をマトリクス状に配設し、Ｘ−Ｙアドレス走査方式に
よって各画素の画信号を時系列的に読み出すようにした
イメージセンサに関する。

【０００２】

【従来の技術】一般に、画素単位による撮像素子をマト
リクス状に配設したイメージセンサにあって、シフトレ
ジスタを用いたＸ方向およびＹ方向の各アドレス走査回
路により、Ｘ，Ｙのアドレス指定を順次行わせることに
よって各画素の画信号を時系列的に読み出すようにした
Ｘ−Ｙアドレス走査方式をとるようにしている。

【０００３】また、画素単位による撮像素子をマトリク
ス状に配設したイメージセンサにあって、シフトレジス
タによるＸ方向およびＹ方向の各アドレス走査回路を用
いて、規則性をもって画素を飛び越してアドレス指定を
行わせるインターレース走査方式をとるようにしたもの
がある。

【０００４】従来、このようなイメージセンサによって
撮影した画像のうちの必要な部分だけを切り出してエッ
ジ強調などの画像処理を施すような場合、全領域におけ
る各画素の画信号を読み出す順次走査または全領域のイ
ンターレース走査を行わせるだけで、任意の領域におけ
る各画素の画信号を読み出すランダム走査を行わせるこ
とができないために、そのイメージセンサから時系列的
に読み出される全領域における各画素の画信号のデータ
をいったんバッファメモリに蓄積したうえで、所望の領
域における画像の切り出しを行わせるようにしている。

【０００５】

【発明が解決しようとする課題】解決しようとする問題
点は、従来の画素単位による撮像素子をマトリクス状に
配設したＸ−Ｙアドレス走査方式をとるイメージセンサ
にあっては、全領域における画素の読出し走査を行わせ
るだけで、任意の領域における画素の読出し走査を行わ
せることができないことである。

【０００６】したがって、イメージセンサによって撮影
した画像のうちの必要な部分の切り出しを行わせる場合
に、イメージセンサから時系列的に読み出される全領域
における各画素の画信号のデータを蓄積するバッファメ
モリおよび所望の領域における画像の切り出しを行わせ
る手段を必要として、全体の構成が複雑になってしまう
という問題がある。

【０００７】

【課題を解決するための手段】本発明は、画素単位によ
る撮像素子をマトリクス状に配設し、Ｘ−Ｙアドレス走
査方式をとることによって各画素の画信号を時系列的に
読み出すようにしたイメージセンサにあって、バッファ
メモリを用いて画像の切り出しを行わせるようなことな
く、任意の領域における画素の読出し走査（順次走査お
よびインターレース走査）を反転させながら行わせるよ
うにするべく、Ｘ方向およびＹ方向における各走査開始
アドレスを入力指定する手段と、符号付きの加，減数を
入力指定する手段と、その指定された走査開始アドレス
から加，減数を増，減分とする各画素および各画素列の
読出し走査を行わせる手段とを設けるようにしている。

【０００８】また、本発明は、そのイメージセンサにあ
って、任意の領域における画像を拡大させるための画素
の読出し走査を行わせるべく、入力指定する加，減数が
１画素を複数に等分割する小数点以下の数字を含むよう
にして、その指定された走査開始アドレスから小数点以
下の数字を含む加，減数を増，減分とする各画素および
各画素列の重複した読出し走査を行わせるようにしてい
る。

【０００９】

【実施例】図１は、ＣＭＯＳ型のイメージセンサにおけ
る画素単位として用いられる光センサ回路の一構成例を
示している。

【００１０】その光センサ回路は、光検知時における入
射光Ｌｓの光量に応じたセンサ電流を生ずる光電変換素
子としてのフォトダイオードＰＤと、そのフォトダイオ
ードＰＤに流れるセンサ電流をサブスレッショルド領域
の特性を利用した弱反転状態で対数特性をもって電圧信
号Ｖｐｄに変換するトランジスタＱ１と、その変換され
た電圧信号Ｖｐｄを増幅するトランジスタＱ２と、読出
し信号Ｖｓのパルスタイミングでもってセンサ信号Ｓｏ
を出力するトランジスタＱ３とによって構成され、ダイ
ナミックレンジを拡大して光信号の検出を高感度で行わ
せることができるようになっている。そして、光検知に
先がけてトランジスタＱ１のドレイン電圧ＶＤを所定時
間だけ定常値よりも低く設定して、フォトダイオードＰ
Ｄの寄生容量Ｃに蓄積された残留電荷を放電させて初期
化することにより、センサ電流に急激な変化が生じても
即座にそのときの入射光Ｌｓの光量に応じた電圧信号Ｖ
ｐｄが得られるようにして、入射光量が少ない場合でも
残像が生ずることがないようにしている。この光センサ
回路自体は、公知である（特開２０００−３２９６１６
号公報参照）。

【００１１】図２は、その光センサ回路における各部信
号のタイムチャートを示している。ここで、ｔ１は初期
化のタイミングを、ｔ２はセンサ信号Ｓｏの出力タイミ
ングを、Ｔは光検知時の寄生容量Ｃにおける電荷蓄積期
間をそれぞれ示している。

【００１２】図３は、その光センサ回路における入射光
量に応じたセンサ電流に対するセンサ信号Ｓｏの出力特
性を示している。それは、フォトダイオードＰＤに流れ
るセンサ電流が多いときには対数出力特性を示し、セン
サ電流が少ないときには寄生容量Ｃの充電に応答遅れを
生じてほぼ線形の非対数出力特性を示している。図中、
ＷＡは非対数応答領域を示し、ＷＢは対数応答領域を示
している。

【００１３】図４は、このような光センサ回路を画素単
位として、画素をマトリクス状に複数配設して、Ｘ−Ｙ
アドレス走査方式によって各画素のセンサ信号の時系列
的な読出しを行わせるようにしたイメージセンサの構成
例を示している。

【００１４】そのイメージセンサは、Ｄ１１〜Ｄ４４か
らなる４×４の画素をマトリクス状に配設して、図示し
ないＥＣＵの制御下において、各１ライン分の画素列を
垂直（Ｙ方向）走査回路１から順次出力される選択信号
ＬＳ１〜ＬＳ４によって選択し、その選択された画素列
における各画素を、水平（Ｘ方向）走査回路２から順次
出力される選択信号ＤＳ１〜ＤＳ４によってスイッチ回
路３における各対応するアナログスイッチＳＷ１〜ＳＷ
４が逐次オン状態にされることによって各画素のセンサ
信号Ｓｏが時系列的に読み出されるようになっている。
図中、４は各画素における前記トランジスタＱ１のゲー
ト電圧ＶＧ用電源であり、６はそのドレイン電圧ＶＤ用
電源である。また、５はトランジスタＱ１のドレイン電
圧ＶＤを所定のタイミングをもって定常時のハイレベル
Ｈおよび初期化時のローレベルＬに切り換える電圧切換
回路である。

【００１５】ここでは、各画素のセンサ信号Ｓｏを電圧
値として規定された画信号Ｖｏとして出力させるように
している。その際、信号の駆動能力を高めて高速での読
出し走査を行わせることができるように、１ライン分の
各画素の読出し系統に、各画素から読み出されるセンサ
信号Ｓｏに基準抵抗Ｒを介してバイアス電圧Ｖｃｃを印
加することによって電圧値として規定するバイアス回路
７を設けるようにしている。そして、そのバイアス回路
７の出力側における各信号線にそれぞれバッファ増幅器
ＢＦを接続したバッファ回路８を設けて、１ライン分の
各画素の画信号Ｖｏを一時集中的に蓄積させて、その蓄
積された各画素の画信号Ｖｏを順次切り換えて出力させ
るようにしている。

【００１６】図５は、このように構成されたイメージセ
ンサにおいて、垂直走査回路１および水平走査回路２に
よって、各画素Ｄ１１〜Ｄ４４の画信号Ｖｏの読出しを
順次に行わせるようにしたとき（順次走査）の各部信号
のタイムチャートを示している。

【００１７】本発明は、このようなイメージセンサにあ
って、垂直走査回路１および水平走査回路２によって、
特に任意の領域における画素の読出し走査（順次走査お
よびインターレース走査）を正，逆方向に可逆的に行わ
せることができるようにしている。

【００１８】具体的には、垂直走査回路１および水平走
査回路２を、それぞれ図６に示すように構成している。

【００１９】ここでは、垂直走査回路１および水平走査
回路２が、走査開始アドレスの入力信号ＳＡと加，減数
の入力信号ＳＢとにもとづく所定の演算処理（加減算）
をなしてアドレス指定のコード信号ＡＣＳを出力する演
算回路９と、その演算回路９からのアドレス指定のコー
ド信号ＡＣＳに応じたアドレス信号ＡＤＤＲＥＳＳを出
力するデコーダ１０とによって構成されている。

【００２０】走査開始アドレスの入力信号ＳＡはイメー
ジセンサのｎ×ｎの画素構成に応じたビット数ｎからな
り、イメージセンサにおける部分的な画素領域を指定す
るスイッチ操作に応じてＥＣＵ（図示せず）から与えら
れる。加，減数の入力信号ＳＢはイメージセンサのｎ×
ｎの画素構成に応じたビット数ｎからなり、正方向に順
次走査を行わせるときには加数＋１を指定するスイッチ
操作に応じて、また逆方向に順次走査を行わせるときに
は減数−１を指定するスイッチ操作に応じてＥＣＵから
与えられる。また、インターレース走査を行わせるとき
には、画素の飛び越し数を指定するスイッチ操作に応じ
てＥＣＵから与えられる。

【００２１】その際、正方向に順次走査を行わせる場合
には、スイッチ操作によって指定された画素領域に対応
して、ＥＣＵより走査開始アドレスから走査終了アドレ
スに応じた加数０，＋１，＋２，＋３，…の入力信号Ｓ
Ｂが連続的に演算回路９に与えられ、演算回路９におい
て入力信号ＳＡによる走査開始アドレスから加数０，＋
１，＋２，＋３，…を逐次加算したアドレス信号ＡＤＤ
ＲＥＳＳを出力することになる。

【００２２】そして、逆方向に順次走査を行わせる場合
には、ＥＣＵより走査開始アドレスから走査終了アドレ
スに応じた減数０，−１，−２，−３，…の入力信号Ｓ
Ｂが連続的に演算回路９に与えられ、演算回路９におい
て入力信号ＳＡによる走査開始アドレスから減数０，−
１，−２，−３，…を逐次減算したアドレス信号ＡＤＤ
ＲＥＳＳを出力することになる。

【００２３】また、その際、イメージセンサにおける抽
出対象となる部分的な画素領域における水平および垂直
方向における各中央の画素をそれぞれ走査開始アドレス
として、例えば、加数０，＋１，＋２，＋３，…，＋７
の入力信号ＳＢを、次いで減数−１，−２，−３，…，
−８の入力信号ＳＢを与えることによって、正方向およ
び逆方向に走査方向を順次切り換えながら、所定箇所の
指定された１６×１６の画素領域における各画素の読出
しを行わせることができるようになる。

【００２４】インターレース走査を行わせる場合には、
例えば、画素の飛び越し数を３に設定したとき、ＥＣＵ
より走査開始アドレスから走査終了アドレスに応じた加
数０，＋３，＋６，＋９，…の入力信号ＳＢが連続的に
演算回路９に与えられ、演算回路９において入力信号Ｓ
Ａによる走査開始アドレスから加数０，＋３，＋６，＋
９，…を逐次加算したアドレス信号ＡＤＤＲＥＳＳを出
力することになる。

【００２５】また、加，減数の入力信号ＳＢとして、１
画素を複数に等分割（１／ｎ）する小数点以下の値
（０．２，０．２５，０．５，…）を含むようにすれ
ば、入力信号ＳＡによって指定された走査開始アドレス
から小数点以下の値を含む加，減数を増，減分とする各
画素および各画素列の重複した読出し走査を行わせるこ
とができるようになる。それにより、イメージセンサに
おける抽出対象となる部分的な画素領域を拡大した画像
が得られる。

【００２６】例えば、１画素を１／２に分割したときの
加，減数の単位は０．５となる。その際、入力信号ＳＢ
を４ビット構成にしたときの最下位ビットを０．５にわ
り当てて、「００００」＝０．０、「０００１」＝０．
５、「００１０」＝１．０、「００１１」＝１．５、
「０１００」＝２．０、…、「１１１１」＝７．５とす
る。

【００２７】いま、正方向の順次走査として、加数０．
０、＋０．５、＋１．０、＋１．５、…が与えられたと
き、デコーダ１０から出力するアドレス信号ＡＤＤＲＥ
ＳＳはその増分が０，０，１，１，２，２，３，３，…
となる。その結果、同じ画素が２度続けて読み出され
て、水平、垂直方向に２倍に拡大された画像が得られる
ことになる。

【００２８】デコーダ１０は、走査モードの選択時にＥ
ＣＵから与えられるＥＮＡＢＬＥ信号によって動作状態
になる。

【００２９】図７は、１６×１６の画素のマトリクス構
成によるイメージセンサを示している。

【００３０】図８は、その１６×１６の画素のマトリク
ス構成によるイメージセンサの水平走査回路２における
デコーダ１０の構成例を示している。

【００３１】それは、演算回路９から与えられるＡ１〜
Ａ４の４ビットのアドレス指定のコード信号ＡＣＳに応
じて、所定のアドレスに対応する水平（Ｘ）方向におけ
るアドレス信号ＡＤＤＲＥＳＳとしての画素の選択信号
ＤＳ１〜ＤＳ１６が順次に“１”となってまたはランダ
ムに“１”となって出力するようになっている。ＥＮＡ
ＢＬＥ信号が“０”になると、画素の選択信号ＤＳ１〜
ＤＳ１６の全てが“０”になって選択されなくなる。

【００３２】表１は、デコーダ１０におけるＡ１〜Ａ４
のアドレス指定のコード信号ＡＣＳおよびＥＮＡＢＬＥ
信号に対する画素の選択信号ＤＳ１〜ＤＳ１６の状態を
示している。

【００３３】

【表１】

【００３４】図７に示す１６×１６の画素のマトリクス
構成によるイメージセンサの垂直走査回路１にあって
も、その構成が水平走査回路２と全く同じであり、演算
回路９から与えられるＡ１〜Ａ４の４ビットのアドレス
指定のコード信号ＡＣＳに応じて、所定のアドレスに対
応する垂直（Ｙ）方向におけるアドレス信号ＡＤＤＲＥ
ＳＳとしての画素列の選択信号ＬＳ１〜ＬＳ１６が順次
に“１”となってまたはランダムに“１”となって出力
するようになっている。

【００３５】このような構成によるイメージセンサによ
れば、垂直走査回路１および水平走査回路２において、
走査開始アドレスの入力信号ＳＡと加，減数の入力信号
ＳＢとの加算を行うことによって走査開始アドレスから
加，減数を増，減分とするアドレス信号ＡＤＤＲＥＳＳ
をそれぞれ生じて、水平（Ｘ）方向の画素の選択および
垂直（Ｙ）方向における画素列の選択を逐次行わせて、
任意の画素領域における順次走査またはインターレース
走査を行わせることができるようになる。

【００３６】図９は、垂直走査回路１または水平走査回
路２の他の構成例を示している。

【００３７】ここでは、演算回路９の出力側にラッチ回
路１１を設けて、クロック信号ＣＫの入力毎に最新の加
算結果であるアドレス指定のコード信号ＡＣＳをデコー
ダ１０に与えるようにしている。

【００３８】このような構成にすると、クロック信号Ｃ
Ｋに同期して、入力毎に任意の画素領域における順次走
査またはインターレース走査を行わせることが可能にな
る。

【００３９】図１０は、演算回路９の出力側にラッチ回
路１１を設けるに際して、外部からクロック信号ＣＫを
与えることなく、加，減数の入力信号ＡＢにクロック情
報を入れて、内部でクロック信号ＣＫを作り出すように
している。

【００４０】この場合には、加，減数の入力信号ＳＢ′
として、例えばインターレース走査のための加数３，
６，９，…の入力信号ＳＢを与えるに際して、０→３→
０→６→０→９→０→…となるように、各飛び越し数の
指示に先がけて加数０を与えて、オア回路１２により各
加数の全ビットの論理和をとった信号が“０”，“１”
のくり返しとなるようにして、クロック信号ＣＫを作成
するようにしている。

【００４１】演算回路９における加，減数の入力側に
は、初期状態は“０”で、“１”が入力されるとその値
を保持する機能を有するラッチ回路１３が設けられてい
る。そして、ラッチ回路１１は、演算回路９から与えら
れるアドレス指定のコード信号ＡＣＳのラッチ後にラッ
チ終了信号ＬＥをラッチ回路１３に与える。それによ
り、ラッチ回路１３は、そのときのラッチ内容をクリア
して、次に入力する加，減数のラッチにそなえるように
なっている。

【００４２】図１１は、垂直走査回路１または水平走査
回路２のさらに他の構成例を示している。

【００４３】ここでは、シリアル信号による入力信号Ｓ
Ａ−Ｓおよび入力信号ＳＢ−Ｓを入力させるようにし
て、シリアル−パラレル変換器１４によって入力信号Ｓ
Ａ−Ｓをｎビットの信号ＳＡに変換し、シリアル−パラ
レル変換器１５によって入力信号ＳＢ−Ｓをｎビットの
信号ＳＢに変換するようにしている。各シリアル−パラ
レル変換器１４，１５には、入力するシリアル信号を転
送するためのクロック信号ＣＫ−Ｓがそれぞれ与えられ
ている。

【００４４】図１２は、走査開始アドレスの入力信号Ｓ
Ａと加，減数の入力信号ＳＢとを１系統のシリアル入力
信号ＳＡＢ−Ｓとして入力させ、マルチプレクサ１６に
よってシリアル入力信号ＳＡＢ−Ｓをシリアル入力信号
ＳＡ−Ｓとシリアル入力信号ＳＢ−Ｓとに分配するよう
にしている。そして、その分配されたシリアル入力信号
ＳＡ−Ｓをシリアル−パラレル変換器１４に、シリアル
入力信号ＳＢ−Ｓをシリアル−パラレル変換器１５にそ
れぞれ与えるようにしている。

【００４５】また、図１３は、走査開始アドレスの入力
信号ＳＡと加，減数の入力信号ＳＢとを１系統のシリア
ル入力信号ＳＡＢ−Ｓとして入力させ、そのシリアル入
力信号ＳＡＢ−Ｓを直列に設けられたシリアル−パラレ
ル変換器１４およびシリアル−パラレル変換器１５に与
えて、シリアル−パラレル変換器１４によってｎビット
の信号ＳＡを、シリアル−パラレル変換器１５によって
ｎビットの信号ＳＡをそれぞれ得るようにしている。

【００４６】図１４は、垂直走査回路１または水平走査
回路２のさらに他の構成例を示している。

【００４７】ここでは、加，減数が常に一定の場合、走
査開始アドレスの入力信号ＳＡと加，減数の入力信号Ｓ
Ｂとの各信号線をもたせることなく、クロック信号ＣＫ
の入力毎に出力が更新される同期式の演算回路９′を用
いて、１系統のｎビットの入力信号ＳＡＢによってアド
レス指定のコード信号ＡＣＳを得るようにしている。

【００４８】この構成にあっては、まず、リセット信号
ＲＳＴを演算回路９′に与えて演算出力をクリアさせた
うえで、入力信号ＳＡＢに走査開始アドレスの入力信号
ＳＡを設定してクロック信号ＣＫを与える。それによ
り、演算回路９′からは走査開始の初期値となるアドレ
ス指定のコード信号ＡＣＳがデコーダ１０に与えられ
る。次に、入力信号ＳＡＢに加，減数の入力信号ＳＢを
設定してクロック信号ＣＫを与えると、演算回路９′か
らは初期値に加，減数が加，減されたアドレス指定のコ
ード信号ＡＣＳがデコーダ１０に与えられる。以下、入
力信号ＳＡＢに加，減数の入力信号ＳＢを設定してクロ
ック信号ＣＫを与える動作がくり返して行われる。走査
開始の初期値が０である場合（イメージセンサの全領域
における画素の読出し走査を行わせる場合）には、初期
値の設定を行わせる必要がない。

【００４９】

【発明の効果】以上、本発明は、画素単位による撮像素
子をマトリクス状に配設し、Ｘ−Ｙアドレス走査方式を
とることによって各画素の画信号を時系列的に読み出す
ようにしたイメージセンサにあって、Ｘ方向およびＹ方
向における各走査開始アドレスを入力指定する手段と、
符号付きの加，減数を入力指定する手段と、その指定さ
れた走査開始アドレスから加，減数を増，減分とする各
画素および各画素列の読出し走査を行わせる手段とを設
けるようにしたもので、バッファメモリを用いて画像の
切り出しを行わせるようなことなく、走査を正，逆方向
に可逆的に切り換えながら、任意の領域における画素の
読出し走査（順次走査およびインター走査）を容易に行
わせることができるという利点を有している。

【００５０】また、本発明は、入力指定する加，減数が
１画素を等分割する小数点以下の値を含むようにして、
走査開始アドレスから小数点以下の値を含む加，減数を
増，減分とする各画素および各画素列の重複した読出し
走査を行わせるようにしているので、その読出し走査を
行わせるだけで任意の領域における画像を容易に拡大す
ることができるという利点を有している。

【図面の簡単な説明】

【図１】イメージセンサの画素に用いられる光センサ回
路の構成例を示す電気回路図である。

【図２】その光センサ回路における各部信号のタイムチ
ャートである。

【図３】その光センサ回路におけるセンサ電流に対する
センサ信号の出力特性を示す図である。

【図４】光センサ回路を画素に用いた本発明によるイメ
ージセンサの構成例を示す回路構成図である。

【図５】図４に示すイメージセンサの順次走査時におけ
る各部信号のタイムチャートである。

【図６】本発明のイメージセンサにおける垂直走査回路
および水平走査回路の一構成例を示すブロック図であ
る。

【図７】本発明によるイメージセンサの他の構成例を示
す回路構成図である。

【図８】図７に示すイメージセンサの水平走査回路にお
けるデコーダの構成例を示す電気回路図である。

【図９】本発明のイメージセンサにおける垂直走査回路
および水平走査回路の他の構成例を示すブロック図であ
る。

【図１０】本発明のイメージセンサにおける垂直走査回
路および水平走査回路のさらに他の構成例を示すブロッ
ク図である。

【図１１】本発明のイメージセンサにおける垂直走査回
路および水平走査回路のさらに他の構成例を示すブロッ
ク図である。

【図１２】本発明のイメージセンサにおける垂直走査回
路および水平走査回路のさらに他の構成例を示すブロッ
ク図である。

【図１３】本発明のイメージセンサにおける垂直走査回
路および水平走査回路のさらに他の構成例を示すブロッ
ク図である。

【図１４】本発明のイメージセンサにおける垂直走査回
路および水平走査回路のさらに他の構成例を示すブロッ
ク図である。

【符号の説明】

１垂直（Ｙ方向）走査回路２水平（Ｘ方向）走査回路５電圧切換回路９演算回路９′ 演算回路１０デコーダ１１ラッチ回路１２オア回路１３ラッチ回路１４シリアル−パラレル変換器１５シリアル−パラレル変換器１６マルチプレクサ

Claims

【特許請求の範囲】

【請求項１】画素単位による撮像素子をマトリクス状
に配設し、Ｘ−Ｙアドレス走査方式をとることによって
各画素の画信号を時系列的に読み出すようにしたイメー
ジセンサにおいて、Ｘ方向およびＹ方向における各走査
開始アドレスを入力指定する手段と、符号付きの加，減
数を入力指定する手段と、その指定された走査開始アド
レスから加，減数を増，減分とする各画素および各画素
列の読出し走査を行わせる手段とを設けたことを特徴と
するイメージセンサ。
【請求項２】Ｘ方向の画素を選択するＸ方向走査回路
が、走査開始アドレスの入力信号と加，減数の入力信号
とにもとづく所定の演算処理をなしてアドレス指定のコ
ード信号を出力する第１の演算回路と、その第１の演算
回路からのアドレス指定のコード信号に応じて所定の画
素の選択信号を出力する第１のデコーダとからなり、Ｙ
方向の画素列を選択するＹ方向走査回路が、走査開始ア
ドレスの入力信号と加，減数の入力信号とにもとづく所
定の演算処理をなしてアドレス指定のコード信号を出力
する第２の演算回路と、その第２の演算回路からのアド
レス指定のコード信号に応じて所定の画素列の選択信号
を出力する第２のデコーダとからなることを特徴とする
請求項１の記載によるイメージセンサ。
【請求項３】入力指定する加，減数が１画素を複数に
等分割する小数点以下の数字を含むものであり、その指
定された走査開始アドレスから小数点以下の数字を含む
加，減数を増，減分とする各画素および各画素列の重複
した読出し走査を行わせるようにしたことを特徴とする
請求項１の記載によるイメージセンサ。
【請求項４】撮像素子が、光検知時の入射光量に応じ
て光電変換素子に流れるセンサ電流を弱反転状態で動作
するトランジスタによって対数特性をもって電圧信号に
変換して、その変換された電圧信号に応じたセンサ出力
を生ずるようにした光センサ回路であることを特徴とす
る請求項１の記載によるイメージセンサ。
【請求項５】光検知に先がけて、弱反転状態で動作す
るＭＯＳ型トランジスタのドレイン電圧を光検知時の定
常値よりも低い値に切り換えることにより、光電変換素
子の寄生容量に残留する電荷を排出して初期化するよう
にしたことを特徴とする請求項４の記載によるイメージ
センサ。