JP4048849B2

JP4048849B2 - 固体撮像素子

Info

Publication number: JP4048849B2
Application number: JP2002190114A
Authority: JP
Inventors: 潤樋口
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2008-02-20
Anticipated expiration: 2022-06-28
Also published as: JP2004040148A

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子に係わり、ランダムアクセス読み出しを複雑な信号処理なしで行うことができるＣＭＯＳイメージセンサに関するものである。
【０００２】
【従来の技術】
図４は、従来の固体撮像素子を示す概略平面図である。
図５は、従来の固体撮像素子の動作を説明するためのタイミングチャート図であり、（Ａ）は、フィールドスタート信号、（Ｂ）は、垂直クロック、（Ｃ）は、水平クロックを示す図である。
図４に示すように、従来の固体撮像素子は、画素部２と、垂直シフトレジスタ４１と、水平出力回路１０と、水平出力回路１０からの信号を出力する出力ポート６と、ＡＤコンバータ７と、フィールドメモリ１１を含むブロック単位画像処理回路８と、画像処理済み信号出力ポート９と、から構成されているＣＭＯＳイメージセンサと称される固体撮像素子である。
【０００３】
画素部２は、二次元マトリクス状に配置された多数の画素から構成され、各画素は入射被写体光を光電変換して入射光量に応じた電荷を発生するフォトダイオードと、その電荷を転送して蓄積する蓄積部と、この蓄積部からの電荷による電位変化を所定のタイミングで画素外へ撮像信号として出力する出力用トランジスタとから構成されている。
【０００４】
水平出力回路１０は、ＣＤＳ（ＣｏｒｒｅｌａｔｅｄＤｕｂｌｅＳａｍｐｌｉｎｇ：相関二重サンプリング）回路３１と水平シフトレジスタ３２とからなる。
ＣＤＳ回路３１は、画素部２から出力された撮像信号のノイズを除去し、水平シフトレジスタ３２は、画素部２の画素列の選択と撮像信号の出力とをそれぞれ行う。
【０００５】
ＡＤコンバータ７は、出力ポート６から出力されるアナログ信号をデジタル信号に変換を行う。ブロック単位画像処理回路８は、ＡＤコンバータ７で変換されたデジタル信号をフィールドメモリ１１に蓄積した後、ＪＰＥＧ等によりコード変換を行う。
通常読み出し時には、出力ポート６に撮像信号が出力される。なお、これらのＡＤコンバータ７やブロック単位処理回路８はＣＭＯＳイメージセンサ内に１チップで構成されることもある。また、図示しない外部回路からは、所定のタイミングを有した垂直及び水平クロックパルスがそれぞれ垂直及び水平シフトレジスタ４１、３２に出力される。
【０００６】
次に、従来の固体撮像素子の読み出しについて説明する。
ここで、垂直シフトレジスタ４１及び水平シフトレジスタ３２のスタート位置は、左下端である。
図５（Ａ）、（Ｂ）に示すように、フィールドスタート信号に基づいて、図示しない外部回路から垂直クロックパルスを垂直シフトレジスタ４１に出力する。
こうして、垂直シフトレジスタ４１の最下行のレジスタを「１」とし、最下行以外のレジスタを「０」として、最下行の画素を選択する。
【０００７】
次に、最下行の画素から出力された撮像信号をＣＤＳ回路３１でノイズキャンセルを行った後、このＣＤＳ回路３１内のメモリに保存する。
続いて、図５（Ｃ）に示すように、前記図示しない外部回路から、垂直クロックパルスを出力した所定のタイミング後、水平シフトレジスタ３２に水平クロックパルスを出力する。こうして、最左列のＣＤＳ回路３１を選択し、前記図示しない外部回路から１水平クロックパルスを水平シフトレジスタ３２へ送り、シフトレジスタの「１」の位置を最左列から１列ずつ右方向に順番に移動して、最下行の撮像信号をＣＤＳ回路３１のメモリに蓄積した後、出力ポート６から出力する。以上の作業を終了すると、水平シフトレジスタ３２のレジスタは、「０」にリセットされる。
【０００８】
次に、前記図示しない外部回路から垂直シフトレジスタ４１に１垂直クロックパルスを出力して、レジスタを最下行から１つずつ上に移動した後、上記と同様な動作を繰り返して最上行の画素まで行う。そして、水平シフトレジスタ３２及び垂直シフトレジスタ４１の全てのレジスタが「０」にリセットされ、１フィールド分の動作を行う。
この出力ポート６から出力されたアナログの全撮像信号をＡＤコンバータ７でデジタル変換した後、ブロック単位画像処理回路８のフィールドメモリ１１に蓄える。フィールドメモリ１１に蓄えられた撮像信号の読み出しは、ブロック単位画像処理回路８からこの撮像信号を画像処理済み信号出力ポート９に出力する。
【０００９】
ランダムアクセスは、ブロック単位画像処理回路８の後段の処理回路で、フィールドメモリ１１に蓄えられた全撮像信号のうちの必要な領域を選択的な画像処理によって行う。
【００１０】
【発明が解決しようとする課題】
しかしながら、ランダムアクセスを行う場合には、前記したように、フィールドメモリ１１に全撮像信号を取り込んだ後、選択的な画像処理を行うため、ブロック単位画像処理回路８での信号処理に大幅な時間を必要なことやブロック単位画像処理回路８の構成が複雑になるといった問題を生じていた。
【００１１】
そこで、本発明は上記問題に鑑みて成されたものであり、複雑な画像処理回路を必要としないランダムアクセス読み出し可能な固体撮像素子を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】
本発明は、複数の撮像画素がマトリクス状に形成され、かつ前記複数の撮像画素が単位ブロックの整数倍で区分された画素部と、行方向に、前記単位ブロックの画素毎に対応した入力端子を備えた垂直シフトレジスタと、列方向に、前記単位ブロックの画素毎に対応した入力端子を備えた水平シフトレジスタと、前記垂直シフトレジスタの垂直走査によって出力された前記行方向の撮像信号のノイズキャンセルを行った後、撮像信号を蓄積するＣＤＳ回路と、前記水平シフトレジスタの水平走査によって前記ＣＤＳ回路から出力される前記撮像信号を出力する出力ポートとからなる固体撮像素子であって、
前記画素部の全撮像領域のうち、ランダムアクセス読み出し領域の前記行方向の垂直アドレス及び前記列方向の水平アドレスを出力する外部入力手段と、前記垂直シフトレジスタの入力端子に対応し、前記外部入力手段から出力された前記垂直アドレスを前記垂直シフトレジスタの入力端子に入力する出力端子を備えた垂直アドレス制御手段と、前記水平シフトレジスタの入力端子に対応し、前記外部入力手段から出力された前記水平アドレスを前記水平シフトレジスタの入力端子に入力する出力端子を備えた水平アドレス制御手段とからなることを特徴とする固体撮像素子を提供する。
【００１３】
【発明の実施の形態】
本発明の実施形態における固体撮像素子について図１乃至図３を用いて説明する。
図１は、本発明の実施形態における固体撮像素子を示す概略平面図である。
図２は、水平シフトレジスタ部の拡大図である。
図３は、本発明の実施形態における固体撮像素子のタイミングチャート図であり、（Ａ）は、垂直クロックコントロール回路４３及び水平アドレスコントロール回路３４に供給するフィールドスタート信号、（Ｂ）は、垂直クロックパルス、（Ｃ）は、水平クロックパルスを示す図である。従来例と同一構成には同一符号を付し、その説明を省略する。
図１に示すように、本発明の実施形態の固体撮像素子１は、所定のブロック単位で区分された画素部２と、水平シフトレジスタ部３と、垂直シフトレジスタ部４と、外部信号入力回路５と、出力ポート６と、ＡＤコンバータ７と、ブロック単位画像処理回路８と、画像処理済み信号出力ポート９と、からならなる。
【００１４】
図１に示すように、画素部２は、８×８画素を基本ブロック単位とし、この基本ブロック単位の整数倍の領域で区分されているとし、ランダムアクセス読み出し領域は、Ａ行目からＢ行目までの範囲と、Ｃ列目からＤ列目までの範囲とで囲まれた領域とする。ｍ₀、ｍ、ｍ₁、ｎ₀、ｎ、ｎ₁を正の整数とし、画素部２の左上端部をスタート位置とする時、Ａ行目、Ｂ行目及び最終行目のそれぞれは、画素の行列で表すと、スタート位置から下方に８×ｍ₀画素行目、８×（ｍ₀＋ｍ）画素行目及び８×（ｍ₀＋ｍ＋ｍ₁）画素行目であり、Ｃ列目、Ｄ列目及び最終列目のそれぞれは、スタート位置から右方向に８×ｎ₀画素列目、８×（ｎ₀＋ｎ）画素列目及び８×（ｎ₀＋ｎ＋ｎ₁）画素列目である。
【００１５】
図１及び図２に示すように、水平シフトレジスタ部３は、ＣＤＳ回路３１と、水平シフトレジスタ３２と、水平アドレス制御回路３３と、水平アドレスコントロール回路３４とからなり、列の選択、信号の出力及びランダムアクセス時の水平アドレス制御を行う。
水平シフトレジスタ３２は、８画素毎に撮像信号の読み出し用入力端子を備えている。水平アドレス制御回路３３は、８画素毎に水平シフトレジスタ３２の入力端子に対応した出力端子を備えている。
水平アドレスコントロール回路３４は、水平シフトレジスタ３２にランダムアクセス読み出しスタート位置を指示する信号を出力する。
【００１６】
垂直シフトレジスタ部４は、垂直シフトレジスタ４１と、垂直アドレス制御回路４２と、垂直クロックコントロール回路４３と、からなり、行の選択、画素の制御及びランダムアクセス時のアドレス制御を行う。
垂直アドレス制御回路４２は、水平アドレス制御回路３３と同様の構成を有し、ランダムアクセス領域の読み出し開始位置を垂直シフトレジスタ４１に指示する信号を出力する。
垂直クロックコントロール回路４３は、水平アドレスコントロール回路３４と同様に、垂直シフトレジスタ４２にランダムアクセス読み出しスタート位置を指示する信号を出力する。
【００１７】
外部信号入力回路５は、ランダムアクセス読み出し領域の読み出し範囲の信号を出力する。
ブロック単位画像処理回路８は、従来のフィールドメモリ１１よりも小規模なメモリ８１を有している。
ここでは、８×８画素の基本ブロック単位で信号処理することを前提としているので、メモリ８１は、最低８行分、或いはその２倍の１６行分の蓄積量があれば良い。画素部２がＶＧＡ（６４０×４８０画素）である場合には、メモリ８１の容量は、このＶＧＡの１フィールド分の蓄積している場合の１．７％〜３．３％程度であり非常に少ない。
【００１８】
次に、本発明の実施形態における固体撮像素子のランダムアクセス動作について図３を併せ用いて説明する。
図３（Ａ）に示すように、フィールドスタート信号に基づいて、垂直クロックコントロール回路４３及び水平アドレスコントロール回路３４から垂直クロックパルス及び水平クロックパルスを垂直シフトレジスタ４１及び水平シフトレジスタ３２に出力する。
この際、垂直シフトレジスタ４１、水平シフトレジスタ３２の全レジスタは０である。
【００１９】
図３（Ｂ）に示すように、垂直シフトレジスタ４１に、垂直クロックコントロール回路４３から１垂直クロックパルスを出力すると同時に、ランダムアクセス読み出し領域におけるＡ行目の（８×ｍ₀）画素行に対応する垂直アドレス制御回路４２の出力端子に外部信号入力回路５からアドレス信号を出力する。この時、図３（Ｄ）に示すように、垂直シフトレジスタ４１のレジスタが「１」となる。その他のレジスタは「０」である。（８×ｍ₀）画素行から出力された撮像信号をＣＤＳ回路３１でノイズキャンセルを行った後、このＣＤＳ３１回路内のメモリに保存する。
【００２０】
図３（Ｃ）、（Ｅ）に示すように、水平シフトレジスタ３２に、水平アドレスコントロール回路３４から１水平クロックパルスを出力すると同時に、ランダムアクセス読み出し領域におけるＣ列目の８×ｎ₀画素列目に対応する水平アドレス制御回路３３の出力端子に外部信号入力回路５からアドレス信号を出力する。この時、水平シフトレジスタ３２のレジスタが「１」となる。その他のレジスタは「０」である。そして、１水平クロックパルスを送る毎にレジスタ「１」の位置をＤ列の８×（ｎ₀＋ｎ）画素列目まで水平走査して撮像信号を出力ポート６から出力する。
そして、この出力ポート６から出力された撮像信号をＡＤコンバータ７でデジタル変換した後、ブロック単位画像処理回路８のメモリ８１に蓄積する。
【００２１】
次に、図３（Ｂ）に示す垂直シフトレジスタ４１から１垂直クロックパルスを出力し、垂直シフトレジスタ４１のレジスタの位置「１」を１つ下げる。即ち、レジスタの位置「１」を８×（ｍ₀＋１）画素行目にする。
８×（ｍ₀＋１）画素行目から出力された撮像信号をＣＤＳ回路３１でノイズキャンセルを行った後、ＣＤＳ３１回路内のメモリに保存する。
次に、前記と同様にして、（８×ｎ₀）画素列目〜８×（ｎ₀＋ｎ）画素列目までの水平走査を行って撮像信号を出力ポート６から出力する。そして、この出力ポート６から出力された撮像信号をＡＤコンバータ７でデジタル変換した後、ブロック単位画像処理回路８のメモリ８１に蓄積する。
【００２２】
ブロック単位画像処理回路８は、８画素行分の撮像信号を蓄積すると処理を開始し、画像処理済み信号出力ポート９からランダムアクセス読み出し領域のブロック撮像画像を出力する。この後、メモリ８１をリセットし、次の撮像信号の入力を待つ。
以上の垂直及び水平走査を順次行って、出力ポート６から出力されたランダムアクセス読み出し領域の全ての撮像信号を処理し、画像処理済み信号出力ポート９からランダムアクセス読み出し領域のブロック画像を出力する。
【００２３】
以上のように、本発明の実施形態によれば、画素部２は、８×８画素を基本ブロック単位とし、この基本ブロック単位の整数倍の領域で区分されているので、ブロック単位での処理が可能となるため、ブロック単位画像処理回路８の構成が簡単になり、高速処理を行うことができる。また、ランダムアクセス読み出し領域だけを読み出して画像処理をするので、大規模なメモリが不要となるため、高速処理が可能となる。
なお、本発明の実施形態では、８×８画素を基本ブロック単位としたが、ｐを正の整数とする時、（ｐ×ｐ）画素を基本ブロック単位とする画像処理回路を有する固体撮像素子にも適用可能であることはいういうまでもない。
【００２４】
【発明の効果】
本発明よれば、複数の撮像画素がマトリクス状に形成され、かつ前記複数の撮像画素が単位ブロックの整数倍で区分された画素部と、行方向に、前記単位ブロックの画素毎に対応した入力端子を備えた垂直シフトレジスタと、列方向に、前記単位ブロックの画素毎に対応した入力端子を備えた水平シフトレジスタと、前記垂直シフトレジスタの垂直走査によって出力された前記行方向の撮像信号のノイズキャンセルを行った後、撮像信号を蓄積するＣＤＳ回路と、前記水平シフトレジスタの水平走査によって前記ＣＤＳ回路から出力される前記撮像信号を出力する出力ポートとからなる固体撮像素子であって、前記画素部の全撮像領域のうち、ランダムアクセス読み出し領域の前記行方向の垂直アドレス及び前記列方向の水平アドレスを出力する外部入力手段と、前記垂直シフトレジスタの入力端子に対応し、前記外部入力手段から出力された前記垂直アドレスを前記垂直シフトレジスタの入力端子に入力する出力端子を備えた垂直アドレス制御手段と、前記水平シフトレジスタの入力端子に対応し、前記外部入力手段から出力された前記水平アドレスを前記水平シフトレジスタの入力端子に入力する出力端子を備えた水平アドレス制御手段とからなるので、ブロック単位での処理が可能となるため、ブロック単位画像処理回路の構成が簡単になり、高速処理を行うことができる。また、ランダムアクセス読み出し領域だけを読み出して画像処理をするので、大規模なメモリが不要となるため、高速処理が可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態における固体撮像素子を示す概略平面図である。
【図２】水平シフトレジスタ部の拡大図である。
【図３】本発明の実施形態における固体撮像素子のタイミングチャート図であり、（Ａ）は、フィールドスタート信号、（Ｂ）は、垂直クロックパルス、（Ｃ）は、水平クロックパルスを示す図である。
【図４】従来の固体撮像素子を示す概略平面図である。
【図５】従来の固体撮像素子の動作を説明するためのタイミングチャート図であり、（Ａ）は、フィールドスタート信号、（Ｂ）は、垂直クロックパルス、（Ｃ）は、水平クロックパルスを示す図である。
【符号の説明】
１…固体撮像素子、２…画素部、３…水平シフトレジスタ部、３１…ＣＤＳ回路、３２…水平シフトレジスタ、３３…水平アドレス制御回路、３４…水平アドレスコントロール回路、４…垂直シフトレジスタ部、４１…垂直シフトレジスタ、４２…垂直アドレス制御回路、４３…垂直クロックコントロール回路、５…外部信号入力回路、６…出力ポート、７…ＡＤコンバータ、８…ブロック単位画像処理回路、８１…メモリ、９…画像処理済み信号出力ポート

Claims

複数の撮像画素がマトリクス状に形成され、かつ前記複数の撮像画素が単位ブロックの整数倍で区分された画素部と、
行方向に、前記単位ブロックの画素毎に対応した入力端子を備えた垂直シフトレジスタと、
列方向に、前記単位ブロックの画素毎に対応した入力端子を備えた水平シフトレジスタと、
前記垂直シフトレジスタの垂直走査によって出力された前記行方向の撮像信号のノイズキャンセルを行った後、撮像信号を蓄積するＣＤＳ回路と、
前記水平シフトレジスタの水平走査によって前記ＣＤＳ回路から出力される前記撮像信号を出力する出力ポートと
からなる固体撮像素子であって、
前記画素部の全撮像領域のうち、ランダムアクセス読み出し領域の前記行方向の垂直アドレス及び前記列方向の水平アドレスを出力する外部入力手段と、
前記垂直シフトレジスタの入力端子に対応し、前記外部入力手段から出力された前記垂直アドレスを前記垂直シフトレジスタの入力端子に入力する出力端子を備えた垂直アドレス制御手段と、
前記水平シフトレジスタの入力端子に対応し、前記外部入力手段から出力された前記水平アドレスを前記水平シフトレジスタの入力端子に入力する出力端子を備えた水平アドレス制御手段と
からなることを特徴とする固体撮像素子。