JP4537825B2 - 画素配列装置、固体撮像装置及びカメラ - Google Patents
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Description
前記固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラ等のデジタルカメラに多く用いられているが、デジタルカメラに対する画質向上への要望は強く、固体撮像素子においては画素の高密度化が急激に進んでいる。
例えば、特許文献1(特開平11−234688号公報)には、水平方向3画素を1ブロックとして、各ブロックにおける中央画素を除く2画素(両端の2画素)の信号電荷を固体撮像素子内で混合すると共に、ブロックの中央の1画素の信号電荷を、隣接するブロックの中央の1画素の信号電荷と混合することにより、固体撮像素子からの出力映像信号における水平方向の画素数を削減する駆動方法が開示されている。
この構成によれば、前記画素データ列について、画像の左右両端等、画面表示を行わない部分の画素データを除くことができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。
ここで、前記アドレス制御手段は、自装置外から、基準クロックと、水平同期信号とを受信する制御信号受信手段と、基準クロックに同期し、水平カウンタ値をカウントし出力する水平カウンタと、水平同期信号に同期し、垂直カウンタ値をカウントし出力する垂直カウンタと、前記水平及び垂直カウンタ値に基づき、ax+by+cで示されるアドレスを計算し出力するアドレス計算手段(xは、前記水平カウンタ値、yは前記垂直カウンタ値、a、bは、それぞれ所定の定数、cは、抽出を開始する位置に対応する読出開始アドレス)とを含んでもよい。
この構成によれば、前記画素データ列について、画像の左右両端等、画面表示を行わない部分の画素データを除くことができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。
この構成によれば、ラインメモリに書き込まれたデータのうち、画像の左右両端等、画面表示を行わない部分に相当する画素データを読み出しても使用せず、画面表示を行う部分に相当する画素データのみを使用し、画像データを復元することができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。
この構成によれば、ラインメモリに書き込まれたデータのうち、画像の左右両端等、画面表示を行わない部分に相当する画素データを読み出さず、画面表示を行う部分に相当する画素データのみを読み出して、画像データを復元することができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。
この構成によれば、2ポートメモリを用いて再配列することにより、固体撮像素子からの画素データの読出動作と、映像出力のための画素データの出力動作とが並行して行えるので、画像データを出力要求に応じて高速に出力できる。
この構成によれば、前記画素データ列について、画像の左右両端等、画面表示を行わない部分の画素データを除くことができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。
ここで、前記アドレス制御手段は、自装置外から、基準クロックと、水平同期信号とを受信する制御信号受信手段と、基準クロックに同期し、水平カウンタ値をカウントし出力する水平カウンタと、水平同期信号に同期し、垂直カウンタ値をカウントし出力する垂直カウンタと、前記水平及び垂直カウンタ値に基づき、ax+by+c(xは、前記水平カウンタ値、yは前記垂直カウンタ値、a、bは、それぞれ所定の定数、cは、抽出を開始する位置に対応する読出開始アドレス)で示されるアドレスを計算し出力するアドレス計算手段とを含んでもよい。
この構成によれば、前記画素データ列について、画像の左右両端等、画面表示を行わない部分の画素データを除くことができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。
この構成によれば、ラインメモリに書き込まれたデータのうち、画像の左右両端等、画面表示を行わない部分に相当する画素データを読み出しても使用せず、画面表示を行う部分に相当する画素データのみを使用し、画像データを復元することができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。
この構成によれば、ラインメモリに書き込まれたデータのうち、画像の左右両端等、画面表示を行わない部分に相当する画素データを読み出さず、画面表示を行う部分に相当する画素データのみを読み出して、画像データを復元することができ、無効な画素データを削除した画像の復元、無効な画素データの削除によるデータ処理の高速化を行うことができる。
この構成によれば、2ポートメモリを用いて再配列することにより、固体撮像素子からの画素データの読出動作と、映像出力のための画素データの出力動作とが並行して行えるので、画像データを出力要求に応じて高速に出力できる。
また、本発明は、前記固体撮像装置を備えたカメラである。
この構成によれば、固体撮像素子から高速にデータが出力されるので、高速動作が可能なカメラを実現できる。
<1.構成>
まず、本発明に係る固体撮像素子について、説明を行う。
図19は、前記固体撮像素子の概略構成を示す図である。
固体撮像素子101は、全画素同時独立読み出し方式を採用し、画素に対応して二次元状に配列された光電変換部102と、垂直転送部103と、水平転送部104とを備えている。
光電変換部102の各々には、赤(R)、緑(G)、青(B)の三色のカラーフィルタが垂直、水平方向共に2画素おきに周期的に配置する。
垂直転送部103及び水平転送部104は、それぞれCCD(Charge Coupled Device)で構成する。
なお、制御信号が、制御部(図示せず)から垂直転送部103および水平転送部104の転送電極へと送られることにより、固体撮像素子101が動作する。
また、前記制御部は、固体撮像素子101と一体的に形成されていても良い。
垂直転送部103は、垂直方向における光電変換部102の3行分を、一つの転送段とする。
固体撮像素子101は、制御部(図示せず)が垂直転送部103および水平転送部104の転送動作を制御することにより、水平方向における1画素おきの3画素ごとの信号電荷を混合し、水平方向の画素数を1/3に削減する。
図20は、信号電荷を混合する画素の組み合わせを模式的に示した図である。
図20において、Rxyのように示した記号において、R、G、Bは当該画素のフィルタの色を表し、xは当該画素の垂直位置(水平転送部104に近い方から第1段,第2段,・・・とする)、yは混合画素群における当該画素の位置(水平転送部104の出力側に近い方から第1番目、第2番目、・・・とする)をそれぞれ表すものとする。
さらに、この第1の混合画素群によって生成される混合画素の重心と等間隔になるように、青の画素による混合画素群が決定されている。
すなわち、第1の混合画素群のG12とG13との間のB11と、このG13と隣りの混合画素群のG11との間の画素であるB12と、隣の混合画素群のG11とG12との間の画素であるB13との3つの画素を、第2の混合画素群とする。
次に、図20に示す組み合わせで画素混合を行うための固体撮像素子101の駆動手順について、図21〜図31の状態遷移図を用いて説明する。
図21〜図31では、水平転送部104の信号電荷は向かって左側に出力されるものとし、この3列単位の垂直転送部103のそれぞれを、水平転送部104の出力側に近い方から順に、第1列、第2列、第3列とする(図中では、1列、2列、3列と表記する)。
また、垂直転送部103において、水平転送部104に最も近い転送段を、以下、垂直最終段と称する。
すなわち、第1列および第3列の垂直最終段に信号電荷を保持したままで、第2列の垂直最終段の信号電荷のみを水平転送部104へ転送することができる。
まず、図21に示すように、3列単位の垂直最終段のうち、第2列の垂直最終段のみを駆動することにより、図21中に矢印で表したように、この第2列の垂直最終段のみの信号電荷を、水平転送部104へ転送する。
次に、図23に示すように、3列単位の垂直最終段のうち、第3列の垂直最終段のみを駆動することにより、図23中に矢印で表したように、この第3列の垂直最終段のみの信号電荷を、水平転送部104へ転送する。
そして、さらに、図24に示すように、水平転送部104の信号電荷を、順方向へ2画素分だけ転送する。
次に、図25に示すように、全ての垂直転送部103に1段分の垂直転送を行わせることにより、図26に示すように、G11とG12とG13の3画素の信号電荷、および、B11とB12とB13の信号電荷が、水平転送部104内でそれぞれ混合される。
また、図26から分かるように、緑の混合画素と青の混合画素が等間隔になるので、モワレや偽信号が生じない。
さらに、図26に示した状態から、図21〜図25に示した動作と同じ転送動作を繰り返すことにより、図26に示した状態において垂直最終段にあった信号電荷が、図27に示すように、1画素おきに3画素ずつの組み合わせで、水平転送部104内で混合される。
これにより、図20にaで示した3段分の全画素の信号電荷が、水平転送部104へ転送されたこととなる。
この後、上述と同様の転送動作を繰り返すことにより、図20にbで示した3段分の全画素の信号電荷が、図30に示すような状態で水平転送部104へ転送され、図31に示すように、水平転送部104から順次出力される。
前記2次元的に再配置する方法については、後述する。
この場合、RGBのそれぞれについての混合画素群の重心は、図32に示したように、等間隔となる。
この場合、垂直方向において1行おきの3行分の信号電荷を混合する方法は、例えば、以下のとおりである。
(1)まず、2行おきの1/3の画素の信号電荷を垂直転送部103へ読み出し、2画素分垂直転送する。
(3)さらに、残りの画素の信号電荷を垂直転送部103へ読み出し、1画素おきの3画素の信号電荷を混合する。
なお、垂直転送段を3画素分とする電極構造(6相)の場合、上記動作が可能である。
例えば、図33に示すように、図32に示した9画素から、垂直方向における真ん中の行を間引いた、合計6画素を一つの混合画素群としても良い。
また、図34に示すように、垂直方向における3行中の2行を間引き、水平方向における3画素のみを一つの混合画素群としても良い。
前述したように、行を間引くことによって垂直方向の画素数も削減することにより、さらに信号出力スピードを向上させることも可能である。
この場合、読み出されなかった信号電荷は、フォトダイオードから基板等に排出する構成とすれば良い。
図35に示す電極構造は、垂直転送部103の垂直転送段の各々を、V1〜V6の6相の転送電極(共通電極)で構成したものである。
ただし、垂直最終段のみは、他の垂直転送段と電極構造が異なっている。
すなわち、垂直最終段の第2列は、他の垂直転送段並びに垂直最終段における他の列(第1列および第3列)のいずれとも独立して転送動作を行わせるために、第3相および第5相が、前述の共通電極とは異なる独立電極(VC1、VC2)により構成されている。
なお、垂直最終段の第1列は、他の垂直転送段と同様に、V1〜V6の共通電極により構成されている。
あるいは、図36に示すように、垂直最終段の第1列も、第3相および第5相を独立電極(VC5、VC6)により構成しても良い。
なお、垂直転送部103が6相駆動の場合、垂直最終段の第2列および第3列(あるいは第1〜第3列の全て)における6枚の電極のうち、2枚あるいは3枚が、独立電極であることが好ましい。
これら2枚あるいは3枚の独立電極は、互いに隣接していてもかまわないが、製造プロセスを考慮すれば、独立電極間に少なくとも1枚の共通電極が介在している方が好ましい。
ただし、垂直最終段の電極構造は、これらの具体例に限定されない。
ただし、3相または4相駆動の場合、独立電極の数は2枚となる。
なお、図39は、図35および図36に示すような電極構造におけるゲート電極の具体的配置の一例を示す図である。
図22の例では、垂直転送部103における垂直最終段以外の転送段は、V2、V4、およびV6の3枚の転送電極が、同一層の電極膜(第1層目電極)によって全列にわたる共通電極として形成されている。
ここで、図35に示した電極構造を例にとり、制御部(図示せず)から垂直転送部103および水平転送部104の各転送電極へ与えられる制御信号のタイミングチャートと、このタイミングチャートに応じた転送電荷の様子を、図40に示す。
図40において、V1〜V6、および、VC1〜VC4のそれぞれに与えられる駆動パルスが高レベルの場合に、当該電極はストレージ部となる。
また、駆動パルスが低レベルの場合に、当該電極はバリア部となる。
なお、図40に示すように、φV4を低レベルにするタイミング(t2)よりも前に、φV2を高レベルにする(t1)ことが好ましい。
時刻t1でφV2を高レベルとすることにより、信号電荷の蓄積電極が時刻t1以前においてはφV3、φV4となり、時刻t1〜t2の期間においてはφV2、φV3(φVC3)、φV4となり、時刻t2〜t3の期間においてはφV2、φV3(φVC3)となる。
次に、固体撮像素子101を用いた固体撮像装置について説明を行う。
図1は、本発明の固体撮像装置の構成を示すブロック図である。
固体撮像素子101は、上述の固体撮像素子であり、受けた光を電気信号に変換し、前記電気信号を信号変換部13に出力する。
信号変換部13は、固体撮像素子101から入力された前記電気信号に対し、CDS(Correlated Double Sampling)、AGC(Auto Gain Control)、A/D(Analog/Digital)変換の各処理を施す。
AGCは、前記CDSによるノイズ除去後の信号にゲインをかけ、信号の出力レベルを調整する。
A/D変換は、前記AGC後のレベル調整された固体撮像データを、デジタル信号に変換する。
SSG(Sync Signal Generator)14は、固体撮像素子101及び信号処理部19の駆動タイミングを決める基準信号を生成する。
SSG14は、フィールド(画面)の開始と水平ラインの開始のタイミングを決める基準信号を再配列部15に対し出力し、再配列部15は、前記基準信号に従い、信号変換部13が出力したデジタル信号の再配列処理を行う。
例えば、図20に(a)及び(b)で示した3段分の画素に対応するデータが、それぞれ、図2に示す順序で、再配列部15に入力するものとする。
図3は、固体撮像素子101が生成した電気信号に対応する、画素データの2次元配列を示す模式図である。
なお、図2において、(ダミー)と表記している部分は、垂直転送部103の周辺部に位置する画素であって、3画素分の信号電荷が混合されていないものを指す。
また、図2に示したa7〜a12、a13〜a18、b7〜b12、b13〜b18は、図29および図31にそれぞれ示したa1〜a6およびb1〜b6の繰り返しであるが、2次元配置した後の位置を分かりやすくするために、添え字を変更したものである。
再配列処理の詳細については、後述する。
DRAM(Dynamic Random Access Memory)16は、再配列部15によって再配列されたデジタルデータを保持する。
また、DRAM制御部17は、DRAM16から、並び替え後の前記固体撮像素子データを読み出し、出力信号生成部18に出力する。
出力信号生成部18は、並び変えブロックを通過後の前記固体撮像素子出力データを入力として、輝度を生成出力するY信号処理と、色差を生成出力するC信号処理とを行う。
<2.動作>
図4は、再配列部15の構成を示すブロック図である。
ラインメモリ51乃至56の各メモリは、信号変換部13から再配列部15に入力されるデータを8個ずつ保持するものとし、データの保持領域毎に水平アドレス(HA)を持つ。
各ラインメモリが保持するデータは、画像の水平ライン1本分に相当し、本実施形態では8個のデータである。
スイッチ41は、入力部60から入力されるデータを、メモリセット81とメモリセット82のいずれに出力するか、入力部62から入力される信号に応じて選択する。
入力部62に入力される信号は、水平ライン3本(3H)分のデータが入力される時間間隔で立ち上がるパルスである。
入力部64に入力される信号は、1画素のデータが入力される時間間隔で立ち上がるパルスであり、スイッチ43は、入力部64から入力される信号に応じてラインメモリ54乃至56のいずれかを選択する。
同様に、アドレスカウンタ58は、入力部62、64、66に入力される信号に基づき、ラインメモリ内の書込アドレス又は読出アドレスを生成し、スイッチ43で選択されているラインメモリに指示する。
スイッチ46は、入力部67から入力される信号に応じてメモリセット81とメモリセット82のうちいずれかを選択する。
再配列部15は、メモリセット81にデータの書込を行っている間には、メモリセット82からデータの読出を行っており、逆に、メモリセット82にデータの書込を行っている間には、メモリセット81からデータの読出を行うよう動作する。
図5は、信号変換部13から入力されるa1からa30までのデータを、再配列部15がメモリセット81中に再配列する動作を示す図である。
SW42は、スイッチ42が選択しているラインメモリがラインメモリ51乃至53のいずれであるかを示し、HAは、ラインメモリ51、ラインメモリ52、ラインメモリ53の書込アドレスを示す。
例えば、図5のタイミングT101は、SW42が「51」を示し、HAが「0」であり、I60が「a1」であるので、再配列部15は、ラインメモリ51のアドレス0番地に、データa1を書き込んでいる。
SW42が「51」である場合のHAは、I62のパルス入力時に「0」となり、又SW42が「51」となる毎にインクリメントする。
SW42が「52」となるラインメモリ52のHAは、ラインメモリ51に対応する直前のHAから「1」引いた値であり、同様に、ラインメモリ53のHAは、ラインメモリ51に対応する直前のHAから「2」引いた値となる。
また、HAが「8」以上となる場合にも、ラインメモリへのデータの書込は行わない。
図5のタイミングT102では、SW42が「51」、HAが「0」であり、T102では、SW42は「52」、HAは「0未満」となるので、データの書込は、行わない。
図5の動作により、図3に示すようにa1〜a30の水平3ライン分のデータが、ラインメモリ51乃至53に保持される。
ラインメモリ51は、図3中の垂直アドレス「0」に相当する領域であり、水平アドレス「0」乃至「7」に対応する記憶領域に、a1、a4、a7、a10、a13、a16、a19、a22を保持する。
ラインメモリ53は、図3中の垂直アドレス「2」に相当する領域であり、水平アドレス「0」乃至「7」に対応する記憶領域に、a9、a12、a15、a18、a21、a24、a27、a30を保持する。
図6中のSW44は、スイッチ44が選択しているラインメモリがラインメモリ51乃至53のいずれであるかを示し、HAは、ラインメモリ51、ラインメモリ52、ラインメモリ53の読出アドレスを示す。
HAは、I65、I63にパルスが入力された場合に「0」を示し、I63にパルスが入力されるたびに、値がインクリメントされる。
I61は、SW44が示すラインメモリのHAで示されるアドレスから、読み出されるデータの内容を示している。
また、再配列部15は、上記a1乃至a30に対し行ったのと同様の処理を、前記b1乃至b30についてもメモリセット82を用いて行えばよい。
<3.変形例>
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は、上記の実施の形態に限定されないのはもちろんである。
以下のような場合も本発明に含まれる。
(1)上記の実施の形態では、再配列部15は、図2においてダミーと示したデータであるa2、a3、a6、a25、a28、a29、b2、b3、b6、b25、b28、b29をラインメモリ中に保持せず読み捨てるよう制御を行っていたが、前記ダミーも含めてラインメモリに保持し、前記保持したデータを読み出す際にアドレス調整して、所望の並びのデータ出力を行ってもよい。
また各ラインメモリが、ダミーを含めた10個のデータを保持する領域を備える。
図8は、本変形例において、再配列部15が、信号変換部13から入力されるデータをメモリセット81を用いて再配列する動作を示す図である。
SW42は、I63にパルスが入力されるたびに、接続先を「51」、「52」、「53」の順に変更している。
アドレスカウンタ57は、I63にパルスが3つ入力されるたびにHAの値をインクリメントする。
図7は、ダミーデータもラインメモリに保持する場合の、ラインメモリ内のデータの配列を示す図である。
図7中の垂直アドレスが「0」の行が、ラインメモリ51に相当し、水平アドレス「0」乃至「9」に、a1、a4、a7、a10、a13、a16、a19、a22、a25、a28を保持している。
図7中の垂直アドレスが「2」の行が、ラインメモリ53に相当し、水平アドレス「0」乃至「9」に、a3、a6、a9、a12、a15、a18、a21、a24、a27、a30を保持している。
(a)読出アドレス制御
図9は、再配列部15が読出アドレス制御を行い、メモリセット81を用いて再配列したデータをDRAM制御部17に出力する場合の動作を示す図である。
再配列部15は、I63にパルスが入力される毎に、HAをインクリメントし、HAに対応するデータを出力する。
次に、I65にパルスが入力された場合には、図9に示すように、スイッチ44をラインメモリ52に切替え、HAを「1」とし、HAに対応するデータを出力し、I63にパルスが入力される毎に、HAのインクリメント、データ出力を行う。
次に、I65にパルスが入力された場合には、図9に示すように、スイッチ44をラインメモリ53に切替え、HAを「2」とし、I63にパルスが入力される毎に、HAのインクリメント、データ出力を行う。
(b)読出タイミング制御
図10は、再配列部15が読出タイミング制御を行い、メモリセット81を用いて再配列したデータをDRAM制御部17に出力する動作を示す図である。
再配列部15は、I63にパルスが入力される毎にHAをインクリメントし、HAが示す領域のデータを出力する。
次に、I65、I63にパルスが入力された場合には、スイッチ44はラインメモリ52への接続に切り替わり、HAを「0」とするが、この時データの出力は行わない。
つまり、スイッチ44がラインメモリ52に切り替わっている場合には、HAが「0」に対応するデータの出力は行わない。
また、データの出力は8個で留め、HAが「9」となる場合には、データ出力を行わない。
次に、I65、I63にパルスが入力された場合には、スイッチ44はラインメモリ53への接続に切り替わり、HAを「0」とするが、この時データの出力は行わない。
データの出力は、8個で留める。
(2)メモリセットを1つにした場合の変形例
図11は、メモリセットを1つにした場合の再配列部15の構成を示すブロック図である。
図12は、メモリセットを1つ備える再配列部15を用いた、データの書込と読出のタイミングを示す図である。
図12中の書込データ及び読出データの上にそれぞれ記したパルスは、前記1Hの時間間隔で立ち上がる。
図13中の入力部62、63、65には、図4中の入力部62、63、65と同じ信号が入力される。
(3)2ポートメモリを使用した場合の変形例
図13は、2ポートメモリ95と、アドレス制御部96とから成る再配列部15のブロック図である。
2ポートメモリ95は、信号変換部13から入力されるデータを、アドレス制御部96からの制御に従い、図3に示すデータの配列イメージ通りにデータの書込と読出とを行う。
ただし、アドレス制御部96は、2ポートメモリ95に対し、読み出していないデータを上書き消去してしまうのを防ぐため、読み出したアドレスのみに書込を行うよう、書込アドレスと読出アドレスとを調整制御する。
(4)再配列部15の配置に係る変形例
再配列部15が、信号処理部19に内蔵されている場合について説明してきたが、信号処理部19に内蔵される必要はなく、図14、図15、図16、図17、図18にそれぞれ示すような構成としてもよい。
図14は、再配列部15がDRAM制御部17に内蔵されている場合の固体撮像装置のブロック図である。
再配列部15をDRAM制御部17に内蔵した構成とする場合には、データの再配列処理は、DRAM制御部17からDRAM16へデータを書き込む前に行ってもよいし、DRAM16へのデータ書き込み時には前記再配列処理を行わずに書き込んでおき、DRAMからデータを読み出す際に、前記再配列処理を行ってもよい。
この構成では、信号変換部13が出力したデータを、再配列部15において再配列し、DRAM制御部17に出力することとなる。
図16は、再配列部15が信号変換部13に内蔵されている場合の固体撮像装置のブロック図である。
図17は、再配列部15が固体撮像素子駆動部12に内蔵されている場合の固体撮像装置のブロック図である。
図18は、再配列部15が、固体撮像素子駆動部12及び信号変換部13と1つのブロックに一体化されている場合の固体撮像装置のブロック図である。
この構成では、固体撮像素子101が出力した信号電荷を、固体撮像素子駆動部12内の信号変換部13でAD変換等の処理を行った後、再配列部15が再配列処理を行い、DRAM制御部17へ出力することとなる。
(5)デジタルカメラへの適用
本実施形態で説明した固体撮像装置は、デジタルカメラに適用してもよい。
固体撮像装置300は、実施形態において説明してきた固体撮像素子である。
前記デジタルカメラは、被写体からの入射光を固体撮像装置300の撮像面に結像するためのレンズなどを含む光学系301と、固体撮像装置300の駆動及びデジタルカメラ全体の動作を制御する制御部302と、固体撮像装置300からの出力に対して様々な信号処理を施す画像処理部303とを備えている。
(6)再配列部15の内部構成に係る変形例
上述の実施形態においては、信号変換部13から出力されるデータを、再配列部15が所望の並び方へと再配列してラインメモリに書き込み、DRAM制御部17を介して、ラインメモリ中の再配列されたデータをDRAM16へと書き込む例について説明したが、当該ラインメモリに書き込む際には再配列を行わず、信号変換部13から出力される順に画素データをラインメモリへと書き込み、ラインメモリから画素データを読み出す際に、再配列を行うこととしてもよい。
図43は、本変形例における再配列部15の概略構成を示すブロック図である。
再配列部15は、図43に示すように、垂直カウンタ201と、水平カウンタ202と、読出アドレスカウンタ203と、それぞれがメモリセットを構成するSRAMメモリ204及びSRAMメモリ205と、セレクタ206と、セレクタ207とから成る。
SRAMメモリ204及び205には、読出アドレスカウンタ203から読出アドレスが設定され、当該設定された読出アドレスから読み出されたデータは、DRAM制御部17へと出力される。
セレクタ信号は、SSG14から供給され、水平ライン3本(3H)分のデータが入力される時間間隔で立ち上がるパルスであり、当該セレクタ信号としてパルスが入力される毎に、スイッチ206及び207は、内部のスイッチを切り替えることにより入出力する信号を切り替える。
各素子等は、CLK、HD、VDの各信号に同期して動作する場合、立ち上がりエッジにおいて動作するものとするが、もちろん立ち下がりエッジに同期して動作してもよい。
画素データのSRAMメモリへの書込は、SRAMメモリ中の初期アドレス(例えば、アドレス値「0」)を開始点として、昇順にアドレス値「1」、「2」、「3」・・・・と、上位アドレスへと書き込まれる。
以下、SRAMメモリ204に書き込まれたデータを読み出す場合について述べる。
SRAMメモリ205についての説明は、SRAMメモリ204についての説明と重複するので、省略する。
「a1」等は、データを示し、「a1」を囲む矩形に付された数字は、SRAMメモリ204及び205におけるメモリ領域のアドレスを示す。
図44は、例えば、データ「a1」が、SRAMメモリ204のメモリ領域のアドレス「0」の位置に記録され、データ「a2」が、SRAMメモリのアドレス「1」の位置に記録されていることを表しており、同様に、信号変換部13から出力された、データ「a3」〜「a30」が、アドレス「2」〜アドレス「29」に書かれている。
水平カウンタ202は、入力されるHDと、VDとの双方が、ハイレベルになった場合に、値「0」にリセットされ、以後、CLKのハイレベルを検出する度に、値「1」ずつインクリメントするカウンタであり、カウントした値(以下、水平カウンタ値という。)を、読出アドレスカウンタ203へと出力する。
読出アドレスカウンタ203は、図に示すように、比較器231と、セレクタ232と、加算器233と、ラッチ234と、セレクタ235と、加算器236と、ラッチ237とから成る。
比較器231には、水平カウンタ202から出力される前記水平カウンタ値と、垂直カウンタ201から出力される前記垂直カウンタ値との入力を受け付け、入力された水平カウンタ値と、垂直カウンタ値とが双方とも値「1」であった場合に、値「1」をセレクタ232に対し出力し、双方とも値「1」である場合以外には、値「0」をセレクタ232に対し出力する。
前記読出アドレス初期値は、DRAM16の読出開始アドレスであって、予め定められており、本変形例では、値「0」とする。
前記第2加算値は、予め定められた値であり、ここでは、値「4」とする。
ラッチ234は、前記垂直カウンタ値を入力とし、垂直カウンタ値の変化があった場合に、値「1」を示すパルスを出力し、その他は値「0」を示すローレベル信号を出力している。
加算値236は、CLK信号入力時に、入力されている値に対し、第1加算値を加算してセレクタ235へと出力する。
DRAM制御部17は、DRAM16における、再配列部15から取得する読出アドレスが示すメモリ領域からデータを読み出して、出力信号生成部18に出力することとなる。
図46に示すように、再配列部15は、読出アドレスとして、値「0」「3」「6」「9」・・・と順にDRAM制御部17へと出力するので、DRAM制御部17は、DRAM16のアドレス「0」に格納された値「a1」、アドレス「3」に格納された値「a4」、アドレス「6」に格納された値「a7」、アドレス「9」に格納された値「a10」・・・の順に読み出すこととなる。
前記第1加算値、前記第2加算値及び前記読出アドレス初期値の各値は、設計事項であり、要求仕様に応じて変更してもよい。
(7)3列分の垂直転送部を1単位とし、当該各単位に含まれる転送電極の構成が同じである例について説明してきたが、2n+1列分(nは2以上の自然数)の垂直転送部を1単位として、当該各単位に含まれる転送電極の構成が同じであってもよい。
(8)本発明は、上記に示す方法であるとしてもよい。また、これらの方法をコンピュータにより実現するコンピュータプログラムであるとしてもよいし、前記コンピュータプログラムからなるデジタル信号であるとしてもよい。
また、本発明は、前記コンピュータプログラム又は前記デジタル信号をコンピュータ読み取り可能な記録媒体、例えば、フレキシブルディスク、ハードディスク、CD―ROM、MO、DVD、DVD−ROM、DVD−RAM、BD(Blu−ray Disc)、半導体メモリなど、に記録したものとしてもよい。また、これらの記録媒体に記録されている前記コンピュータプログラム又は前記デジタル信号であるとしてもよい。
また、本発明は、前記コンピュータプログラム又は前記デジタル信号を、電気通信回線、無線又は有線通信回線、インターネットを代表とするネットワーク等を経由して伝送するものとしてもよい。
また、本発明は、マイクロプロセッサとメモリとを備えたコンピュータシステムであって、前記メモリは、上記コンピュータプログラムを記憶しており、前記マイクロプロセッサは、前記コンピュータプログラムに従って動作するとしてもよい。
また、前記プログラム又は前記デジタル信号を前記記録媒体に記録して移送することにより、又は前記プログラム又は前記デジタル信号を前記ネットワーク等を経由して移送することにより、独立した他のコンピュータシステムにより実施するとしてもよい。
(9)上記実施の形態及び上記変形例をそれぞれ組み合わせるとしてもよい。
13 信号変換部
14 SSG
15 再配列部
16 DRAM
17 DRAM制御部
18 出力信号生成部
19 信号処理部
101 固体撮像素子
102 光電変換部
103 垂直転送部
104 水平転送部
301 光学系
302 水平カウンタ
303 画像処理部
Claims (20)
- 固体撮像素子から受け取った複数個の画素データを再度配列する画素配列装置であって、
固体撮像素子からシーケンシャルに送信された複数の画素データを受信した結果として画素データ列を取得する取得手段と、
取得した前記画素データ列から、一定間隔毎に、画素データを抽出する抽出手段と、
抽出した画素データを、抽出した順序により、一列に配列する配列手段と
を備え、
前記抽出手段は、取得した前記画素データ列における所定の開始位置から、2個間隔毎に、前記画素データを第1画素データとして抽出し、
さらに、
前記開始位置の4個後の位置から、2個間隔毎に、第2画素データを抽出し、
前記開始位置の8個後の位置から、2個間隔毎に、第3画素データを抽出し、
前記配列手段は、抽出した第1画素データを、抽出した順序により、一列に配列し、
さらに、
抽出した第2画素データを、抽出した順序により、一列に配列し、
抽出した第3画素データを、抽出した順序により、一列に配列する
ことを特徴とする画素配列装置。 - 前記抽出手段は、
前記第1画素データとして、所定数個、画素データを抽出し、
前記第2画素データとして、所定数個、画素データを抽出し、
前記第3画素データとして、所定数個、画素データを抽出する
ことを特徴とする請求項1に記載の画素配列装置。 - 前記抽出手段は、
記憶手段と、
前記画素データ列を、前記記憶手段の所定の連続アドレス領域に、受信順に書き込む書込手段と、
前記連続アドレス領域内の一定間隔毎のアドレスを出力するアドレス制御手段とを含み、
前記配列手段は、前記出力されたアドレスそれぞれから画素データを読み出し、一列に配列する
ことを特徴とする請求項2に記載の画素配列装置。 - 前記アドレス制御手段は、
自装置外から、基準クロックと、水平同期信号とを受信する制御信号受信手段と、
基準クロックに同期し、水平カウンタ値をカウントし出力する水平カウンタと、
水平同期信号に同期し、垂直カウンタ値をカウントし出力する垂直カウンタと、
前記水平及び垂直カウンタ値に基づき、ax+by+c(xは、前記水平カウンタ値、yは前記垂直カウンタ値、a、bは、それぞれ所定の定数、cは、抽出を開始する位置に対応する読出開始アドレス)で示されるアドレスを計算し出力するアドレス計算手段と
を含むことを特徴とする請求項3に記載の画素配列装置。 - 前記抽出手段は、
3個のラインメモリを含む記憶手段と、
1画素データ転送期間毎に、前記3個のラインメモリから順番に1のラインメモリを選択する制御手段とを含み、
前記配列手段は、
前記画素データ列から受信順に基づいて画素データを1つ取り出し、当該取り出した画素データを選択されたラインメモリに書き込む書込手段
を含むことを特徴とする請求項2に記載の画素配列装置。 - 前記書込手段は、前記画素データ列における所定の除外位置以外の画素データについて、前記ラインメモリへの書き込みを行う
ことを特徴とする請求項5に記載の画素配列装置。 - 前記配列手段は、
各ラインメモリに書き込まれたデータを読み出す場合に、予めラインメモリ毎に定めた個数の画素データは読み捨て、所定個数の画素データを読み出す読出手段
を含むことを特徴とする請求項5に記載の画素配列装置。 - 前記配列手段は、
各ラインメモリに書き込まれたデータを読み出す場合に、予めラインメモリ毎に定めた連続アドレス内のデータを読み出す読出手段
を含むことを特徴とする請求項5に記載の画素配列装置。 - 前記配列手段は、
データの読み出し及び書き込みを並行に処理する2ポートメモリと、
前記画素データを前記2ポートメモリに書き込み、又は読み出す場合に、前記固体撮像デバイスが備える光電変換部の2次元配列に基づき実行するデータ処理部と
を含むことを特徴とする請求項2に記載の画素配列装置。 - 2次元配列された複数の光電変換部を含む固体撮像素子と、その信号処理回路とから成る固体撮像装置であって、
前記固体撮像素子は、
各光電変換部から読み出した信号電荷を垂直方向へ転送するために前記光電変換部の各列に対応して設けられている垂直転送部と、
前記垂直転送部から受け取った信号電荷を水平方向に転送する水平転送部と
を含み、
前記垂直転送部及び前記水平転送部は、それぞれが、複数の転送電極を備え、
前記垂直転送部における前記水平転送部に最も近い転送段である垂直最終段が、2n+1(nは1以上の整数)列毎に同じ転送電極構成を有し、
前記2n+1列のうち、一つの列以外の垂直最終段あるいは全ての垂直最終段に、当該垂直最終段から前記水平転送部への転送動作を、当該2n+1列における他の垂直最終段とは独立して制御するために、前記他の垂直最終段とは独立した転送電極が設けられており、
前記信号処理回路は、
前記水平転送部から転送された各信号電荷を画素データに変換し、シーケンシャルに出力する変換手段と、
画素配列装置と
を含み、
前記画素配列装置は、
複数の前記画素データを受信した結果として画素データ列を取得する取得手段と、
取得した前記画素データ列から、一定間隔毎に、画素データを抽出する抽出手段と、
抽出した画素データを、抽出した順序により、一列に配列する配列手段と
を含み、
前記垂直転送部における前記水平転送部に最も近い転送段である垂直最終段が、3列毎に同じ転送電極構成を有し、
前記3列のうち、一つの列以外の垂直最終段あるいは全ての垂直最終段に、当該垂直最終段から前記水平転送部への転送動作を、当該3列における他の垂直最終段とは独立して制御するために、前記他の垂直最終段とは独立した転送電極が設けられ、
前記抽出手段は、取得した前記画素データ列における所定の開始位置から、2個間隔毎に、前記画素データを第1画素データとして抽出し、
さらに、
前記開始位置の4個後の位置から、2個間隔毎に、第2画素データを抽出し、
前記開始位置の8個後の位置から、2個間隔毎に、第3画素データを抽出し、
前記配列手段は、抽出した第1画素データを、抽出した順序により、一列に配列し、
さらに、
抽出した第2画素データを、抽出した順序により、一列に配列し、
抽出した第3画素データを、抽出した順序により、一列に配列する
ことを特徴とする固体撮像装置。 - 前記抽出手段は、
前記第1画素データとして、所定数個、画素データを抽出し、
前記第2画素データとして、所定数個、画素データを抽出し、
前記第3画素データとして、所定数個、画素データを抽出する
ことを特徴とする請求項10に記載の固体撮像装置。 - 前記抽出手段は、
記憶手段と、
前記画素データ列を、前記記憶手段の所定の連続アドレス領域に、受信順に書き込む書込手段と、
前記連続アドレス領域内の一定間隔毎のアドレスを出力するアドレス制御手段と
を含み、
前記配列手段は、前記出力されたアドレスそれぞれから画素データを読み出し、一列に配列する
ことを特徴とする請求項11に記載の固体撮像装置。 - 前記アドレス制御手段は、
自装置外から、基準クロックと、水平同期信号とを受信する制御信号受信手段と、
基準クロックに同期し、水平カウンタ値をカウントし出力する水平カウンタと、
水平同期信号に同期し、垂直カウンタ値をカウントし出力する垂直カウンタと、
前記水平及び垂直カウンタ値に基づき、ax+by+c(xは、前記水平カウンタ値、yは前記垂直カウンタ値、a、bは、それぞれ所定の定数、cは、抽出を開始する位置に対応する読出開始アドレス)で示されるアドレスを計算し出力するアドレス計算手段と
を含むことを特徴とする請求項12に記載の固体撮像装置。 - 前記抽出手段は、
3個のラインメモリを含む記憶手段と、
1画素データ転送期間毎に、前記3個のラインメモリから順番に1のラインメモリを選択する制御手段とを含み、
前記配列手段は、
前記画素データ列から受信順に基づいて画素データを1つ取り出し、当該取り出した画素データを選択された前記ラインメモリに書き込む書込手段を含む
ことを特徴とする請求項11に記載の固体撮像装置。 - 前記書込手段は、前記画素データ列における所定の除外位置以外の画素データについて、前記ラインメモリへの書き込みを行う
ことを特徴とする請求項14に記載の固体撮像装置。 - 前記配列手段は、
各ラインメモリに書き込まれた画素データを読み出す場合に、予めラインメモリ毎に定めた個数の画素データを読み捨て、残りの画素データを読み出す読出手段
を含むことを特徴とする請求項14に記載の固体撮像装置。 - 前記配列手段は、
各ラインメモリに書き込まれた画素データを読み出す場合に、予めラインメモリ毎に定めた連続アドレス内の画素データを読み出す読出手段
を含むことを特徴とする請求項14に記載の固体撮像装置。 - 前記再配列部は、
画素データの読み出し及び書き込みを並行に処理する2ポートメモリと、
前記画素データを前記2ポートメモリに書き込み、又は読み出す場合に、前記固体撮像デバイスが備える光電変換部の2次元配列に基づいて行うデータ処理部と
を含むことを特徴とする請求項11に記載の固体撮像装置。 - 請求項1に記載の画素配列装置を備えたカメラ。
- 請求項10に記載の固体撮像装置を備えたカメラ。
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