TWI446790B - 影像感測器中之懸置行讀出 - Google Patents

Description

影像感測器中之懸置行讀出

本發明大體上係關於在數位相機及其他影像擷取裝置中使用的電子影像感測器，且更特定言之，關於與一電子影像感測器使用之取樣及讀出技術。

一種典型的固態電子影像感測器包括以一個二維陣列配置之許多光敏感圖像元件(「像素」)。此等像素通常形成於一半導體材料中且具有累積由進入該等像素之光子產生之電洞對所引起的電荷的性質。在一電荷耦合裝置(CCD)影像感測器中，可藉由從該陣列移出電荷而從該影像感測器讀出累積電荷。或者，在一主動像素感測器(APS)中，可藉由位於接近於該像素之該陣列內之電路而將電荷轉換為一電壓且可以一掃描方式取樣及讀取該等所得電壓。APS影像感測器亦稱為互補金屬氧化物半導體(CMOS)影像感測器。

根據習知實踐，在一CMOS影像感測器中之該等像素信號之取樣及讀出一般涉及在一給定列中將所有該等像素信號取樣至行電路中，且接著以一循序方式自該等行電路讀出整個列之所取樣之像素信號。此取樣及讀出操作逐列進行直至讀出該整個像素陣列。在習知實踐中，該等取樣及讀出操作不會時間重疊，且該取樣操作表示從該陣列讀取該等像素信號所需的總時間的一重要分率。

命名為「Sampling and Readout of an Image Sensor Having a Sparse Color Filter Array Pattern」之美國專利申請公開案第2009/0195681號揭示用於一CMOS影像感測器之取樣及輸出，其中像素信號之取樣與先前所取樣之像素之讀出並行發生，其係以引用的方式併入本文中。在此方案中，提供自該像素陣列輸出之各行信號之兩個行電路。藉由該等行電路之一者取樣來自一所選擇像素之一像素信號，同時在另一行電路中讀出一先前所取樣之像素信號。藉由以此方式重疊該等取樣及讀出操作，消除用於該取樣操作的時間量。此減少從該陣列讀取該等像素信號所需的總時間且增加該影像感測器的訊框讀出速率。

除像素信號外，該取樣操作可取樣系統雜訊。由於像素信號之一整個列之上述取樣操作同時發生，故存在所擷取之系統雜訊之電位，其與一所取樣之像素信號列之一整個列或一部分相關。在如上所述的一成像系統中，此列相關雜訊在該所擷取之影像中產生一不好的視覺假影。在一CMOS影像感測器之習知非重疊取樣及讀出中，可藉由在取樣時間期間關閉雜訊產生器減少該系統雜訊，特別係至該讀出電路之部分之時脈信號。然而，在上文概述之重疊取樣及讀出操作中，在取樣期間關閉至該讀出電路之該等時脈信號並非一選項，此係因為該讀出操作與該取樣操作並行發生之故。因此，雖然該並行取樣及讀出技術在讀出時間上提供一改良，其亦增加對取樣系統雜訊的敏感性且招致不好的列相關視覺假影。

一影像感測器包含具有多個行輸出之一個二維像素陣列及連接至各行輸出之一輸出電路。各輸出電路係經組態以操作並行取樣及讀取操作。一類比前端(AFE)電路處理自該等輸出電路輸出之像素資料且一AFE時脈控制器發送一AFE時脈信號至該AFE電路以實現該像素資料之處理。一時序產生器輸出由一行解碼器接收之一行位址序列。在一或多個取樣操作期間，該AFE時脈控制器懸置該AFE時脈信號的輸出且在該取樣操作期間，該時序產生器懸置該行位址序列的輸出。該AFE時脈信號及該行位址序列的輸出在該取樣操作結束時回復。

藉由在各輸出電路中起始並行取樣及讀取操作開始用於自包含具有複數個行輸出之一個二維像素陣列及連接至各行輸出之一輸出電路之一影像感測器讀出一影像的一方法，其中各輸出電路係經組態以操作並行取樣及讀取操作。在諸如用於像素RESET信號之一取樣操作之一第一取樣操作期間，懸置一AFE時脈控制器及一行位址序列之一輸出。在完成該第一取樣操作後，該AFE時脈控制器及該行位址序列之該輸出回復。在諸如用於一像素SIGNAL信號之一取樣操作之一第二取樣操作期間，再次懸置該AFE時脈控制器及該行位址序列之該輸出。在完成該第二取樣操作後，該AFE時脈控制器及該行位址序列之該輸出回復。可重複懸置該AFE時脈控制器及該行位址序列直至已從該像素陣列取樣且讀出所有該等信號。在懸置該AFE時脈信號及該行位址序列時，可儲存自各輸出電路輸出之該像素資料。選擇性地儲存該像素資料使該像素資料的輸出延遲以實現像素資料之一不中斷輸出資料流。

有利效應

根據本發明之影像感測器及影像擷取方法對於減少擷取影像所需的時間同時減少在該等所擷取之影像中之雜訊係有用。此等影像感測器及方法具有一廣泛應用且一些類型的影像擷取裝置可有效地使用此等感測器及方法。

參考下列圖式更好地理解本發明之實施例。該等圖式之元件未必係相對於彼此而按比例。

在整個說明書及申請專利範圍中，下列術語採用與本文明確相關聯之意義，除非上下文另外清楚指示。「一」、「一個」及「該」的意義包含複數之參考，「在......中」的意義包含「在......中」及「在......上」。術語「連接」意謂已連接項目之間之一直接電連接，或透過一或多個被動或主動中間裝置之一間接連接。術語「電路」意謂一單一組件或複數個組件(主動或被動)，其等經一起連接以提供一期望的功能。術語「信號」意謂至少一電流、電壓或資料信號。

此外，參考所述之該(等)圖的定向來使用諸如「在......上」、「在......上方」、「頂部」、「底部」之指向性術語。因為本發明之實施例之組件可定位於許多不同定向，所以指向性專門名詞僅用於繪示之目的且決非限制。

參考圖式，在全部視圖中相同數字指示相同部件。

圖1係在根據本發明之一實施例中之一影像擷取裝置之一簡化方塊圖。在圖1中影像擷取裝置100係實施為一數位相機。熟悉此項技術者將認知一數位相機僅係可利用合併本發明的一影像感測器之一影像擷取裝置之一實例。其他類型之影像擷取裝置(舉例而言諸如行動電話相機、掃描器及數位視訊攝錄影機)可與本發明一起使用。

在數位相機100中，來自一主體場景之光102經輸入至一成像級104。成像級104可包含諸如一透鏡、一中性密度濾光器、一光圈及一快門之習知元件。光102係藉由成像級104聚焦以在影像感測器106上形成一影像。影像感測器106藉由將入射光轉換為電信號擷取一或多個影像。數位相機100進一步包含處理器108、記憶體110、顯示器112及一或多個額外輸入/輸出(I/O)元件114。雖然在圖1之該實施例中顯示為分離元件，但是成像級104可與影像感測器106及可能數位相機100之一或多個額外元件整合以形成一相機模組。舉例而言，一處理器或一記憶體可在根據本發明之實施例中與一相機模組中之影像感測器106整合。

舉例而言，處理器108可實施為一微處理器、一中央處理器(CPU)、一特定應用積體電路(ASIC)、一數位信號處理器(DSP)或其他處理裝置或多個此等裝置之組合。成像級104及影像感測器106之多種元件可由自處理器108供應之時序信號或其他信號控制。

記憶體110可經組態為任一類型之記憶體，舉例而言諸如隨機存取記憶體(RAM)、唯讀記憶體(ROM)、快閃記憶體、基於磁碟之記憶體、可抽換式記憶體、或以任一組合之其他類型之儲存元件。由影像感測器106擷取之一給定影像可藉由處理器108而儲存於記憶體110中且呈現於顯示器112上。顯示器112通常係一主動矩陣彩色液晶顯示器(LCD)，儘管可使用其他類型之顯示器。該等額外I/O元件114可包含(例如)多種螢幕上控制、按鈕或其他使用者介面、網路介面或記憶卡介面。

應明白，展示於圖1中之該數位相機可包括熟悉此項技術者已知之一類型的諸額外或替代元件。本文中未特定展示或描述之元件可能係選自此項技術中已知的元件。如先前所注意，本發明可以很多種影像擷取裝置實施。本文所描述之該等實施例之某些態樣亦可至少部分以由一影像擷取裝置之一或多個處理元件所執行之軟體的形式實施。考慮到文本所提供之教示，此軟體可以一簡單方式實施，如熟悉此項技術者將明白。

現在參考圖2，其展示在根據本發明之一實施例中之影像感測器106之一俯視圖之一方塊圖。影像感測器106包含通常以列及行配置以形成一像素陣列202之若干像素200。影像感測器106進一步包含行解碼器204、列解碼器206、數位邏輯208、多個取樣及讀出輸出電路210及類比前端(AFE)電路212。列解碼器206提供控制信號至在像素陣列202中之該等像素200之列。此等控制信號之一些控制信號係用於自個別像素列讀出該等信號。其他控制信號係用於重設個別像素列至一已知電位。

數位邏輯208包含控制暫存器214、時序產生器216、類比前端(AFE)時脈控制器218、類比前端(AFE)介面220及數位緩衝器222。在根據本發明之一實施例中，控制暫存器214儲存在暫停行定址信號前發生的時脈週期的數目。該等行定址信號係較佳地在接近該取樣操作結束時暫停。若該等定址信號太接近該取樣週期結束時暫停，則仍可存在將展示為影像假影之來自時脈/定址之雜訊。若該等定址信號太快暫停，則將降級效能。何時暫停該等定址信號的時序係藉由有效地減少或消除雜訊之暫停的最小長度而決定。

時序產生器216產生操作影像感測器106所需的時序及控制信號，包含至控制該等行及列定址信號的輸出之行解碼器204及列解碼器206之位址信號。AFE時脈控制器218啟用及停用(亦即，懸置)輸入至AFE電路212之AFE時脈信號。該AFE時脈控制器接收來自該時序產生器之一ENABLE信號，且當啟用時其產生該AFE時脈信號。在根據本發明之一實施例中，該時序產生器計數時脈脈衝且產生該ENABLE信號(由該AFE時脈控制器所用)以懸置該AFE時脈信號。AFE介面220接收自AFE電路212輸出之資料且數位緩衝器222儲存自AFE電路212輸出之該資料以產生自該影像感測器輸出之一不中斷資料流。

在像素陣列202中之各像素行係電連接至一取樣及讀出輸出電路210。取樣及讀出輸出電路210取樣及保持自該等像素行輸出之類比信號。行解碼器204循序定址取樣及讀出輸出電路210以讀出該等所取樣之類比信號。自該等取樣及讀出輸出電路210輸出之各類比信號係藉由AFE電路212經放大、調節且轉換為一數位信號。

行解碼器204及列解碼器206具有熟悉此項技術者所熟知的一些替代實施方案。舉例而言，行解碼器204可為許多解碼器之一者，其接受以二進位碼、格雷(Gray)碼或一些其他碼之一數位行位址且提供基於該行位址選擇一特定取樣及讀出輸出電路之一輸出。或者，行解碼器204可為依序選擇該等取樣及讀出輸出電路之一移位暫存器。類似選項可用於列解碼器206。

此外，不需要自該等取樣及讀出輸出電路讀取該等所取樣之像素信號的序列遵循一嚴格的順序或數字序列，但可包含跳過一或多個取樣及讀出輸出電路、按不同序列順序讀取取樣及讀出輸出電路之不同方塊及按一偽隨機序列讀取取樣及讀出輸出電路。類似選項應用於由列解碼器206提供之該等列控制信號。所有此等選項及熟練的實踐者已知的其他選擇係在本發明之範疇內，且術語行解碼器及列解碼器未限制任一方法且廣泛應用於用於分別選擇行及列之所有方法。此外，選擇用於讀取之取樣及讀出輸出電路之所有序列及控制基於列之操作之所有序列係在本發明之範疇內。

在根據本發明之一實施例中，影像感測器106係實施為形成於一單一單石半導體晶粒上之一x-y可定址影像感測器。在根據本發明之另一實施例中，影像感測器106係實施為具有形成於兩個或更多個堆疊半導體晶粒上之組件或電路之一x-y可定址影像感測器。一CMOS影像感測器係一x-y可定址影像感測器之一實例。

在根據本發明之其他實施例中，影像感測器106之功能方塊之部分可在影像感測器106外部實施。僅以實例的方式，時序產生器216可以一場可程式化閘陣列(FPGA)實施。或者，AFE電路212可包含於一分離積體電路中。

與像素陣列202之取樣及讀出以及對應影像資料的處理相關聯之功能性可至少部分以儲存於記憶體110(見圖1)中且由處理器108執行之軟體的形式實施。該取樣及讀出電路之部分可配置於影像感測器106外部或(舉例而言)與像素陣列202整體地形成於具有該像素陣列之光偵測器及其他元件的一共同積體電路上。熟悉此項技術者將認知可在根據本發明之其他實施例中實施其他周邊電路組態或架構。

圖3係展示於圖2中之像素陣列202之一更詳細圖。像素陣列202包含具有光活性像素200之行302及列304之一主動區域300。光活性像素200各包含回應於入射光而收集且儲存光產生電荷載子之一或多個光偵測器(未展示)。光活性像素200係用於擷取一場景之一影像。

參考區域306包含暗參考像素列，而參考區域308包含暗參考像素行。暗參考像素通常係由一不透明層或光罩覆蓋以防止光撞擊該等像素。該等暗參考像素係用於測量在不具有光時影像感測器106中產生之電荷量。暗參考像素可在根據本發明之實施例中用或不用光偵測器來建構。

在根據本發明之一實施例中，從參考區域306中之該等暗參考像素列讀出之信號經一起平均以提供一逐行暗偏移參考。該暗偏移參考係用於校正行固定圖案偏移(行固定圖案雜訊)。在根據本發明之一實施例中，從區域306中之該等暗參考像素行讀出之信號經一起平均以提供一逐列暗偏移參考。該暗偏移參考係用於校正列時間偏移(列時間雜訊)。

熟悉此項技術者將認知像素陣列202可具有可以任一組態配置之數百萬至數千萬像素。僅以實例的方式，暗參考像素列可位於像素陣列202的頂部及底部。或者，該等光活性像素可侷限於具有圍繞一子陣列之各邊緣之暗參考像素列及行之該子陣列中。另一替代在像素陣列202內分散該等暗參考像素使得暗參考像素與光活性像素混合。

現在參考圖4，其展示展示於圖2中之AFE電路212之一方塊圖。AFE電路212在根據本發明之一實施例中接收來自各像素之一類比信號差動對。一類比信號係識別為RESET且另一信號係作為SIGNAL。AFE電路212放大且調節該RESET及該SIGNAL類比信號，並將該等類比信號轉換為數位信號。

AFE電路212包含一或多個信號處理方塊。在所繪示之實施例中，AFE電路212包含類比至數位轉換器(ADC)400及類比信號處理器(ASP)402。在根據本發明之一實施例中，ASP 402包含兩個串聯連接之級聯可變增益放大器404、406，連接至在串聯中之該第一可變增益放大器(例如，放大器406)之一輸出之一信號求和節點408及連接至該信號求和節點之一數位至類比轉換器(DAC)410。RESET及SIGNAL信號經輸入至信號求和節點408且該第二可變增益放大器(例如，放大器404)之輸出經輸入至ADC 400。根據本發明之其他實施例包含一或多個可變增益放大器。DAC 410及信號求和節點408係用於類比暗偏移校正。一時脈信號(AFE CLOCK)經提供至該ADC 400及該ASP 402。此時脈信號使該ADC 400及該ASP 402的該等取樣及轉換操作與該等取樣及讀出輸出電路210的循序輸出同步。雖然ASP 402之元件之典型設計包含需要使用諸如AFE CLOCK之一時脈信號之開關式電容器或其他設計方法，但是不需要AFE CLOCK之替代非開關設計方法可用於ASP 402之元件。

圖5係展示於圖2中之取樣及讀出輸出電路210之一部分之一電路圖。取樣及讀出輸出電路210包含取樣開關500、取樣及保持電容器502、讀出(或行啟用)開關504及差動類比輸出匯流排506。差動類比輸出匯流排506連接至展示於圖2中之AFE電路212。

圖5描繪允許取樣一像素列與從一先前所取樣之像素列讀出並行之輸出電路之一例示性配置。此被稱為一並行取樣及讀取操作。在像素陣列202中之各行輸出(N+0_PIXOUT、N+1_PIXOUT、......)係連接至在一各自輸出電路210中之四個取樣開關500之輸入。各取樣開關500之一輸出係連接至一取樣及保持電容器502。各取樣及保持電容器502係連接至一讀出開關504之一輸入。讀出開關504之輸出係連接至輸出匯流排506。

在所繪示之實施例中，輸出匯流排506包含兩個信號線，一者用於RESET信號且一者用於SIGNAL信號。在四個讀出開關之各群組中之兩個讀出開關之該等輸出係連接至在輸出匯流排506中之RESET信號線。在四個讀出開關之各群組中之另兩個讀出開關之該等輸出係連接至在輸出匯流排506中之SIGNAL信號線。

各行輸出係經由各自取樣開關500而選擇性地連接至在一各自輸出電路210中之該四個取樣及保持電容器502之一者。提供在各輸出電路210中之兩個取樣及保持電容器502以取樣及保持來自一像素之一重設信號，而另兩個取樣及保持電容器502取樣及保持來自該像素之一影像信號。連接至用於該重設信號之該兩個取樣及保持電容器502之該等取樣開關500係由取樣及保持重設(SHR)信號控制。連接至用於該影像信號之該兩個取樣及保持電容器502之該等取樣開關500係由取樣及保持信號(SHS)控制。

雖然圖5中未展示像素陣列202之內部細節，但是熟悉此項技術者將認知在該陣列中之個別像素讀出電路可藉由兩個或更多個像素共用。舉例而言，在像素陣列202中之像素之一實體列可包括具有共用一共同輸出信號之各對之像素對。在此情況下，提供於該等輸出(N+0_PIXOUT、N+1_PIXOUT、......)上之該等信號之各者將表示各像素對之僅一者之輸出，或可能各對中之兩個像素之組合輸出。因此，為了在一實體列中讀出各個別像素，使用兩個取樣及讀出操作；一個取樣及讀出操作用於在構成該等列之該等對中之該兩個像素之各者。因此，應理解取樣或讀取一像素列之參考包含像素之全實體列，來自一實體列之交替像素，來自一實體列之像素組合對或其他替代，其取決於在該像素陣列內之像素結構及讀出電路共用配置的細節。

保持於取樣及保持電容器502中之該等信號係藉由借助該等讀出開關504循序連接該等取樣及保持電容器502至輸出匯流排506而讀出。在行解碼器204中之各輸出係經由邏輯閘(例如，AND閘514、520)電連接至在四個讀出開關之各群組中之各自讀出開關504。行解碼器204解碼行位址COLADDR以選擇性地啟用在四個讀出開關之各群組中之兩個讀出開關504且選擇用於讀出之取樣及保持電容器502之一差動對。

該SELECT信號決定哪些取樣及保持電容器502係可用於取樣且哪些取樣及保持電容器502係可用於讀出。舉例而言，當SELECT為低時，AND閘508允許該SHR信號操作在四個取樣開關500之各群組中之最左取樣開關(例如，開關510)以容許一重設信號儲存於最左取樣及保持電容器(例如，電容器512)中。AND閘514允許N+x_COLEN信號(亦即，N+0_COLEN、N+1_COLEN、......)選擇用於讀出之四個取樣電容器502之各群組之右邊對。

當SELECT為高時，AND閘516允許取樣至自四個取樣及保持電容器502之各群組之左邊第三個電容器(例如，電容器518)中，而AND閘520允許該等N+x_COLEN信號選擇四個取樣及保持電容器502之各群組之左邊對。該等AND閘確保取樣及讀出操作關於該等取樣電容器502的使用係互斥的。

該SHS信號之操作類似於該SHR信號。舉例而言，當SELECT為低時，AND閘522允許該SHS信號操作在四個取樣開關500之各群組中之取樣開關524以容許一影像信號儲存於取樣及保持電容器526中。AND閘514允許該等N+x_COLEN信號選擇用於讀出之四個取樣電容器502之各群組之右邊對。

當SELECT為高時，AND閘528允許取樣至最右取樣及保持電容器502(電容器530)中，而AND閘520允許該等N+x_COLEN信號選擇四個取樣及保持電容器502之各群組之左邊對。

現在參考圖6，其展示圖2及圖5中所示之取樣及讀出輸出電路210之非並行取樣及讀取操作之一例示性時序圖。在取樣期間保持該SELECT線為低且在讀出期間為高，故僅使用取樣及保持開關500之一組，取樣及保持電容器502之一對應組及讀出開關504之一對應組。在取樣期間(時間t₀ 與t₂ 之間之時間週期)，保持該行位址COLADDR在未定址用於讀出之任一主動行之一給定狀態X。該SHR及該SHS信號操作以取樣及保持該等像素RESET信號(時間t₀ 至時間t₁ )，而後該等像素SIGNAL信號(時間t₁ 至時間t₂ )。在取樣一像素列中之所有該RESET及該SIGNAL信號後(在時間t₂ 後的時間週期)，COLADDR開始提供循序位址以讀出該等所取樣之信號。

圖7描繪展示於圖2及圖5中之取樣及讀出輸出電路210之並行取樣及讀取操作之一例示性時序圖。假定一先前取樣操作已將信號儲存於用於讀出之該等取樣及讀出電容器中，COLADDR立即開始自在四個取樣及讀出電容器502之各群組中之右邊對取樣及讀出電容器讀出該等信號(見時間t₃ )，而SHR(時間t₃ 至時間t₄ )及SHS(時間t₄ 至時間t₅ )取樣至四個取樣及讀出電容器502之各群組中之左邊對取樣及讀出電容器中。在COLADDR中的X意謂該定址序列已完成且將該COLADDR設定為未定址用於讀出之任一主動行之一值。

當該等取樣及讀出操作在時間t₆ 完成時，該SELECT線切換在四個取樣及讀出電容器502之各群組中之兩組取樣及讀出電容器的功能。接著COLADDR開始讀出該左邊對取樣及讀出電容器，而SHR及SHS取樣至四個取樣及讀出電容器502之各群組中之該右邊對取樣及讀出電容器中。在圖7實施例中，讀出活動係在SHR及SHS的臨界下降邊緣處發生。此提高可連同所需像素重設或信號取樣至取樣電容器中之系統雜訊的電位。

現在參考圖8，其展示在根據本發明之一實施例中之用於懸置行讀出之一方法之一流程圖。最初，起始並行取樣及讀取操作，如方塊800所示。連同一先前所取樣之信號之行讀出之來自一像素列之信號之取樣兩者基本上同時開始，使得並行執行取樣及行讀出(例如，圖7中的時間t₃ )。

其次，如方塊802所示，在SHR週期(圖7中，SHR週期係時間t₃ 至時間t₄ )結束前N個時脈週期，AFE時脈控制器218停用或懸置發送至AFE電路212(圖2及圖4)之該AFE時脈信號。亦懸置供應至行解碼器204之行定址序列。在根據本發明之一實施例中，N的值係在一可程式化控制暫存器(舉例而言諸如控制暫存器214)中指定，或由設計固定。例如，該值N經選擇以用於可能的最短暫停。若N太短，則仍可存在由取樣擷取之系統雜訊。若N太長，則效能將減小，此係因為定址序列的完成被延遲之故。

在該SHR信號之下降邊緣完成該SHR週期後，該AFE時脈信號至AFE電路212的發送及該行定址序列至該行解碼器的供應回復(方塊804)。在根據本發明之一實施例中，該行位址序列在方塊802中其被懸置處回復。

圖9係以圖形展示方塊802及方塊804中所述之操作之一時序圖。圖9中之SH信號對應於圖7中之該SHR信號或該SHS信號。圖9提供額外細節且展示圍繞圖7中在時間t₄ 之SHR或圖7中在時間t₅ 之SHS之下降邊緣之本發明之一實施例。當在方塊802及方塊804之背景下考慮時，該SH信號應視為該SHR信號。如圖9所示，在該SHR取樣週期結束前一些時間(在圖9中之時間t_s )，懸置該AFE CLOCK及該COLADDR兩者，如方塊802所述。在SHR結束後不久(在圖9中之時間t_R )，AFE CLOCK及COLADDR回復，如方塊804所述。

其次，如方塊806所示，在該SHS週期(圖7中，SHS週期係時間t₄ 至時間t₅ )結束前M個時脈週期，AFE時脈控制器218停用或懸置發送至AFE電路212(圖2及圖4)之該AFE時脈信號。亦懸置供應至該行解碼器之該行定址序列。在根據本發明之一實施例中，M的值係在一可程式化控制暫存器(舉例而言諸如控制暫存器214)中指定，或由設計固定。

在該SHS信號之下降邊緣處完成該SHS週期後，該AFE時脈信號至AFE電路212的發送及該行定址序列至該行解碼器的供應回復(方塊808)。在根據本發明之一實施例中，該行位址序列在方塊806中其被懸置處回復。

如同方塊802及方塊804，圖9以圖形展示方塊806及方塊808中所述的操作。當在方塊806及方塊808之背景下考慮時，該SH信號應視為該SHS信號。如圖9所示，在該SHS取樣週期結束前一些時間(在圖9中之時間t_s )，懸置該AFE CLOCK及該COLADDR兩者，如方塊806所述。在SHS結束後不久(在圖9中之時間t_R )，AFE CLOCK及COLADDR回復，如方塊808所述。

可重複懸置該AFE時脈信號及該行位址序列直至已從該像素陣列取樣且讀出所有該等信號。如結合圖10及圖11更詳細地描述，在懸置該AFE時脈信號及該行位址序列時，可儲存自各輸出電路輸出之該像素資料。選擇性地儲存該像素資料使該像素資料的輸出延遲以實現像素資料之一不中斷輸出資料流。

圖9繪示展示於圖8中之方法之一例示性時序圖。在此實施例中，在取樣時間(此處藉由該取樣及保持信號SH展示)結束前後，懸置至AFE電路212(圖2及圖4)之一AFE時脈信號達一或多個時脈週期。在根據本發明之一實施例中，該AFE時脈信號之此懸置發生在各取樣週期結束時。例如，在SHR結束時懸置該AFE時脈信號且在SHS結束時再次懸置該AFE時脈信號。

如較早所述，圖9所示之實施例在各取樣週期結束時懸置發送至該整個AFE之該AFE時脈信號。根據本發明之其他實施例可僅懸置該AFE時脈信號至該AFE之一部分。舉例而言，系統雜訊中之充分減少可藉由僅懸置時脈至該AFE之該ASP部分而達成。

在根據本發明之一或多個實施例中，該影像感測器之輸出可藉由無法處置由懸置該AFE時脈信號引起之資料流中之中斷之一成像系統或處理系統而接收。圖10描繪用於藉由使用一數位緩衝器使來自圖9之中斷資料流連續之一電路之一方塊圖。圖11繪示展示於圖10中之電路之一例示性時序圖。

電路1000接收中斷ADC輸出ADC OUT(見圖9)且自該影像感測器輸出所需不中斷資料流DOUT(見圖10及圖11)。在該數位邏輯208(圖2)中藉由AFE介面220接收自ADC 400輸出之ADC OUT。由於該行定址序列之一或多個懸置，故此資料輸出流將於其中具有一或多個中斷。當接收到由AFE介面220擷取之資料時，其儲存於數位緩衝器222中。來自數位緩衝器222之各資料列之讀出在該第一資料寫入該緩衝器後數個時脈週期開始，其中時脈週期之數目大於或等於在各讀出列期間懸置該行位址序列之時脈週期之總數目，如圖11所示。在根據本發明之一實施例中，數位緩衝器222由具有可選擇深度之一先進先出(FIFO)記憶體所組成，但是熟悉此項技術者將認知其他實施方案係可能。

雖然圖11展示自該行定址序列之一單一中斷恢復，但是當取樣一像素列時多個中斷可發生。例如，當分離地取樣像素重設及信號位準(例如，使用該SHR及該SHS信號)時，多個中斷可發生。在多個中斷的情況下，來自DOUT之輸出資料之起動必須充分延遲以預期所有行定址中斷之總結合時間。數位緩衝器222在相同列中之所有中斷期間儲存該中斷ADC輸出ADC OUT。

已特定參考本發明之一些較佳實施例來詳細描述本發明，但是將理解可在本發明之精神及範疇內實現變動及修改。舉例而言，本文中已關於該等重設信號及影像信號之並行取樣及讀出來描述根據本發明之實施例。根據本發明之其他實施例並非限於此等信號。本發明之實施例可並行讀出且取樣任一信號及任一數目之信號。

此外，已參考特定組件及電路來描述所繪示之實施例。根據本發明之其他實施例並非限於此等特定組件。舉例而言，圖5中所展示之實施例中可使用除AND閘以外的邏輯閘及不同類型的開關。

100．．．影像擷取裝置

102．．．光

104．．．成像級

106．．．影像感測器

108．．．處理器

110．．．記憶體

112．．．顯示器

114．．．輸入/輸出(I/O)元件

200．．．像素

202．．．像素陣列

204．．．行解碼器

206．．．列解碼器

208．．．數位邏輯

210．．．取樣及讀出電路

212．．．類比前端(AFE)

214．．．控制暫存器

216．．．時序產生器

218．．．類比前端時脈控制器

220．．．類比前端介面

222．．．數位緩衝器

300．．．主動區域

302．．．光活性像素行

304．．．光活性像素列

306．．．列參考區域

308．．．行參考區域

400．．．類比至數位轉換器(ADC)

402．．．類比信號處理器(ASP)

404．．．可變增益放大器

406．．．可變增益放大器

408．．．信號求和節點

410．．．數位至類比轉換器(DAC)

500．．．取樣開關

502．．．取樣及保持電容器

504．．．讀出開關

506．．．差動類比輸出匯流排

508．．．AND閘

510．．．取樣開關

512．．．取樣及保持電容器

514．．．AND閘

516．．．AND閘

518．．．取樣及保持電容器

520．．．AND閘

522．．．AND閘

524．．．取樣開關

526．．．取樣及保持電容器

528．．．AND閘

530．．．取樣及保持電容器

1000．．．不中斷資料流輸出電路

圖1係在根據本發明之一實施例中之一影像擷取裝置之一簡化方塊圖；

圖2係在根據本發明之一實施例中之一CMOS影像感測器之一俯視圖之一方塊圖；

圖3係展示於圖2中之像素陣列202之一更詳細圖；

圖4係展示於圖2中之AFE電路212之一方塊圖；

圖5係展示於圖2中之取樣及讀出輸出電路210之一部分之一電路圖；

圖6描繪展示於圖2中之取樣及讀出輸出電路210之非並行取樣及讀取操作之一例示性時序圖；

圖7描繪展示於圖2中之行輸出電路210之並行取樣及讀取操作之一例示性時序圖；

圖8係在根據本發明之一實施例中之用於懸置行讀出之一方法之一流程圖；

圖9描繪展示於圖8中之該方法之一例示性時序圖；

圖10描繪用於藉由使用一數位緩衝器使來自圖9之中斷資料流連續之一電路之一方塊圖；及

圖11描繪展示於圖10中之該電路之一例示性時序圖。

(無元件符號說明)

Claims (12)

1. 一種影像感測器，其包括：一個二維像素陣列，該陣列包含複數個行輸出；一輸出電路，其連接至各行輸出，其中各輸出電路係經組態以操作並行取樣及讀取操作；一行解碼器，其電連接至各輸出電路；一類比前端(AFE)電路，其用於處理像素資料；一AFE時脈控制器，其用於發送一AFE時脈信號至該AFE電路以實現該像素資料的處理；一時序產生器，其用於輸出由該行解碼器接收之一行位址序列，其中在一取樣操作期間該AFE時脈控制器懸置該AFE時脈信號之輸出，且在該取樣操作期間該時序產生器懸置該行位址序列之輸出且與該取樣操作之結束同時或在該取樣操作之結束後回復該AFE時脈信號及該行位址序列之輸出，且其中懸置該AFE時脈信號及該行位址序列達預定數目之時脈週期；及經組態以選擇性地儲存來自該AFE電路之該像素資料之一部分之輸出的一數位緩衝器。
2. 如請求項1之影像感測器，其進一步包括連接至各行輸出之複數個取樣開關。
3. 如請求項2之影像感測器，其進一步包括連接至各取樣開關之一取樣及保持電容器。
4. 如請求項3之影像感測器，其進一步包括連接至各取樣及保持電容器之一讀出開關。
5. 如請求項4之影像感測器，其中一選擇信號係用於啟動各自讀出開關且該行解碼器按一序列選擇個別輸出電路以讀出先前所取樣之像素信號。
6. 如請求項1之影像感測器，其中該影像感測器係包含於一影像擷取裝置中。
7. 如請求項1之影像感測器，其進一步包括用於儲存集體表示該預定數目之時脈週期之一或多個值之一控制暫存器。
8. 一種用於自一影像感測器讀出一影像之方法，該影像感測器包含具有複數個行輸出之一個二維像素陣列及連接至各行輸出之一輸出電路，其中各輸出電路係經組態以操作並行取樣及讀取操作，該方法包括：在各輸出電路中起始並行取樣及讀取操作；在一第一取樣操作期間，懸置一AFE時脈信號及一行位址序列之一輸出；及在完成該第一取樣操作時或之後，回復該AFE時脈信號及該行位址序列之該輸出，其中懸置該AFE時脈信號及該行位址序列之該輸出達預定第一數目之時脈週期。
9. 如請求項8之方法，其進一步包括：在一第二取樣操作期間，懸置該AFE時脈信號及該行位址序列之該輸出；及在完成該第二取樣操作時或之後，回復該AFE時脈信號及該行位址序列之該輸出，其中懸置該AFE時脈信號 及該行位址序列之該輸出達預定第二數目之時脈週期。
10. 如請求項9之方法，其進一步包括選擇性地儲存自各輸出電路輸出之像素資料，同時懸置該AFE時脈信號及該行位址序列。
11. 如請求項9之方法，其中該第一及該第二預定數目之時脈週期相同。
12. 如請求項9之方法，其中該第一及該第二預定數目之時脈週期不同。