以下、本発明の実施形態について図面を参照して説明する。
図1は、本発明の第1の実施形態を適用したCMOS固体撮像素子の全体構成を模式的に示す構成図である。
CMOS固体撮像素子10は、撮像部11、垂直シフトレジスタ12、第1の相関二重サンプリング/サンプルホールド(CDS/SH)回路13D、第2のCDS/SH回路13U、第1の水平シフトレジスタ14D(切替制御手段)、第2の水平シフトレジスタ14U(切替制御手段)、第1の水平信号線群15D、第2の水平信号線群15U、第1の列選択スイッチ部16D(第1切替手段)、及び第2の列選択スイッチ部16U(第2切替手段)によって構成される。
撮像部11と垂直シフトレジスタ12とは直接接続される。第1、第2の水平信号線群15D、15Uはそれぞれ第1、第2の列選択スイッチ部16D、16U及び第1、第2のCDS/SH回路13D、13Uを介して撮像部11に接続される。
撮像部11の撮像面には複数の画素20がマトリックス状に配列される。すなわち、複数の画素20は撮像面の水平方向(図1の左右方向)に沿った線(配列線)上、及び垂直方向(図1の上下方向)に沿った線上に並べられる。各画素20の受光面は、R、G、Bいずれかのカラーフィルタ(図示せず)によって覆われる。R、G、Bのカラーフィルタは、ベイヤー方式に配列される。
個々の画素20において、各カラーフィルタの色に対応した光の受光量に応じて信号電荷が生成される。生成した信号電荷に相当する画素信号の読出しは画素20毎に行われる。読出しを行う画素20は垂直シフトレジスタ12及び第1、第2の水平シフトレジスタ14D、14Uにより直接的あるいは間接的に選択される。
垂直シフトレジスタ12により、読出しを行なう画素20の並ぶ行が選択される。選択された行に並ぶ画素20から出力される画素信号が、各列の垂直信号線17を介して第1、第2のCDS/SH回路13D、13Uにより相関二重サンプリングされる。
第1、第2のCDS/SH回路13D、13Uにサンプルホールドされる画素信号は第1、第2の水平シフトレジスタ14D、14Uにより選択され、第1、第2の水平信号線15D、15Uに読出される。第1、第2の水平信号線15D、15Uに読出された画素信号は例えば、信号処理を行う信号処理装置(図1において図示せず)に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。
図2を用いて画素の構造について説明する。図2は撮像部における画素の構成を示す回路図である。g行h列にあるR画素20(g、h)(第1色画素)と(g+1)行h列にあるG画素20(g+1、h)(第2色画素)とについて説明をするが、他の画素の構成も同様である。なお、撮像部11の下端から上端に向けて1行、2行、…、g行、(g+1)行、…と数え、左端から右端に向けて1列、2列、…、h列、…と数える。また、h列は奇数の列である。
R画素20(g、h)にはフォトダイオード(PD)21(g、h)、フローティングディフュージョン(FD)22(g、h)、転送トランジスタ23(g、h)、リセットトランジスタ24(g、h)、増幅トランジスタ25(g、h)、及びg行選択トランジスタ26(g、h)が設けられる。
PD21(g、h)の開口面は、Rカラーフィルタ(図示せず)によって覆われる。PD21(g、h)では、画素20(g、h)におけるRに対応した光の受光量に応じて電荷が発生し、発生した電荷が蓄積される。
FD22(g、h)は、転送トランジスタ23(g、h)を介してPD21(g、h)に接続される。転送トランジスタ23(g、h)の副電極には、パルス状にON・OFFに切替わる転送信号ΦTが入力される。
転送トランジスタ23(g、h)がONになるときに、PD21(g、h)に蓄積された信号電荷がFD22(g、h)に転送される。PD21(g、h)から転送される信号電荷がFD22(g、h)に受取られると、FD22(g、h)の電位は受取られた電荷に応じた電位に変わる。
また、FD22(g、h)はリセットトランジスタ24(g、h)を介して電源線VDDに接続される。リセットトランジスタ24(g、h)の副電極には、パルス状にON・OFFに切替わるリセット信号ΦRが入力される。
リセットトランジスタ24(g、h)がONになるときに、FD22(g、h)に蓄積された電荷は電源線VDDに掃き出されてリセットされる。また、FD22(g、h)の電位は電源線VDDの電位にリセットされる。
FD22(g、h)は、増幅トランジスタ25(g、h)の副電極に接続される。増幅トランジスタ25(g、h)の一方の主電極は、電源線VDDに接続される。他方の主電極は、h列のg行選択トランジスタ26(g、h)を介してh列の第1の垂直信号線17D(h)に接続される。FD22(g、h)の電位は、増幅トランジスタ25(g、h)によって緩衝増幅され、画素信号として出力される。
g行選択トランジスタ26(g、h)の副電極には、パルス状にON・OFFが切替わるg行選択信号ΦSLgが入力される。g行選択トランジスタ26(g、h)がONになるときに、画素信号がh列の第1の垂直信号線17D(h)に出力される。
なお、転送信号ΦT、リセット信号ΦR、及び行選択信号ΦSLgは、垂直シフトレジスタ12から出力される。
h列の第1の垂直信号線17D(h)は撮像部11を垂直に延びる線であり、同じh列を形成するR画素(図示せず)の行選択トランジスタ(図示せず)に接続される。h列の第1の垂直信号線17D(h)は、撮像部11の上方において定電流源ISSに接続される。また、h列の第1の垂直信号線17D(h)は、撮像部11の下方において第1のCDS/SH回路13Dに接続される。
h列の第1の垂直信号線17D(h)を介して出力される画素信号が、第1のCDS/SH回路13Dにおいて相関2重サンプリング/サンプルホールドされる。すなわち、PD21(g、h)から信号電荷が転送されたときの信号電位である原画素信号と基準レベルとなるリセット時の信号電位であるリセット画素信号との差分である画素信号R((h+1)/2)(g)がサンプルホールドされる。
なお、垂直シフトレジスタ12から出力される受光サンプル信号ΦPHD及びリセットサンプル信号ΦPHPが第1のCDS/SH回路13Dに入力されることにより、それぞれ原画素信号及びリセット画素信号がサンプリングされる。
第1のCDS/SH回路13Dは、第1のh列選択トランジスタ16D(h)を介して第1の水平信号線群15Dに接続される。第1のh列選択トランジスタ16D(h)がONになるときに、画素信号R((h+1)/2)(g)が第1の水平信号線群15Dに出力される。
なお、各列に第1の垂直信号線と第1の列選択トランジスタとが設けられており、すべての列の第1の列選択トランジスタによって第1の列選択スイッチ部16Dが形成される。また、各列の第1の列選択トランジスタのON・OFFの切替は第1の水平シフトレジスタ14Dにより行なわれる。
G画素20(g+1、h)においてPD21(g+1、h)の開口面がRカラーフィルタの代わりにGカラーフィルタによって覆われる以外の構成は、R画素20(g、h)の構成と同じである。また、(g+1)行選択トランジスタ26(g+1、h)の一方の主電極は、R画素20(g、h)の構成と異なり、h列の第2の垂直信号線17U(h)に接続される。
h列の第2の垂直信号線17U(h)は撮像部11を垂直に延びる線であり、同じh列を形成するG画素(図示せず)の行選択トランジスタ(図示せず)に接続される。h列の第2の垂直信号線17U(h)は、撮像部11の下方において定電流源ISSに接続される。また、h列の第2の垂直信号線17U(h)は、撮像部11の上方において第2のCDS/SH回路13Uに接続される。
h列の第2の垂直信号線17Uを介して出力される画素信号が、第2のCDS/SH回路13Uにおいて相関2重サンプリング/サンプルホールドされる。第2のCDS/SH回路13Uは、第2のh列選択トランジスタ16U(h)を介して第2の水平信号線群15Uに接続される。第2のh列選択トランジスタ16U(h)がONになるときに、サンプルホールドされた画素信号G((h+1)/2)(g)が第2の水平信号線群15Uに出力される。
なお、各列に第2の垂直信号線と第2の列選択トランジスタとが設けられており、すべての第2の列選択トランジスタによって第2の列選択スイッチ部16Uが形成される。また、各列の第2の列選択トランジスタのON・OFFの切替は第2の水平シフトレジスタ14Uにより行なわれる。
なお、偶数のj列に配置されたG画素(図示せず)からの出力に基づいて、画素信号G(j/2)(g)が第2の水平信号線群15Uに出力される。
なお、B画素(図示せず)においてもPD(図示せず)の開口面がRカラーフィルタの代わりにBカラーフィルタによって覆われること以外の内部の構成はR画素20(g、h)と同じである。
また、B画素の行選択トランジスタ(図示せず)から第1の水平信号線群15Dまでの接続も、R画素20(g、h)についての構成と同じである。なお、B画素はj列に配置されており、(g+1)行j列のB画素からの出力に基づいて、画素信号B(j/2)(g+1)が第1の出力信号線群15Dに出力される。
次に図3を用いて、各画素から第1、第2の水平信号線群15D、15Uまでの接続構成について説明する。図3は、1〜4行、1〜16列に配列されたR画素、G画素、及びB画素から第1、第2の水平信号線群15D、15Uまでの間の接続状態を示す回路図である。なお、1〜4行、1〜16列に配列されたR画素、G画素、及びB画素についての説明をするが、他の行、他の列に配列されたR画素、G画素、及びB画素についての構成も同様である。
第1の水平信号線群15Dは、第1の1〜第1の4の水平信号線15D1〜15D4(第1色の1〜第1色の4の読出し線)によって形成される。同様に第2の水平信号線群15Uは、第2の1〜第2の4の水平信号線15U1〜15U4(第2色の1〜第2色の4の読出し線)によって形成される。
1行目において、1列目にR画素20(1、1)が、2列目にG画素20(1、2)が配置される。1行目の3〜16列においてはR画素とG画素とが交互に並ぶように配列される。同様に、3行目において1列目にR画素20(3、1)が、2列目にG画素20(3、2)が配置される。3行目の3〜16列においてはR画素とG画素とが交互に並ぶように配列される。
2行目において、1列目にG画素20(2、1)が、2列目にB画素20(2、2)が配置される。2行目の3〜16列においてはG画素とB画素とが交互に並ぶように配列される。同様に、4行目において1列目にG画素20(4、1)が、2列目にB画素20(4、2)が配置される。4行目の3〜16列においてはG画素とB画素とが交互に並ぶように配列される。
1列目の第1の垂直信号線17D(1)は、1、3行目のR画素20(1、1)、20(3、1)に接続される。同様に、奇数の列の第1の垂直信号線は、各列における1、3行目のR画素に接続される。例えば、15列目の第1の垂直信号線17D(15)は、1、3行目のR画素20(1、15)、20(3、15)に接続される。
1列目の第2の垂直信号線17U(1)は、2、4行目のG画素20(2、1)、20(4、1)に接続される。同様に、奇数の列の第2の垂直信号線は、各列における2、4行目のG画素に接続される。例えば、15列目の第2の垂直信号線17U(15)は、2、4行目のG画素20(2、15)、20(4、15)に接続される。
2列目の第1の垂直信号線17D(2)は、2、4行目のB画素20(2、2)、20(4、2)に接続される。同様に、偶数の列の第1の垂直信号線は、各列における2、4行目のB画素に接続される。例えば、16列目の第1の垂直信号線17D(16)は、2、4行目のB画素20(2、16)、20(4、16)に接続される。
2列目の第2の垂直信号線17U(2)は、1、3行目のG画素20(1、2)、20(3、2)に接続される。同様に、偶数の列の第2の垂直信号線は、各列における1、3行目のG画素に接続される。例えば、16列目の第2の垂直信号線17U(16)は、1、3行目のG画素20(1、16)、20(3、16)に接続される。
1、2、15、16列目の第1の垂直信号線17D(1)、17D(2)、17D(15)、17D(16)は第1の1の水平信号線15D1に接続される。3、4、13、14列目の第1の垂直信号線17D(3)、17D(4)、17D(13)、17D(14)は第1の2の水平信号線15D2に接続される。5、6、11、12列目の第1の垂直信号線17D(5)、17D(6)、17D(11)、17D(12)は第1の3の水平信号線15D3に接続される。7、8、9、10列目の第1の垂直信号線17D(7)、17D(8)、17D(9)、17D(10)は第1の4の水平信号線15D4に接続される。
なお、各列の第1の垂直信号線17D(1)〜17D(16)と第1の1〜第1の4の水平信号線15D1〜15D4とは、第1CDS/SH回路(図3において図示せず)及び第1列選択スイッチ部(図3において図示せず)を介して、接続される。
1、2、15、16列目の第2の垂直信号線17U(1)、17U(2)、17U(15)、17U(16)は第2の1の水平信号線15U1に接続される。3、4、13、14列目の第2の垂直信号線17U(3)、17U(4)、17U(13)、17U(14)は第2の2の水平信号線15U2に接続される。5、6、11、12列目の第2の垂直信号線17U(5)、17U(6)、17U(11)、17U(12)は第2の3の水平信号線15U3に接続される。7、8、9、10列目の第2の垂直信号線17U(7)、17U(8)、17U(9)、17U(10)は第2の4の水平信号線15U4に接続される。
なお、各列の第2の垂直信号線17U(1)〜17U(16)と第2の1〜第2の4の水平信号線15U1〜15U4とは、第2CDS/SH回路(図3において図示せず)及び第2列選択スイッチ部(図3において図示せず)を介して、接続される。
以上のような構成の撮像素子10の動作について図4〜図12を用いて説明する。まず、図4のタイミングチャートを用いて、画素信号が第1、第2CDS/SH回路13D、13Uに相関2重サンプリング/サンプルホールドされるまでの動作について説明する。次に図5〜図12を用いて、第1、第2CDS/SH回路13D、13Uにサンプルホールドされた画素信号が第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4に出力される動作について説明する。
まず、T1のタイミング(図4参照)において1行選択信号ΦSL1がONに切替えられることにより、1行目の1〜16列の画素20(1、1)〜20(1、16)が選択される。すなわち、1行目の画素20(1、1)〜20(1、16)から1〜16列の第1、第2の垂直信号線17D(1)〜17D(16)、17U(1)〜17U(16)に原画素信号またはリセット画素信号が出力可能になる。また、同じタイミングでリセット信号ΦRと転送信号ΦTとがONに切替えられることにより、FDとPDとがリセットされ、すべての列の第1、第2の垂直信号線にリセット画素信号が出力される。
T2のタイミングでは、リセットサンプリング信号ΦSHPがONに切替えられることにより、第1、第2のCDS/SH回路13D、13Uにおいて、各列のリセット画素信号がそれぞれサンプリングされる。
T3のタイミングで、転送信号ΦTがONに切替えられることにより、PDに蓄積された電荷がFDに転送され、すべての列の第1、第2の垂直信号線に原画素信号が出力される。T4のタイミングで、受光サンプリング信号ΦSHDがONに切替えられることにより、第1、第2CDS/SH回路13D、13Uに原画素信号がサンプリングされる。
T5のタイミングで、1行選択信号がOFFに切替えられることにより、1行目の1〜16列の画素20(1、1)〜20(1、16)の選択が解除される。なお、このタイミングにおいて、第1、第2CDS/SH回路13D、13Uにおいて、原画素信号からリセット画素信号を減算した画素信号が出力可能となる。
なお、1行目1、3、5、7、9、11、13、15列目のR画素からの出力に基づいて、第1のCDS/SH回路13Dに原画素信号からリセット画素信号を減算した画素信号R1(1)、R2(1)、R3(1)、R4(1)、R5(1)、R6(1)、R7(1)、R8(1)がサンプルホールドされる。
また、1行目2、4、6、8、10、12、14、16列目のG画素からの出力に基づいて、第2のCDS/SH回路13Uに原画素信号からリセット画素信号を減算した画素信号G1(1)、G2(1)、G3(1)、G4(1)、G5(1)、G6(1)、G7(1)、G8(1)がサンプルホールドされる。
T5、T6のタイミングの間に、後述するように画素信号R1(1)〜R8(1)が第1のCDS/SH回路13Dから第1の1〜第1の4の水平信号線15D1〜15D4を介して撮像素子10の外部に出力される。また、同様に画素信号G1(1)〜G8(1)が第2のCDS/SH回路13Uから第2の1〜第2の4の水平信号線15U1〜15U4を介して撮像素子10の外部に出力される。
T6のタイミングにおいて2行目の選択信号がONに切替えられることにより、2行目の1〜16列の画素20(2、1)〜20(2、16)が選択される。また、リセット信号ΦRと転送信号ΦTとがONに切替えられることにより、FDとPDとがリセットされ、すべての列の第1、第2の垂直信号線にリセット信号が出力される。
以後T7〜T9のタイミングでは、T2〜T4のタイミングで行なわれた動作と同様の動作が行なわれる。2行目の画素の選択が解除されるT10のタイミングにおいて、第1、第2CDS/SH回路13D、13Uには、原画素信号からリセット画素信号を減算した画素信号が出力可能となる。
なお、2行目1、3、5、7、9、11、13、15列目のG画素からの出力に基づいて、第2のCDS/SH回路13Uに原画素信号からリセット画素信号を減算した画素信号G1(2)、G2(2)、G3(2)、G4(2)、G5(2)、G6(2)、G7(2)、G8(2)がサンプルホールドされる。
また、2行目2、4、6、8、10、12、14、16列目のB画素からの出力に基づいて、第1のCDS/SH回路13Dに原画素信号からリセット画素信号を減算した画素信号B1(2)、B2(2)、B3(2)、B4(2)、B5(2)、B6(2)、B7(2)、B8(2)がサンプルホールドされる。
T10、T11のタイミングの間に、後述するように画素信号G1(2)〜G8(2)が第2のCDS/SH回路13Uから第2の1〜第2の4の水平信号線15U1〜15U4を介して撮像素子10の外部に出力される。また、同様に画素信号B1(2)〜B8(2)が第1のCDS/SH回路13Dから第1の1〜第1の4の水平信号線15D1〜15D4を介して撮像素子10の外部に出力される。
以後T11〜T15、T16〜T20のタイミングでは、T1〜T5、T6〜T10のタイミングと同様の動作が行なわれ3、4行目の画素からの出力に基づいた画素信号が第1、第2CDS/SH回路13D、13Uにサンプルホールドされる。さらにT20のタイミング以後も、T1〜T5のタイミングと同様の動作が、撮像部11の上端の行の画素に達するまで行なわれ、全画素20からの出力に基づいた画素信号がサンプルホールドされる。
撮像素子10では、全体の画素からの画素信号を出力させる全出力モードと、単一の行における画素の中の1/2の画素からの画素信号を出力させる間引きモードのいずれかに切替えることが可能である。全体モードと間引きモードにおいては、第1、第2CDS/SH回路13D、13Uから第1の1〜4、第2の1〜4の水平信号線15D1〜15D4、15U1〜15U4への画素信号の出力の動作が異なる。
図5〜図8を用いて、全出力モードであるときの水平信号線への出力の動作について説明する。図5、図7は、全出力モードにおける第1、第2の列選択トランジスタの動作を示すタイミングチャートである。図6、図8は、各タイミングにおいて第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4から出力される画素信号を示す図である。
T5のタイミング(図4参照)の後のt1(1)のタイミングで、第1の1、3、5、7列選択トランジスタがONに切替えられ(図5参照)、画素信号R1(1)、R2(1)、R3(1)、R4(1)がそれぞれ第1の1、第1の2、第1の3、第1の4の水平信号線15D1、15D2、15D3、15D4を介して撮像素子10の外部に出力される(図6参照)。
また、同じt1(1)のタイミングで第2の2、4、6、8列選択トランジスタがONに切替えられることにより(図5参照)、画素信号G1(1)、G2(1)、G3(1)、G4(1)が第2の1、第2の2、第2の3、第2の4の水平信号線15U1、15U2、15U3、15U4を介して撮像素子10の外部に出力される(図6参照)。
次にt2(1)のタイミングで、第1の9、11、13、15列選択トランジスタがONに切替えられることにより(図5参照)、画素信号R5(1)、R6(1)、R7(1)、R8(1)が第1の4、第1の3、第1の2、第1の1の水平信号線15D4、15D3、15D2、15D1を介して撮像素子10の外部に出力される(図6参照)。
また、同じt2(1)のタイミングで、第2の10、12、14、16列選択トランジスタがONに切替えられることにより(図5参照)、画素信号G5(1)、G6(1)、G7(1)、G8(1)が第2の4、第2の3、第2の2、第2の1の水平信号線15U4、15U3、15U2、15U1を介して撮像素子10の外部に出力される(図6参照)。
以後のそれぞれのタイミングにおいても、t1(1)、t2(1)のタイミングと同様に、R画素から出力される4つの画素信号とG画素から出力される4つの画素信号とが撮像素子10の外部に出力される。
1行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素の画素信号を出力するまで繰返される。右端の列の画素の画素信号が出力された後、T6のタイミングで前述のように2行目の画素が選択される(図4参照)。
T10のタイミング(図4参照)の後のt1(2)のタイミングで、第2の1、3、5、7列選択トランジスタがONに切替えられ(図7参照)、画素信号G1(2)、G2(2)、G3(2)、G4(2)がそれぞれ第2の1、第2の2、第2の3、第2の4の水平信号線15U1、15U2、15U3、15U4を介して撮像素子10の外部に出力される(図8参照)。
また、同じt1(2)のタイミングで第1の2、4、6、8列選択トランジスタがONに切替えられることにより(図7参照)、画素信号B1(2)、B2(2)、B3(2)、B4(2)が第1の1、第1の2、第1の3、第1の4の水平信号線15D1、15D2、15D3、15D4を介して撮像素子10の外部に出力される(図8参照)。
次にt2(2)のタイミングで、第2の9、11、13、15列選択トランジスタがONに切替えられることにより(図7参照)、画素信号G5(2)、G6(2)、G7(2)、G8(2)が第2の4、第2の3、第2の2、第2の1の水平信号線15U4、15U3、15U2、15U1を介して撮像素子10の外部に出力される(図8参照)。
また、同じt2(2)のタイミングで、第1の10、12、14、16列選択トランジスタがONに切替えられることにより(図7参照)、画素信号B5(2)、B6(2)、B7(2)、B8(2)が第1の4、第1の3、第1の2、第1の1の水平信号線15D4、15D3、15D2、15D1を介して撮像素子10の外部に出力される(図8参照)。
以後のそれぞれのタイミングにおいても、t1(2)、t2(2)のタイミングと同様に、G画素から出力される4つの画素信号とB画素から出力される4つの画素信号とが撮像素子10の外部に出力される。
2行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素の画素信号を出力するまで繰返される。右端の列の画素の画素信号が出力された後、T11のタイミング(図4参照)で、前述のように3行目の画素が選択される。
以後、奇数の行においては、前述のT5とT6との間に行なわれた動作と同様の動作が行なわれる。また、偶数の行においては、前述のT10とT11との間に行なわれた動作と同様の動作が行なわれる。
図9〜図12を用いて、間引きモードであるときの水平信号線への出力の動作について説明する。図9、図11は、間引きモードにおける各列の列選択トランジスタの動作を示すタイミングチャートである。図10、図12は、各タイミングにおいて第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4から出力される画素信号を示す図である。
T5のタイミング(図4参照)の後のt1’(1)のタイミングで、第1の1、5、9、13列選択トランジスタがONに切替えられ(図9参照)、画素信号R1(1)、R3(1)、R5(1)、R7(1)が第1の1、第1の3、第1の4、第1の2の水平信号線15D1、15D3、15D4、15D2を介して撮像素子10の外部に出力される(図10参照)。
また、同じt1’(1)のタイミングで、第2の2、6、10、14列選択トランジスタがONに切替えられ(図9参照)、画素信号G1(1)、G3(1)、G5(1)、G7(1)が第2の1、第2の3、第2の4、第2の2の水平信号線15U1、15U3、15U4、15U2を介して撮像素子10の外部に出力される(図10参照)。
なお、間引きモードにおいては、第1、第2の3、4、7、8、11、12、15、16列選択トランジスタはOFFのままであり、これらの列の画素において生成した画素信号は撮像素子10の外部には出力されない。
以後のそれぞれのタイミングにおいても、t1’(1)のタイミングと同様に、1行目におけるR画素の中で2個ずつ離れた4個のR画素から出力される画素信号と、1行目におけるG画素の中で2個ずつ離れた4個のG画素にから出力される画素信号とが同じタイミングで撮像素子10の外部に出力される。
1行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素信号を出力するまで繰返される。なお、右端の列の画素の画素信号が出力されると、T6のタイミング(図4参照)で、前述のように2行目の画素が選択される。
T10のタイミング(図4参照)の後のt1’(2)のタイミングで、第2の1、5、9、13列選択トランジスタがONに切替えられ(図11参照)、画素信号G1(2)、G3(2)、G5(2)、G7(2)が第2の1、第2の3、第2の4、第2の2の水平信号線15U1、15U3、15U4、15U2を介して撮像素子10の外部に出力される(図12参照)。
また、同じt1’(2)のタイミングで、第1の2、6、10、14列選択トランジスタがONに切替えられ(図11参照)、画素信号B1(2)、B3(2)、B5(2)、B7(2)が第1の1、第1の3、第1の4、第1の2の水平信号線15D1、15D3、15D4、15D2を介して撮像素子10の外部に出力される(図12参照)。
なお、1行目と同様に間引きモードにおいては、第1、第2の3、4、7、8、11、12、15、16列選択トランジスタはOFFのままであり、これらの列の画素において生成した画素信号は撮像素子10の外部には出力されない。
以後のそれぞれのタイミングにおいても、t1’(2)のタイミングと同様に、2行目におけるG画素の中で2個ずつ離れた4個のG画素から出力される画素信号と、2行目におけるB画素の中で2個ずつ離れた4個のB画素から出力される画素信号とが同じタイミングで撮像素子10の外部に出力される。
2行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素の画素信号を出力するまで繰返される。右端の列の画素の画素信号が出力されると、T11のタイミング(図4参照)で、前述のように3行目の画素が選択される。
以後、奇数の行においては、前述のt1’(1)、…のタイミングで行なわれた動作と同様の動作が行なわれる。また、偶数の行においては、前述のt1’(2)、…のタイミングで行なわれた動作と同様の動作が行なわれる。
以上のような構成である本実施形態の撮像素子が有する効果について説明する。
まず、全出力モードの動作について図13を用いて説明する。g行において水平方向に連続する4個のR画素20(g、8×p-7)、20(g、8×p-5)、20(g、8×p-3)、20(g、8×p-1)(pは任意の自然数)によって第p番目のR画素群(第1色画素群)が形成される。
同様にg行において水平方向に連続する4個のG画素20(g、8×p-6)、20(g、8×p-4)、20(g、8×p-2)、20(g、8×p)によって第p番目のG画素群(第2色画素群)が形成される。(g+1)行において、水平方向に連続する4個のG画素20(g+1、8×p-7)、20(g+1、8×p-5)、20(g+1、8×p-3)、20(g+1、8×p-1)によって第p番目のG画素群が形成される。また、(g+1)行において、水平方向に連続する4個のB画素20(g+1、8×p-6)、20(g+1、8×p-4)、20(g+1、8×p-2)、20(g+1、8×p)によって第p番目のB画素群(第3色画素群)が形成される。
前述のように、g行におけるR画素群を構成するR画素20(g、8×p-7)、20(g、8×p-5)、20(g、8×p-3)、20(g、8×p-1)は、第1の垂直信号線、第1のCDS/SH回路(図13において図示せず)、及び第1の列選択スイッチ部(図13において図示せず)を介して、第1の1〜第1の4の水平信号線15D1〜15D4にそれぞれ別々に接続されている。
同様に、それぞれの行におけるG画素群を構成するG画素20(g、8×p-6)、20(g、8×p-4)、20(g、8×p-2)、20(g、8×p)、或いは20(g+1、8×p-7)、20(g+1、8×p-5)、20(g+1、8×p-3)、20(g+1、8×p-1)は第2の垂直信号線、第2のCDS/SH回路(図13において図示せず)、及び第2の列選択スイッチ部(図13において図示せず)を介して、第2の1〜第2の4の水平信号線15U1〜15U4にそれぞれ別々に接続されている。
同様に、それぞれの行におけるB画素群を構成するB画素20(g+1、8×p-6)、20(g+1、8×p-4)、20(g+1、8×p-2)、20(g+1、8×p)は、第1の垂直信号線、第1のCDS/SH回路、及び第1の列選択スイッチ部を介して、第1の1〜第1の4の水平信号線15D1〜15D4にそれぞれ別々に接続されている。
全出力モードのとき、単一のタイミングで、g行の第pの画素群を構成するR画素20(g、8×p-7)、20(g、8×p-5)、20(g、8×p-3)、20(g、8×p-1)から出力される画素信号R(4×p−3)(g)、R(4×p−2)(g)、R(4×p−1)(g)、R(4×p)(g)が第1の1〜第1の4の水平信号線15D1〜15D4のいずれかを介して出力される。
また、同じタイミングで、g行の第pの画素群を構成するG画素20(g、8×p-6)、20(g、8×p-4)、20(g、8×p-2)、20(g、8×p)から出力される画素信号G(4×p−3)(g)、G(4×p−2)(g)、G(4×p−1)(g)、G(4×p)(g)が第2の1〜第2の4の水平信号線15U1〜15U4のいずれかを介して出力される。
同様に、単一のタイミングで、(g+1)行の第pの画素群を構成するG画素20(g+1、8×p-7)、20(g+1、8×p-5)、20(g+1、8×p-3)、20(g+1、8×p-1)から出力される画素信号G(4×p−3)(g+1)、G(4×p−2)(g+1)、G(4×p−1)(g+1)、G(4×p)(g+1)が第2の1〜第2の4の水平信号線15U1〜15U4のいずれかを介して出力される。
また、同じタイミングで、(g+1)行の第pの画素群を構成するB画素20(g+1、8×p-6)、20(g+1、8×p-4)、20(g+1、8×p-2)、20(g+1、8×p)から出力される画素信号B(4×p−3)(g+1)、B(4×p−2)(g+1)、B(4×p−1)(g+1)、B(4×p)(g+1)が第1の1〜第1の4の水平信号線15D1〜15D4を介して出力される。
したがって、全出力モードにおけるすべてのタイミングで、第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4から8つの画素信号を出力することが可能である。
次に間引きモードの時の動作について説明する。前述のように、g行において(8×p−7)列目のR画素20(g、8×p-7)と、(8×p−7)列目のR画素20(g、8×p-7)からR画素の中で互いに2個ずつ離れて配置される3個のR画素20(g、8×p-3)、20(g、8×p+1)、20(g、8×p+5)とが、第1の垂直信号線、第1のCDS/SH回路、及び第1の列選択スイッチ部を介して、第1の1〜第1の4の水平信号線15D1〜15D4にそれぞれ別々に接続されている。
同様に、g行における(8×p−6)列目のG画素20(g、8×p-6)と、(8×p−6)列目のG画素20(g、8×p-6)からG画素の中で互いに2個ずつ離れて配置される3個のG画素20(g、8×p-2)、20(g、8×p+2)、20(g、8×p+6)とが、第2の垂直信号線、第2のCDS/SH回路、及び第2の列選択スイッチ部を介して、第2の1〜第2の4の水平信号線15U1〜15U4にそれぞれ別々に接続されている。
同様に、(g+1)行における(8×p−7)列目のG画素20(g+1、8×p-7)と、(8×p−7)列目のG画素20(g+1、8×p-7)からG画素の中で互いに2個ずつ離れて配置される3個のG画素20(g+1、8×p-3)、20(g+1、8×p+1)、20(g+1、8×p+5)とが、第2の垂直信号線、第2のCDS/SH回路、及び第2の列選択スイッチ部を介して、第2の1〜第2の4の水平信号線15U1〜15U4にそれぞれ別々に接続されている。
同様に、(g+1)行における(8×p−6)列目のB画素20(g+1、8×p-6)と、(8×p−6)列目のB画素20(g+1、8×p-6)からB画素の中で互いに2個ずつ離れて配置される3個のB画素20(g+1、8×p-2)、20(g+1、8×p+2)、20(g+1、8×p+6)とが、第1の垂直信号線、第1のCDS/SH回路、及び第1の列選択スイッチ部を介して、第1の1〜第1の4の水平信号線15D1〜15D4にそれぞれ別々に接続されている。
間引きモードのとき、単一のタイミングで、g行におけるR画素の中で2個ずつ離れて配置される4個のR画素20(g、8×p-7)、20(g、8×p-3)、20(g、8×p+1)、20(g、8×p+5)から出力される画素信号R(4×p−3)(g)、R(4×p−1)(g)、R(4×p+1)(g)、R(4×p+3)(g)が第1の1〜第1の4の水平信号線15D1〜15D4のいずれかを介して出力される。
また、同じタイミングで、g行におけるG画素の中で2個ずつ離れて配置される4個のG画素20(g、8×p-6)、20(g、8×p-2)、20(g、8×p+2)、20(g、8×p+6)から出力される画素信号G(4×p−3)(g)、G(4×p−1)(g)、G(4×p+1)(g)、G(4×p+3)(g)が第2の1〜第2の4の水平信号線15U1〜15U4のいずれかを介して出力される。
同様に、単一のタイミングで、(g+1)行におけるG画素の中で2個ずつ離れて配置される4個のG画素20(g+1、8×p-7)、20(g+1、8×p-3)、20(g+1、8×p+1)、20(g+1、8×p+5)とから出力される画素信号G(4×p−3)(g+1)、G(4×p−1)(g+1)、G(4×p+1)(g+1)、G(4×p+3)(g+1)が第1の1〜第1の4の水平信号線15U1〜15U4のいずれかを介して出力される。
また、同じタイミングで、(g+1)行におけるB画素の中で2個ずつ離れて配置される4個のB画素20(g+1、8×p-6)、20(g+1、8×p-2)、20(g+1、8×p+2)、20(g+1、8×p+6)から出力される画素信号B(4×p−3)(g+1)、B(4×p−1)(g+1)、B(4×p+1)(g+1)、B(4×p+3)(g+1)が第2の1〜第2の4の水平信号線15D1〜15D4のいずれかを介して出力される。
したがって、間引きモードにおけるすべてのタイミングにおいても、第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4から8つの画素信号を出力することが可能である。
以上のように、本実施形態の撮像素子によれば、単一の画素からの画素信号の出力を複数の水平信号線のいずれかに切替えることなく、全出力も間引き出力も可能になる。したがって、従来の撮像素子10’に用いられた切替スイッチ18(図28参照)が不要である。
次に本発明の第2の実施形態を適用した撮像素子について説明する。第2の実施形態では、第1、第2CDS/SH回路と第1の1〜第1の4、第2の1〜第2の4の水平信号線との接続、及び、間引きモードにおける列選択信号の出力が第1の実施形態と異なる。第1の実施形態と異なる点を中心に第2の実施形態を説明する。なお、第1の実施形態と同じ機能を有する部位には同じ符号を付けている。
図14は、第2の実施形態における1、2行目の1〜31列までの奇数の列に配置されたR画素とG画素と第1の1〜第1の4、第2の1〜第2の4の水平信号線との接続を示す回路図である。説明を簡単にするために図14には、1〜31列目の奇数の列の1行目のR画素及び2行目のG画素と、第1、第2の垂直信号線と、第1の1〜第1の4、第2の1〜第2の4の水平信号線とが図示される。
なお、連続する奇数の列のR画素の間にはG画素及び第1、第2の垂直信号線が、連続する奇数の列のG画素の間にはB画素が配置されている。さらに、第1の実施形態と同様に奇数の行にはR画素とG画素とが、偶数の行にはG画素とB画素とが、ベイヤー方式に配置されている。
1〜15列までの奇数の列の第1の垂直信号線17D(1)、17D(3)、17D(5)、17D(7)、17D(9)、17D(11)、17D(13)、17D(15)と第1の1〜第1の4の水平信号線15D1〜15D4との接続は、第1の実施形態と同じである。また、1〜15列までの奇数の列の第2の垂直信号線17U(1)、17U(3)、17U(5)、17U(7)、17U(9)、17U(11)、17U(13)、17U(15)と第2の1〜第2の4の水平信号線15U1〜15U4との接続は、第1の実施形態と同じである。
23、29列目の第1の垂直信号線17D(23)、17D(29)と、第1の1の水平信号線15D1とが接続される。17、27列目の第1の垂直信号線17D(17)、17D(27)と、第1の2の水平信号線15D2とが接続される。19、25列目の第1の垂直信号線17D(19)、17D(25)と、第1の3の水平信号線15D3とが接続される。21、31列目の第1の垂直信号線17D(21)、17D(31)と、第1の4の水平信号線15D4とが接続される。
23、29列目の第2の垂直信号線17U(23)、17U(29)と、第2の1の水平信号線15U1とが接続される。17、27列目の第2の垂直信号線17U(17)、17U(27)と、第2の2の水平信号線15U2とが接続される。19、25列目の第2の垂直信号線17U(19)、17U(25)と、第2の3の水平信号線15U3とが接続される。21、31列目の第2の垂直信号線17U(21)、17U(31)と、第2の4の水平信号線15U4とが接続される。
なお、2〜32列までの偶数の列の第1の垂直信号線(図示せず)と第1の1〜第1の4の水平信号線15D1〜15D4との接続は、それぞれ1つ前の奇数の列の第1の垂直信号線と第1の1〜第1の4の水平信号線15D1〜15D4との接続と同じである。
また、2〜32列までの偶数の列の第2の垂直信号線(図示せず)と第2の1〜第2の4の水平信号線15U1〜15U4との接続は、それぞれ1つ前の列の第2の垂直信号線と第2の1〜第2の4の水平信号線15U1〜15U4との接続と同じである。
なお、33列以降の列において、1〜32列における第1の垂直信号線(図示せず)と第1の1〜第1の4の水平信号線15D1〜15D4との接続と同じ接続が繰り返される。同様に、33列以降の列において、1〜32列における第2の垂直信号線(図示せず)と第2の1〜第2の4の水平信号線15U1〜15U4との接続と同じ接続が繰り返される。すなわち、33列以降においては32列前の列と同じ接続となる。
以上のような構成の撮像素子100の動作について図15〜図20を用いて説明する。なお、画素信号が第1、第2のCDS/SH回路13D、13Uに相関2重サンプリング/サンプルホールドされるまでの動作までの動作は、第1の実施形態と同じである(図4参照)。
本実施形態を適用した撮像素子100では、第1の実施形態と異なり、全体モード、1/2の画素からの画素信号を出力させる第1の間引きモード、及び1/4の画素からの画素信号を出力させる第2の間引きモードのいずれかのモードに切り替え可能である。
全体モードでは、T5のタイミング(図4参照)の後のt1(1)のタイミングにおいて第1の1、3、5、7列選択トランジスタ及び第2の2、4、6、8列選択トランジスタがONに切替えられる(図15参照)ことにより画素信号R1(1)〜R4(1)、G1(1)〜G4(1)、が第1の実施形態と同様に出力される(図16参照)。
また、t2(1)のタイミングにおいて第1の9、11、13、15列選択トランジスタ及び第2の10、12、14、16列選択トランジスタがONに切替えられる(図15参照)ことにより画素信号R5(1)〜R8(1)、G5(1)〜G8(1)、が第1の実施形態と同様に出力される(図16参照)。
t3(1)のタイミングで、第1の17、19、21、23列選択トランジスタがONに切替えられることにより(図15参照)、17、19、21、23列のR画素からの出力に基づいて生成される画素信号R9(1)、R10(1)、R11(1)、R12(1)が、第1の2、第1の3、第1の4、第1の1の水平信号線15D2、15D3、15D4、15D1を介して出力される(図16参照)。
また、同じt3(1)のタイミングで、第2の18、20、22、24列選択トランジスタがONに切替えられることにより(図15参照)、18、20、22、24列のG画素からの出力に基づいて生成される画素信号G9(1)、G10(1)、G11(1)、G12(1)が、第2の2、第2の3、第2の4、第2の1の水平信号線15U2、15U3、15U4、15U1を介して出力される(図16参照)。
次にt4(1)のタイミングで、第1の25、27、29、31列選択トランジスタ(図示せず)がONに切替えられることにより(図16参照)、25、27、29、31列のR画素からの出力に基づいて生成される画素信号R13(1)、R14(1)、R15(1)、R16(1)が、第1の3、第1の2、第1の1、第1の4の水平信号線15D3、15D2、15D1、15D4を介して出力される(図16参照)。
また、同じt4(1)のタイミングで、第2の26、28、30、32列選択トランジスタ(図示せず)がONに切替えられることにより(図15参照)、26、28、30、32列のG画素からの出力に基づいて生成される画素信号G13(1)、G14(1)、G15(1)、G16(1)が、第2の3、第2の2、第2の1、第2の4の水平信号線15U3、15U2、15U1、15U4を介して出力される(図16参照)。
以後のそれぞれタイミングにおいても、t1(1)〜t4(1)と同様にR画素から出力される4つの画素信号とG画素から出力される4つの画素信号とが出力される。1行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素に達するまで繰返される。右端の列の画素の画素信号が出力されると、T6(図4参照)のタイミングで前述のように2行目の画素が選択される。
T10とT11のタイミング(図4参照)の間に、同様にして2行目において、画素群毎に同一のG画素群を構成するG画素から出力される4つの画素信号、及び同一のB画素群を構成するB画素から出力される4つの画素信号が撮像素子100の外部に出力される。
以後、奇数の行においては、前述のt1(1)〜t4(1)のタイミングに行なわれた動作と同様にしてR画素から出力される画素信号、及びG画素から出力される画素信号が撮像素子100の外部に出力される。また、偶数の行においても、同様にしてG画素から出力される画素信号、及びB画素から出力される画素信号が撮像素子100の外部に出力される。
図17、図18を用いて、第1の間引きモードであるときの水平信号線への出力の動作について説明する。T5のタイミング(図4参照)の後のt1’(1)のタイミングで、画素信号R1(1)、R3(1)、R5(1)、R7(1)、及びG1(1)、G3(1)、G5(1)、G7(1)が第1の実施形態と同様に出力される。
次にt2’(1)のタイミングで、第1の17、21、25、29列選択信号がONに切替えられる(図17参照)ことにより、17、21、25、29列目のR画素からの出力に基づいて生成される画素信号R9(1)、R11(1)、R13(1)、R15(1)が第1の2、第1の4、第1の3、第1の1水平信号線15D2、15D4、15D3、15D1を介して撮像素子100の外部に出力される(図18参照)。
また、同じt2’(1)のタイミングで、第2の18、22、26、30列選択トランジスタ(図示せず)がONに切替えられることにより(図17参照)、18、22、26、30列のG画素からの出力に基づいて生成される画素信号G9(1)、G11(1)、G13(1)、G15(1)が、第2の2、第2の4、第2の3、第2の1の水平信号線15U2、15U4、15U3、15U1を介して出力される(図18参照)。
なお、第1の間引きモードにおいては、第1、第2の3、4、7、8、11、12、15、16、19、20、23、24、27、28、31、32列列選択トランジスタはOFFのままであり、これらの列の画素からの出力に基づいて生成される画素信号は撮像素子100の外部には出力されない(図17参照)。
以後のタイミングでも、1行目におけるR画素の中で2個ずつ離れた4個のR画素から出力される画素信号、及び1行目におけるG画素の中で2個ずつ離れた4個のG画素から出力される画素信号が撮像素子100の外部に出力される。
1行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素信号を出力するまで繰返される。なお、右端の列の画素の画素信号が出力されると、T6のタイミング(図4参照)で、前述のように2行目の画素が選択される。
T10とT11のタイミング(図4参照)の間も同様にして、2行目におけるG画素の中で2個ずつ離れた4個のG画素から出力される画素信号、及び2行目におけるB画素の中で2個ずつ離れた4個のB画素から出力される画素信号が撮像素子100の外部に出力される。
以後、奇数の行においては、前述のt1’(1)、t2’(1)、…のタイミングに行なわれた動作と同様にしてR画素から出力される画素信号、及びG画素から出力される画素信号が撮像素子100の外部に出力される。また、偶数の行においても、同様にしてG画素から出力される画素信号、及びB画素から出力される画素信号が撮像素子100の外部に出力される。
図19、図20を用いて、第2の間引きモードであるときの水平信号線への出力の動作について説明する。T5のタイミング(図4参照)の後のt1”のタイミングで、第1の1、9、17、25列列選択トランジスタがONに切替えられる(図19参照)ことにより、1、9、17、25列目のR画素からの出力に基づいて生成される画素信号R1(1)、R5(1)、R9(1)、R13(1)が第1の1、第1の4、第1の2、第1の3の水平信号線15D1、15D4、15D2、15D3を介して撮像素子100の外部に出力される(図20参照)。
また、同じt1”(1)のタイミングで、第2の2、10、18、26列選択トランジスタ(図示せず)がONに切替えられることにより(図19参照)、2、10、18、26列のG画素からの出力に基づいて生成される画素信号G1(1)、G5(1)、G9(1)、G13(1)が、第2の1、第2の4、第2の2、第2の3の水平信号線15U1、15U4、15U2、15U3を介して出力される(図20参照)。
なお、第2の間引きモードにおいては、第1、第2の3〜8、11〜16、19〜24、27〜32列選択トランジスタはOFFのままであり、これらの列の画素からの出力に基づいて生成される画素信号は撮像素子100の外部には出力されない(図19参照)。
以後のタイミングでも、1行目におけるR画素の中で4個ずつ離れた4個のR画素から出力される画素信号、及び1行目におけるG画素の中で4個ずつ離れた4個のG画素から出力される画素信号が撮像素子100の外部に出力される。
1行目の列選択トランジスタのON・OFFの切替は、撮像部11の右端の列の画素信号を出力するまで繰返される。なお、右端の列の画素の画素信号が出力されると、T6のタイミング(図4参照)で、前述のように2行目の画素が選択される。
T10とT11のタイミング(図4参照)の間も同様にして、2行目におけるG画素の中で4個ずつ離れた4個のG画素から出力される画素信号、及び2行目におけるB画素の中で4個ずつ離れた4個のB画素から出力される画素信号が撮像素子100の外部に出力される。
以後、奇数の行においては、前述のt1”(1)、…のタイミングに行なわれた動作と同様にしてR画素から出力される画素信号、及びG画素から出力される画素信号が撮像素子100の外部に出力される。また、偶数の行においても、同様にしてG画素から出力される画素信号、及びB画素から出力される画素信号が撮像素子100の外部に出力される。
以上のような構成である本実施形態の撮像素子100によれば、第1の実施形態と同じ機能を発揮することが可能である。すなわち、全出力モード及び第1の間引きモードにおけるすべてのタイミングで、第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4から8つの画素信号を出力することが可能である。
さらに、本実施形態の撮像素子100が有する効果について説明する。
g行において(16×r−15)列目(rは任意の自然数)のR画素20(g、16×r-15)と、(16×r−15)列目のR画素20(g、16×r-15)からR画素の中で互いに4個ずつ離れて配置される3個のR画素20(g、16×r-7)、20(g、16×r+1)、20(g、16×r+9)が、第1の垂直信号線、第1のCDS/SH回路、及び第1の列選択スイッチ部を介して、第1の1〜第1の4の水平信号線15D1〜15D4にそれぞれ別々に接続されている(図16参照)。
同様に、g行における(16×r−14)列目のG画素20(g、16×r-14)と、(16×r−14)列目のG画素20(g、16×r-14)からG画素の中で互いに4個ずつ離れて配置される3個のG画素20(g、16×r-6)、20(g、16×r+2)、20(g、16×r+10)とが、第2の垂直信号線、第2のCDS/SH回路、及び第2の列選択スイッチ部を介して、第2の1〜第2の4の水平信号線15U1〜15U4にそれぞれ別々に接続されている。
同様に、(g+1)行における(16×r−15)列目のG画素20(g+1、16×r-15)と、(16×r−15)列目のG画素20(g+1、16×r-15)からG画素の中で互いに4個ずつ離れて配置される3個のG画素20(g+1、16×r-7)、20(g+1、16×r+1)、20(g+1、16×r+9)とが、第2の垂直信号線、第2のCDS/SH回路、及び第2の列選択スイッチ部を介して、第2の1〜第2の4の水平信号線15U1〜15U4にそれぞれ別々に接続されている。
同様に、(g+1)行における(16×r−14)列目のB画素20(g+1、16×r-14)と、(16×r−14)列目のB画素20(g+1、16×r-14)からB画素の中で互いに4ずつ離れて配置される3個のB画素20(g+1、16×r-6)、20(g+1、16×r+2)、20(g+1、16×r+10)とが、第1の垂直信号線、第1のCDS/SH回路、及び第1の列選択スイッチ部を介して、第1の1〜第1の4の水平信号線15D1〜15D4にそれぞれ別々に接続されている。
第2の間引きモードのとき、単一のタイミングで、g行におけるR画素の中で4個ずつ離れて配置される4個のR画素20(g、16×r-15)、20(g、16×r-7)、20(g、16×r+1)、20(g、16×r+9)から出力される画素信号R(8×r−7)(g)、R(8×r−3)(g)、R(8×r+1)(g)、R(8×r+5)(g)が第1の1〜第1の4の水平信号線15D1〜15D4のいずれかを介して出力される。
また、同じタイミングで、g行におけるG画素の中で4個ずつ離れて配置される4個のG画素20(g、16×r-14)、20(g、16×r-6)、20(g、16×r+2)、20(g、16×r+10)から出力される画素信号G(8×r−7)(g)、G(8×r−3)(g)、G(8×r+1)(g)、G(8×r+5)(g)が第2の1〜第2の4の水平信号線15U1〜15U4のいずれかを介して出力される。
同様に、単一のタイミングで、(g+1)行におけるG画素の中で4個ずつ離れて配置される4個のG画素20(g+1、16×r-15)、20(g+1、16×r-7)、20(g+1、16×r+1)、20(g+1、16×r+9)から出力される画素信号G(8×r−7)(g+1)、G(8×r−3)(g+1)、G(8×r+1)(g+1)、G(8×r+5)(g+1)が第2の1〜第2の4の水平信号線15U1〜15U4のいずれかを介して出力される。
また、同じタイミングで、(g+1)行におけるB画素の中で4個ずつ離れて配置される4個のB画素20(g+1、16×r-14)、20(g+1、16×r-6)、20(g+1、16×r+2)、20(g+1、16×r+10)から出力される画素信号B(8×r−7)(g+1)、B(8×r−3)(g+1)、B(8×r+1)(g+1)、B(8×r+5)(g+1)が第1の1〜第1の4の水平信号線15D1〜15D4のいずれかを介して出力される。
以上のように、第2の間引きモードのときも、すべてのタイミングで、第1の1〜第1の4、第2の1〜第2の4の水平信号線15D1〜15D4、15U1〜15U4から8つの画素信号を出力することが可能である。
したがって、以上のような構成である本実施形態の撮像素子によれば、単一の画素からの画素信号の出力を複数の水平信号線のいずれかに切替えることなく、全出力も、複数のパターンの間引き出力も可能になる。したがって、従来の撮像素子10’に用いられた切替スイッチ18(図26参照)が不要である。
次に、第1の実施形態の変形例について説明する。図21は本変形例の撮像素子101の1〜4行、1〜16列に配列されたR画素、G画素、及びB画素から垂直信号線群150までの間の接続を示す回路図である。
本変形例では、第1の実施形態と異なり、垂直信号線170(1)〜170(16)は各列に1本設けられ、単一の列に並ぶすべてのR、G画素、または単一の列に並ぶすべてのG、B画素が同じ垂直信号線に接続される。また、各垂直信号線170(1)〜170(16)と1〜4の水平信号線1501〜1504との接続も第1の実施形態と異なっている。
1、8、9、13列目の垂直信号線170(1)、170(8)、170(9)、170(13)は、1の水平信号線1501に接続される。2、7、11、14列目の垂直信号線170(2)、170(7)、170(11)、170(14)は、2の水平信号線1502に接続される。3、6、10、15列目の垂直信号線170(3)、170(6)、170(10)、170(15)は、3の水平信号線1503に接続される。4、5、12、16列目の垂直信号線170(4)、170(5)、170(12)、170(16)は、4の水平信号線1504に接続される。
なお、第1の実施形態と同様に、各垂直信号線170(1)〜170(16)と各水平信号線1501〜1504とは、第1CDS/SH回路(図21において図示せず)及び第1列選択スイッチ部(図21において図示せず)を介して接続される。
以上のような構成の変形例において、全出力モード時には行に沿って4個連続して並ぶ画素、例えば1〜4列目の画素200(1、1)〜200(1、4)、または5〜8列目の画素200(1、5)〜200(1、8)、によって構成される画素郡毎に画素信号を単一のタイミングで1〜4の水平信号線1501〜1504に出力させる。
また、間引きモード時には、1列目のR画素200(1、1)から3個おきに並ぶ画素200(1、4)、200(1、7)、200(1、10)から出力される画素信号を、単一のタイミングで1の水平信号線1501、4の水平信号線1504、2の水平信号線1502、3の水平信号線1503を介して撮像素子101の外部に出力させる。
以上のような構成と動作を実行する撮像素子101によれば、全入力モード及び間引きモードにおけるすべてのタイミングですべての水平信号線から画素信号を出力することが可能である。
なお、第1、第2の実施形態を適用した撮像素子において、単一の色に対応した画素信号を出力するための水平信号線は4本であるが、複数であればよい。m本の第1の水平信号線(mは2以上の整数)を有する撮像素子において、互いに隣接するm個の同じ色の画素により画素群を形成し、各画素が同一の画素群を構成する画素と異なる水平信号線に接続される構成であって、画素郡毎に各水平信号線を介して画素信号を読み出すことにより、全出力モードにおいてm本すべての水平信号線から同時に画素信号を出力させることが可能になる。なお、変形例における水平信号線も4本でなくても、複数であれば同様の効果を得ることが出来る。
なお、同じタイミングで画素信号を出力させる水平信号線は色毎に、4本ずつであるが、異なっていても第1、第2の実施形態と同じ効果を有する。すなわち、第1の水平信号線をm本、第2の水平信号線をn本にすることも可能である。
また、第1、第2の実施形態において、間引きモード及び第1の間引きモードでは列毎の色毎に1/2の読み出し、すなわち2個おきに読み出しを行ったが、何個おきの読出しを行ってもよい。
α個(αは2以上の整数)おきの読出し、すなわち列毎の色毎に1/αの読み出しを行なう場合は、同一の色の画素の中で互いにα個ずつ離れて並ぶ4個の画素が、それぞれ異なる水平信号線に接続されていればよい。間引きモード時にはこれらの4つの画素毎に各水平信号線を介して画素信号を出力させれば、間引きモードにおいてもすべての水平信号線から同時に画素信号を出力させることが可能である。なお、変形例における間引きも1/αであってもよい。
なお、前述のように、m本の水平信号線を用いてα個おきの読み出しを行なう場合は、同一の色の画素の中で互いにα個ずつ離れて並ぶm個の画素が、それぞれ異なる水平信号線に接続されればよい。
また、第1、第2の実施形態では、間引きモード、第1、第2の間引きモードのいずれにおいても、同時に読出される2色についての画素信号は同じ割合での間引き、例えば1/2または1/4で行なわれるが、別々にすることも可能である。例えば、一方の間引きを1/α、他方の間引きを1/γで行うことも可能である。
また、第2の実施形態において、第2の間引きモードで4個おきの読出しを行なったが、第1の間引きモードに関係なく、何個おきの読み出しを行ってもよい。すなわち、列毎の色毎にβ個おきの読出しを行なう場合、第1の間引きモードを可能にさせる前述の構成に、同一の色の画素の中で互いにβ個ずつ離れて並ぶ4個の画素がそれぞれ異なる水平信号線に接続される構成を付加すればよい。
また、第1、第2の実施形態の撮像素子では、間引きモード、及び第1、第2間引きモードにおいてすべての奇数行のR画素とG画素とから画素信号を出力させる構成であるが、各奇数行のR画素とG画素とのいずれか一方のみを出力させることも可能である。同様に、各偶数行のG画素とB画素とのいずれか一方のみを出力させることも可能である。
また、第1、第2の実施形態では列毎に間引きを行なう構成であるが、間引きモード、及び第1、第2間引きモードにおいてさらに行毎に間引きを行なってもよい。例えば、1、2行目の画素から画素信号を出力し、3、4行目の画素からの画素信号の出力を間引いてもよい。間引く行の行選択トランジスタをOFFのままにすることにより、行の間引きは可能である。
また、第1、第2の実施形態において、各画素はカラーフィルタによって覆われているが、画素をカラーフィルタで覆わない撮像素子に対して適用することも可能である。また、カラーフィルタの配列はベイヤー方式であるが、補色市松式差線順次方式に配列しても本実施形態と同じ効果を発揮することは可能である。
また、第1、第2の実施形態における撮像素子はCMOS固体撮像素子であるが、従来公知のXYアドレス方式の撮像素子にも適用可能である。
また、第1、第2の実施形態における撮像素子は2次元の画素信号を出力するイメージセンサであるが、1次元の画素信号を出力するラインセンサにも適用可能である。
次に、本発明の第1の実施形態を適用した画像信号処理装置について、図22を用いて説明する。図22は、前述の第1の実施形態を適用した撮像素子と本実施形態の画像信号処理装置を有する撮像装置の構成を示すブロック図である。
撮像装置40は、撮像素子10と画像信号処理装置30とによって構成される。画像信号処理装置30は、A/Dコンバータ31、デジタルシグナルプロセッサ(DSP)32、RAM33、及びCPU34によって構成される。
A/Dコンバータ31は、撮像素子10の第1の1〜第1の4、第2の1〜第2の4の水平信号線15U1〜15U4、15D1〜15D4のそれぞれの出力バス(図示せず)に接続される。撮像素子10から出力される画素信号は、A/Dコンバータ31においてA/D変換が行なわれ、デジタル信号に変換される。
A/Dコンバータ31は、DSP32に接続される。また、DSP32はRAM33に接続される。A/Dコンバータ31において、デジタル信号に変換された画素信号はDSP32に出力される。DSP32に出力された画素信号は、作業用のメモリであるRAM33に格納される。なお、RAM33に画素信号を格納するときに後述する配列の処理が行われる。
RAM33に格納された画素信号は再びDSP32に出力され、ホワイトバランス、補完処理、γ補正等の所定の信号処理が行われる。所定の信号処理が行われた画素信号は、D/A変換された後にLCDモニタ(図示せず)に出力され、画素信号に対応する画像が表示される。また、所定のデータ処理が行われた画素信号は、メモリカード(図示せず)などの記憶媒体に格納される。
CPU34は、撮像素子10及びDSP32に接続される。CPU34によって撮像装置40全体の制御が行なわれる。例えば、垂直シフトレジスタ12及び第1、第2の水平シフトレジスタ14D、14Uの動作、及び後述する配列の処理はCPU34によって制御される。
RAM33に画素信号を格納するときの、配列の処理について説明する。RAM33には撮像部11に配置されたそれぞれの画素20に対応する画素信号毎に格納する領域が定められる。また、各画素信号を定める領域は、全入力モード(図23参照)と間引きモード(図24参照)とにおいて別々に定められる。
図23に示すように、RAM33の全入力モード格納領域WAは、1行目のR画素、G画素から出力される画素信号を格納する領域WRA1、WGA1が、2行目のG画素、B画素から出力される画素信号を格納する領域WGA2、WBA2が定められる。3行目以降についても画素信号を格納する領域が定められる。また、各行において、順番にすべての画素信号を格納する領域が定められる。
図24に示すように、RAM33の間引きモード格納領域TOAは、全入力モード格納領域WAと異なり、各行において、順番に2個おきの画素信号を格納する領域が定められる(TORA1、TOGA1、TOGA2、TOBA2、…参照)。
図6、図8、図10、図12に示すように、DSP32にはA/D31コンバータを介して、同じタイミングで色毎に4画素の画素信号が入力される。出力のタイミングと出力される水平信号線との組合わせに基づいて、入力される画素信号はRAM33の定められた領域に格納される。
例えば、全出力モードにおいては、1行目についてのt1(1)のタイミングで第1の1、第1の2、第1の3、第1の4の水平信号線15D1、15D2、15D3、15D4から出力される画素信号はそれぞれ、全入力モード確認領域WAにおけるR1(1)、R2(1)、R3(1)、R4(1)のための領域に格納される。
t2(1)のタイミングで第1の1、第1の2、第1の3、第1の4の水平信号線15D1、15D2、15D3、15D4から出力された画素信号は、全入力モード確認領域WAにおけるR8(1)、R7(2)、R6(3)、R5(4)のための領域に格納される。1行目のR画素からの画素信号を出力する他のタイミングも同様である。
第2の1〜第2の4の水平信号線についても、同様に出力されるタイミングに応じてG画素から出力される画素信号が全入力モード格納領域WAにおいて定められた領域に格納される。
また、間引きモードにおいては、1行目についてのt1’(1)のタイミングで第1の1、第1の2、第1の3、第1の4の水平信号線15D1、15D2、15D3、15D4から出力された画素信号はそれぞれ、間引きモード格納領域TOAにおけるR1(1)、R7(1)、R3(1)、R5(1)のための領域に格納される。
以上のような構成である本実施形態の画像信号処理装置30による効果を従来の撮像素子及び画像信号処理装置を用いる場合と比べて説明する。なお、説明を簡単にするために、従来の単一の色の画素、R画素についてのみであるとして説明する。
前述のように、従来の撮像素子10’では全入力モード、すなわち画素信号の出力を第1出力線18aに切替えるモードにおいて、1行目において第1の画素群を構成する1〜4列目の画素20’(1、1)〜20’(1、4)は列の順番に、1〜4の水平信号線15’1〜15’4に接続される。
また、第2の画素群を構成する5〜8列目の画素20’(1、5)〜20’(1、8)も列の順番に、1〜4の水平信号線15’1〜15’4に接続される。
同様に1行目の各画素群を構成する4個の画素は、列が並ぶ順番に1〜4の水平信号線15’1〜15’4に接続される。また、同様に、各行において各画素群を構成する4個の画素も、列が並ぶ順番に1〜4の水平信号線15’1〜15’4に接続される。
したがって、全入力モードでは、1の水平信号線15’1から出力される画素信号は全入力モード格納領域WAにおけるR1(1)、R5(1)、…、R(4×p−3)(1)のための領域に順番に格納すればよい。同様に、2の水平信号線15’2から出力される画素信号は全入力モード格納領域WAにおけるR2(1)、R6(1)、…、R(4×p−2)(1)のための領域に順番に格納すればよい。
同様に、3の水平信号線15’3から出力される画素信号は全入力モード格納領域WAにおけるR3(1)、R7(1)、…、R(4×p−1)(1)のための領域に順番に格納すればよい。同様に、4の水平信号線15’4から出力される画素信号は全入力モード格納領域WAにおけるR4(1)、R8(1)、…、R(4×p)(1)のための領域に順番に格納すればよい。
また、従来の撮像素子10’では間引きモード、すなわち画素信号の出力を第2出力線18bに切替えるモードにおいて、1行目の画素において2個おきに離れて並べられる4個の画素20’(1、1)、20’(1、3)、20’(1、5)、20’(1、7)は順番に、第1の1、第1の2、第1の3、第1の4の水平信号線15’D1、15’D2、15’D3、15’D4に接続される。
同様に1行目において2個おき離れて並べられる4個の画素は、列が並ぶ順番に1〜4の水平信号線15’1〜15’4に接続される。また、同様に、各行において2個おきに離れて並べられる4個の画素も1〜4の水平信号線15’1〜15’4に接続される。
したがって、間引きモードでは、1の水平信号線15’1から出力される画素信号は全入力モード格納領域WAにおけるR1(1)、R9(1)、…、R(8×p−7)(1)のための領域に順番に格納すればよい。同様に、2の水平信号線15’2から出力される画素信号は全入力モード格納領域WAにおけるR3(1)、R11(1)、…、R(8×p−5)(1)のための領域に順番に格納すればよい。
同様に、3の水平信号線15’3から出力される画素信号は全入力モード格納領域WAにおけるR5(1)、R13(1)、…、R(8×p−3)(1)のための領域に順番に格納すればよい。同様に、4の水平信号線15’4から出力される画素信号は全入力モード格納領域WAにおけるR7(1)、R15(1)、…、R(8×p−1)(1)のための領域に順番に格納すればよい。
一方、第1の実施形態を適用した撮像素子10では、第1の1〜第1の4の水平信号線に対して出力される画素信号は画素が並ぶ列順となっていない。したがって、並べ替えを行なうことなくRAMに格納する場合、撮像素子において生成した各画素信号の位置とLCDモニタにおいて対応する位置が異なるため、撮像した画像を表示することが出来なくなる。
したがって、並べ替え処理を行う本実施形態の画像信号処理装置30によれば、第1の実施形態を適用した撮像素子10から出力される画素信号の撮像部における位置と、LCDモニタにおいて対応する位置を合致させることが可能になる。
次に、本発明の第2の実施形態を適用した画像信号処理装置について説明する。本実施形態の画像信号処理装置は、前述の第2の実施形態を適用した撮像素子100から出力される画素信号を処理するための画像信号処理装置であって、第2の間引きモードにおける画素信号を格納する領域がさらにRAMに設けられることが第1の実施形態と異なる。第1の実施形態の画像信号処理装置と異なる点を中心に説明する。
図25に示すように、RAM33の第2の間引きモード格納領域TOA’は、全入力モード格納領域WA及び第1の間引きモード格納領域TOAと異なり、各行において、順番に4個おきの画素信号を格納する領域が定められる(TORA’1、TOGA’1、TOGA’2、TOBA’2、…参照)。
第1の実施形態と同様に、第2の間引きモードにおける出力のタイミングと出力される水平信号線との組合わせに基づいて、入力される画素信号はRAM33の定められた領域に格納される。
例えば、1行目についてのt1”(1)のタイミングで第1の1、第1の2、第1の3、第1の4の水平信号線15D1、15D2、15D3、15D4から出力された画素信号はそれぞれ、第2の間引きモード格納領域TOA’におけるR1(1)、R9(1)、R13(1)、R5(1)のための領域に格納される。
したがって、本実施形態の画像信号処理装置によれば、第2の実施形態を適用した撮像素子100から出力される画素信号と、画素信号に対応する位置を合致させることが可能になる。
なお、第1、第2の実施形態の画像信号処理装置は、それぞれ第1、第2の実施形態の撮像素子から出力される画素信号の信号処理を行うが、前述のように水平信号線がm本、間引きモードにおける間引きが1/αである場合は、各画素と各水平信号線との接続の組み合わせに応じてRAMに全入力モード時、及び間引きモード時の格納領域が定められ、画素信号が入力されるときに画素信号の配列を行なう構成にすればよい。