以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
最初に従来のグローバルシャッタを採用するCMOSイメージセンサに係る問題点について説明する。
図1は、グローバルシャッタを採用するCMOSイメージセンサの画素の構成例を説明する図である。同図は、CMOSイメージセンサの画素の構成する半導体素子の断面図とされる。
同図に示されるように、半導体素子には、第1導電型(p型)の半導体領域1と、半導体領域1の上部の一部に埋め込まれ、光を入射する第2導電型(n型)の受光用表面埋込領域(適宜、受光カソード領域とも称する)11aが設けられている。また、半導体領域1の上部の一部に、受光カソード領域11aと離間して埋め込まれ、受光カソード領域11aよりも高不純物密度であり、受光カソード領域11aにより生成した信号電荷を蓄積する第2導電型(n+型)の電荷蓄積領域12aが設けられている。さらに、電荷蓄積領域12aにより蓄積した信号電荷を受け入れる電荷読み出し領域13が設けられている。
この例では、「第1導電型の半導体領域」としては、第1導電型の半導体基板を用いる場合を例示しているが、半導体基板の代わりに、第1導電型の半導体基板上に形成した半導体基板よりも低不純物密度の第1導電型のシリコンエピタキシャル成長層を採用しても良い。
受光カソード領域11aと、受光カソード領域11aの直下の半導体基板(アノード領域)1とでフォトダイオードD1を構成している。電荷蓄積領域(カソード領域)12aと、電荷蓄積領域12a直下の半導体基板(アノード領域)とで電荷蓄積ダイオードD2を構成している。
受光カソード領域11aの上には、p+型ピニング層11bが配置されている。電荷蓄積領域12aの上には、p+型ピニング層12bが配置されている。p+型ピニング層11b及びp+型ピニング層12bは、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。ダーク電流が問題とならない場合、構造上、p+型ピニング層11b及びp+型ピニング層12bを省略しても構わない。
p+型ピニング層11b及びp+型ピニング層12b上、更にはp+型ピニング層11bとp+型ピニング層12bとの間の半導体基板上、および、受光カソード領域11aと電荷読み出し領域13との間の半導体基板上には絶縁膜2が形成されている。絶縁膜2としては、シリコン酸化膜(SiO2膜)が好適であるが、シリコン酸化膜(SiO2膜)以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ(MISトランジスタ)の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜(SiO2膜)/シリコン窒化膜(Si3N4膜)/シリコン酸化膜(SiO2膜)の3層積層膜からなるONO膜でもよい。さらには、ストロンチウム(Sr)、アルミニウム(Al)、マグネシウム(Mg)、イットリウム(Y)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、ビスマス(Bi)のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等が絶縁膜2として使用可能である。
絶縁膜2上には、受光カソード領域11aと電荷蓄積領域12aとの間に形成される第1転送チャネルの電位を制御して、受光カソード領域11aから電荷蓄積領域12aへ信号電荷を転送する転送ゲート電極31が配置され、第1の電位制御手段を構成している。さらに、絶縁膜2上には、電荷蓄積領域12aと電荷読み出し領域13との間に形成される第2転送チャネルの電位を制御して、電荷蓄積領域12aから電荷読み出し領域13へ信号電荷を転送する読み出しゲート電極32が配置され、第2の電位制御手段を構成している。
電荷読み出し領域13には、読み出し用バッファアンプ20を構成する信号読み出しトランジスタ(増幅トランジスタ)MA1のゲート電極が接続されている。信号読み出しトランジスタ(増幅トランジスタ)MA1のドレイン電極は電源VDDに接続され、ソース電極は画素選択用のスイッチングトランジスタMS1のドレイン電極に接続されている。
画素選択用のスイッチングトランジスタMS1のソース電極は、垂直信号線B1に接続され、ゲート電極には水平ラインの選択用制御信号Sが与えられる。選択用制御信号Sをハイ(H)レベルにすることにより、スイッチングトランジスタMS1が導通し、信号読み出しトランジスタ(増幅トランジスタ)MA1で増幅された電荷読み出し領域13の電位に対応する電流が垂直信号線B1に流れる。
また、電荷読み出し領域13には、読み出し用バッファアンプ20を構成するリセットトランジスタTRのソース電極が接続されている。リセットトランジスタTRのドレイン電極は電源VDDに接続され、ゲート電極にはリセット信号Rが与えられる。リセット信号をハイ(H)レベルにして、受光カソード領域11a及び電荷蓄積領域12aに蓄積された信号電荷を吐き出し、受光カソード領域11a及び電荷蓄積領域12aをリセットする。
ところで、光電荷がフォトダイオードから全画素同時に読み出されてから浮遊拡散容量(FD)に出力されるまでの蓄積時間が異なると、その蓄積時間が長くなるとともに信号成分に対するスミア成分を主成分とするノイズ量が増大する。
図1に示されるように、グローバルシャッタを採用したCMOSイメージセンサでは画素毎に電荷蓄積領域12aが設けられている。電荷蓄積領域12aにおいて、電荷が保持されている期間内に、例えば、高輝度被写体に係る受光があると、受光用表面埋込領域11aから電荷蓄積領域12aに信号が漏れ込み、ノイズが発生する。また、この際、被写体が移動すると被写体が移動した軌跡状にノイズ(以下、軌跡状ノイズ)が発生する。ノイズの大きさPは、式(1)で定義される。
式(1)において、HおよびMは、それぞれ単位時間・単位輝度あたりの受光用表面埋込領域11aの出力および電荷蓄積領域12aの出力を表す。また、ThおよびTmは、受光用表面埋込領域11aの蓄積時間(露光時間)および電荷蓄積領域12aの保持時間を表している。
ここで、式(1)におけるM(電荷蓄積領域12aの出力)は波長依存性や入射光の入射角度に依存性があり、次の理由により波長の長い順番に大きな値となることが知られている。
すなわち、シリコンの光吸収係数が光の波長により異なるため、長波長側の方が深い場所で光電変換が起こり、その結果、長波長側の方が受光用表面埋込領域11a以外の場所で光電変換が起こりやすいことによる。
また、光の波長は長い方が、回折角が大きくなり、その結果、電荷蓄積領域12aに光が侵入しやすいことによる。
このように、式(1)におけるMは、波長の長い順番に大きな値となるので、例えば、ベイヤ配列の画素の場合、通常、ノイズの大きさPもR,G,Bの順番に大きくなる。
図2は、従来のCMOSイメージセンサにおける画素の色に応じたノイズの大きさを説明する図である。同図の例では、画素の色毎の棒グラフにより、ノイズの大きさが表されている。なお、ノイズの大きさはdBで表されているので、棒グラフの高さが高くなるほどノイズの大きさは小さいことになる。図2に示されるように、赤色(R)の画素のノイズが最も多きく、次いで緑色(G)、青色(B)の順にノイズが大きくなっている。
なお、図中GBは、行列状に画素が配列された画素アレイにおいて青色の画素と同じ行に配置された緑色の画素を意味し、図中GRは、行列状に画素が配列された画素アレイにおいて赤色の画素と同じ行に配置された緑色の画素を意味する。
また、画素アレイに配置された画素の全行数をNとし、最終行の電荷蓄積領域12aでの保持時間をTlとすると、第n行の電荷蓄積領域12aでの保持時間Tmは、式(2)により表される。
式(2)から分かる通り、最初に読む行と最後に読む行で保持時間の差が大きくなる。
このため、式(1)におけるThも行によって異なる。
図3は、行列状に画素が配列された画素アレイにおける各行の画素の電荷の保持時間を説明する図である。同図は、横軸が時間とされ、縦軸に画素の行が示されている。図3に示されるように、第1行目、第2行目、・・・と読み出し順が後になるのに従って保持時間が増加している。
従って、式(1)より読み出し順が後の行の画素ほどノイズが大きくなることが分かる。
このように、従来のCMOSイメージセンサには、画素の色によってノイズの大きさが異なり、さらに読出し順によってノイズの大きさが異なるという問題があった。
そこで本技術では、ノイズをできるだけ小さく、かつできるだけ平準化できるようにし、イメージセンサにおける信号の漏れ込みによるノイズの影響を低減することができるようにする。
図4は、本技術が適用される固体撮像デバイスの構成例を示すブロック図である。同図に示される固体撮像素子は、例えば、CMOSイメージセンサとして構成される。
図4に示されるCMOSイメージセンサ110は、図示せぬ半導体基板(チップ)に形成された画素アレイ111と、当該画素アレイ111と同じ半導体基板上に集積された周辺回路とを有する構成となっている。周辺回路には、例えば、垂直駆動部112、カラム処理部113、水平駆動部114およびシステム制御部115が含まれる。
CMOSイメージセンサ110にはさらに、信号処理部118およびデータ格納部119が設けられる。信号処理部118およびデータ格納部119については、例えば、CMOSイメージセンサ110とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)などによって構成されるようにしてもよい。外部信号処理部は、DSPやCPU等のコンピュータベースのハードウエアと、これを制御するためのソフトウェアによる処理によっても実現可能である。外部信号処理部は通常、データ格納部119を実現のためにメモリを含んで構成される。なお、外部信号処理部を、CMOSイメージセンサ110と同じ基板上に搭載しても構わない。
画素アレイ111は、入射光量に応じた電荷量の光電荷(以下、“信号電荷”あるいは単に“電荷”と記述する場合もある)を発生して内部に蓄積する光電変換素子を有する単位画素(以下、単に「画素」と記述する場合もある)が行列状に2次元配置されて構成されている。単位画素の基本的な断面および回路構成は、例えば、図1と同じ構成でもよいし、一部異なる構成でもよい。
画素アレイ111には、行列状に配置された各画素に対して行ごとに画素駆動線116が図中水平方向(画素行の画素の配列方向)に形成され、列ごとに垂直信号線117が図中垂直方向に形成されている。
なお、図4では、便宜上、画素駆動線116が1本の線として示されているが、実際には1本に限られるものではない。例えば、リセットトランジスタのゲートにリセットパルスRSTを印加するリセット線、選択トランジスタのゲートに選択パルスSELを印加する選択線(走査線)が、この画素駆動線116に含まれる。さらに、選択パルスとともに、印加することで、同じ行内の画素の信号電圧を選択的に読み出すためのトリガパルスを供給するトリガ線も画素駆動線116に含まれる。
画素駆動線116の一端は、垂直駆動部112の各行に対応した出力端に接続されている。
垂直駆動部112は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ111の各画素を、所定画素領域(本実施形態では全画素)で同時に、あるいは行単位等で駆動する画素駆動部である。この垂直駆動部112は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の2つの走査系を有する構成となっている。読出し走査系と掃出し走査系は、画素行ごとの走査線を独立に駆動する回路とされる。
掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される(リセットされる)。掃出し走査系による不要電荷の掃き出し(リセット)により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子(図2のフォトダイオード101に対応)の光電荷を捨てて、新たに露光を開始する(光電荷の蓄積を開始する)動作のことをいう。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間(露光時間)となる。
垂直駆動部112によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線117の各々を通してカラム処理部113に供給される。カラム処理部113は、画素アレイ111の画素列ごとに、選択行の各単位画素から垂直信号線117を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部113は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング)処理を行う。このカラム処理部113によるCDS処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部113に、ノイズ除去処理の機能以外に、例えば、AD(アナログ−デジタル)変換機能を持たせ、信号レベルをデジタル信号に変換して出力することも可能である。
水平駆動部114は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部113の画素列に対応する単位回路を選択する。この水平駆動部114による選択走査により、カラム処理部113で信号処理された画素信号が順番に出力される。
システム制御部115は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、当該タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部112、カラム処理部113および水平駆動部114などの駆動制御を行う。
信号処理部118は、少なくとも加算処理機能を有し、カラム処理部113から出力される画素信号に対して加算処理等の種々の信号処理を行う。加算処理の目的としては、例えば、平均化によるランダムノイズの抑圧、あるいはまた、その他の目的で加算される場合もある。データ格納部119は、信号処理部118での信号処理に当たって、その処理に必要なデータを一時的に格納する。
図4の例では、カラム処理部113および水平駆動部114が図中の下側にのみ設けられているが、例えば、カラム処理部113および水平駆動部114が図中の上下両側それぞれ1つずつに設けられるようにしてもよい。すなわち、CMOSイメージセンサ110を、いわゆる上下読み出し方式で駆動させるようにしてもよい。
CMOSイメージセンサ110を上下読み出し方式で駆動させることにより、例えば、上側のカラム処理部に赤色の画素および青色の画素の信号電圧が出力され、下側のカラム処理部に緑色の画素の信号電圧が出力されるようにすることができる。CMOSイメージセンサ110を上下読み出し方式で駆動させる場合、画素の1列に対して垂直信号線117が2本ずつ設けられることになる。
なお、画素アレイ111での画素の配置の方式として、一般的にベイヤ(Bayer)配列が採用されることが多い。ベイヤ配列においては、2行2列の画素の1行1列目に赤色の画素が配置され、1行2列目に緑色の画素が配置され、2行1列目に緑色の画素が配置され、2行2列目に青色の画素が配置される。すなわち、ベイヤ配列においては、上述した4つ(2行2列の赤色、緑色、緑色、青色)の画素から成る1組の画素群が実質的な単位画素として取り扱われる。
図4に示される画素アレイ111においても、ベイヤ配列が採用されているものとし、上述した4つの画素から成る1組の画素群が実質的な単位画素として取り扱われるものとする。
図5は、画素アレイ111における画素の配置例を示す図である。同図に示される画素群131−1、画素群131−2、画素群132−1、および画素群132−2は、それぞれ上述した4つの画素から成る1組の画素群であり、実質的な単位画素として取り扱われる。すなわち、各画素群を実質的な単位画素とした場合、図5の画素アレイは2行2列に配置された単位画素(実際には4つの画素から成る画素群)によって構成されている。
ここでは、説明を簡単にするために2行2列の画素群の配置が示されているが、実際にはもっと多くの画素群によって画素アレイ111が構成される。
なお、同図の例は、CMOSイメージセンサ110において上下読み出し方式が採用される場合の例とし、画素群の1列目には、VSL(垂直信号線)141−1、および、VSL141−2が設けられており、画素群の2列目には、VSL142−1、および、VSL142−2が設けられている。すなわち、図5の上側または下側にそれぞれカラム処理部および水平駆動部が設けられることになる。
画素群131−1において、画素131−1−1は赤色の画素とされ、画素131−1−2は緑色の画素とされ、画素131−1−3は緑色の画素とされ、画素131−1−4は、青色の画素とされる。図中に示される縦長の長方形131−1aは、便宜上、画素131−1−1乃至画素131−1−4のフローティングデフュージョンをまとめて示すものである。
画素群131−2、画素群132−1、および画素群132−2についても、画素群131−1の場合と同様に、赤色の画素、緑色の画素、および青色の画素がそれぞれ配置され、それら4つの画素のフローティングデフュージョンがまとめて1つの長方形として示されている。
画素群131−1のフローティングデフュージョン131−1aは、VSL141−2に接続され、画素群132−1のフローティングデフュージョン132−1aは、VSL141−1に接続される。また、画素群131−2のフローティングデフュージョン131−2aは、VSL142−2に接続され、画素群132−2のフローティングデフュージョン132−2aは、VSL142−1に接続される。
なお、ベイヤ配列の各画素群においては、緑色の画素が2つ存在し、一方は赤色の画素と同じ行に配置され、一方は緑色の画素と同じ行に配置される。個々の画素を簡単に表記する場合、赤色の画素はR、青色の画素はBで示し、赤色の画素と同じ行の緑色の画素はGR、青色の画素と同じ行の緑色の画素はGBで示すことにする。
また、図5に示されるように、画素群131−1、画素群131−2、画素群132−1、および画素群132−2のそれぞれは、図中水平方向の点線で示されるリセット線RST、および、選択線SELに接続される。さらに、画素群131−1、画素群131−2、画素群132−1、および画素群132−2のそれぞれは、図中水平方向の実線で示されるトリガ線TRG_GR、TRG_R,TRG_B、およびTRG_BRに接続される。
トリガ線TRG_GRは、各画素群のGRの画素にトリガパルスを供給するための配線とされ、トリガ線TRG_Rは、各画素群のRの画素にトリガパルスを供給するための配線とされる。また、トリガ線TRG_Bは、各画素群のBの画素にトリガパルスを供給するための配線とされ、トリガ線TRG_Rは、各画素群のGBの画素にトリガパルスを供給するための配線とされる。
例えば、画素群131−1、および画素群131−2に接続される選択線SELの信号を「H」とし、トリガ線TRG_GRを「H」とすると、VSL141−2およびVSL142−2を介して画素131−1−2および画素131−2−2から信号電圧を読み出すことができる。また、例えば、画素群131−1、および画素群131−2に接続される選択線SELの信号を「H」とし、トリガ線TRG_Rを「H」とすると、VSL141−2およびVSL142−2を介して画素131−1−1および画素131−2−1から信号電圧を読み出すことができる。
さらに、例えば、画素群131−1、および画素群131−2に接続される選択線SELの信号を「H」とし、トリガ線TRG_Bを「H」とすると、VSL141−2およびVSL142−2を介して画素131−1−4および画素131−2−4から信号電圧を読み出すことができる。また、例えば、画素群131−1、および画素群131−2に接続される選択線SELの信号を「H」とし、トリガ線TRG_GBを「H」とすると、VSL141−2およびVSL142−2を介して画素131−1−3および画素131−2−3から信号電圧を読み出すことができる。
また、例えば、画素群132−1、および画素群132−2に接続される選択線SELの信号を「H」とし、トリガ線TRG_GRを「H」とすると、VSL141−1およびVSL142−1を介して画素132−1−2および画素132−2−2から信号電圧を読み出すことができる。また、例えば、画素群132−1、および画素群132−2に接続される選択線SELの信号を「H」とし、トリガ線TRG_Rを「H」とすると、VSL141−1およびVSL142−1を介して画素132−1−1および画素132−2−1から信号電圧を読み出すことができる。
さらに、例えば、画素群132−1、および画素群132−2に接続される選択線SELの信号を「H」とし、トリガ線TRG_Bを「H」とすると、VSL141−1およびVSL142−1を介して画素132−1−4および画素132−2−4から信号電圧を読み出すことができる。また、例えば、画素群132−1、および画素群132−2に接続される選択線SELの信号を「H」とし、トリガ線TRG_GBを「H」とすると、VSL141−1およびVSL142−1を介して画素132−1−3および画素132−2−3から信号電圧を読み出すことができる。
なお、Rの画素またはBの画素から読み出された信号電圧は、図5の上側のカラム処理部によってAD変換されるものとし、GRの画素またはGBの画素から読み出された信号電圧は、図5の下側のカラム処理部によってAD変換されるものとする。
本技術では、最初に図中上側の選択線SELを「H」とし、かつ、トリガ線TRG_Rを「H」とし、VSL141−2およびVSL142−2を介して画素131−1−1および画素131−2−1から図中上側のカラム処理部に信号電圧を読み出す。その後さらに、図中下側の選択線SELを「H」とし、かつ、トリガ線TRG_Rを「H」とし、VSL141−1およびVSL142−1を介して画素132−1−1および画素132−2−1から図中上側のカラム処理部に信号電圧を読み出す。このようにして、最初に全てのRの画素から信号電圧を読み出す。これを、例えば、第1の工程と称することにする。
本技術では、次に図中上側の選択線SELを「H」とし、かつ、トリガ線TRG_GRを「H」とし、VSL141−2およびVSL142−2を介して画素131−1−2および画素131−2−2から図中下側のカラム処理部に信号電圧を読み出す。その後さらに、図中下側の選択線SELを「H」とし、かつ、トリガ線TRG_GRを「H」とし、VSL141−1およびVSL142−1を介して画素132−1−2および画素132−2−2から図中下側のカラム処理部に信号電圧を読み出す。このようにして、全てのGRの画素から信号電圧を読み出す。これを、例えば、第2の工程と称することにする。
本技術では、次に図中上側の選択線SELを「H」とし、かつ、トリガ線TRG_GBを「H」とし、VSL141−2およびVSL142−2を介して画素131−1−3および画素131−2−3から図中下側のカラム処理部に信号電圧を読み出す。その後さらに、図中下側の選択線SELを「H」とし、かつ、トリガ線TRG_GBを「H」とし、VSL141−1およびVSL142−1を介して画素132−1−3および画素132−2−3から図中下側のカラム処理部に信号電圧を読み出す。このようにして、全てのGBの画素から信号電圧を読み出す。これを、例えば、第3の工程と称することにする。
本技術では、次に図中上側の選択線SELを「H」とし、かつ、トリガ線TRG_Bを「H」とし、VSL141−2およびVSL142−2を介して画素131−1−4および画素131−2−4から図中上側のカラム処理部に信号電圧を読み出す。その後さらに、図中下側の選択線SELを「H」とし、かつ、トリガ線TRG_Bを「H」とし、VSL141−1およびVSL142−1を介して画素132−1−4および画素132−2−4から図中上側のカラム処理部に信号電圧を読み出す。このようにして、全てのBの画素から信号電圧を読み出す。これを、例えば、第4の工程と称することにする。
第1の工程乃至第4の工程を実行することで、例えば、図6に示されるように、図中上側のカラム処理部によってRの画素の画素信号とBの画素の画素信号が生成され、図中上側のカラム処理部によってGRの画素の画素信号とGBの画素の画素信号が生成される。例えば、行毎に読み出された各色の画素の信号電圧から生成された各色の画素信号は、それぞれの画素位置を表す情報と対応づけられて信号処理部118を介してデータ格納部119に格納される。そして、信号処理部118は、データ格納部119に格納された画素信号を並べ替えることで画像データを生成する。
このようにすることで、本技術では、ノイズが蓄積されやすい画素から順番に信号電圧を読み出すことができる。
なお、第1の工程乃至第4の工程は、図4のシステム制御部115のタイミングジェネレータ等によって生成されるタイミング信号によって垂直駆動部112、カラム処理部113および水平駆動部114の駆動が制御されることにより実現される。すなわち、システム制御部115は、第1の工程乃至第4の工程における信号電圧の読み出しを可能とするタイミング信号を生成するようになされている。
図5の例では、CMOSイメージセンサ110において上下読み出し方式が採用されていることを前提に説明したが、本技術において必ずしも上下読み出し方式が採用される必要はない。CMOSイメージセンサ110において上下読み出し方式が採用されない場合、垂直信号線は画素の各列に1本ずつ設けられることになる。例えば、図5においてVSL141−2およびVSL142−2が設けられず、VSL141−1およびVSL142−1のみが設けられることになる。
CMOSイメージセンサ110において上下読み出し方式が採用されない場合、第1の工程乃至第4の工程において、R、GR、GB、Bのそれぞれの画素の信号電圧がVSL141−1およびVSL142−1を介して図中下側のカラム処理部に読み出されることになる。
図7は、本技術を適用した場合の各画素の保持時間について説明する図である。図7は、図3と同様に、横軸が時間とされ、縦軸に画素の行が示されている。また、図7においては、線211によりRの画素の保持時間が示されており、線212によりGRの画素の保持時間が示されており、線213によりGBの画素の保持時間が示されており、線214によりBの画素の保持時間が示されている。さらに、図7においては、参考として従来の各画素の保持時間が線215により示されている。
例えば、線215で示される保持時間をTmとし、最終行の保持時間をtlとする。そして、線211で示される保持時間をTm(R)とし、線212で示される保持時間をTm(GR)とし、線213で示される保持時間をTm(GB)とし、線214で示される保持時間をTm(B)とする。画素アレイに配置された画素の全行数をNとすると、第n行におけるそれぞれの保持時間は、式(3)乃至式(6)により表すことができる。
・・・(3)
・・・(4)
・・・(5)
・・・(6)
式(3)より、Tm(R)は画素アレイ111の全行で保持時間を短縮することができる。これにより、Rの画素のから出力される信号電圧に含まれるノイズを全行で削減することが可能となる。
式(4)より、Tm(GR)は、n>N/3の行において保持時間を短縮することができる。これにより、n>N/3の行においてGRの画素のから出力される信号電圧に含まれるノイズを全行で削減することが可能となる。
式(5)より、Tm(GB)は、n>N/2の行で保持時間が増大し、式(6)よりTm(B)は、全行で保持時間が増大する。よって、Bの画素のから出力される信号電圧に含まれるノイズの削減はあまり期待できない。
しかし、本技術を適用することにより、最もノイズが混入しやすいRの画素の保持時間を全行で短縮することができるので、画像全体としてのノイズを低減させることが可能となる。
さらに、本技術を適用することにより、全ての色の画素において、1行目とN行目の保持時間の差が、従来はTmあったのに対し、1/4Tmに短縮することができる。これにより、ノイズ量を平準化することができ、違和感の少ない自然な画像を生成することが可能となる。
図8は、本技術を適用したCMOSイメージセンサにおける画素の色に応じたノイズの大きさを説明する図である。同図では、図7に示される保持時間に対応して観測されるノイズの大きさが画素の色毎の棒グラフにより表されている。なお、図2に示した場合と同様に、ノイズの大きさはdBで表されているので、棒グラフの高さが高くなるほどノイズの大きさは小さいことになる。また、図8のグラフにおける縦軸の目盛は、図2の場合と同じである。
図8に示されるように、GRの画素のノイズが最も多きく、次いでB、GBおよびRの順にノイズが大きくなっている。また、図2の場合と比較して、図8の場合、Bの画素以外の全ての色の画素においてノイズが小さくなっている。このように、本技術を適用することで、画像全体のノイズ感を低減させることができる。
ところで、以上においては、第1の工程乃至第4の工程のそれぞれにおいて、図中上側の選択線SELが「H」とされた後、図中下側の選択線SELが「H」とされる例について説明した。
しかし、例えば、第1の工程乃至第4の工程のそれぞれにおいて、図中上側の選択線SELと図中下側の選択線SELを同時に「H」とするようにしてもよい。この場合、例えば、最初にVSL141−2およびVSL142−2を介して信号電圧を読み出し、その後、VSL141−2およびVSL142−2を介して信号電圧が読み出されるようにすればよい。すなわち、選択線SELのパルスによって読み出す画素の行を選択する代わりに、信号電圧を読み出す垂直信号線(VSL)を切り替えることによって読み出す画素の行を選択するようにしてもよい。
さらに、以上においては、各色の画素を1行毎に読み出す例について説明した。例えば、Rの画素として画素131−1−1と画素131−2−1を読み出した後、画素132−1−1と画素132−2−1を読み出す場合の例について説明した。
しかし、例えば、各色の画素を2行同時に読み出すようにしてもよい。例えば、Rの画素として画素131−1−1、画素131−2−1、画素132−1−1、および画素132−2−1を同時に読み出すようにしてもよい。
この場合、例えば、第1の工程において、図中上側の選択線SELと図中下側の選択線SELを同時に「H」とし、かつ、トリガ線TRG_Rを「H」とする。そして、VSL141−2およびVSL142−2を介して図中上側のカラム処理部に信号電圧を読み出すと同時に、VSL141−1およびVSL142−1を介して図中下側のカラム処理部に信号電圧を読み出す。
このようにすることで、Rの画素の信号電圧を2行分同時に読み出すことが可能となる。ここでは、Rの画素の場合を例として説明したが、GRの画素、GBの画素、またはBの画素の場合も同様に、2行分同時に読み出すことが可能となる。
なお、いまの場合、図6を参照して説明した例とは異なり、図中上側のカラム処理部によって各色の画素のうちの一部の画素の画素信号が生成され、図中下側のカラム処理部によって他の画素の画素信号が生成されることになる。すなわち、各色の画素を2行同時に読み出す場合、図中上側のカラム処理部と図中下側のカラム処理部のそれぞれが、R、GR、GB、Bの画素信号をそれぞれ生成する。
そして、各色の画素信号は、それぞれの画素位置を表す情報と対応づけられて信号処理部118を介してデータ格納部119に格納され、信号処理部118が、データ格納部119に格納された画素信号を並べ替えることで画像データを生成する。
以上においては、各色の画素を行毎に(1行ずつまたは2行同時に)上から順に読み出す例について説明した。しかし、例えば、画素アレイ111の中央に位置する行から画素の読み出しが行われるようにしてもよい。
図9は、画素アレイ111の中央に位置する行から画素の読み出しが行われるようにした場合の各画素の保持時間の例について説明する図である。図9は、図3と同様に、横軸が時間とされ、縦軸に画素の行が示されている。また、図9においては、線231−1および線231−2により各画素の保持時間が示されており、参考として上の行から順番に読み出した場合の各画素の保持時間が線232により示されている。
すなわち、図9の場合、画素アレイ111の中央に位置する行である第n行目の画素から読み出しが開始される。そして、第n−1行目、第n−2行目、・・・第1行目のように画素アレイ111の上方向に向かって順番に各行の画素が読み出されていく(線231−1)。また、図9の場合、第1行目の画素の読み出しが終了すると、第n+1行目、第n+2行目、第n+3行目、・・・のように画素アレイ111の下方向に向かって順番に各行の画素が読み出されていく(線231−2)。
このようにすることで、例えば、第α行目乃至第n行目の画素については、上の行から順番に読み出した場合と比較して保持時間を短縮することができる。すなわち、画面の中で比較的に注目されやすい中央上側の画素のノイズを小さくすることができる。
図9に示される線231−1と線231−2は、各画素を色毎に分けることなく読み出した場合の保持時間を示しているが、例えば、画素を色毎にR、GR、GB、Bの順に読み出した場合でも、各色の画素の保持時間について線231−1と線231−2で示される特性と同様の特性が観測されるはずである。
従って、画素を色毎にR、GR、GB、Bの順に読み出した場合も、各色の画素を画素アレイ111の中央に位置する行から読み出すことにより、画面の中央上側における各色の画素の保持時間を短縮することができる。すなわち、画面の中で比較的に注目されやすい位置に配置された画素のノイズをさらに低減することが可能となる。
なお、本技術は、例えば、CMOSイメージセンサのような固体撮像素子への適用に限られるものではない。即ち、本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部(光電変換部)に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図10は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
図10の撮像装置600は、レンズ群などからなる光学部601、上述した画素の各構成が採用される固体撮像素子(撮像デバイス)602、およびカメラ信号処理回路であるDSP回路603を備える。また、撮像装置600は、フレームメモリ604、表示部605、記録部606、操作部607、および電源部608も備える。DSP回路603、フレームメモリ604、表示部605、記録部606、操作部607および電源部608は、バスライン609を介して相互に接続されている。
光学部601は、被写体からの入射光(像光)を取り込んで固体撮像素子602の撮像面上に結像する。固体撮像素子602は、光学部601によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子602として、上述した実施の形態に係るCMOSイメージセンサ110等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
表示部605は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子602で撮像された動画または静止画を表示する。記録部606は、固体撮像素子602で撮像された動画または静止画を、ビデオテープやDVD(Digital Versatile Disk)等の記録媒体に記録する。
操作部607は、ユーザによる操作の下に、撮像装置600が有する様々な機能について操作指令を発する。電源部608は、DSP回路603、フレームメモリ604、表示部605、記録部606および操作部607の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、固体撮像素子602として、上述した実施の形態に係るCMOSイメージセンサ110を用いることで、信号の加算を行うことなく、第1の画素信号を抽出する際にも、第2の画素信号を抽出する際にも、正確にリセットノイズを除去することが可能となるので、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置600において、撮像画像の高画質化を図ることができる。
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるCMOSイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本技術はCMOSイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やX線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子(物理量分布検知装置)全般に対して適用可能である。
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
本技術の第1の側面である固体撮像素子は、複数の画素が2次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線とを備え、前記複数のトリガ線は、第1のトリガ線と第2のトリガ線とを含み、前記第1のトリガ線は、前記画素領域における第1の赤色の画素に接続され、前記第2のトリガ線は、前記第1の赤色の画素と同じ行に設けられた第1の緑色の画素に接続され、前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給される。
本技術の第2の側面である固体撮像素子は、複数の画素が2次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線とを備え、前記複数の画素は、画素毎に受光部とフローティングデフュージョンとを有し、前記フローティングデフュージョンには、電荷蓄積領域を介して前記受光部で生成された信号電荷が供給され、前記複数の垂直信号線は、第1の垂直信号線と第2の垂直信号線とを含み、前記画素領域には、それぞれ隣接した4画素から成る第1の画素群と第2の画素群が設けられ、前記第1の画素群を成す4画素は、前記第1の垂直信号線を共有し、前記第2の画素群を成す4画素は、前記第2の垂直信号線を共有し、前記第1の画素群と前記第2の画素群は、垂直方向に隣接して設けられている。
本技術の第3の側面である固体撮像素子は、複数の画素が2次元の行列状に配置された画素領域と、前記画素領域の画素列に対応して設けられた複数の垂直信号線と、前記画素領域の画素行に対応して設けられた複数のトリガ線と、前記画素領域に設けられた複数のゲート電極とを備え、前記複数の画素は、複数の受光部と複数のフローティングデフュージョンとを有し、前記複数の画素は、画素毎に前記受光部を有し、前記複数のフローティングデフュージョンは、第1のフローティングデフュージョンと第2のフローティングデフュージョンとを含み、前記複数のゲート電極は、第1のゲート電極と第2のゲート電極とを含み、前記第1のフローティングデフュージョンは、前記第1のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、前記第2のフローティングデフュージョンは、前記第2のゲート電極に供給される電位に応じて前記受光部で生成された電荷を受け、前記複数の垂直信号線は、第1の垂直信号線と第2の垂直信号線とを含み、前記画素領域には、それぞれ隣接した4画素から成る第1の画素群と第2の画素群が設けられ、前記第1の画素群を成す4画素は、前記第1の垂直信号線を共有し、前記第2の画素群を成す4画素は、前記第2の垂直信号線を共有し、前記第1の画素群と前記第2の画素群は、垂直方向に隣接して設けられ、前記第1のフローティングデフュージョンは、前記第1の垂直信号線に接続され、前記第2のフローティングデフュージョンは、前記第2の垂直信号線に接続されている。