JP2009212612A - データ走査回路、固体撮像素子、およびカメラシステム - Google Patents

Abstract

【課題】冗長なデータを読み出すことなく、有効データのみを読み出す任意の間引き読み出しを実現できるデータ走査回路、固体撮像素子、およびカメラシステムを提供する。
【解決手段】Ｈスキャナ１４０は、ＡＤＣ１０〜ＡＤＣ１１５の並列配置に対応して配置され、供給されるクロックに同期して選択信号を対応するＡＤＣに出力し、選択信号の出力ラインが間引き読み出し時に読み出すべき配列のＡＤＣと読み飛ばす配列のＡＤＣの出力部に交互にかつ個別に接続されている複数の選択信号生成部としてのデータフリップフロップ回路ＦＦ１０〜ＦＦ１３を、含み、通常読み出しのときは、複数のデータフリップフロップ回路ＦＦ１０〜ＦＦ１３を順次に走査し複数のＡＤＣのデータを対応するデータ転送線に出力させ、間引き読み出しのときは走査の順番を変更して間引き読み出しでデータを読み出すべき配列のＡＤＣの有効データのみを対応するデータ転送線に出力させる。
【選択図】図２

Description

本発明は、データ走査回路、ＣＭＯＳイメージセンサに代表される固体撮像素子、およびカメラシステムに関するものである。

近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されているが、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。

このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。

図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

この固体撮像素子１は、撮像部としての画素アレイ部２、ＡＤＣ群３、垂直（行）走査回路４、水平（列）走査回路５、タイミング制御回路６、センスアンプ（Ｓ／Ａ）群７、およびデータ処理回路８を有する。

画素アレイ部２は、フォトダイオードと画素内アンプとを含む単位画素２−１がマトリックス状（行列状）に配置されて構成される。

ＡＤＣ群３は、画素のマトリクス配列の各列に対応して配置されたＡＤＣ０〜ＡＤＣｎ（図１の例では、ｎ＝１５）により構成される。
各ＡＤＣ０〜ＡＤＣ１５は、図示しないデジタル−アナログ変換装置（ＤＡＣ：Digital - Analog converter）により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線Ｈ０、Ｈ１…毎に単位画素２−１から列線Ｖ０、Ｖ１…を経由し得られるアナログ信号とを比較する比較器と、比較時間をカウントするカウンタと、カウンタのカウント結果を保持するメモリ装置を含んで構成されている。
ＡＤ変換後のデータがｎビットであるとすると、各列のＡＤＣ０〜ＡＤＣ１５はそれぞれｎビットのメモリ装置を持つ。

また、固体撮像素子１においては、画素アレイ部２の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路６、行アドレスや垂直（行）走査を制御する行走査回路４、そして列アドレスや水平（列）走査を制御する水平走査回路５が配置される。

水平走査回路５のＨスキャナ５Ａは、タイミング制御回路６からのクロックφＣＫに同期して出力信号を順次読み出す複数のデータフリップフロップ回路ＦＦ０,ＦＦ１,ＦＦ２,…ＦＦｘ（図１の例ではｘ＝３）により構成されている。
ここで、各データフリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３の出力信号をＨＳＥＬ１０,ＨＳＥＬ１１,ＨＳＥＬ１２,ＨＳＥＬ１３とする。
そして、実際にデータ読み出す回路として、データ転送線５-０,５-１，５-２，５-３と、その出力線に応じたセンスアンプ７-０,７-１,７-２,７-３が配置され、各データ転送線５-０,５-１，５-２，５-３と各ＡＤＣ０〜ＡＤＣ１５のデータ出力部との間にｎチャネルＭＯＳトランジスタからなるスイッチングトランジスタＮＴ０〜ＮＴ１５が接続されている。

具体的には、データ転送線５-０とＡＤＣ０，ＡＤＣ４，ＡＤＣ８，ＡＤＣ１２のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ０，ＮＴ４，ＮＴ８，ＮＴ１２が接続されている。
データ転送線５-１とＡＤＣ１，ＡＤＣ５，ＡＤＣ９，ＡＤＣ１３のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ１，ＮＴ５，ＮＴ９，ＮＴ１３が接続されている。
データ転送線５-２とＡＤＣ２，ＡＤＣ６，ＡＤＣ１０，ＡＤＣ１４のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ２，ＮＴ６，ＮＴ１０，ＮＴ１４が接続されている。
データ転送線５-３とＡＤＣ３，ＡＤＣ７，ＡＤＣ１１，ＡＤＣ１５のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ３，ＮＴ７，ＮＴ１０，ＮＴ１５が接続されている。

そして、スイッチングトランジスタＮＴ０〜ＮＴ３のゲートにデータフリップフロップ回路ＦＦ０の出力信号ＨＳＥＬ１０が供給される。
スイッチングトランジスタＮＴ４〜ＮＴ７のゲートにデータフリップフロップ回路ＦＦ１の出力信号ＨＳＥＬ１が供給される。
スイッチングトランジスタＮＴ８〜ＮＴ１１のゲートにデータフリップフロップ回路ＦＦ２の出力信号ＨＳＥＬ２が供給される。
スイッチングトランジスタＮＴ１２〜ＮＴ１５のゲートにデータフリップフロップ回路ＦＦ３の出力信号ＨＳＥＬ３が供給される。

データ読み出しの水平走査は１Ｈ（１水平走査期間）時間内に１行分のデータをすべて読み取る必要があるため、非常に高速な動作が要求される。
特に、近年ＣＭＯＳイメージセンサの高画素化、高フレームレート化が進んでおり、出力のデータレートは数百ＭＨｚにまで達している。よって、水平方向にデータを読み出すセンスアンプは、特に高速動作を求められる。
しかし、センスアンプの動作は数百ＭＨｚで駆動させることが困難なため、データレートを保証するために並列に接続される。
図１の例では、４並列に接続したセンスアンプ７-０〜７-３を表しており、センスアンプおよびデータ転送線は４ｎ本配置されている。

このような構成により、４列のカラムのメモリに格納されている４ｎビットのデータが４ｎビットのデータ転送線を通して転送され、データ処理回路８に入力される。
この構成であれば、センスアンプのデータレートは実際のデータレートの１／４となる。

以上説明した、水平方向にデータを並列に読み出す動作の詳細を説明する。

まず、タイミング制御回路６から、読み出しスタートパルスφＳＴが発行される。するとＨスキャナ５Ａにおいては、クロックφＣＫに同期して、データフリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３が出力信号パルスＨＳＥＬ１０，ＨＳＥＬ１１，ＨＳＥＬ１２，ＨＳＥＬ１３を順次転送する。
データフリップフロップ回路ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３が出力信号パルスＨＳＥＬ１０，ＨＳＥＬ１１，ＨＳＥＬ１２，ＨＳＥＬ１３がアクティブ（図１の例ではハイレベル）になった場合、出力信号が接続されているカラムのデータがセンスアンプ７-０〜７-３を介して出力される。

たとえば、信号パルスＨＳＥＬ１０がアクティブになっている場合、０〜３カラム目の読み出し用のスイッチングトランジスタＮＴ０〜ＮＴ３がオンとなり、ＡＤＣ群３のＡＤＣ０，ＡＤＣ１，ＡＤＣ２，ＡＤＣ３によるデジタルデータがデータ転送線５-０〜５-３を介してセンスアンプ７-０〜７-３から出力される。
続けて次のクロックでＨＳＥＬ１がアクティブになり、センスアンプ７-０,７-１,７-２,７-３から４,５,６,７カラム目のデータが出力される。
このようにしてデータの読み出しは実行される。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999) 特開２００５−３２３３３１号公報 特開平５−１６７９８８号公報 特開２００３−３１９３５号公報

以上説明したデータ読み出しにおいて、間引き読み出しを実行しようとすると、以下に示すような問題が生じる。

たとえば、２／４間引きを行いたい場合、読み出したいカラム列のデータはＡＤＣ０、ＡＤＣ１，ＡＤＣ４，ＡＤＣ５によるデータである。
つまり、この場合、ＡＤＣ２，ＡＤＣ３，ＡＤＣ６，ＡＤＣ７によるデータは読み飛ばしたいのであるが、図１の構成では、Ｈスキャナ５Ａのデータフリップフロップ回路ＦＦ０〜ＦＦ３の出力信号ＨＳＥＬ１０〜ＨＳＥＬ１３が読み出したいカラムと読み飛ばしたいカラムと両方に接続されているため、冗長なデータを読み出すことになる。
このように冗長なデータを読み出してしまうため、一度全てのデータを読み出した後、外部で必要なデータのみをサンプリングする必要がある（たとえば、特許文献２参照）。

２／４間引き動作を行う場合、必要なデータは通常時の半分であり、それによりフレームレートを倍に上げたいところであるが、現状の構成では冗長なデータを読み出してしまうため、データバスが有効活用されず、フレームレートを上げることができない。
間引き動作を実現する手法として、Ｈスキャナのデータフリップフロップ回路を読み飛ばして間引き回路を実現する方法（たとえば、特許文献３参照）が知られている。
しかし、図１の構成のような、並列読み出しの場合では各データフリップフロップ回路が間引き時に読み出すべきカラムと読み飛ばしたいカラムの両方に接続されているため、特許文献２のようなデータフリップフロップ回路を読み飛ばす方式で有効データのみを読み出すといった間引き動作を実現することができない。

本発明は、冗長なデータを読み出すことなく、有効データのみを読み出す任意の間引き読み出しを実現することが可能なデータ走査回路、固体撮像素子、およびカメラシステムを提供することにある。

本発明の第１の観点のデータ走査回路は、データを転送する複数の転送線と、入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、上記走査部は、上記保持部の並列配置に対応して配置され、供給されるクロックに同期して上記選択信号を対応する保持部に出力し、当該選択信号の出力ラインが間引き読み出し時に読み出すべき配列の保持部と読み飛ばす配列の保持部に交互にかつ個別に接続されている複数の選択信号生成部を、含み、通常読み出しのときは、上記複数の選択信号生成部を順次に走査し上記複数の保持部のデータを対応する上記データ転送線に出力させ、間引き読み出しのときは、上記走査の順番を変更して、間引き読み出しでデータを読み出すべき配列の保持部の有効データのみを対応する上記データ転送線に出力させる。

本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された撮像部と、データを転送する複数の転送線と、上記撮像部の各列の画素の出力データの入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、上記複数の画素の各列に対応して並列に配置された複数の保持部と、クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、上記走査部は、上記保持部の並列配置に対応して配置され、供給されるクロックに同期して上記選択信号を対応する保持部に出力し、当該選択信号の出力ラインが間引き読み出し時に読み出すべき配列の保持部と読み飛ばす配列の保持部に交互にかつ個別に接続されている複数の選択信号生成部を、含み、通常読み出しのときは、上記複数の選択信号生成部を順次に走査し上記複数の保持部のデータを対応する上記データ転送線に出力させ、間引き読み出しのときは、上記走査の順番を変更して、間引き読み出しでデータを読み出すべき配列の保持部の有効データのみを対応する上記データ転送線に出力させる。

本発明の第３の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された撮像部と、データを転送する複数の転送線と、上記撮像部の各列の画素の出力データの入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、上記複数の画素の各列に対応して並列に配置された複数の保持部と、クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、上記走査部は、上記保持部の並列配置に対応して配置され、供給されるクロックに同期して上記選択信号を対応する保持部に出力し、当該選択信号の出力ラインが間引き読み出し時に読み出すべき配列の保持部と読み飛ばす配列の保持部に交互にかつ個別に接続されている複数の選択信号生成部を、含み、通常読み出しのときは、上記複数の選択信号生成部を順次に走査し上記複数の保持部のデータを対応する上記データ転送線に出力させ、間引き読み出しのときは、上記走査の順番を変更して、間引き読み出しでデータを読み出すべき配列の保持部の有効データのみを対応する上記データ転送線に出力させる。

好適には、上記走査部は、通常読み出しのときは、上記複数の選択信号生成部を順次に走査して上記選択信号を生成させ、間引き読み出しのときは、当該間引き読み出し時に読み飛ばす配列の保持部に選択信号供給ラインが接続されている上記選択信号生成部をバイパスして、間引き読み出しでデータを読み出すべき配列の保持部に接続されている上記選択信号生成部を順次に走査させるセレクタ部を含む。

好適には、上記複数の選択信号生成部の出力は、間引き読み出す対象となる配列の複数の保持部と、読み飛ばす対象となる配列の複数の保持部に、別々に接続されている。

好適には、通常読み出し時に上記選択信号生成部の出力の接続に対応して特殊な順番で読み出したデータを並べ替えるデータソート回路を有する。

本発明によれば、走査部において、通常読み出しのときは、複数の選択信号生成部を順次に走査する。これにより、複数の保持部のデータが対応するデータ転送線に出力される。
間引き読み出しのときは、走査の順番が変更され、間引き読み出しでデータを読み出すべき配列の保持部の有効データのみが対応するデータ転送線に出力される。

本発明によれば、冗長なデータを読み出すことなく、有効データのみを読み出す任意の間引き読み出しを実現することができる。

以下、本発明の実施の形態を図面に関連付けて説明する。

＜第１実施形態＞
図２は、本発明の第１の実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

この固体撮像素子１０は、図２に示すように、撮像部としての画素アレイ部１１、ＡＤＣ群１２、垂直（行）走査回路１３、水平（列）走査回路１４、タイミング制御回路１５、センスアンプ（Ｓ／Ａ）群１６、データ処理回路１７、およびデータソート回路１８を有する。
この固体撮像素子１０は、２／４間引き読み出しが可能に構成されている。

画素アレイ部１１は、フォトダイオードと画素内アンプとを含む単位画素１１１がマトリックス状（行列状）に配置されて構成される。

ＡＤＣ群１２は、画素のマトリクス配列の各列に対応して配置されたＡＤＣ１０〜ＡＤＣ１ｎ（図１の例では、ｎ＝１５）により構成される。
各ＡＤＣ１０〜ＡＤＣ１１５は、図示しないＤＡＣにより生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線Ｈ１０、Ｈ１１…毎に単位画素１１１から列線Ｖ１０、Ｖ１１…を経由し得られるアナログ信号とを比較する比較器と、比較時間をカウントするカウンタと、カウンタのカウント結果を保持するメモリ装置を含んで構成されている。
ＡＤ変換後のデータがｎビットであるとすると、各列のＡＤＣ１０〜ＡＤＣ１１５はそれぞれｎビットのメモリ装置を持つ。

また、固体撮像素子１０においては、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１５、行アドレスや垂直（行）走査を制御する垂直走査回路１３、そして列アドレスや水平（列）走査を制御する水平走査回路１４が配置される。

水平走査回路１４のＨスキャナ１４０は、基本的に、タイミング制御回路１５からのクロックφＣＫに同期して、同じくタイミング制御回路１５からのスタートパルスφＳＴを順次にあるいは１つ飛びにシフトし、出力信号を順次読み出す複数の選択信号生成部としてのデータフリップフロップ回路ＦＦ１０,ＦＦ１１,ＦＦ１２,…ＦＦ１ｘ（図１の例ではｘ＝３）、およびセレクタ部を形成するセレクタＳＬ１０，ＳＬ１１，ＳＬ１２，…ＳＬ１ｘ（図１の例ではｘ＝３）により構成されている。
ここで、各データフリップフロップ回路ＦＦ１０，ＦＦ１１，ＦＦ１２，ＦＦ１３の出力信号を選択信号ＨＳＥＬ１０，ＨＳＥＬ１１,ＨＳＥＬ１２,ＨＳＥＬ１３とする。

セレクタＳＬ１０は、２つの入力Ｉ０、Ｉ１を有し、この２つの入力部Ｉ０，Ｉ１がスタートパルスφＳＴの供給ラインに共通に接続され、出力がデータフリップフロップ回路ＦＦ１０のデータ入力部に接続されている。
セレクタＳＬ１０は、切替信号ＳＷ１０がローレベル「０」のときは、入力Ｉ０を選択しその入力を出力し、切替信号ＳＷ１０がハイレベル「１」のときは、入力Ｉ１を選択してその入力を出力する。
すなわち、セレクタＳＬ１０は、入力部Ｉ０，Ｉ１がスタートパルスφＳＴの供給ラインに共通に接続されていることから、切替信号ＳＷ１０が「０」、「１」にかかわらずスタートパルスφＳＴを選択してデータフリップフロップ回路ＦＦ１０に供給する。

セレクタＳＬ１１は、２つの入力Ｉ０、Ｉ１を有し、入力部Ｉ０がデータフリップフロップ回路ＦＦ１０の選択信号ＨＳＥＬ１０の出力ラインに接続され、入力部Ｉ１は固定電位に接続された状態にある。
セレクタＳＬ１１は、切替信号ＳＷ１１がローレベル「０」のときは、入力Ｉ０を選択しその入力を出力し、切替信号ＳＷ１１がハイレベル「１」のときは、入力Ｉ１を選択してその入力を出力する。
すなわち、セレクタＳＬ１１は、切替信号ＳＷ１１が「０」のときは、前段のデータフリップフロップ回路ＦＦ１０の出力である選択信号ＨＳＥＬ１０を次段のデータフリップフロップ回路ＦＦ１１のデータ入力部に供給する。
一方、セレクタＳＬ１１は、切替信号ＳＷ１１が「１」のときは次段のデータフリップフロップ回路ＦＦ１１に何の信号も供給しない。これにより、スタートパルスφＳＴのシフト動作において、データフリップフロップ回路ＦＦ１１はバイパスされる。

セレクタＳＬ１２は、２つの入力Ｉ０、Ｉ１を有し、入力部Ｉ０が前段のデータフリップフロップ回路ＦＦ１１の選択信号ＨＳＥＬ１１の出力ラインに接続され、入力部Ｉ１が２段前のデータフリップフロップ回路ＦＦ１０の選択信号ＨＳＥＬ１０の出力ラインに接続されている。
セレクタＳＬ１２は、切替信号ＳＷ１２がローレベル「０」のときは、入力Ｉ０を選択しその入力を出力し、切替信号ＳＷ１２がハイレベル「１」のときは、入力Ｉ１を選択してその入力を出力する。
すなわち、セレクタＳＬ１２は、切替信号ＳＷ１１が「０」のときは、前段のデータフリップフロップ回路ＦＦ１１の出力である選択信号ＨＳＥＬ１１をデータフリップフロップ回路ＦＦ１２のデータ入力部に供給する。
一方、セレクタＳＬ１２は、切替信号ＳＷ１１が「１」のときは２段前のデータフリップフロップ回路ＦＦ１０の出力である選択信号ＨＳＥＬ１０をデータフリップフロップ回路ＦＦ１２のデータ入力部に供給する。

セレクタＳＬ１３は、２つの入力Ｉ０、Ｉ１を有し、入力部Ｉ０がデータフリップフロップ回路ＦＦ１２の選択信号ＨＳＥＬ１２の出力ラインに接続され、入力部Ｉ１は固定電位に接続された状態にある。
セレクタＳＬ１３は、切替信号ＳＷ１３がローレベル「０」のときは、入力Ｉ０を選択しその入力を出力し、切替信号ＳＷ１３がハイレベル「１」のときは、入力Ｉ１を選択してその入力を出力する。
すなわち、セレクタＳＬ１３は、切替信号ＳＷ１３が「０」のときは、前段のデータフリップフロップ回路ＦＦ１２の出力である選択信号ＨＳＥＬ１２を次段のデータフリップフロップ回路ＦＦ１３のデータ入力部に供給する。
一方、セレクタＳＬ１３は、切替信号ＳＷ１３が「１」のときは次段のデータフリップフロップ回路ＦＦ１３に何の信号も供給しない。これにより、スタートパルスφＳＴのシフト動作において、データフリップフロップ回路ＦＦ１３はバイパスされる。

そして、実際にデータ読み出す回路１４１として、データ転送線１４-０,１４-１，１４-２，１４-３と、その出力線に応じたセンスアンプ１６-０，１６-１，１６-２，１６-３が配置され、各データ転送線１４-０，１４-１，１４-２，１４-３と各ＡＤＣ１０〜ＡＤＣ１１５のデータ出力部との間にｎチャネルＭＯＳトランジスタからなるスイッチングトランジスタＮＴ１０〜ＮＴ１１５が接続されている。

具体的には、データ転送線１４-０とＡＤＣ１０，ＡＤＣ１２，ＡＤＣ１８，ＡＤＣ１１０のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ１０，ＮＴ１２，ＮＴ１８，ＮＴ１１０が接続されている。
データ転送線１４-１とＡＤＣ１１，ＡＤＣ１３，ＡＤＣ１９，ＡＤＣ１１１のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ１１，ＮＴ１３，ＮＴ１９，ＮＴ１１１が接続されている。
データ転送線１４-２とＡＤＣ１４，ＡＤＣ１６，ＡＤＣ１１２，ＡＤＣ１１４のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ１４，ＮＴ１６，ＮＴ１１２，ＮＴ１１４が接続されている。
データ転送線１４-３とＡＤＣ１５，ＡＤＣ１７，ＡＤＣ１１３，ＡＤＣ１１５のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ１５，ＮＴ１７，ＮＴ１１３，ＮＴ１１５が接続されている。

そして、ＡＤＣ１０，ＡＤＣ１１，ＡＤＣ１４，ＡＤＣ１５の出力に接続されているスイッチングトランジスタＮＴ１０，ＮＴ１１，ＮＴ１４，ＮＴ１５のゲートにデータフリップフロップ回路ＦＦ１０から出力される選択信号ＨＳＥＬ１０が供給される。
ＡＤＣ１２，ＡＤＣ１３，ＡＤＣ１６，ＡＤＣ１７の出力に接続されているスイッチングトランジスタＮＴ１２，ＮＴ１３，ＮＴ１６，ＮＴ１７のゲートにデータフリップフロップ回路ＦＦ１１から出力される選択信号ＨＳＥＬ１１が供給される。
ＡＤＣ１８，ＡＤＣ１９，ＡＤＣ１１２，ＡＤＣ１３の出力に接続されているスイッチングトランジスタＮＴ１８，ＮＴ１９，ＮＴ１１２，ＮＴ１１３のゲートにデータフリップフロップ回路ＦＦ１２から出力される選択信号ＨＳＥＬ１２が供給される。
ＡＤＣ１１０，ＡＤＣ１１１，ＡＤＣ１１４，ＡＤＣ１５の出力に接続されているスイッチングトランジスタＮＴ１１０，ＮＴ１１１，ＮＴ１１４，ＮＴ１１５のゲートにデータフリップフロップ回路ＦＦ１３から出力される選択信号ＨＳＥＬ１３が供給される。

データ読み出しの水平走査は１Ｈ（１水平走査期間）時間内に１行分のデータをすべて読み取る必要があるため、非常に高速な動作が要求される。
特に、近年ＣＭＯＳイメージセンサの高画素化、高フレームレート化が進んでおり、出力のデータレートは数百ＭＨｚにまで達している。よって、水平方向にデータを読み出すセンスアンプは、特に高速動作を求められる。
しかし、センスアンプの動作は数百ＭＨｚで駆動させることが困難なため、データレートを保証するために並列に接続される。
図２の例では、４並列に接続したセンスアンプ１６-０〜１６-３をあらわしており、センスアンプおよびデータ転送線は４ｎ本配置されている。

このような構成により、４列のカラムのメモリに格納されている４ｎビットのデータが４ｎビットのデータ転送線を通して転送され、データソート回路１８に入力される。
この構成であれば、センスアンプのデータレートは実際のデータレートの１／４となる。

本実施形態においては、Ｈスキャナ１４０の各データフリップフロップ回路が指すカラムの選択順番を順次選択するのではなく、間引き処理を行う際に読み出すカラムと、読み出さないカラムとで、別々にまとめた構成にし、選択順番を変更して読み出すことにより、フレームレートを倍にする水平方向の２／４間引き読み出しが実現可能となっている。
そして、本実施形態においては、通常読み出し時はランダムアクセスとなるが、出力先のデータ処理回路１７にデータ格納メモリを搭載し、並び替える機能を持つデータソート回路１８を搭載することにより、ランダムアクセスにて出力されたデータをソートし、結果的に順次データとして処理することが可能となっている。
データソート回路１８については後で詳述する。

以上のように、本実施形態においては、Ｈスキャナ１４０の１段目のデータフリップフロップ回路ＦＦ１０の出力である選択信号ＨＳＥＬ１０は０，１カラム目と４，５カラム目のスイッチングトランジスタＮＴ１０、ＮＴ１１，ＮＴ１４，ＮＴ１５のゲートに供給されている。
２段目のデータフリップフロップ回路ＦＦ１１の出力であるＨＳＥＬ１１は２,３カラム目と６,７カラム目のスイッチングトランジスタＮＴ１２，ＮＴ１３，ＮＴ１６，ＮＴ１７のゲートに供給されている。
つまり、１段目のデータフリップフロップ回路ＦＦ１０の出力である選択信号ＨＳＥＬ１０は２／４間引き時に読み出すカラム列に供給されており、２段目のデータフリップフロップ回路ＦＦ１１の出力である選択信号ＨＳＥＬ１１は２／４間引き時に読み飛ばすカラム列に供給されている。

このように、本実施形態においては、Ｈスキャナ１４０のデータフリップフロップ回路ＦＦ１０〜ＦＦ１ｘの出力を、間引き時に読み出すカラムと、読み飛ばすカラムを交互に接続する構成が採用されている。
また、各データフリップフロップ回路ＦＦ１０〜ＦＦ１ｘの入力信号に、２入力のセレクタＳＬ１０〜ＳＬ１ｘが配置されている。

本実施形態においては、データフリップフロップ回路ＦＦ１１〜ＦＦ１ｘの入力に配置されるセレクタＳＬ１１〜ＳＬ１ｘの入力信号は、１つは前段の選択信号ＨＳＥＬ１（ｘ-1）であるが、もうひとつの入力信号は、間引き時に読み出すデータフリップフロップ回路ＦＦ１０、ＦＦ１２、・・については前々段の出力信号ＨＳＥＬ１（ｘ-2）であり、間引き時に読み飛ばすデータフリップフロップ回路ＦＦ１１，ＦＦ１３，・・については固定電位としている。

以上の構成で、通常読み出しを実行する場合は、セレクタの切替信号ＳＷ１０〜ＳＷ１ｘを「０」とする。このように設定することにより全てのデータフリップフロップ回路ＦＦ１１〜ＦＦ１ｘの入力は前段の出力となり、全てのデータフリップフロップ回路ＦＦ１０〜ＦＦ１ｘを走査するようになる。
この状態でＨスキャナ１４０にスタートパルスφＳＴを入力すると、クロックφＣＫに同期して１段目のデータフリップフロップ回路ＦＦ１０の出力である選択信号ＨＳＥＬ１０により０カラム目、１カラム目、４カラム目、５カラム目が選択され、データＡＤ０，ＡＤ１，ＡＤ４，ＡＤ５が読み出される。
次のクロックでは選択信号ＨＳＥＬ１１が選択する２,３,６,７カラム目のデータＡＤ２，ＡＤ３，ＡＤ６，ＡＤ７が読み出される。

また、間引き動作を実行する場合は、各切替信号ＳＷ１０〜ＳＷ１ｘを「１」として各セレクタＳＬ１０〜ＳＬ１ｘの入力をＩ１とする。
このように設定することにより、Ｈスキャナ１４０において、データフリップフロップ回路が１つおきに走査するようになる。
この状態でＨスキャナ１４０にスタートパルスφＳＴを入力すると、クロックφＣＫに同期して１段目のデータフリップフロップ回路ＦＦ１０の出力である選択信号ＨＳＥＬ１０により０カラム目、１カラム目、４カラム目、５カラム目が選択され、そのデータＡＤ０，ＡＤ１，ＡＤ４，ＡＤ５が読み出される。
次のクロックでは２段目のデータフリップフロップ回路ＦＦ１１による選択信号ＨＳＥＬ１１が読み飛ばされ、３段目のデータフリップフロップ回路ＦＦ１２の出力である選択信号ＨＳＥＬ１２がアクティブとなり、選択信号ＨＳＥＬ１２により選択される８，９，１２，１３カラム目のデータＡＤ８，ＡＤ９，ＡＤ１２，ＡＤ１３が読み出され、不要なデータは読み飛ばしながら２／４間引き読み出しが実現される。

以上のように、Ｈスキャナ１４０において、各データフリップフロップ回路が指すカラムの選択順番を順次選択するのではなく、間引き処理を行う際に読み出すカラムと、読み出さないカラムとで、別々にまとめた構成にし、選択順番を変更して読み出すことにより、フレームレートを倍にする水平方向の２／４間引き読み出しが実現可能となる。
通常、読み出し時はランダムアクセスとなるが、本実施形態においては、前述したように、出力先のデータ処理回路１７にデータ格納メモリを搭載し、並び替える機能を持つデータソート回路１８を搭載することにより、ランダムアクセスにて出力されたデータをソートし、結果的に順次データとして処理することが可能となっている。

図３は、本実施形態に係る２／４間引きに対応したデータソート回路の構成例を示す図である。

図２のセンスアンプ１６−０〜１６−３から出力された４チャンネルのｎビット（nbit）のデータがクロックｃｌｋｇｔに同期して順次データソート回路１８に入力される。
図３のデータソート回路１８は、０チャンネルと１チャンネルは２段のフリップフロップ回路を有している。
図３においては、０チャンネルの１段目のフリップフロップ回路をsort_indat0で示し、２段目のフリップフロップ回路をindat0_dly1で示している。
同様に、１チャンネルの２段のフリップフロップ回路を１段目から順にsort_indat1,indat1_dly1で示している。
また、２チャンネルと３チャンネルは３段のフリップフロップ回路を持っており、２チャンネルの３段のフリップフロップ回路を１段目から順にsort_indat2,indat2_dly1, indat2_dly2で示している。同様に、３チャンネルの３段のフリップフロップ回路を１段目から順にsort_indat3,indat3_dly1, indat3_dly2で示している。

さらに、データソート回路１８は、マルチプレクサ１８０〜１８４を有している。

マルチプレクサ１８０は、０チャンネルの２段目のフリップフロップ回路indat0_dly1の出力と２チャンネルの３段目のフリップフロップ回路indat2_dly2の出力のいずれかを選択して出力する。
マルチプレクサ１８０は、１ビットの信号sort_cntが「０」のとき１チャンネルの２段目のフリップフロップ回路indat1_dly1の出力を選択し、「１」のとき３チャンネルの３段目のフリップフロップ回路indat3_dly2の出力を選択する。

マルチプレクサ１８１は、１チャンネルの２段目のフリップフロップ回路indat1_dly1の出力と３チャンネルの３段目のフリップフロップ回路indat3_dly2の出力のいずれかを選択して出力する。
マルチプレクサ１８１は、１ビットの信号sort_cntが「０」のとき１チャンネルの２段目のフリップフロップ回路indat1_dly1の出力を選択し、「１」のとき３チャンネルの３段目のフリップフロップ回路indat3_dly2の出力を選択する。

マルチプレクサ１８２は、２チャンネルの２段目のフリップフロップ回路indat2_dly1の出力と０チャンネルの１段目のフリップフロップ回路sort_indat0の出力のいずれかを選択して出力する。
マルチプレクサ１８２は、１ビットの信号sort_cntが「０」のとき２チャンネルの２段目のフリップフロップ回路indat2_dly1の出力を選択し、「１」のとき０チャンネルの１段目のフリップフロップ回路sort_indat0の出力を選択する。

マルチプレクサ１８３は、１チャンネルの１段目のフリップフロップ回路sort_indat1の出力と３チャンネルの２段目のフリップフロップ回路indat3_dly1の出力のいずれかを選択して出力する。
マルチプレクサ１８３は、１ビットの信号sort_cntが「０」のとき１チャンネルの１段目のフリップフロップ回路sort_indat1の出力を選択し、「１」のとき３チャンネルの２段目のフリップフロップ回路indat3_dly1の出力を選択する。

マルチプレクサ１８４は、０〜３チャンネルの２段目のフリップフロップ回路indat0_dly1、indat1_dly1、indat2_dly1、indat3_dly1の出力の４チャンネルのデータ（４ｃｈ×ｎｂｉｔ）と、マルチプレクサ１８０〜１８３により選択され出力される４チャンネルのデータ（４ｃｈ×ｎｂｉｔ）とのいずれかを選択して出力する。
マルチプレクサ１８４は、通常読み出しと２／４間引き読み出しを切り分けるモード切替信号hsdcmtが「０」のとき通常読み出しモードとして、マルチプレクサ１８０〜１８３により選択され出力される４チャンネルのデータ（４ｃｈ×ｎｂｉｔ）を選択する。
マルチプレクサ１８４は、モード切替信号hsdcmtが「１」のとき２／４間引き読み出しモードとして０〜３チャンネルの２段目のフリップフロップ回路indat0_dly1、indat1_dly1、indat2_dly1、indat3_dly1の出力の４チャンネルのデータ（４ｃｈ×ｎｂｉｔ）を選択する。

すなわち、本実施形態においては、モード切替信号hsdcmtが「０」のときが通常読み出しモード、「１」のときが２／４間引きモードとする。

図４は、図３のデータソート回路の通常読み出し動作と２／４間引き動作を説明するための図である。

ここで、データソート回路１８の通常読み出しの場合の動作について説明する。

クロックｃｌｋｇｔに同期して最初の１クロック目でデータＡＤ０,ＡＤ１,ＡＤ４,ＡＤ５が各チャンネルｃｈ０〜ｃｈ３の１段目のフリップフロップ回路sort_indat0〜sort_indat3に格納され、２クロック目で２段目のフリップフロップ回路indat0_dly1〜indat3_dly1に格納される。
ここで、チャンネルＣＨ０の２段目のフリップフロップ回路indat0_dly1からデータＡＤ０、チャンネルｃｈ１の２段目のフリップフロップ回路indat1_dly1からデータＡＤ１、チャンネルｃｈ０の１段目のフリップフロップ回路sort_indat0からデータＡＤ２、チャンネルｃｈ１の１段目のフリップフロップ回路sort_indat1から、データＡＤ３が出力される。
これらを出力に接続すると、結果としてＡＤ０〜ＡＤ３というように、ソートされたデータが出力される。

また、３クロック目で、チャンネルｃｈ２の３段目のフリップフロップ回路indat2_dly2からデータＡＤ４、チャンネルｃｈ３の３段目のフリップフロップ回路indat3_dly2からデータＡＤ5、チャンネルｃｈ２の２段目のフリップフロップ回路indat2_dly1からデータＡＤ６、チャンネルｃｈ３の２段目のフリップフロップ回路indat3_dly1からデータＡＤ７が出力される。
これらを出力に接続すると、結果としてＡＤ４〜ＡＤ７というように、ソートされたデータが出力される。
また、４クロック目では２クロック目と同様の出力接続により、データＡＤ８〜ＡＤ１１が出力され、５クロック目では３クロック目と同様の出力接続にするより、データＡＤ１２〜ＡＤ１５が出力される。

以上から、各フリップフロップ回路の出力をクロックに同期して上記の２通りの接続に切り替えることにより、結果としてソートされたデータを出力することができる。ここでは出力の切替を示すパルスとして、１ビットの信号sort_cntを用意している。

また、間引き動作の場合はクロックｃｌｋｒｔに同期して、２クロック目以降の２段目のフリップフロップ回路indat0_dly1〜indat3_dly1の出力がそのまま出力となる。
以上説明した回路構成で、２／４間引き動作のときに、有効データのみを読み出すことができるようになり、結果として通常読み出しの倍のフレームレートで動作することが可能となる。

また、これまでHスキャナのデータフリップフロップ回路を１つ読み飛ばすことで２／４間引きが実現できるとしたが、３つおきに読み飛ばす構成にすれば、２／８間引きが可能となり、その場合フレームレートを通常動作の４倍で動作させることが可能となる。

＜第２実施形態＞
図５は、本発明の第２の実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

本第２の実施形態は、２／４間引き動作の別の実施形態であって、上述した第１の実施形態と異なる点は、奇数列と偶数列とが別系統で読み出す構造（図５に対応させると上下読み出し構造）となっており、Ｈスキャナ１４０Ａ，１４０Ｂの各データフリップフロップ回路からＡＤＣ群１２Ａ，１２Ｂに接続されている２本の出力信号線を、４カラムおきに接続したことにある。

奇数列読み出し側(図５において上側)は、ＡＤＣ群１２Ａ、Ｈスキャナ１４０Ａ、データ転送線１４Ａ-０、１４Ａ-１、スイッチングトランジスタＮＴ１１，ＮＴ１３，ＮＴ１５，ＮＴ１７，ＮＴ１９，ＮＴ１１１，ＮＴ１１３，ＮＴ１１５、およびセンスアンプ１６Ａ-１，１６Ａ-２が配置されている。

ＡＤＣ群１２Ａには、奇数の列線に接続されたＡＤＣ１１，ＡＤＣ１３，ＡＤＣ１５，ＡＤＣ１７，ＡＤＣ１９，ＡＤＣ１１１，ＡＤＣ１１３，ＡＤＣ１１５を含む。

Ｈスキャナ１４０Ａは、基本的には、第１の実施形態のＨスキャナ１４０と同様の構成、機能を有し、データフリップフロップ回路ＦＦＡ１０，ＦＦＡ１１，ＦＦＡ１２，ＦＦＡ１３、およびセレクタＳＬＡ１０，ＳＬＡ１１，ＳＬＡ１２，ＳＬＡ１３を含んで構成されている。
セレクタＳＬＡ１０には切替信号ＳＷＡ１０が供給され、セレクタＳＬＡ１１には切替信号ＳＷＡ１１が供給され、セレクタＳＬＡ１２には切替信号ＳＷＡ１２が供給され、セレクタＳＬＡ１３には切替信号ＳＷＡ１３が供給される。

データ転送線１４Ａ-０とＡＤＣ１１，ＡＤＣ１３，ＡＤＣ１９，ＡＤＣ１１１のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ１１，ＮＴ１３，ＮＴ１９，ＮＴ１１１が接続されている。
データ転送線１４Ａ-２とＡＤＣ１５，ＡＤＣ１７，ＡＤＣ１１３，ＡＤＣ１１５のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ１５，ＮＴ１７，ＮＴ１１３，ＮＴ１１５が接続されている。

そして、Ｈスキャナ１４０Ａのデータフリップフロップ回路ＦＦＡ１０の出力である選択信号ＨＳＥＬＡ１０がスイッチングトランジスタＮＴ１１，ＮＴ１５のゲートに供給される。
データフリップフロップ回路ＦＦＡ１１の出力である選択信号ＨＳＥＬＡ１１がスイッチングトランジスタＮＴ１３，ＮＴ１７のゲートに供給される。
データフリップフロップ回路ＦＦＡ１２の出力である選択信号ＨＳＥＬＡ１２がスイッチングトランジスタＮＴ１９，ＮＴ１１３のゲートに供給される。
フリップフロップ回路ＦＦＡ１３の出力である選択信号ＨＳＥＬＡ１３がスイッチングトランジスタＮＴ１１１，ＮＴ１１５のゲートに供給される。

偶数列読み出し側(図５において下側)は、ＡＤＣ群１２Ｂ、Ｈスキャナ１４０Ｂ、データ転送線１４Ｂ-０、１４Ｂ-１、スイッチングトランジスタＮＴ１０，ＮＴ１２，ＮＴ１４，ＮＴ１６，ＮＴ１８，ＮＴ１１０，ＮＴ１１２，ＮＴ１１４、およびセンスアンプ１６Ｂ-１，１６Ｂ-２が配置されている。

ＡＤＣ群１２Ｂには、奇数の列線に接続されたＡＤＣ１０，ＡＤＣ１２，ＡＤＣ１４，ＡＤＣ１６，ＡＤＣ１８，ＡＤＣ１１０，ＡＤＣ１１２，ＡＤＣ１１４を含む。

Ｈスキャナ１４０Ｂは、基本的には、第１の実施形態のＨスキャナ１４０と同様の構成、機能を有し、データフリップフロップ回路ＦＦＢ１０，ＦＦＢ１１，ＦＦＢ１２，ＦＦＢ１３、およびセレクタＳＬＢ１０，ＳＬＢ１１，ＳＬＢ１２，ＳＬＢ１３を含んで構成されている。
セレクタＳＬＢ１０には切替信号ＳＷＢ１０が供給され、セレクタＳＬＢ１１には切替信号ＳＷＢ１１が供給され、セレクタＳＬＢ１２には切替信号ＳＷＢ１２が供給され、セレクタＳＬＢ１３には切替信号ＳＷＢ１３が供給される。

データ転送線１４Ｂ-０とＡＤＣ１４，ＡＤＣ１６，ＡＤＣ１１２，ＡＤＣ１１４のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ１４，ＮＴ１６，ＮＴ１１２，ＮＴ１１４が接続されている。
データ転送線１４Ｂ-１とＡＤＣ１０，ＡＤＣ１２，ＡＤＣ１８，ＡＤＣ１１０のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ１０，ＮＴ１２，ＮＴ１８，ＮＴ１１０が接続されている。

そして、Ｈスキャナ１４０Ｂのデータフリップフロップ回路ＦＦＢ１０の出力である選択信号ＨＳＥＬＢ１０がスイッチングトランジスタＮＴ１０，ＮＴ１４のゲートに供給される。
フリップフロップ回路ＦＦＢ１１の出力である選択信号ＨＳＥＬＢ１１がスイッチングトランジスタＮＴ１２，ＮＴ１６のゲートに供給される。
フリップフロップ回路ＦＦＢ１２の出力である選択信号ＨＳＥＬＢ１２がスイッチングトランジスタＮＴ１８，ＮＴ１１２のゲートに供給される。
フリップフロップ回路ＦＦＢ１３の出力である選択信号ＨＳＥＬＢ１３がスイッチングトランジスタＮＴ１１０，ＮＴ１１４のゲートに供給される。

本第２の実施形態に係る固体撮像素子１０Ａにおいては、奇数側（上側）のＨスキャナ１４０Ａの１段目のデータフリップフロップ回路ＦＦＡ１０の出力である選択信号ＨＳＥＬＡ１０は１カラム目と５カラム目のスイッチングトランジスタＮＴ１１、ＮＴ１５のゲートに供給されており、偶数側（下側）のＨスキャナ１４０Ｂの１段目のデータフリップフロップ回路ＦＦＢ１０の出力である選択信号ＨＳＥＬＢ１０は０カラム目と４カラム目に接続されている。
また、奇数側（上側）のＨスキャナ１４０Ａの２段目のデータフリップフロップ回路ＦＦＡ１１の出力である選択信号ＨＳＥＬＡ１１は３カラム目と７カラム目のスイッチングトランジスタＮＴ１３，ＮＴ１７のゲートに供給されており、偶数側（下側）のＨスキャナ１４０Ｂの２段目のデータフリップフロップ回路ＦＦＢ１１の出力である選択信号ＨＳＥＬＢ１１は２カラム目と６カラム目のスイッチングトランジスタＮＴ１２，ＮＴ１６のゲートに供給されている。

つまり、本第２の実施形態において、１段目のデータフリップフロップ回路ＦＦＡ１０，ＦＦＢ１０の出力である選択信号ＨＳＥＬＡ１０，ＨＳＥＬＢ１０は２／４間引き時に読み出すカラム列に供給されており、２段目のデータフリップフロップ回路ＦＦＡ１１，ＦＦＢ１１の出力である選択信号ＨＳＥＬＡ１１，ＨＳＥＬＢ１１は２／４間引き時に読み飛ばすカラム列に供給されている。

このように、本第２の実施形態においても、Ｈスキャナ１４０Ａ，１４０Ｂのデータフリップフロップ回路の出力を、間引き時に読み出すカラムと、読み飛ばすカラムを交互に接続する構成を採用している。
また、各データフリップフロップ回路の入力側には２入力のセレクタＳＬＡ１０〜ＳＬＡ１３、ＳＬＢ１０〜ＳＬＢ１３が配置されている。

第１の実施形態の場合と同様に、データフリップフロップ回路ＦＦＡ１ｘの入力に配置されるセレクタの入力信号は、１つは前段のフリップフロップ回路の出力である選択信号ＨSＥＬＡｘ-1であるが、もうひとつの入力信号は、間引き時に読み出すデータフリップフロップ回路については前々段のフリップフロップ回路の出力である選択信号ＨＳＥＬｘ-2であり、間引き時に読み飛ばすデータフリップフロップ回路については固定電位とする。

以上の構成で、通常読み出しを実行する場合は、セレクタＳＬＡ１０〜ＳＬＡ１３、ＳＬＢ１０〜ＳＬＢ１３の切替信号ＳＷＡ１０〜ＳＷＡ１３、ＳＷＢ１０〜ＳＷＢ１３を「０」に設定する。
このように設定することにより、全てのデータフリップフロップ回路ＦＦＡ１１〜ＦＦＡ１３、ＦＦＢ１１〜ＦＦＢ１３の入力は前段の出力となり、全てのデータフリップフロップ回路を走査するようになる。
この状態でＨスキャナ１４０Ａ，１４０ＢにスタートパルスφＳＴを入力すると、クロックφＣＫに同期して１段目のデータフリップフロップ回路ＦＦＡ１０，ＦＦＢ１０の出力である選択信号ＨＳＥＬＡ１０，ＨＳＥＬＢ１０により、０カラム目、１カラム目、４カラム目、５カラム目が選択され、データＡＤ０，ＡＤ１，ＡＤ４，ＡＤ５が読み出される。
次のクロックφＣＫでは選択信号ＨＳＥＬＡ１１，ＨＳＥＬＢ１１により選択される２，３，６，７カラム目のデータＡＤ２，ＡＤ３，ＡＤ６，ＡＤ７が読み出される。

また、間引き動作を実行する場合は、セレクタＳＬＡ１０〜ＳＬＡ１３、ＳＬＢ１０〜ＳＬＢ１３の切替信号ＳＷＡ１０〜ＳＷＡ１３、ＳＷＢ１０〜ＳＷＢ１３を「１」に設定する。
このように設定することにより、データフリップフロップ回路が１つおきに走査するようになる。
この状態でＨスキャナ１４０Ａ，１４０ＢにスタートパルスφＳＴを入力すると、クロックφＣＫに同期して１段目のデータフリップフロップ回路ＦＦＡ１０，ＦＦＢ１０／，ＦＦＡ１０，ＦＦＢ１０の出力である選択信号ＨＳＥＬＡ１０，ＨＳＥＬＢ１０により、０カラム目、１カラム目、４カラム目、５カラム目が選択され、そのデータＡＤ０，ＡＤ１，ＡＤ４，ＡＤ５が読み出される。
次のクロックφＣＫでは２段目のデータフリップフロップ回路ＦＦＡ１１，ＦＦＢ１１による選択信号ＨＳＥＬＡ１１，ＨＳＥＬＢ１１が読み飛ばされ、３段目のデータフリップフロップ回路ＦＦＡ１２，ＦＦＢ１２による選択信号ＨＳＥＬＡ１２，ＨＳＥＬＢ１２がアクティブとなり、選択信号ＨＳＥＬＡ１２，ＨＳＥＬＢ１２により選択され８，９，１２，１３カラム目が読み出され、不要なデータは読み飛ばしながら２／４間引き読み出しが実現される。

本第２の実施形態では、２／４間引きのときのHスキャナの選択方法を変える構成としたが、２／４間引きに限らず任意のｌ／ｍ間引きの水平読み出しを実現する構成が可能である。また、別のセレクタおよび、読み飛ばすデータフリップフロップ回路、およびデータフリップフロップ回路の出力が指すカラム位置はどこでもかまわない。

＜第３実施形態＞
図６は、本発明の第３の実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の要部の構成例を示すブロック図である。

本第３の実施形態は２チャンネル並列読み出し、１／３間引き読み出しを実現する構成を示している、
図６においては、理解を容易にするための図２と同一構成および機能部分は同一符号をもって表している。

Ｈスキャナ１４０Ｃは、基本的に、タイミング制御回路１５からのクロックφＣＫに同期して、同じくタイミング制御回路１５からのスタートパルスφＳＴを順次にあるいは１つ飛びにシフトし、出力信号を順次読み出す複数のデータフリップフロップ回路ＦＦ１０〜ＦＦ１５、およびセレクタＳＬ１０〜ＳＬ１５により構成されている。
ここで、各データフリップフロップ回路ＦＦ１０，ＦＦ１１，ＦＦ１２，ＦＦ１３，ＦＦ１４，ＦＦ１５の出力信号を選択信号ＨＳＥＬ１０，ＨＳＥＬ１１，ＨＳＥＬ１２，ＨＳＥＬ１３，ＨＳＥＬ１４，ＨＳＥＬ１５とする。

セレクタＳＬ１０は、２つの入力Ｉ０、Ｉ１を有し、この２つの入力部Ｉ０，Ｉ１がスタートパルスφＳＴの供給ラインに共通に接続され、出力がデータフリップフロップ回路ＦＦ１０のデータ入力部に接続されている。
セレクタＳＬ１０は、切替信号ＳＷ１０がローレベル「０」のときは、入力Ｉ０を選択しその入力を出力し、切替信号ＳＷ１０がハイレベル「１」のときは、入力Ｉ１を選択してその入力を出力する。
すなわち、セレクタＳＬ１０は、入力部Ｉ０，Ｉ１がスタートパルスφＳＴの供給ラインに共通に接続されていることから、切替信号ＳＷ１０が「０」、「１」にかかわらずスタートパルスφＳＴを選択してデータフリップフロップ回路ＦＦ１０に供給する。

セレクタＳＬ１１は、２つの入力Ｉ０、Ｉ１を有し、入力部Ｉ０がデータフリップフロップ回路ＦＦ１０の選択信号ＨＳＥＬ１０の出力ラインに接続され、入力部Ｉ１は固定電位に接続された状態にある。
セレクタＳＬ１１は、切替信号ＳＷ１１がローレベル「０」のときは、入力Ｉ０を選択しその入力を出力し、切替信号ＳＷ１１がハイレベル「１」のときは、入力Ｉ１を選択してその入力を出力する。
すなわち、セレクタＳＬ１１は、切替信号ＳＷ１１が「０」のときは、前段のデータフリップフロップ回路ＦＦ１０の出力である選択信号ＨＳＥＬ１０を次段のデータフリップフロップ回路ＦＦ１１のデータ入力部に供給する。
一方、セレクタＳＬ１１は、切替信号ＳＷ１１が「１」のときは次段のデータフリップフロップ回路ＦＦ１１に何の信号も供給しない。これにより、スタートパルスφＳＴのシフト動作において、データフリップフロップ回路ＦＦ１１はバイパスされる。

セレクタＳＬ１２は、２つの入力Ｉ０、Ｉ１を有し、入力部Ｉ０がデータフリップフロップ回路ＦＦ１１の選択信号ＨＳＥＬ１１の出力ラインに接続され、入力部Ｉ１は固定電位に接続された状態にある。
セレクタＳＬ１２は、切替信号ＳＷ１２がローレベル「０」のときは、入力Ｉ０を選択しその入力を出力し、切替信号ＳＷ１２がハイレベル「１」のときは、入力Ｉ１を選択してその入力を出力する。
すなわち、セレクタＳＬ１２は、切替信号ＳＷ１２が「０」のときは、前段のデータフリップフロップ回路ＦＦ１１の出力である選択信号ＨＳＥＬ１１を次段のデータフリップフロップ回路ＦＦ１２のデータ入力部に供給する。
一方、セレクタＳＬ１２は、切替信号ＳＷ１２が「１」のときは次段のデータフリップフロップ回路ＦＦ１２に何の信号も供給しない。これにより、スタートパルスφＳＴのシフト動作において、データフリップフロップ回路ＦＦ１２はバイパスされる。

セレクタＳＬ１３は、２つの入力Ｉ０、Ｉ１を有し、入力部Ｉ０が前段のデータフリップフロップ回路ＦＦ１２の選択信号ＨＳＥＬ１２の出力ラインに接続され、入力部Ｉ１が３段前のデータフリップフロップ回路ＦＦ１０の選択信号ＨＳＥＬ１０の出力ラインに接続されている。
セレクタＳＬ１３は、切替信号ＳＷ１３がローレベル「０」のときは、入力Ｉ０を選択しその入力を出力し、切替信号ＳＷ１３がハイレベル「１」のときは、入力Ｉ１を選択してその入力を出力する。
すなわち、セレクタＳＬ１３は、切替信号ＳＷ１３が「０」のときは、前段のデータフリップフロップ回路ＦＦ１２の出力である選択信号ＨＳＥＬ１２をデータフリップフロップ回路ＦＦ１３のデータ入力部に供給する。
一方、セレクタＳＬ１３は、切替信号ＳＷ１３が「１」のときは２段前のデータフリップフロップ回路ＦＦ１０の出力である選択信号ＨＳＥＬ１０をデータフリップフロップ回路ＦＦ１３のデータ入力部に供給する。

セレクタＳＬ１４は、２つの入力Ｉ０、Ｉ１を有し、入力部Ｉ０がデータフリップフロップ回路ＦＦ１３の選択信号ＨＳＥＬ１３の出力ラインに接続され、入力部Ｉ１は固定電位に接続された状態にある。
セレクタＳＬ１４は、切替信号ＳＷ１４がローレベル「０」のときは、入力Ｉ０を選択しその入力を出力し、切替信号ＳＷ１４がハイレベル「１」のときは、入力Ｉ１を選択してその入力を出力する。
すなわち、セレクタＳＬ１４は、切替信号ＳＷ１４が「０」のときは、前段のデータフリップフロップ回路ＦＦ１３の出力である選択信号ＨＳＥＬ１３を次段のデータフリップフロップ回路ＦＦ１４のデータ入力部に供給する。
一方、セレクタＳＬ１４は、切替信号ＳＷ１４が「１」のときは次段のデータフリップフロップ回路ＦＦ１４に何の信号も供給しない。これにより、スタートパルスφＳＴのシフト動作において、データフリップフロップ回路ＦＦ１４はバイパスされる。

セレクタＳＬ１５は、２つの入力Ｉ０、Ｉ１を有し、入力部Ｉ０がデータフリップフロップ回路ＦＦ１４の選択信号ＨＳＥＬ１４の出力ラインに接続され、入力部Ｉ１は固定電位に接続された状態にある。
セレクタＳＬ１５は、切替信号ＳＷ１５がローレベル「０」のときは、入力Ｉ０を選択しその入力を出力し、切替信号ＳＷ１５がハイレベル「１」のときは、入力Ｉ１を選択してその入力を出力する。
すなわち、セレクタＳＬ１５は、切替信号ＳＷ１４が「０」のときは、前段のデータフリップフロップ回路ＦＦ１４の出力である選択信号ＨＳＥＬ１４を次段のデータフリップフロップ回路ＦＦ１５のデータ入力部に供給する。
一方、セレクタＳＬ１５は、切替信号ＳＷ１５が「１」のときは次段のデータフリップフロップ回路ＦＦ１５に何の信号も供給しない。これにより、スタートパルスφＳＴのシフト動作において、データフリップフロップ回路ＦＦ１５はバイパスされる。

そして、実際にデータ読み出す回路１４１Ｂとして、データ転送線１４-０，１４-１と、その出力線に応じたセンスアンプ１６-０，１６-１が配置され、各データ転送線１４-０，１４-１，と各ＡＤＣ１０〜ＡＤＣ１１１のデータ出力部との間にｎチャネルＭＯＳトランジスタからなるスイッチングトランジスタＮＴ１０〜ＮＴ１１１が接続されている。

具体的には、データ転送線１４-０とＡＤＣ１０，ＡＤＣ１２，ＡＤＣ１４，ＡＤＣ１６，ＡＤＣ１８，ＡＤＣ１１０のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ１０，ＮＴ１２，ＮＴ１４，ＮＴ１６，ＮＴ１８，ＮＴ１１０が接続されている。
データ転送線１４-１とＡＤＣ１１，ＡＤＣ１３，ＡＤＣ１５，ＡＤＣ１７，ＡＤＣ１９，ＡＤＣ１１１のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ１１，ＮＴ１３，ＮＴ１５，ＮＴ１７，ＮＴ１９，ＮＴ１１１が接続されている。
データ転送線１４-２とＡＤＣ１４，ＡＤＣ１６，ＡＤＣ１１２，ＡＤＣ１１４のデータ出力部との間に、それぞれスイッチングトランジスタＮＴ１４，ＮＴ１６，ＮＴ１１２，ＮＴ１１４が接続されている。

そして、ＡＤＣ１０，ＡＤＣ１３の出力に接続されているスイッチングトランジスタＮＴ１０，ＮＴ１３のゲートにデータフリップフロップ回路ＦＦ１０から出力される選択信号ＨＳＥＬ１０が供給される。
ＡＤＣ１１，ＡＤＣ１２の出力に接続されているスイッチングトランジスタＮＴ１１，ＮＴ１２のゲートにデータフリップフロップ回路ＦＦ１１から出力される選択信号ＨＳＥＬ１１が供給される。
ＡＤＣ１４，ＡＤＣ１５の出力に接続されているスイッチングトランジスタＮＴ１４，ＮＴ１５のゲートにデータフリップフロップ回路ＦＦ１２から出力される選択信号ＨＳＥＬ１２が供給される。
ＡＤＣ１６，ＡＤＣ１９の出力に接続されているスイッチングトランジスタＮＴ１６，ＮＴ１９のゲートにデータフリップフロップ回路ＦＦ１３から出力される選択信号ＨＳＥＬ１３が供給される。
ＡＤＣ１７，ＡＤＣ１８の出力に接続されているスイッチングトランジスタＮＴ１７，ＮＴ１８のゲートにデータフリップフロップ回路ＦＦ１４から出力される選択信号ＨＳＥＬ１４が供給される。
ＡＤＣ１１０，ＡＤＣ１１１の出力に接続されているスイッチングトランジスタＮＴ１１０，ＮＴ１１１のゲートにデータフリップフロップ回路ＦＦ１５から出力される選択信号ＨＳＥＬ１５が供給される。

以上のように、本第３の実施形態の固体撮像素子１０Ｂにおいては、１段目のデータフリップフロップ回路ＦＦ１０の出力である選択信号ＨＳＥＬ１０が０カラム目と３カラム目に供給されている。
２段目のデータフリップフロップ回路ＦＦ１１の出力である選択信号ＨＳＥＬ１１は１カラム目と２カラム目に供給されおり、３段目のデータフリップフロップ回路ＦＦ１２の出力である選択信号ＨＳＥＬ１２は４カラム目と５カラム目に供給されている。
つまり、１段目のデータフリップフロップ回路ＦＦ１０の出力である選択信号ＨＳＥＬ１０は１／３間引き時に読み出すカラム列に供給されており、２段目および３段目のデータフリップフロップ回路ＦＦ１１，ＦＦ１２の出力は１／３間引き時に読み飛ばすカラムに接続されている。
また、各データフリップフロップ回路の入力段に配置されているセレクタＳＬ１０〜ＳＬ１５の出力は、セレクタＳＬ１０〜ＳＬ１５に入力される切替信号ＳＷ１０〜ＳＷ１５が「０」のときは全て前段の出力を選択するようになっている。
そして、セレクタＳＬ１０〜ＳＬ１５に入力される切替信号ＳＷ１０〜ＳＷ１５が「１」のときは、セレクタＳＬ１３が選択信号ＨＳＥＬ１０を選択し出力するようになっており、その前段のセレクタＳＬ１１、ＳＬ１２は固定電圧を出力するようになっている。

以上の構成で、通常読み出しを実行する場合は、セレクタＳＬ１０〜ＳＬ１５の切替信号ＳＷ１０〜ＳＷ１５を「０」とする。このように設定することにより、全てのデータフリップフロップ回路ＦＦ１０〜ＦＦ１５の入力は前段の出力となり、全てのデータフリップフロップ回路ＦＦ１０〜ＦＦ１５を走査するようになる。
この状態でＨスキャナ１４０ＣにスタートパルスφＳＴを入力すると、クロックφＣＫに同期して１段目のデータフリップフロップ回路ＦＦ１０の出力である選択信号ＨＳＥＬ１０により０カラム目、３カラム目が選択され、データＡＤ０，ＡＤ３を読み出される。
次のクロックφＣＫでは選択信号ＨＳＥＬ１１により選択される１，２カラム目のデータＡＤ１，ＡＤ２が読み出される。

また、間引き動作を実行する場合は、各切替信号ＳＷ１０〜ＳＷ１５を「１」とする。このように設定することにより、データフリップフロップ回路が３つおきに走査するようになる。
この状態でＨスキャナ１４０ＣにスタートパルスφＳＴを入力すると、クロックφＣＫに同期して１段目のデータフリップフロップ回路ＦＦ１０の出力である選択信号ＨＳＥＬ１０により０カラム目、３カラム目が選択され、そのデータＡＤ０,ＡＤ３が読み出される。
次のクロックφＣＫではデータフリップフロップ回路ＦＦ１１およびＦＦ１２が読み飛ばされるため３段目のデータフリップフロップ回路ＦＦ１３の出力である選択信号ＨＳＥＬ１３がアクティブとなり、選択信号ＨＳＥＬ１３により選択される６，９カラム目のデータが読み出される。
これにより，不要なデータは読み飛ばしながら１／３間引き読み出しが実現され、通常読み出し時の３倍のフレームレートでの読み出しが可能となる。

図７は、本実施形態に係る１／３間引きに対応したデータソート回路の構成例を示す図である。
なお、図７においては、理解を容易にするために図３のデータソート回路と同様に構成および機能を有する部分は同一符号をもって表している。

図６のセンスアンプ１６-１，１６-２から出力された２チャンネルのｎビットのデータがクロックｃｌｋｇｔに同期して順次データソート回路１８Ｂに入力される。
図７のデータソート回路１８Ａは、０チャンネルは２段のフリップフロップ回路を有している。
図７において、１段目のフリップフロップ回路をsort_indat0で示し、２段目のフリップフロップ回路をindat0_dly1で示している。
また、１チャンネルは３段のフリップフロップ回路を持っており、３段のフリップフロップ回路を１段目から順にsort_indat1,indat1_dly1, indat1_dly2で示している。

さらに、データソート回路１８Ｂは、マルチプレクサ１８５，１８６を有している。

マルチプレクサ１８５は、１チャンネルの１段目のフリップフロップ回路sort_indat1の出力、２段目のフリップフロップ回路indat0_dly1の出力、および３段目のフリップフロップ回路indat1_dly2の出力のいずれか選択する。
マルチプレクサ１８５は、２ビットの信号sort_cntが「０」のとき１チャンネルの１段目のフリップフロップ回路sort_indat1の出力を選択し、「１」のとき２段目のフリップフロップ回路indat0_dly1の出力を選択し、「２」のとき３段目のフリップフロップ回路indat1_dly2の出力を選択する。

マルチプレクサ１８６は、０および１チャンネルの２段目のフリップフロップ回路indat0_dly1、indat1_dly1の出力の２チャンネルのデータ（２ｃｈ×ｎｂｉｔ）と、０チャンネルの２段目のフリップフロップ回路indat0_dly1のｎビットの出力およびマルチプレクサ１８５により選択されるｎビットのデータからなる２チャンネルのデータ（２ｃｈ×ｎｂｉｔ）とのいずれかを選択して出力する。
マルチプレクサ１８６は、通常読み出しと１／３間引き読み出しを切り分けるモード切替信号hsdcmtが「０」のとき通常読み出しモードとして、０チャンネルの２段目のフリップフロップ回路indat0_dly1のｎビットの出力およびマルチプレクサ１８５により選択されるｎビットのデータからなる２チャンネルのデータ（２ｃｈ×ｎｂｉｔ）を選択する。
マルチプレクサ１８６は、モード切替信号hsdcmtが「１」のとき１／３間引きモードとして、および１チャンネルの２段目のフリップフロップ回路indat0_dly1、indat1_dly1の出力の２チャンネルのデータ（２ｃｈ×ｎｂｉｔ）を選択する。

すなわち、本第３の実施形態においては、モード切替信号hsdcmtが「０」のときが通常読み出し、「１」時が１／３間引きモードとする。

図８は、図７のデータソート回路の通常読み出し動作と１／３間引き動作を説明するための図である。

ここで、データ１８Ｂの通常読み出しの場合の動作について説明する。

クロックｃｌｋｇｔに同期して最初の１クロック目でデータＡＤ０，ＡＤ３がそれぞれ１段目のフリップフロップ回路sort_indat0，sort_indat1に格納され、２クロック目で２段目のフリップフロップ回路indat0_dly1，indat1_dly1に格納される。
ここで、チャンネルｃｈ０の２段目のフリップフロップ回路indat0_dly1からデータＡＤ０、チャンネルｃｈ１の１段目のフリップフロップ回路sort_indat1からデータＡＤ１が出力される。
これらを出力につなぐと、結果として、ＡＤ０，ＡＤ１と、ソートされたデータが出力される。

また、３クロック目で、チャンネルｃｈ０の２段目のフリップフロップ回路indat0_dly1からデータＡＤ２、チャンネルｃｈ１の３段目のフリップフロップ回路indat1_dly2からデータＡＤ３が出力される。
これらを出力につなぐと、結果として、ＡＤ２，ＡＤ３と、ソートされたデータが出力される。

また、４クロック目では、チャンネルｃｈ０の１段目のフリップフロップ回路indat0_dly1からデータＡＤ４、チャンネルｃｈ１の２段目のフリップフロップ回路indat1_dly1からデータＡＤ５が出力される。
これらを出力につなぐと、結果として、ＡＤ４，ＡＤ５と、ソートされたデータが出力される。
５ロック目では、２クロック目と同様の出力接続をとることにより、データＡＤ６,ＡＤ７が出力され、６クロック目では、３クロック目と同様の出力接続をとることにより、データＡＤ７，ＡＤ８が出力される。

以上から、チャンネルｃｈ０の出力は２段目のフリップフロップ回路indat0_dly1の出力とし、チャンネルｃｈ１の出力をクロックに同期させて１段目のフリップフロップ回路sort_indat1の出力、３段目のフリップフロップ回路indat1_dly2の出力、２段目のフリップフロップ回路indat1_dly1の出力と切り替えることにより、結果としてソートされたデータを出力することができる。
本第３の実施形態においては、３パターンの出力の切替を示すパルスとして、２ビットの信号sort_cntを用いている。

また、間引き動作の場合はクロックに同期して、２クロック目以降の２段目のフリップフロップ回路indat0_dly1,indat1_dly1の出力がそのまま出力となる。

以上のように、Ｈスキャナにおいて、各データフリップフロップ回路が指すカラムの選択順番を順次選択するのではなく、間引き処理を行う際に読み出すカラムと、読み出さないカラムとで、別々にまとめた構成にし、選択順番を変更して読み出すことにより、水平方向のkカラムの並列読み出しにおいて、１／ｍ間引き読み出しが実現可能となる。

以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された撮像部としての画素アレイ部１１と、デジタルデータを転送する複数のデータ転送線１４-０〜１４-３と、撮像部の各列の画素の出力データの入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、上記複数の画素の各列に対応して並列に配置された複数の保持部としてのＡＤＣ１０〜ＡＤＣ１１５を含むＡＤＣ群１２と、クロックに同期して選択信号を生成し、ＡＤＣ１０〜ＡＤＣ１１５の出力部に出力するＨスキャナ１４０と、を有し、Ｈスキャナ１４０は、ＡＤＣ１０〜ＡＤＣ１１５の並列配置に対応して配置され、供給されるクロックに同期して選択信号を対応するＡＤＣに出力し、選択信号の出力ラインが間引き読み出し時に読み出すべき配列のＡＤＣと読み飛ばす配列のＡＤＣの出力部に交互にかつ個別に接続されている複数の選択信号生成部としてのデータフリップフロップ回路ＦＦ１０〜ＦＦ１３を、含み、通常読み出しのときは、複数のデータフリップフロップ回路ＦＦ１０〜ＦＦ１３を順次に走査し複数のＡＤＣのデータを対応するデータ転送線に出力させ、間引き読み出しのときは、走査の順番を変更して、間引き読み出しでデータを読み出すべき配列のＡＤＣの有効データのみを対応するデータ転送線に出力させることから、以下の効果を得ることができる。

すなわち、本実施形態によれば、撮像部のデータを間引き処理にて水平転送するシステムにおいて、バスが有効活用間引き処理でバスが有効活用できるようになり、倍のデータレートを実現することができ、フレームレートの高速化に貢献することができる。
また、間引き処理にてフレームレートを落とす必要のない場合は、クロックを遅くするなどの対応ができるようになり、消費電力を削減に貢献することができる。
また、一般的な構成で必要であったＤＰＵ側でデータを捨てるなどの冗長な処理が不要になり、ＤＰＵをシンプルな構成にすることができるため、設計が容易となり、設計期間、工数の削減へも貢献することができる。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

図９は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム２０は、図９に示すように、本実施形態に係る固体撮像素子１０が適用可能な撮像デバイス２１と、この撮像デバイス２１の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２と、撮像デバイス２１を駆動する駆動回路(ＤＲＶ)２３と、撮像デバイス２１の出力信号を処理する信号処理回路(ＰＲＣ)２４と、を有する。

駆動回路２３は、撮像デバイス２１内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１を駆動する。

また、信号処理回路２４は、撮像デバイス２１の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路２４で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１として、先述した撮像素子１０を搭載することで、高精度なカメラが実現できる。

列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 本発明の一実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 本実施形態に係る２／４間引きに対応したデータソート回路の構成例を示す図である。 図３のデータソート回路の通常読み出し動作と２／４間引き動作を説明するための図である。 本発明の第２の実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 本発明の第３の実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の要部の構成例を示すブロック図である。 本実施形態に係る１／３間引きに対応したデータソート回路の構成例を示す図である。 図７のデータソート回路の通常読み出し動作と１／３間引き動作を説明するための図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

符号の説明

１０，１０Ａ，１０Ｂ・・・固体撮像素子、１１・・・画素アレイ部、１２・・・ＡＤＣ群１２、１３・・・垂直（行）走査回路、１４・・・水平（列）走査回路、１４-０〜１４-３，１４Ａ-０，１４Ａ-１，１４Ｂ-０，１４Ｂ-１・・・テータ転送線、１５・・・タイミング制御回路、１６・・・センスアンプ（Ｓ／Ａ）群、１６-０〜１６-３，１６Ａ-０，１６Ａ-１，１６Ｂ-０，１６Ｂ-１・・・センスアンプ、１７・・・データ処理回路、１８，１８Ｂ・・・データソート回路、ＦＦ１０〜ＦＦ１５，ＦＦＡ１０〜ＦＦＡ１３，ＦＦＢ１０〜ＦＦＢ１３・・・データフリップフロップ回路、２０・・・カメラシステム、２１・・・撮像デバイス、２２・・・駆動回路、２３・・・レンズ、２４・・・信号処理回路。

Claims (14)

1. データを転送する複数の転送線と、
   入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、
   クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、
   上記転送線は、
   上記保持部の並列配置方向に配線され、
   上記走査部は、
   上記保持部の並列配置に対応して配置され、供給されるクロックに同期して上記選択信号を対応する保持部に出力し、当該選択信号の出力ラインが間引き読み出し時に読み出すべき配列の保持部と読み飛ばす配列の保持部に交互にかつ個別に接続されている複数の選択信号生成部を、含み、
   通常読み出しのときは、上記複数の選択信号生成部を順次に走査し上記複数の保持部のデータを対応する上記データ転送線に出力させ、
   間引き読み出しのときは、上記走査の順番を変更して、間引き読み出しでデータを読み出すべき配列の保持部の有効データのみを対応する上記データ転送線に出力させる
   データ走査回路。
2. 上記走査部は、
   通常読み出しのときは、上記複数の選択信号生成部を順次に走査して上記選択信号を生成させ、間引き読み出しのときは、当該間引き読み出し時に読み飛ばす配列の保持部に選択信号供給ラインが接続されている上記選択信号生成部をバイパスして、間引き読み出しでデータを読み出すべき配列の保持部に接続されている上記選択信号生成部を順次に走査させるセレクタ部を含む
   請求項１記載のデータ走査回路。
3. 上記複数の選択信号生成部の出力は、間引き読み出す対象となる配列の複数の保持部と、読み飛ばす対象となる配列の複数の保持部に、別々に接続されている
   請求項１記載のデータ走査回路。
4. 上記複数の選択信号生成部の出力は、間引き読み出す対象となる配列の複数の保持部と、読み飛ばす対象となる配列の複数の保持部に、別々に接続されている
   請求項２記載のデータ走査回路。
5. 通常読み出し時に上記選択信号生成部の出力の接続に対応して特殊な順番で読み出したデータを並べ替えるデータソート回路を有する
   請求項１記載のデータ走査回路。
6. 光電変換を行う複数の画素が行列状に配列された撮像部と、
   データを転送する複数の転送線と、
   上記撮像部の各列の画素の出力データの入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、上記複数の画素の各列に対応して並列に配置された複数の保持部と、
   クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、
   上記転送線は、
   上記保持部の並列配置方向に配線され、
   上記走査部は、
   上記保持部の並列配置に対応して配置され、供給されるクロックに同期して上記選択信号を対応する保持部に出力し、当該選択信号の出力ラインが間引き読み出し時に読み出すべき配列の保持部と読み飛ばす配列の保持部に交互にかつ個別に接続されている複数の選択信号生成部を、含み、
   通常読み出しのときは、上記複数の選択信号生成部を順次に走査し上記複数の保持部のデータを対応する上記データ転送線に出力させ、
   間引き読み出しのときは、上記走査の順番を変更して、間引き読み出しでデータを読み出すべき配列の保持部の有効データのみを対応する上記データ転送線に出力させる
   固体撮像素子。
7. 上記走査部は、
   通常読み出しのときは、上記複数の選択信号生成部を順次に走査して上記選択信号を生成させ、間引き読み出しのときは、当該間引き読み出し時に読み飛ばす配列の保持部に選択信号供給ラインが接続されている上記選択信号生成部をバイパスして、間引き読み出しでデータを読み出すべき配列の保持部に接続されている上記選択信号生成部を順次に走査させるセレクタ部を含む
   請求項６記載の固体撮像素子。
8. 上記複数の選択信号生成部の出力は、間引き読み出す対象となる配列の複数の保持部と、読み飛ばす対象となる配列の複数の保持部に、別々に接続されている
   請求項６記載の固体撮像素子。
9. 上記複数の選択信号生成部の出力は、間引き読み出す対象となる配列の複数の保持部と、読み飛ばす対象となる配列の複数の保持部に、別々に接続されている
   請求項７記載の固体撮像素子。
10. 通常読み出し時に上記選択信号生成部の出力の接続に対応して特殊な順番で読み出したデータを並べ替えるデータソート回路を有する
    請求項６記載の固体撮像素子。
11. 固体撮像素子と、
    上記撮像素子に被写体像を結像する光学系と、を有し、
    上記固体撮像素子は、
    光電変換を行う複数の画素が行列状に配列された撮像部と、
    データを転送する複数の転送線と、
    上記撮像部の各列の画素の出力データの入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、上記複数の画素の各列に対応して並列に配置された複数の保持部と、
    クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、
    上記転送線は、
    上記保持部の並列配置方向に配線され、
    上記走査部は、
    上記保持部の並列配置に対応して配置され、供給されるクロックに同期して上記選択信号を対応する保持部に出力し、当該選択信号の出力ラインが間引き読み出し時に読み出すべき配列の保持部と読み飛ばす配列の保持部に交互にかつ個別に接続されている複数の選択信号生成部を、含み、
    通常読み出しのときは、上記複数の選択信号生成部を順次に走査し上記複数の保持部のデータを対応する上記データ転送線に出力させ、
    間引き読み出しのときは、上記走査の順番を変更して、間引き読み出しでデータを読み出すべき配列の保持部の有効データのみを対応する上記データ転送線に出力させる
    カメラシステム。
12. 上記走査部は、
    通常読み出しのときは、上記複数の選択信号生成部を順次に走査して上記選択信号を生成させ、間引き読み出しのときは、当該間引き読み出し時に読み飛ばす配列の保持部に選択信号供給ラインが接続されている上記選択信号生成部をバイパスして、間引き読み出しでデータを読み出すべき配列の保持部に接続されている上記選択信号生成部を順次に走査させるセレクタ部を含む
    請求項１１記載のカメラシステム。
13. 上記複数の選択信号生成部の出力は、間引き読み出す対象となる配列の複数の保持部と、読み飛ばす対象となる配列の複数の保持部に、別々に接続されている
    請求項１１記載のカメラシステム。
14. 通常読み出し時に上記選択信号生成部の出力の接続に対応して特殊な順番で読み出したデータを並べ替えるデータソート回路を有する
    請求項１１記載のカメラシステム。

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