JP2008011012A

JP2008011012A - 固体撮像装置

Info

Publication number: JP2008011012A
Application number: JP2006177687A
Authority: JP
Inventors: Akihiko Kato; 昭彦加藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-06-28
Filing date: 2006-06-28
Publication date: 2008-01-17
Anticipated expiration: 2026-06-28
Also published as: JP4882545B2

Abstract

【課題】画素加算後のデータレートを落とす回路やクロックの載せ替えの回路を付加することなく、画素加算およびその出力を実現することを可能とする。
【解決手段】画素１１から出力されたアナログ信号を列並列アナログ−デジタル変換した後に列並列分割で読み出しを行い、並列のまま水平画素データの加算を行って出力を時分割多重化する固体撮像装置１であって、前記水平画素データの加算を行う水平画素加算処理装置１７は、画素１１のアナログ信号をデジタル変換したデジタル信号が水平転送クロックごとに選択されて入力されるもので、水平画素加算処理後の画素データが加算数分の１に値が低下したところを、時分割多重化する出力時分割多重化装置２２の出力段のマルチプレクス出力される順番に同じ画素データを当てはめることで等価的に出力値を低下させるものからなることを特徴とする。
【選択図】図１

Description

本発明は、出力を時分割多重化する固体撮像装置に関する。

画素を列並列アナログデジタル変換（以下、アナログデジタル変換をＡＤ変換と略記する）し、列並列分割で読み出しを行い、出力を時分割多重化するイメージセンサにおいて、水平画素加算を行う場合に加算後は画素データが加算数分の１になる。それにより画素データレートが変化するため、それに対応する回路構成をとる必要がある。

従来例として列並列ＡＤＣ搭載ＣＭＯＳイメージセンサを図８のブロック図によって説明する。

図８に示すように、従来の固体撮像装置では、水平画素加算動作に先立って、ＡＤ変換・ノイズ除去信号処理装置１３は行走査回路１２で選択された行の画素１１から出力されるアナログ信号をそれぞれ１行同時にノイズ除去信号処理およびｎビットのデジタル信号への変換を行い、変換後のデジタル信号の保持を行う。

この１行の変換処理が終了すると、変換された各列のｎビットのデジタル信号は水平転送動作により水平画素加算処理装置１７、出力時分割多重化装置２２を通り外部に出力される。最初に列走査回路１４が出力を行おうとするＡＤ変換・ノイズ除去信号処理装置１３を選択する。本例の場合、内部の水平転送および処理は４並列で行われるため、同時に選択されるＡＤ変換・ノイズ除去信号処理装置１３は４つとなり、選択された４つのＡＤ変換・ノイズ除去信号処理装置１３からはそれぞれｎビットのデジタル信号がバスライン１５上に出力される。バスライン１５上に出力されたｎビットのデジタル信号は、センス回路１６を経てロジック信号レベルに変換され、水平画素加算処理装置１７に入力される。列走査回路１４は信号を出力する転送の単位クロックである水平転送クロックごとに選択列を順次走査させ、その結果水平転送クロックごとに選択されたデジタル信号が水平画素加算処理装置１７に入力される。

次に水平画素加算処理装置１７内のＦＦ１〜ＦＦ４はＤフリップフロップ１８であり、転送の水平転送クロックごとにセンス回路１６上に出力されるデジタルデータを、並列を保ったまま保持する。これらのＤフリップフロップ１８の出力は画素加算用のデジタル加算器１９とセレクタ２０に入力される。デジタル加算器ＡＤＤ１はＦＦ１とＦＦ２の入力を加算するもので、デジタル加算器ＡＤＤ２はＦＦ３とＦＦ４の入力を加算するものであり、隣り合う列の画素データを加算することを意味する。これらの出力はデータを一時保存するＤフリップフロップ２３を経由する並列パスと直接入力するパスとで、セレクタ２０のもう片方にそれぞれ入力される。セレクタ２０は画素加算選択有効入力により出力するデータを選択するものであり、画素加算選択有効でない時は、Ｄフリップフロップ１８の出力を直接ＦＦ５〜ＦＦ８のＤフリップフロップ２１に入力し、画素加算選択有効の時はデジタル加算器ＡＤＤ１の出力をＦＦ１１経由でＦＦ５に入力するとともに直接ＦＦ７に入力し、デジタル加算器ＡＤＤ２の出力をＦＦ２１経由でＦＦ６に入力するとともに直接ＦＦ８に入力する。この時、画素加算選択有効でない時は、Ｄフリップフロップ２１の入力クロックに水平転送クロックがクロック選択器２４と通じて直接、画素加算選択有効の時は水平転送クロックの２分周のクロックが入力される。

最後に出力時分割多重化装置２２内のＭＵＸ１〜ＭＵＸ２は入力される二つのデータをクロックの論理により出力選択するマルチプレクサであり、ＭＵＸ１はＦＦ５とＦＦ７のデータを入力し、ＭＵＸ２はＦＦ６とＦＦ８のデータを入力し、クロックにより振り分けて出力する。

本従来例の水平画素加算時における水平画素加算処理装置７および出力時分割多重化装置１２の動作タイミングを図９で説明する。

図９に示すように、ある画素の読み出し行について、順次読み出した画素のデータを１から順番に示すと、Ｆ１〜Ｆ４は水平転送クロックごとに画素データが保持される。Ｆ１１、Ｆ２１はＦ１とＦ２、Ｆ３とＦ４が加算されたデータが一時保存場所としてそれぞれ保持される。Ｆ５〜Ｆ８は先の説明の通り、水平転送クロックの２分周で駆動される。ＦＦ５、ＦＦ６はそれぞれ一時保存されたＦＦ１１、ＦＦ２１からのデータを受け取り、ＦＦ７、ＦＦ８はＦＦ１とＦＦ２、ＦＦ３とＦＦ４の加算データを保持する。このように、２画素加算を行ったためデータ数は１／２となるので、データレートを半分にする必要がある。出力１はクロックがＨｉｇｈ（以下、Ｈと記す）の時にＦＦ５をクロックがＬｏｗ（以下、Ｌと記す）の時にＦＦ７のデータを出力し、出力２はクロックがＨの時にＦＦ６をクロックがＬの時にＦＦ８のデータを出力する。出力１と出力２は加算されたデータが順番に出力され、かつ内部の４並列が２並列に時分割多重化された出力されている。

なお、列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ（例えば、非特許文献１参照。）や並列でかつ時分割多重出力のＣＭＯＳイメージセンサ（例えば、特許文献１参照。）が開示されていて、また画素加算においては多くの実施報告がなされている。上記従来例はこれらの組み合わせで実現可能なイメージセンサである。

特開平５-３２８２２４号公報 W.Yang他著「An Integrated 800x600 CMOS Image System」ＩＳＳＣＣ（International Solid-State Circuits Conference） Digest of Technical Papers、３０４頁−３０５頁、１９９９年２月

解決しようとする問題点は、水平画素加算を行う場合のために、データレートを落とした場合に対応する回路であるデータ保持のためのＤフリップフロップやクロック生成のためのクロック選択器、クロックの載せ替えなどの回路を有し、回路規模が増大し、複雑化する点である。

本発明は、水平画素加算の処理後のデータパスの流れ方を工夫して、画素加算後のデータレートを落とす回路やクロックの載せ替えの回路を付加することなく、画素加算及びその出力を実現することを可能にすることを課題とする。

請求項１に係る本発明は、画素から出力されたアナログ信号を列並列アナログ−デジタル変換した後に列並列分割で読み出しを行い、並列のまま水平画素データの加算を行って出力を時分割多重化する固体撮像装置であって、前記水平画素データの加算を行う水平画素加算処理装置は、前記画素のアナログ信号をデジタル変換したデジタル信号が水平転送クロックごとに選択されて入力されるもので、前記水平画素加算処理後の画素データが加算数分の１に値が低下したところを、前記時分割多重化する出力時分割多重化装置の出力段のマルチプレクス出力される順番に同じ画素データを当てはめることで等価的に出力値を低下させるものからなることを特徴とする。

請求項１に係る本発明では、水平画素加算処理後の画素データが加算数分の１に値が低下したところを、時分割多重化する出力時分割多重化装置の出力段のマルチプレクス出力される順番に同じ画素データを当てはめることで等価的に出力値を低下させることから、すなわち、内部のデータの並びを変えることにより等価的に出力値を低下させたことから、従来のようなデータを一時保存するＤフリップフロップやクロック選択器を必要としない。このため、回路規模が縮小化、簡単化される。

請求項５に係る本発明は、画素から出力されたアナログ信号を列並列アナログ−デジタル変換した後に列並列分割で読み出しを行い、並列のまま水平画素データの間引きを行って出力を時分割多重化する固体撮像装置であって、前記間引き処理を行う水平画素間引き処理装置は、画素のアナログ信号をデジタル変換したデジタル信号が水平転送クロックごとに選択されて入力されるもので、入力された一方の画素データを捨てることで間引き動作を行うことを特徴とする。

請求項５に係る本発明では、入力された一方の画素データを捨てることで間引き動作を行うことで、等価的に出力値を低下させたことから、従来のようなデータを一時保存するＤフリップフロップやクロック選択器を必要としない。このため、回路規模が縮小化、簡単化される。

請求項１に係る本発明によれば、画素加算を行い、内部のデータの並びを変えることで等価的に出力値を低下させたことにより、従来の固体撮像装置よりも回路規模を縮小できるとともに消費電力の削減ができる。加えて、クロックの載せ替えなどのデジタル回路で複雑な動作を行う部分を設ける必要がなくなるので、従来の固体撮像装置よりも簡単な構造の回路が実現できるという利点がある。

請求項５に係る本発明によれば、画素加算を行い、内部のデータを間引くことで等価的に出力値を低下させたことにより、従来の固体撮像装置よりも回路規模を縮小できるとともに消費電力の削減ができる。加えて、クロックの載せ替えなどのデジタル回路で複雑な動作を行う部分を設ける必要がなくなるので、従来の固体撮像装置よりも簡単な構造の回路が実現できるという利点がある。

本発明の一実施の形態（第１実施例）を、図１のブロック図によって説明する。図１には、本実施例を説明する列並列ＡＤＣ搭載ＣＭＯＳイメージセンサを示す。このＣＭＯＳイメージセンサは、例えばモノクロイメージセンサであり、水平画素加算処理装置で隣り合うカラムの画素を足し合わせるものである。以下、具体的に説明する。

図１に示すように、固体撮像装置１は、複数の画素１１が例えばマトリックス上に２次元配置されていて、画素アレイを構成している。上記各画素１１は、例えばフォトダイオードと画素内アンプとから構成されている。画素アレイの行方向の画素１１を選択する行走査回路１２が備えられている。また画素アレイには、行走査回路１２で選択された行の画素１１から出力されるアナログ信号をそれぞれ１行同時にノイズ除去信号処理及びｎビットのデジタル信号への変換を行い、変換後のデジタル信号の保持を行うＡＤ変換・ノイズ除去信号処理装置１３が備えられている。

ＡＤ変換・ノイズ除去信号処理装置１３は、出力を行うものを選択する列走査回路１４を有する。さらに、ＡＤ変換・ノイズ除去信号処理装置１３の１行の変換処理が終了すると、変換された各列のｎビットのデジタル信号が水平転送動作により、水平画素加算処理装置１７、出力時分割多重化装置２２を通り外部に出力されるようになっている。

第１実施例では、内部の水平転送および処理は偶数並列（本例では４並列）で行われるため、同時に選択されるＡＤ変換・ノイズ除去信号処理装置１３は偶数（例えば４つ）を有する。選択された各ＡＤ変換・ノイズ除去信号処理装置１３から出力されたｎビットのデジタル信号を転送するバスライン１５が設けられ、バスライン１５から出力されたｎビットのデジタル信号をロジック信号レベルに変換するセンス回路１６、変換されたロジック信号レベルの加算処理を行う水平画素加算処理装置１７を有する。上記列走査回路１４は信号を出力する転送の単位クロックである水平転送クロックごとに選択列を順次走査させるものとなっている。また、上記水平画素加算処理装置１７には水平転送クロックごとに選択されたデジタル信号が入力されるようになっている。

上記水平画素加算処理装置１７内には、転送の水平転送クロックごとにセンス回路１６上に出力されるデジタルデータを、並列を保ったまま保持するもので、ＦＦ１〜ＦＦ４からなるＤフリップフロップ１８を有する。またこれらのＤフリップフロップ１８の出力が入力されるもので画素加算用のデジタル加算器１９とセレクタ２０を有する。上記デジタル加算器ＡＤＤ１はＦＦ１とＦＦ２の入力を加算するものであり、上記デジタル加算器ＡＤＤ２はＦＦ３とＦＦ４の入力を加算するものである。これらの出力は上記セレクタ２０のもう片方にそれぞれ入力される。セレクタ２０は画素加算選択有効入力により出力するデータを選択するものであり、画素加算選択有効でない時は、Ｄフリップフロップ１８の出力を直接ＦＦ５〜ＦＦ８のＤフリップフロップ２１に入力し、画素加算選択有効の時はデジタル加算器ＡＤＤ１の出力をＦＦ５とＦＦ７に、デジタル加算器ＡＤＤ２の出力をＦＦ６とＦＦ８に入力する。この点が従来例と異なり、一時保存のＤフリップフロップやクロック選択器を持たず、データパスを変更してレートを落としている点が特徴となっている。

そして、入力される二つのデータをクロックの論理により出力選択するマルチプレクサであるＭＵＸ１とＭＵＸ２を備えた出力時分割多重化装置２２を有する。この出力時分割多重化装置２２内のＭＵＸ１とＭＵＸ２は、それぞれＦＦ５とＦＦ７、ＦＦ６とＦＦ８のデータを入力し、クロックにより振り分けて出力するようになっている。したがって、固体撮像装置１は１／２以上の時分割多重化出力を持つ。

次に、前記固体撮像装置１の動作を、前記図１によって説明する。

固体撮像装置１では、ＡＤ変換・ノイズ除去信号処理装置１３は行走査回路１２で選択された行の画素１１から出力されるアナログ信号をそれぞれ１行同時にノイズ除去信号処理およびｎビットのデジタル信号への変換を行い、変換後のデジタル信号の保持を行う。この１行の変換処理が終了すると、変換された各列のｎビットのデジタル信号は水平転送動作により水平画素加算処理装置１７、出力時分割多重化装置２２を通り外部に出力される。最初に列走査回路１４が出力を行おうとするＡＤ変換・ノイズ除去信号処理装置１３を選択する。

第１実施例の固体撮像装置１の場合、内部の水平転送及び処理は４並列で行われるため、同時に選択されるＡＤ変換・ノイズ除去信号処理装置１３は４つとなり、選択された４つのＡＤ変換・ノイズ除去信号処理装置１３からはそれぞれｎビットのデジタル信号がバスライン１５上に出力される。バスライン１５上に出力されたｎビットのデジタル信号は、センス回路１６を経てロジック信号レベルに変換され、水平画素加算処理装置１７に入力される。列走査回路１４は信号を出力する転送の単位クロックである水平転送クロックごとに選択列を順次走査させ、その結果水平転送クロックごとに選択されたデジタル信号が水平画素加算処理装置１７に入力される。

次に、水平画素加算処理装置１７内のＤフリップフロップ１８であるＦＦ１〜ＦＦ４は、転送の水平転送クロックごとにセンス回路１６上に出力されるデジタルデータを、並列を保ったまま保持する。このＤフリップフロップ１８の出力は画素加算用のデジタル加算器１９とセレクタ２０に入力される。デジタル加算器ＡＤＤ１はＦＦ１とＦＦ２の入力を加算し、デジタル加算器ＡＤＤ２はＦＦ３とＦＦ４の入力を加算する。すなわち、この加算は、隣り合う列の画素データを加算することを意味する。これらの出力はセレクタ２０のもう片方にそれぞれ入力される。セレクタ２０は画素加算選択有効入力により出力するデータを選択する。例えば、画素加算選択有効でない時は、Ｄフリップフロップ１８の出力を直接ＦＦ５〜ＦＦ８のＤフリップフロップ２１に入力し、画素加算選択有効の時はデジタル加算器ＡＤＤ１の出力をＦＦ５とＦＦ７に、デジタル加算器ＡＤＤ２の出力をＦＦ６とＦＦ８に入力する。この点が従来例と相違するところであり、一時保存のＤフリップフロップやクロック選択器を持たず、データパスを変更してレートを落としている点が相違点である。

最後に出力時分割多重化装置２２内のＭＵＸ１〜ＭＵＸ２は入力される二つのデータをクロックの論理により出力選択するマルチプレクサであり、ＭＵＸ１とＭＵＸ２はそれぞれＦＦ５とＦＦ７、ＦＦ６とＦＦ８のデータを入力し、クロックにより振り分けて出力する。

次に、本実施例の水平画素加算時における水平画素加算処理装置７および出力時分割多重化装置１２の動作タイミングを、図２のタイミングチャートによって説明する。

図２に示すように、ある画素の読み出し行について、順次読み出した画素のデータを１から順番に示すと、Ｆ１〜Ｆ４は水平転送クロックごとに画素データが保持される。従来例にあった一時保存場所のＦ１１とＦ２１および水平転送クロックの２分周クロックはなく、代わりにＦＦ５とＦＦ７にＦＦ１とＦＦ２を加算したものが保持されるとともに、ＦＦ６とＦＦ８にＦＦ３とＦＦ４を加算したものが保持される。出力１はクロックがＨｉｇｈ（以下、Ｈと記す）の時にＦＦ５をクロックがＬｏｗ（以下、Ｌと記す）の時にＦＦ７のデータを出力し、出力２はクロックがＨの時にＦＦ６をクロックがＬの時にＦＦ８のデータを出力する。ここで、ＦＦ５とＦＦ７およびＦＦ６とＦＦ８は同じデータが入力されているため、出力マルチプレクサでレートが倍になってしまうところを同レートで出力する。出力１と出力２は加算されたデータが順番に出力され、かつ内部の４並列が２並列に時分割多重化された出力となっている。

次に、本発明の一実施の形態（第２実施例）を、図３のブロック図によって説明する。図３には、本実施例を説明する列並列ＡＤＣ搭載ＣＭＯＳイメージセンサを示す。このＣＭＯＳイメージセンサは、カラーイメージセンサであり、水平画素加算処理装置で同じカラムの隣接する同色の画素（例えば同色のカラーフィルター備えた画素、もしくは受光色毎に画素の光電変換部の形成深さが異なるもののうち同様な深さに光電変換部が形成された画素）を足し合わせるものである。以下、具体的に説明する。

図３に示すように、固体撮像装置１１は、複数の画素１１が例えばマトリックス上に２次元配置されていて、画素アレイを構成している。上記各画素１１は、例えばフォトダイオードと画素内アンプとから構成されている。画素アレイの行方向の画素１１を選択する行走査回路１２が備えられている。また画素アレイには、行走査回路１２で選択された行の画素１１から出力されるアナログ信号をそれぞれ１行同時にノイズ除去信号処理及びｎビットのデジタル信号への変換を行い、変換後のデジタル信号の保持を行うＡＤ変換・ノイズ除去信号処理装置１３が備えられている。

第２実施例では、内部の水平転送および処理は偶数並列（本例では４並列）で行われるため、同時に選択されるＡＤ変換・ノイズ除去信号処理装置１３は偶数（例えば４つ）を有する。選択された各ＡＤ変換・ノイズ除去信号処理装置１３から出力されたｎビットのデジタル信号を転送するバスライン１５が設けられ、バスライン１５から出力されたｎビットのデジタル信号をロジック信号レベルに変換するセンス回路１６、変換されたロジック信号レベルの加算処理を行う水平画素加算処理装置１７を有する。上記列走査回路１４は信号を出力する転送の単位クロックである水平転送クロックごとに選択列を順次走査させ、その結果、上記水平画素加算処理装置１７には水平転送クロックごとに選択されたデジタル信号が入力されるようになっている。

上記水平画素加算処理装置１７内には、転送の水平転送クロックごとにセンス回路１６上に出力されるデジタルデータを、並列を保ったまま保持するもので、ＦＦ１〜ＦＦ４からなるＤフリップフロップ１８を有する。またこれらのＤフリップフロップ１８の出力が入力されるもので画素加算用のデジタル加算器１９とセレクタ２０を有する。上記デジタル加算器ＡＤＤ１はＦＦ１とＦＦ３の入力を加算するものであり、上記デジタル加算器ＡＤＤ２はＦＦ２とＦＦ４の入力を加算するものである。これらの出力は上記セレクタ２０のもう片方にそれぞれ入力される。セレクタ２０は画素加算選択有効入力により出力するデータを選択するものであり、画素加算選択有効でない時は、Ｄフリップフロップ１８の出力を直接ＦＦ５〜ＦＦ８のＤフリップフロップ２１に入力し、画素加算選択有効の時はデジタル加算器ＡＤＤ１の出力をＦＦ５とＦＦ７に、デジタル加算器ＡＤＤ２の出力をＦＦ６とＦＦ８に入力する。この点が従来例と異なり、一時保存のＤフリップフロップやクロック選択器を持たず、データパスを変更してレートを落としている点が特徴となっている。

そして、入力される二つのデータをクロックの論理により出力選択するマルチプレクサであるＭＵＸ１とＭＵＸ２を備えた出力時分割多重化装置２２を有する。この出力時分割多重化装置２２内のＭＵＸ１とＭＵＸ２は、それぞれＦＦ５とＦＦ７、ＦＦ６とＦＦ８のデータを入力し、クロックにより振り分けて出力するようになっている。

次に、前記固体撮像装置２の動作を、前記図３によって説明する。

固体撮像装置２では、ＡＤ変換・ノイズ除去信号処理装置１３は行走査回路１２で選択された行の画素１１から出力されるアナログ信号をそれぞれ１行同時にノイズ除去信号処理およびｎビットのデジタル信号への変換を行い、変換後のデジタル信号の保持を行う。この１行の変換処理が終了すると、変換された各列のｎビットのデジタル信号は水平転送動作により水平画素加算処理装置１７、出力時分割多重化装置２２を通り外部に出力される。最初に列走査回路１４が出力を行おうとするＡＤ変換・ノイズ除去信号処理装置１３を選択する。

この第２実施例の固体撮像装置２の場合、内部の水平転送及び処理は４並列で行われるため、同時に選択されるＡＤ変換・ノイズ除去信号処理装置１３は４つとなり、選択された４つのＡＤ変換・ノイズ除去信号処理装置１３からはそれぞれｎビットのデジタル信号がバスライン１５上に出力される。バスライン１５上に出力されたｎビットのデジタル信号は、センス回路１６を経てロジック信号レベルに変換され、水平画素加算処理装置１７に入力される。列走査回路１４は信号を出力する転送の単位クロックである水平転送クロックごとに選択列を順次走査させ、その結果水平転送クロックごとに選択されたデジタル信号が水平画素加算処理装置１７に入力される。

次に、水平画素加算処理装置１７内のＤフリップフロップ１８であるＦＦ１〜ＦＦ４は、転送の水平転送クロックごとにセンス回路１６上に出力されるデジタルデータを、並列を保ったまま保持する。このＤフリップフロップ１８の出力は画素加算用のデジタル加算器１９とセレクタ２０に入力される。デジタル加算器ＡＤＤ１はＦＦ１とＦＦ２の入力を加算し、デジタル加算器ＡＤＤ２はＦＦ３とＦＦ４の入力を加算する。すなわち、この加算は、隣り合う列の画素データを加算することを意味する。これらの出力はセレクタ２０のもう片方にそれぞれ入力される。デジタル加算器ＡＤＤ１はＦＦ１とＦＦ３の入力を加算するものであり、デジタル加算器ＡＤＤ２はＦＦ２とＦＦ４の入力を加算するものである。すなわち、１つ離れた列の同色の画素データを加算することを意味する（ここでは、一例として、図４に示すようなカラーコーディングの画素を読み出している）。セレクタ１０は画素加算選択有効入力により出力するデータを選択する。例えば、画素加算選択有効でない時は、Ｄフリップフロップ１８の出力を直接ＦＦ５〜ＦＦ８のＤフリップフロップ２１に入力し、画素加算選択有効の時はデジタル加算器ＡＤＤ１の出力をＦＦ５とＦＦ７に、デジタル加算器ＡＤＤ２の出力をＦＦ６とＦＦ８に入力する。この点が従来例と相違するところであり、一時保存のＤフリップフロップやクロック選択器を持たず、データパスを変更してレートを落としている点が相違点である。

最後に出力時分割多重化装置２２内のＭＵＸ１〜ＭＵＸ２は入力される二つのデータをクロックの論理により出力選択するマルチプレクサであり、ＭＵＸ１とＭＵＸ２はそれぞれＦＦ５とＦＦ７、ＦＦ６とＦＦ８のデータを入力し、クロックにより振り分けて出力する。したがって、固体撮像装置２は１／２以上の時分割多重化出力を持つ。

次に、前記固体撮像装置２の水平画素加算時における水平画素加算処理装置１７および出力時分割多重化装置２２の動作タイミングを、図５によって説明する。

ある画素の読み出し行について、順次読み出した画素のデータを１から順番に示すと、図のＦ１〜Ｆ４は水平転送クロックごとに画素データが保持される。従来例にあった一時保存場所のＦ１１とＦ２１及び水平転送クロックの２周分クロックはなく、代わりにＦＦ５とＦＦ７にＦＦ１とＦＦ３を加算したものが、ＦＦ６とＦＦ８にＦＦ２とＦＦ４を加算したものがそれぞれ保持される。出力１はクロックがＨの時にＦＦ５をクロックがＬの時にＦＦ７のデータを出力し、出力２はクロックがＨの時にＦＦ６をクロックがＬの時にＦＦ８のデータを出力する。ここで、ＦＦ５とＦＦ７及びＦＦ６とＦＦ８は同じデータが入力されているため、出力マルチプレクサでレートが倍になってしまうところを同レートで出力する。出力１と出力２は加算されたデータが順番に出力され、かつ内部の４並列が２並列に時分割多重化された出力されている。

次に、本発明の一実施の形態（第３実施例）を、図６のブロック図によって説明する。図６には、本実施例を説明する列並列ＡＤＣ搭載ＣＭＯＳイメージセンサを示す。このＣＭＯＳイメージセンサは、加算ではなく片方のデータを捨てることにより間引き動作を行って、出力を時分割して多重化するものである。以下、具体的に説明する。

図６に示すように、固体撮像装置１１は、複数の画素１１が例えばマトリックス上に２次元配置されていて、画素アレイを構成している。上記各画素１１は、例えばフォトダイオードと画素内アンプとから構成されている。画素アレイの行方向の画素１１を選択する行走査回路１２が備えられている。また画素アレイには、行走査回路１２で選択された行の画素１１から出力されるアナログ信号をそれぞれ１行同時にノイズ除去信号処理及びｎビットのデジタル信号への変換を行い、変換後のデジタル信号の保持を行うＡＤ変換・ノイズ除去信号処理装置１３が備えられている。

ＡＤ変換・ノイズ除去信号処理装置１３は、出力を行うものを選択する列走査回路１４を有する。さらに、ＡＤ変換・ノイズ除去信号処理装置１３の１行の変換処理が終了すると、変換された各列のｎビットのデジタル信号が水平転送動作により、水平画素間引き処理装置５７、出力時分割多重化装置２２を通り外部に出力されるようになっている。

第３実施例の固体撮像装置３では、内部の水平転送および処理は偶数並列（本例では４並列）で行われるため、同時に選択されるＡＤ変換・ノイズ除去信号処理装置１３は偶数（例えば４つ）を有する。選択された各ＡＤ変換・ノイズ除去信号処理装置１３から出力されたｎビットのデジタル信号を転送するバスライン１５が設けられ、バスライン１５から出力されたｎビットのデジタル信号をロジック信号レベルに変換するセンス回路１６、変換されたロジック信号レベルの間引き処理を行う水平画素間引き処理装置５７を有する。上記列走査回路１４は信号を出力する転送の単位クロックである水平転送クロックごとに選択列を順次走査させ、その結果、上記水平画素間引き処理装置５７には水平転送クロックごとに選択されたデジタル信号が入力されるようになっている。

上記水平画素間引き処理装置５７には、転送の水平転送クロックごとにセンス回路１６上に出力されるデジタルデータを、並列を保ったまま保持するもので、ＦＦ１〜ＦＦ４からなるＤフリップフロップ１８を有する。またこれらのＤフリップフロップ１８の出力が入力されるもので画素間引き用信号経路５９とセレクタ２０を有する。上記デジタル加算器ＡＤＤ１はＦＦ１とＦＦ３の入力を加算するものであり、上記画素間引き用信号経路５９はＦＦ１およびＦＦ３の出力のみがセレクタ２０のもう片方にそれぞれ入力されるもので、画素の２つに１つを選択し、出力するものである。セレクタ２０は画素間引き選択有効入力により出力するデータを選択するものであり、画素間引き選択有効でない時は、Ｄフリップフロップ１８の出力を直接ＦＦ５〜ＦＦ８のＤフリップフロップ２１に入力し、画素加算選択有効の時は画素間引き用信号経路５９の出力をＦＦ１からの出力をＦＦ５とＦＦ７に、ＦＦ３からの出力をＦＦ６とＦＦ８に入力する。この点が従来例と異なり、一時保存のＤフリップフロップやクロック選択器を持たず、データパスを変更してレートを落としている点が特徴となっている。

次に、前記固体撮像装置３の動作を、前記図６によって説明する。

固体撮像装置３では、ＡＤ変換・ノイズ除去信号処理装置１３は行走査回路１２で選択された行の画素１１から出力されるアナログ信号をそれぞれ１行同時にノイズ除去信号処理およびｎビットのデジタル信号への変換を行い、変換後のデジタル信号の保持を行う。この１行の変換処理が終了すると、変換された各列のｎビットのデジタル信号は水平転送動作により水平画素間引き処理装置５７、出力時分割多重化装置２２を通り外部に出力される。最初に列走査回路１４が出力を行おうとするＡＤ変換・ノイズ除去信号処理装置１３を選択する。

次に、水平画素間引き処理装置５７内のＤフリップフロップ１８であるＦＦ１〜ＦＦ４は、転送の水平転送クロックごとにセンス回路１６上に出力されるデジタルデータを、並列を保ったまま保持する。このＤフリップフロップ１８の出力は画素間引き用信号経路５９とセレクタ２０に入力される。画素間引き用信号経路５９ではＦＦ１およびＦＦ３の出力のみがセレクタ２０のもう片方にそれぞれ入力される。すなわち、２つの画素のうち１つを選択し、出力していることを示す。セレクタ１０は画素加算選択有効入力により出力するデータを選択する。例えば、画素間引き選択が有効でない時は、Ｄフリップフロップ１８の出力を直接ＦＦ５〜ＦＦ８のＤフリップフロップ２１に入力し、画素間引き選択が有効の時は画素間引き用信号経路５９の出力のうち、ＦＦ１からの出力をＦＦ５とＦＦ７に、ＦＦ３からの出力をＦＦ６とＦＦ８に入力する。この点が従来例と相違するところであり、一時保存のＤフリップフロップやクロック選択器を持たず、データパスを変更してレートを落としている点が相違点である。

最後に出力時分割多重化装置２２内のＭＵＸ１〜ＭＵＸ２は入力される二つのデータをクロックの論理により出力選択するマルチプレクサであり、ＭＵＸ１とＭＵＸ２はそれぞれＦＦ５とＦＦ７、ＦＦ６とＦＦ８のデータを入力し、クロックにより振り分けて出力する。したがって、固体撮像装置３は１／２以上の時分割多重化出力を持つ。

次に、前記固体撮像装置２の水平画素加算時における水平画素間引き処理装置５７および出力時分割多重化装置２２の動作タイミングを、図７によって説明する。

ある画素の読み出し行について、順次読み出した画素のデータを１から順番に示すと、図のＦ１〜Ｆ４は水平転送クロックごとに画素データが保持される。従来例にあった一時保存場所のＦ１１とＦ２１及び水平転送クロックの２周分クロックはなく、代わりにＦＦ５とＦＦ７にＦＦ１のデータ、ＦＦ６とＦＦ８にＦＦ３のデータがそれぞれ保持される。出力１はクロックがＨの時にＦＦ５をクロックがＬの時にＦＦ７のデータを出力し、出力２はクロックがＨの時にＦＦ６をクロックがＬの時にＦＦ８のデータを出力する。ここで、ＦＦ５とＦＦ７及びＦＦ６とＦＦ８は同じデータが入力されているため、出力マルチプレクサでレートが倍になってしまうところを同レートで出力する。出力１と出力２は加算されたデータが順番に出力され、かつ内部の４並列が２並列に時分割多重化された出力されている。

本発明の一実施の形態（第１実施例）を示したブロック図である。第１実施例に係わるタイミングチャートである。本発明の一実施の形態（第２実施例）を示したブロック図である。第２実施例に係わる画素のカラーコーディングの一例を示したレイアウト図である。第２実施例に係わるタイミングチャートである。本発明の一実施の形態（第３実施例）を示したブロック図である。第３実施例に係わるタイミングチャートである。従来例を示したブロック図である。従来例に係わるタイミングチャートである。

符号の説明

１…固体撮像装置、１１…画素、１３…ＡＤ変換・ノイズ除去信号処理装置、１７…水平画素加算処理装置、２２…出力時分割多重化装置

Claims

画素から出力されたアナログ信号を列並列アナログ−デジタル変換した後に列並列分割で読み出しを行い、並列のまま水平画素データの加算を行って出力を時分割多重化する固体撮像装置であって、
前記水平画素データの加算を行う水平画素加算処理装置は、
前記画素のアナログ信号をデジタル変換したデジタル信号が水平転送クロックごとに選択されて入力されるもので、
前記水平画素加算処理後の画素データが加算数分の１に値が低下したところを、前記時分割多重化する出力時分割多重化装置の出力段のマルチプレクス出力される順番に同じ画素データを当てはめることで等価的に出力値を低下させるものからなる
ことを特徴とする固体撮像装置。
前記固体撮像装置はモノクロイメージセンサであり、
前記水平画素加算処理装置で隣り合う列の画素データを加算する
ことを特徴とする請求項１記載の固体撮像装置。
前記固体撮像装置はカラーイメージセンサであり、
前記水平画素加算処理装置で同じ列の隣接する同色の画素データを加算する
ことを特徴とする請求項１記載の固体撮像装置。
画素から出力されたアナログ信号を列並列アナログ−デジタル変換した後に列並列分割で読み出しを行い、並列のまま水平画素データの間引きを行って出力を時分割多重化する固体撮像装置であって、
前記間引き処理を行う水平画素間引き処理装置は、
画素のアナログ信号をデジタル変換したデジタル信号が水平転送クロックごとに選択されて入力されるもので、入力された一方の画素データを捨てることで間引き動作を行う
ことを特徴とする請求項１記載の固体撮像装置。