WO2017212693A1 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

Info

Publication number
WO2017212693A1
WO2017212693A1 PCT/JP2017/006540 JP2017006540W WO2017212693A1 WO 2017212693 A1 WO2017212693 A1 WO 2017212693A1 JP 2017006540 W JP2017006540 W JP 2017006540W WO 2017212693 A1 WO2017212693 A1 WO 2017212693A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
power supply
pixel
solid
path
Prior art date
Application number
PCT/JP2017/006540
Other languages
English (en)
French (fr)
Inventor
克彦 半澤
Original Assignee
ソニー株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニー株式会社 filed Critical ソニー株式会社
Priority to EP17809877.8A priority Critical patent/EP3471401B1/en
Priority to CN201780030114.2A priority patent/CN109155830B/zh
Priority to JP2018522315A priority patent/JP6922905B2/ja
Priority to KR1020187030247A priority patent/KR102686510B1/ko
Priority to US16/306,275 priority patent/US10910430B2/en
Publication of WO2017212693A1 publication Critical patent/WO2017212693A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself

Definitions

  • the present technology relates to a solid-state imaging device, an imaging apparatus, and a control method for the solid-state imaging device.
  • the present invention relates to a solid-state imaging device, an imaging apparatus, and a solid-state imaging device control method that share one ADC (Analog-to-Digital-Converter) in a plurality of columns.
  • ADC Analog-to-Digital-Converter
  • the present technology has been created in view of such a situation, and an object thereof is to reduce the number of wirings in a pixel array in a solid-state imaging device sharing one ADC in a plurality of columns.
  • the present technology has been made to solve the above-described problems, and the first side surface thereof is connected to any of a plurality of power supply lines wired in a direction perpendicular to a predetermined direction.
  • a plurality of pixel circuits a signal processing unit that processes pixel signals output via signal lines commonly connected to a predetermined number of pixel circuits adjacent in the predetermined direction among the plurality of pixel circuits;
  • a solid comprising a power supply path opening / closing section that opens and closes a path between each of the plurality of power supply lines and the power supply, and a signal path opening / closing section that opens and closes a path between each of the plurality of power supply lines and the signal line.
  • An imaging device and a control method thereof Thereby, the path between each of the plurality of power supply lines and the power supply and the path between each of the plurality of power supply lines and the signal line are individually opened and closed.
  • scanning that performs processing for driving the pixel circuits arranged in the predetermined direction to output the pixel signals and processing for sequentially selecting any one of the predetermined number of pixel circuits.
  • a circuit may be further provided. As a result, the pixels arranged in a predetermined direction are driven, and one of a predetermined number of pixel circuits is sequentially selected.
  • the power supply path opening / closing unit controls the power supply line connected to the selected pixel circuit among the plurality of power supply lines and the power supply to be closed
  • the signal path opening / closing unit may control the path between the power line connected to the selected pixel circuit and the signal line among the plurality of power lines to an open state.
  • the plurality of power supply lines, the plurality of pixel circuits, and the signal lines are disposed on a predetermined semiconductor substrate, and the signal processing unit is stacked on the predetermined semiconductor substrate. It may be arranged on a semiconductor substrate. As a result, the pixel signals are processed in the stacked semiconductor substrates.
  • the power supply path opening / closing part and the signal path opening / closing part may be arranged on the stacked semiconductor substrates.
  • the path between each of the plurality of power supply lines and the power supply and the path between each of the plurality of power supply lines and the signal line are individually opened and closed. .
  • the power supply path opening / closing part and the signal path opening / closing part may be arranged on the predetermined semiconductor substrate.
  • the path between each of the plurality of power supply lines and the power supply and the path between each of the plurality of power supply lines and the signal line are individually opened and closed. .
  • a certain number of adjacent pixel circuits among the plurality of pixel circuits share a floating diffusion layer, and the floating diffusion layer accumulates the photoelectrically converted charge and stores the charge.
  • a voltage corresponding to the amount is generated, and the pixel signal may be a signal corresponding to the voltage.
  • the pixel signal is generated by the pixel circuit sharing the floating diffusion layer.
  • the plurality of pixel circuits include a photoelectric conversion element that converts light into electric charge, a floating diffusion layer that accumulates the electric charge and generates a voltage corresponding to the amount of the electric charge, A reset transistor that initializes the amount of the electric charge accumulated in the floating diffusion layer; and an amplification transistor that outputs a signal corresponding to the voltage as the pixel signal.
  • the amplification transistor is connected to the power source, and The reset transistor may be connected to a reset power supply different from the power supply. As a result, a pixel signal is generated by a pixel circuit in which a reset power supply is separately provided.
  • the signal processing unit may perform analog-digital conversion on the pixel signal. As a result, the image signal is converted into a digital signal.
  • the second aspect of the present technology provides a plurality of pixel circuits each connected to any one of a plurality of power supply lines wired in a direction perpendicular to a predetermined direction, and the predetermined one of the plurality of pixel circuits.
  • a signal processing unit that processes a pixel signal output via a signal line commonly connected to a predetermined number of pixel circuits adjacent to each other in a direction, and opens and closes a path between each of the plurality of power supply lines and the power supply
  • a power supply path opening / closing section that performs a signal path opening / closing section that opens and closes a path between each of the plurality of power supply lines and the signal line, and a recording section that records image data generated from the processed pixel signal; It is an imaging device which comprises. As a result, the path between each of the plurality of power supply lines and the power supply and the path between each of the plurality of power supply lines and the signal line are individually opened and closed, and the image data is recorded.
  • the present technology it is possible to obtain an excellent effect that the number of wirings in the pixel array can be reduced in a solid-state imaging device sharing one ADC in a plurality of columns.
  • the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a pixel circuit and a column selection circuit according to the first embodiment of the present technology.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a pixel circuit and a column selection circuit to which wirings are added according to the first embodiment of the present technology.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a pixel circuit in which a reset power supply is provided separately from an amplifier power supply according to the first embodiment of the present technology.
  • FIG. It is a circuit diagram showing an example of 1 composition of a column selection circuit in a 1st embodiment of this art.
  • 3 is a circuit diagram illustrating a configuration example of a pixel circuit and a column selection circuit in which a layout is changed according to the first embodiment of the present technology.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a pixel circuit and a column selection circuit to which wirings are added according to the first embodiment of the present technology.
  • FIG. 3 is a timing chart illustrating an example of the operation of the scanning circuit according to the first embodiment of the present technology.
  • FIG. 1 is a block diagram illustrating a configuration example of the imaging apparatus 100 according to the first embodiment.
  • the imaging apparatus 100 is an apparatus that captures image data, and includes an imaging lens 110, a solid-state imaging device 200, an image processing unit 120, an imaging control unit 130, and a recording unit 140.
  • an action cam, an in-vehicle camera, or the like is assumed.
  • the imaging lens 110 collects light and guides it to the solid-state imaging device 200.
  • the solid-state imaging device 200 generates image data according to the control of the imaging control unit 130.
  • the solid-state imaging device 200 supplies image data to the image processing unit 120 via the signal line 209.
  • the image processing unit 120 performs various image processing such as demosaic processing and white balance processing on the image data.
  • the image processing unit 120 supplies the image data after the image processing to the recording unit 140 via the signal line 129.
  • the recording unit 140 records image data.
  • the image processing unit 120 is disposed outside the solid-state imaging device 200, it may be disposed inside.
  • the imaging control unit 130 controls the entire imaging apparatus 100.
  • the imaging control unit 130 supplies a vertical synchronization signal indicating imaging timing to the solid-state imaging device 200 via a signal line 139.
  • the imaging lens 110, the solid-state imaging device 200, the image processing unit 120, the imaging control unit 130, and the recording unit 140 are arranged in the same device, they can be distributed and arranged in a plurality of devices.
  • the imaging lens 110 may be arranged in the lens unit
  • the solid-state imaging device 200 or the like may be arranged in the imaging apparatus 100
  • the image processing unit 120 or the like may be arranged in the information processing apparatus.
  • FIG. 2 is a block diagram illustrating a configuration example of the solid-state imaging device 200 according to the first embodiment.
  • the solid-state imaging device 200 includes a scanning circuit 210, a pixel array unit 220, a column selection unit 240, a timing control unit 260, an AD conversion unit 270, and a transfer control circuit 280.
  • each of the circuits in the solid-state image sensor 200 is provided on a single semiconductor substrate.
  • the pixel array unit 220 is provided with a plurality of pixel circuits in a two-dimensional lattice shape.
  • a set of pixel circuits arranged in a predetermined direction (such as a horizontal direction) is referred to as “row”, and a set of pixel circuits arranged in a direction perpendicular to the row is referred to as “column”.
  • the scanning circuit 210 drives the pixel circuit to output a pixel signal.
  • the scanning circuit 210 selects a row to which a pixel circuit to be read belongs and supplies a row selection signal indicating the row to the pixel array unit 220.
  • the scanning circuit 210 selects a column to which the pixel circuit to be read belongs and supplies a column selection signal indicating the column to the column selection unit 240.
  • the column selection unit 240 supplies an analog pixel signal from the column indicated by the column selection signal among all the columns to the AD conversion unit 270.
  • the timing control unit 260 controls the timing at which each of the scanning circuit 210, the AD conversion unit 270, and the transfer control circuit 280 operates.
  • the AD conversion unit 270 performs pixel conversion on the pixel signal from the column selection unit 240 to generate pixel data.
  • the transfer control circuit 280 controls the AD conversion unit 270 to transfer pixel data to the image processing unit 120.
  • FIG. 3 is a block diagram showing a configuration example of the pixel array unit 220 in the first embodiment.
  • pixel circuits 230 are arranged in a two-dimensional lattice pattern.
  • the number of rows in the pixel array unit 220 is N (N is an integer of 2 or more), and the number of columns is M (M is an integer of 2 or more).
  • M is an integer of 2 or more.
  • four horizontal signal lines are wired for each row along the horizontal direction, and one power supply line 229-mv (m is an integer from 0 to M-1) is wired for each column along the vertical direction.
  • one is a reset line that transmits a reset signal
  • two are transfer lines that transmit a transfer signal
  • the other one transmits a row selection signal. Selection line. Details of the reset signal and the transfer signal will be described later.
  • one vertical signal line 229-ms is wired in each of the even columns in the vertical direction.
  • a reset signal corresponding to n (n is an integer from 0 to N ⁇ 1) rows is RSTn
  • a row selection signal corresponding to n rows is SELYn.
  • the transfer signal TRG00 is supplied to the left pixel circuit 230 in the 0th row
  • the transfer signal TRG01 is supplied to the right pixel circuit 230 in the 0th row.
  • the transfer signal TRG10 is supplied to the left pixel circuit 230 in the first row
  • the transfer signal TRG11 is supplied to the right pixel circuit 230 in the first row.
  • the left side of the second row below is TRG20
  • the right side is TRG23, and the row numbers change in order.
  • the number of transfer signals TRG depends on the number of columns in the block. For N ⁇ 2, the number is TRGn0 and TRGn1 for each row, and for N ⁇ 3, TRGn0, TRGn1 and TRGn2 are for each row.
  • FIG. 4 is a block diagram illustrating a configuration example of the column selection unit 240 and the AD conversion unit 270 according to the first embodiment.
  • the column selection unit 240 includes the same number of column selection circuits 250 as the number of vertical signal lines 229-ms. As described above, since the vertical signal line 229-ms is wired only to even columns, the number of column selection circuits 250 is 1 ⁇ 2 of the total number of columns.
  • the column selection circuit 250 is connected to different vertical signal lines 229-ms. Further, the column selection unit 240 supplies pixel signals from the odd column and even column indicated by the column selection signal to the AD conversion unit 270.
  • the AD converter 270 includes the same number of AD converters 271 as the number of vertical signal lines 229-ms. As described above, since the vertical signal line 229-ms is wired only to even columns, the number of AD converters 271 is 1 ⁇ 2 of the total number of columns. When one AD converter 271 is shared by three or more adjacent S columns, the number of AD converters 271 is 1 / S of the total number of columns.
  • the AD converter 271 is connected to different column selection circuits 250.
  • the AD converter 271 receives an analog pixel signal from the connected column selection circuit 250 and converts the pixel signal into digital pixel data in synchronization with the clock signal CLK from the timing control unit 260. Then, the AD converter 271 transfers the pixel data to the image processing unit 120 according to the control of the transfer control circuit 280.
  • the AD converter 271 performs only AD conversion. However, as long as it is signal processing, the AD converter 271 is not limited to AD conversion, and may perform other processing. For example, the AD converter 271 may further perform a CDS (Correlated Double Sampling) process.
  • the AD converter 271 is an example of a signal processing unit described in the claims.
  • FIG. 5 is a circuit diagram showing a configuration example of the pixel circuit 230 and the column selection circuit 250 in the first embodiment.
  • the pixel circuit 230 includes a photoelectric conversion element 231, a transfer transistor 232, a reset transistor 233, an amplification transistor 234 and a selection transistor 235.
  • the column selection circuit 250 includes switches 251, 252, 253, and 254.
  • As the transfer transistor 232, the reset transistor 233, the amplification transistor 234, and the selection transistor 235 for example, an N-type MOS (Metal Oxide Semiconductor) transistor is used.
  • N-type MOS Metal Oxide Semiconductor
  • the photoelectric conversion element 231 generates charges by photoelectrically converting incident light.
  • the transfer transistor 232 transfers charges from the photoelectric conversion element 231 to a floating diffusion layer (not shown) in accordance with a transfer signal from the scanning circuit 210.
  • the transfer signal is a signal for instructing charge transfer.
  • the pixel array unit 220 is divided in units of pixel blocks including N ⁇ 2 pixel circuits 230. In this pixel block, the transfer signal TRG00 is supplied to the left pixel circuit 230 in the 0th row, and the transfer signal TRG01 is supplied to the right pixel circuit 230 in the 0th row.
  • the transfer signal TRG10 is supplied to the left pixel circuit 230 in the first row in the pixel block, and the transfer signal TRG11 is supplied to the right pixel circuit 230 in the first row.
  • the transfer signal TRGn0 is supplied to the left pixel circuit 230 in the nth row, and the transfer signal TRGn1 is supplied to the right pixel circuit 230 in the nth row.
  • the reset transistor 233 initializes the charge amount of the floating diffusion layer in accordance with the reset signal RSTn from the scanning circuit 210.
  • the reset signal RSTn is a signal for instructing initialization of the amount of charge accumulated in the floating diffusion layer in the nth row.
  • the floating diffusion layer accumulates charges and generates a voltage corresponding to the amount of charges.
  • the amplification transistor 234 amplifies the voltage of the floating diffusion layer.
  • the amplification transistor 234 outputs a signal corresponding to the voltage of the floating diffusion layer to the selection transistor 235 as a pixel signal.
  • the m-th column amplification transistor 234 and reset transistor 233 are connected to the power supply line 229-mv. Thereby, the power supplied to the amplification transistor 234 is also used as a reset power for initializing the floating diffusion layer.
  • the selection transistor 235 outputs a pixel signal to the vertical signal line 229-ms in accordance with the row selection signal SELYn.
  • the odd-numbered column selection transistors 235 and the even-numbered column selection transistors 235 are commonly connected to the even-numbered column vertical signal line 229-ms.
  • the switch 251 opens and closes a path between the power supply line 229-mv (eg, 229-0v) in the odd-numbered column and the power supply of the power supply voltage VDD in accordance with the column selection signal SELXm from the scanning circuit 210. For example, the switch 251 shifts to a closed state when the column selection signal SELYm is at a high level, and shifts to an open state when the column selection signal SELYm is at a low level.
  • the switch 252 opens and closes a path between the power supply line 229-mv (such as 229-0v) and the vertical signal line 229-ms (such as 229-1s) in the odd-numbered column in accordance with the column selection signal XSELXm from the scanning circuit 210.
  • the column selection signal XSELXm is a signal obtained by inverting the column selection signal SELXm.
  • the switch 252 shifts to a closed state when the column selection signal XSELXm is at a high level, and shifts to an open state when the column selection signal XSELXm is at a low level.
  • the switch 253 opens and closes a path between the power supply line 229-mv (such as 229-1v) of the even-numbered column and the power supply of the power supply voltage VDD in accordance with the column selection signal SELXm from the scanning circuit 210.
  • the switch 254 opens and closes a path between the power supply line 229-mv (such as 229-1v) and the vertical signal line 229-ms (such as 229-1s) in even columns according to the column selection signal XSELXm from the scanning circuit 210. Is.
  • the switches 251 and 253 are examples of the power supply path opening / closing unit described in the claims.
  • the switches 252 and 254 are examples of the signal path opening / closing unit described in the claims.
  • the vertical signal line 229-ms is an example of the signal line described in the claims.
  • the scanning circuit 210 can individually drive the pixel circuits 230 by the row selection signal SELYn and the column selection signal SELXm.
  • the scanning circuit 210 can drive the pixel circuit 230 of n rows and m columns by supplying a high level row selection signal SELYn and a high level column selection signal SELXm.
  • the AD converter 271 is shared by two adjacent columns, two selection lines are wired for each row, and the scanning circuit 210 sequentially selects the columns. Also in this comparative example, the pixel circuits 230 can be driven individually, but since two selection lines are wired for each row, the number of wirings becomes enormous.
  • the solid-state imaging device 200 since a column can be selected by the control of the switches 251 to 254, only one selection line is required for each row. Therefore, the number of wirings in the pixel array unit 220 can be reduced as compared with the comparative example. Note that it is necessary to further provide switches 251 to 254 and selection lines to be wired to them. However, since these are wired outside the pixel array unit 220, the number of wirings in the pixel array unit 220 is affected. There is nothing.
  • the solid-state imaging device 230 shares the vertical signal line 229-ms in two columns, the number of signal lines is reduced and the degree of freedom in layout is reduced compared to the case where the vertical signal lines are wired for each column. Can be high.
  • one AD converter 271 is shared by two adjacent columns, one AD converter 271 may be shared by three or more adjacent columns.
  • signal lines for transmitting the column selection signals SELXm and XSELXm are assumed to be wired in the horizontal direction. However, when these signal lines are wired in the horizontal direction, the number of wirings may be limited due to wiring rate limiting. Therefore, it is desirable that signal lines for transmitting the column selection signals SELXm and XSELXm are wired in the vertical direction.
  • FIG. 6 is a circuit diagram showing a configuration example of a pixel circuit and a column selection circuit to which wirings are added in the first embodiment.
  • vertical signal lines 229-ms such as 229-0s
  • the selection transistors 235 of the pixel circuits 230 in the odd columns are commonly connected to the vertical signal lines 229-ms in the columns.
  • the odd-numbered vertical signal lines are connected to the adjacent even-numbered vertical signal lines in the pixel array unit 220. Note that the odd-numbered vertical signal lines and the even-numbered vertical signal lines are not connected in the pixel array unit 220 but connected to the outside of the pixel array unit 220 (such as the vicinity of the column selection circuit 250). Also good.
  • FIG. 7 is a circuit diagram showing a configuration example of the pixel circuit 230 provided with the reset power supply separately from the amplifier power supply in the first embodiment.
  • the power supply (amplifier power supply) to the amplification transistor 234 is also used as a reset power supply for initializing the floating diffusion layer, but a reset power supply is provided separately from the amplifier power supply as illustrated in FIG. May be.
  • the amplifier power supply supplies the voltage VDD1, and the reset power supply supplies the power supply voltage VDD2.
  • the reset transistor 233 is connected to the reset power supply (VDD2), and the amplification transistor 234 is connected to the amplifier power supply (VDD1) via the power supply line 229-mv.
  • FIG. 8 is a circuit diagram showing a configuration example of the column selection circuit 250 in the first embodiment.
  • N-type MOS transistors 255, 256, 257, and 258 are used as the switches 251, 252, 253, and 254.
  • a P-type MOS transistor may be used instead of the N-type.
  • the P type the high level and the low level may be reversed in the column selection signal.
  • the N type and the P type may be mixed and arranged.
  • the switches 251 and 253 may be N-type and the switches 252 and 254 may be P-type. In this case, the column selection signal SELXm is input to these switches in common.
  • FIG. 9 is a circuit diagram showing a configuration example of the pixel circuit 230 and the column selection circuit 250 in which the layout is changed in the first embodiment.
  • the switch 251 opens and closes a path between the power supply line 229-0v and the power supply in accordance with the column selection signal SELX0.
  • the switch 253 opens and closes a path between the power supply line 229-1v and the power supply according to, for example, the column selection signal SELX1.
  • the solid-state imaging device 200 can control for each column whether power is supplied.
  • the switch 252 opens and closes the path between the power supply line 229-0v and the vertical signal line 229-1s in accordance with, for example, the column selection signal XSELX0. Further, the switch 254 opens and closes a path between the power supply line 229-1v and the vertical signal line 229-1s in accordance with, for example, the column selection signal XSELX1. With these switches 252 and 254, the solid-state imaging device 200 can short-circuit between the power supply line corresponding to the column and the vertical signal line for each column.
  • FIG. 10 is a diagram illustrating an example of a state of the column selection circuit 250 when an odd column is selected in the first embodiment.
  • the scanning circuit 210 selects the “0” row and the “0” column, and does not select the “0” row and the “1” column.
  • the scanning circuit 210 supplies a high-level row selection signal SELY0 to all the pixel circuits 230 in the “0” row.
  • the scanning circuit 210 supplies a high-level column selection signal SELX0 to the switch 251 and supplies a low-level column selection signal XSELX0 to the switch 252.
  • the scanning circuit 210 supplies a low-level column selection signal SELX1 to the switch 253, and supplies a high-level column selection signal XSELX1 to the switch 254.
  • the switches 251 and 254 shift to the closed state, and the switches 252 and 253 shift to the open state.
  • the selection transistors 235 in the “0” row and the “0” column shift to a conductive state (on state).
  • the power supply line 229-1v and the vertical signal line 229-ms are short-circuited, the source potential and the drain potential of the selection transistor 235 in the “0” row and the “1” column are approximately the same, and the non-conduction state ( Off state). Accordingly, pixel signals are output from the pixel circuits 230 in the selected “0” row and “0” column, while pixel signals are output from the pixel circuits 230 in the unselected “0” row and “1” column. Not output.
  • the potential of the power supply line 229-1v in the non-selected column is in a floating state.
  • the high-level row selection signal SELY0 is supplied to the pixel circuit 230 in the non-selected column, the selection transistor 235 in the non-selected column is turned on, and a pixel signal may be output from the non-selected column.
  • the source potential and the drain potential of the non-selected selection transistor 235 are controlled to the same level by these switches. The signal output can be stopped.
  • FIG. 11 is a timing chart showing an example of the operation of the scanning circuit 210 in the first embodiment.
  • the scanning circuit 210 supplies a reset signal RST0. Further, the scanning circuit 210 sets the column selection signal SELX0, the row selection signal SELY0, and the column selection signal XSELX1 to high level.
  • the scanning circuit 210 supplies the transfer signal TRG00. By these controls, a pixel signal is read from the pixel circuit 230 in the 0th row and the 0th column.
  • the scanning circuit 210 supplies a reset signal RST1.
  • the scanning circuit 210 sets the column selection signal SELX1, the row selection signal SELY1, and the column selection signal XSELX0 to a high level.
  • the scanning circuit 210 supplies the transfer signal TRG11. By these controls, a pixel signal is read from the pixel circuit 230 in one row and one column.
  • the scanning circuit 210 supplies a reset signal RST1. Further, the scanning circuit 210 sets the column selection signal SELX0, the row selection signal SELY1, and the column selection signal XSELX1 to high level. At timing T5, the scanning circuit 210 supplies the transfer signal TRG10. With these controls, a pixel signal is read from the pixel circuit 230 in the 1st row and 0th column.
  • the scanning circuit 210 supplies a reset signal RST0. Further, the scanning circuit 210 sets the column selection signal SELX1, the row selection signal SELY0, and the column selection signal XSELX0 to high level. Then, at timing T7, the scanning circuit 210 supplies the transfer signal TRG01. By these controls, a pixel signal is read from the pixel circuit 230 of 0 row and 1 column.
  • the solid-state imaging device 200 may read pixel signals from all the pixels in the pixel array unit 220 or may read pixel signals from only a part thereof. For example, when generating low-resolution image data, the solid-state imaging device 200 may read out by thinning out rows and columns.
  • the solid-state imaging device 200 may read out pixel signals in a predetermined order or may read them out at random.
  • a technique called compressive sensing which restores an object from a small number of observation data on the assumption that it is sparse in an expression space with observation object data (pixel data, etc.), has attracted attention in the medical field and the like.
  • the solid-state imaging device 200 randomly reads a part of all pixels (such as 25% of the whole), and the subsequent image processing unit 120 restores the entire image data from the pixel data. Thereby, imaging can be performed at high speed.
  • FIG. 12 is a flowchart illustrating an example of the operation of the solid-state imaging device 200 according to the first embodiment. This operation is started, for example, when an operation (such as pressing a shutter button) for capturing an image is performed.
  • an operation such as pressing a shutter button
  • the scanning circuit 210 selects pixels in n rows and m columns based on the column selection signal SELXm and the row selection signal SELYn, and reads out the pixel signal (step S901). Then, the AD conversion unit 270 performs AD conversion on the pixel signal (step S902).
  • the solid-state imaging device 200 determines whether or not all the pixel signals to be read have been read (step S903).
  • the pixels to be read may be all of the pixels in the pixel array unit 220 or a part of them.
  • step S903 If the reading has not been completed (step S903: No), the solid-state imaging device 200 repeatedly executes step S901 and subsequent steps. On the other hand, when the reading is completed (step S903: Yes), the solid-state imaging device 200 performs image processing (step S904) and ends the operation for imaging.
  • the column selection circuit 250 includes a path between the plurality of power supply lines and the power supply, and a path between the power supply lines and the vertical signal line. Therefore, the pixel signal can be output only to the selected column while selecting the entire row by the row selection signal. In this configuration, since one selection line for transmitting a row selection signal may be provided for each row, the number of wirings in the pixel array unit 220 can be reduced.
  • Second Embodiment> In the first embodiment described above, all the circuits (the pixel array unit 220, the column selection unit 240, etc.) in the solid-state imaging device 200 are arranged on one semiconductor substrate, but a certain optical size (pixel array) Under the section 220), it is necessary to make the pixels finer in order to improve the resolution.
  • This miniaturization increases the number of AD converters, and increases the circuit area other than the pixels, such as the area of the AD converter. That is, the area of the semiconductor substrate increases.
  • the solid-state imaging device 200 is stacked on a plurality of semiconductor substrates, the pixel array unit 220 is disposed on one of the substrates, and the other is disposed on another substrate, the area of the semiconductor substrate can be reduced as compared with the case of not stacking. Can be small.
  • the solid-state imaging device 200 according to the second embodiment is different from the first embodiment in that the solid-state imaging device 200 has a laminated structure in order to reduce the area of the semiconductor substrate.
  • FIG. 13 is an example of a perspective view of the solid-state imaging device 200 according to the second embodiment.
  • the solid-state imaging device 200 according to the second embodiment includes a lower semiconductor substrate 202 and an upper semiconductor substrate 201 stacked on the substrate.
  • a plurality of pixel units 203 are arranged in a two-dimensional lattice pattern on the upper semiconductor substrate 201.
  • a plurality of pixel circuits 230 are arranged in a two-dimensional lattice shape.
  • the same number of circuit blocks 204 as the pixel units 203 are arranged in a two-dimensional lattice pattern.
  • the pixel unit 203 and the circuit block 204 are connected on a one-to-one basis by through silicon vias (TSV: Through Silicon Via), bumps, or Cu—Cu connection.
  • TSV Through Silicon Via
  • bumps or Cu—Cu connection.
  • a scanning circuit 210, a timing control unit 260, and a transfer control circuit 280 are disposed on the lower semiconductor substrate 202.
  • the scanning circuit 210, the timing control unit 260, and the transfer control circuit 280 are omitted.
  • FIG. 14 is a block diagram illustrating a configuration example of the pixel unit 203 and the circuit block 204 in the second embodiment.
  • pixel circuits 230 of P rows ⁇ Q columns P and Q are integers of 2 or more
  • a power supply line 229-qv (q is an integer from 0 to Q-1) is wired to each column.
  • a vertical signal line 229- (Q-1) s is wired.
  • the vertical signal line 229- (Q-1) s is connected in common to the selection transistors of all the pixel circuits 230 in the pixel unit 203.
  • the configuration of the pixel circuit 230 of the second embodiment is the same as that of the first embodiment.
  • a column selection circuit 250 and an AD converter 271 are arranged.
  • the column selection circuit 250 is provided with switches 251 and 252 for each column.
  • the switch 251 opens and closes a path between the power supply line 229-qv and the power supply according to the column selection signal SELXq.
  • the switch 252 opens and closes a path between the power supply line 229-qv and the vertical signal line 229- (Q-1) s according to the column selection signal XSELXq.
  • the column selection circuit 250 is arranged in the circuit block 204 in the lower semiconductor substrate 202, the column selection circuit 250 may be arranged in the upper semiconductor substrate 201.
  • the circuits in the solid-state imaging device 200 may be distributed and arranged in them.
  • the circuits in the solid-state imaging device 200 are distributed and arranged on the two stacked semiconductor substrates, the area of the semiconductor substrate is smaller than in the case of not stacking. can do.
  • the floating diffusion layer, the reset transistor 233, and the like are provided for each pixel circuit 230.
  • the circuit scale per pixel can be reduced from the viewpoint of facilitating pixel miniaturization. desirable.
  • the solid-state imaging device 200 of the third embodiment is different from the first embodiment in that the circuit scale of the pixel circuit 230 is reduced.
  • FIG. 15 is a circuit diagram showing a configuration example of the pixel circuit 230 and the column selection circuit 250 in the third embodiment.
  • the even-numbered pixel circuit 230 includes a photoelectric conversion element 231, a transfer transistor 232, a floating diffusion layer, a reset transistor 233, an amplification transistor 234, and a selection transistor 235.
  • the odd-numbered pixel circuit 230 includes only the photoelectric conversion element 236 and the transfer transistor 237. These two adjacent pixel circuits 230 share the floating diffusion layer, the reset transistor 233, the amplification transistor 234, and the selection transistor 235.
  • a pair of pixels sharing the left side of the 0th row of the floating diffusion layer of N rows ⁇ 2 columns is a pixel 00a and a pixel 00b, and a pair of pixels sharing the right side of the 0th row is a pixel 01a and a pixel 01b.
  • a pair of pixels sharing the left side of the first row of the floating diffusion layer of N rows ⁇ 2 columns is a pixel 10a and a pixel 10b
  • a pair of pixels sharing the right side of the first row is a pixel 11a and a pixel 11b.
  • Transfer signals TRG00a, TRG00b, TRG01a, TRG01b, TRG10a, TRG10b, TRG11a, and TRG11b are supplied to the pixels 00a, 00b, 01a, 01b, 10a, 10b, 11a, and 11b, respectively. Thereafter, similarly, transfer signals TRGn0a, TRG00b, TRGn1a, and TRGn1b are supplied to the nth row.
  • three or more adjacent pixels may share a floating diffusion layer or the like.
  • FIG. 16 is a timing chart showing an example of the operation of the vertical scanning circuit in the third embodiment.
  • the scanning circuit 210 supplies a reset signal RST0.
  • the scanning circuit 210 sets the column selection signal SELX0 and the row selection signal SELY0 to high level.
  • the column selection signal XSELXm is omitted.
  • the scanning circuit 210 supplies the transfer signal TRG00a. By these controls, the pixel signal of the pixel 00a is read out.
  • the scanning circuit 210 supplies a reset signal RST0. In addition, the scanning circuit 210 sets the column selection signal SELX0 and the row selection signal SELY0 to high level. At timing T3, the scanning circuit 210 supplies the transfer signal TRG00b. By these controls, the pixel signal of the pixel 00b is read out.
  • the scanning circuit 210 supplies a reset signal RST1. In addition, the scanning circuit 210 sets the column selection signal SELX0 and the row selection signal SELY1 to high level. At timing T5, the scanning circuit 210 supplies the transfer signal TRG10b. By these controls, the pixel signal of the pixel 10b is read out.
  • the scanning circuit 210 supplies a reset signal RST0. Further, the scanning circuit 210 sets the column selection signal SELX1 and the row selection signal SELY0 to high level. At timing T7, the scanning circuit 210 supplies the transfer signal TRG01a. By these controls, the pixel signal of the pixel 01a is read out.
  • the circuit scale of the pixel circuit 230 can be reduced as compared with a case where the pixel is not shared. Can do.
  • this technique can also take the following structures. (1) a plurality of pixel circuits each connected to any of a plurality of power supply lines wired in a direction perpendicular to a predetermined direction; A signal processing unit that processes a pixel signal output via a signal line commonly connected to a predetermined number of pixel circuits adjacent in the predetermined direction among the plurality of pixel circuits; A power supply path opening / closing section that opens and closes a path between each of the plurality of power supply lines and the power supply; A solid-state imaging device comprising: a signal path opening / closing unit that opens and closes a path between each of the plurality of power supply lines and the signal line.
  • the scanning circuit further includes a process of driving the pixel circuits arranged in the predetermined direction to output the pixel signal and a process of sequentially selecting any one of the predetermined number of pixel circuits.
  • (1) The solid-state image sensor as described.
  • (3) The power supply path opening / closing unit controls a path between the power supply line connected to the selected pixel circuit and the power supply among the plurality of power supply lines to be closed,
  • the plurality of power supply lines, the plurality of pixel circuits, and the signal lines are disposed on a predetermined semiconductor substrate, The solid-state imaging device according to any one of (1) to (3), wherein the signal processing unit is disposed on a semiconductor substrate stacked on the predetermined semiconductor substrate. (5) The solid-state imaging device according to (4), wherein the power supply path opening / closing unit and the signal path opening / closing unit are disposed on the stacked semiconductor substrates. (6) The solid-state imaging device according to (4), wherein the power supply path opening / closing unit and the signal path opening / closing unit are disposed on the predetermined semiconductor substrate.
  • a certain number of adjacent pixel circuits among the plurality of pixel circuits share a floating diffusion layer,
  • the floating diffusion layer accumulates photoelectrically converted charges and generates a voltage corresponding to the amount of the charges,
  • the solid-state imaging device according to any one of (1) to (6), wherein the pixel signal is a signal corresponding to the voltage.
  • the plurality of pixel circuits include: A photoelectric conversion element that converts light into electric charge; A floating diffusion layer that accumulates the charge and generates a voltage according to the amount of the charge; A reset transistor that initializes the amount of the charge accumulated in the floating diffusion layer; An amplification transistor that outputs a signal corresponding to the voltage as the pixel signal;
  • the solid-state imaging device according to any one of (1) to (7), wherein the amplification transistor is connected to the power supply, and the reset transistor is connected to a reset power supply different from the power supply.
  • a plurality of pixel circuits each connected to any of a plurality of power supply lines wired in a direction perpendicular to a predetermined direction;
  • a signal processing unit that processes a pixel signal output via a signal line commonly connected to a predetermined number of pixel circuits adjacent in the predetermined direction among the plurality of pixel circuits;
  • a power supply path opening / closing section that opens and closes a path between each of the plurality of power supply lines and the power supply;
  • a signal path opening and closing unit for opening and closing a path between each of the plurality of power supply lines and the signal line;
  • An imaging apparatus comprising: a recording unit that records image data generated from the processed pixel signal.
  • (11) Commonly connected to a predetermined number of pixel circuits adjacent to each other in the predetermined direction among a plurality of pixel circuits each connected to any of a plurality of power supply lines wired in a direction perpendicular to the predetermined direction.
  • a control method for a solid-state imaging device comprising: a signal path opening / closing procedure for opening / closing a path between each of the plurality of power supply lines and the signal line.
  • Imaging device 110 Imaging lens 120 Image processing part 130 Imaging control part 140 Recording part 200 Solid-state image sensor 201 Upper semiconductor substrate 202 Lower semiconductor substrate 203 Pixel unit 204 Circuit block 210 Scan circuit 220 Pixel array part 230 Pixel circuit 231 and 236 Photoelectric Conversion element 232, 237 Transfer transistor 233 Reset transistor 234 Amplification transistor 235 Selection transistor 240 Column selection unit 250 Column selection circuit 251, 252, 253, 254 Switch 255, 256, 257, 258 MOS transistor 260 Timing control unit 270 AD conversion unit 271 AD converter 280 Transfer control circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

複数列で１つのＡＤＣを共有する固体撮像素子において画素アレイ内の配線数を削減する。　複数の回路の各々は、所定の方向に垂直な方向に配線された複数の電源線のいずれかに接続される。信号処理部は、複数の画素回路のうち所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する。電源経路開閉部は、複数の電源線のそれぞれと電源との間の経路を開閉する。共通経路開閉部は、複数の電源線のそれぞれと信号線との間の経路を開閉する。

Description

固体撮像素子、撮像装置、および、固体撮像素子の制御方法
　本技術は、固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。詳しくは、複数列で１つのＡＤＣ（Analog to Digital Converter）を共有する固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
　従来より、固体撮像素子においては、ＡＤＣを列ごとに配置するカラムＡＤＣ方式が広く用いられている。このカラムＡＤＣ方式では、画素の微細化を進めるに従って、ＡＤＣを列ごとに配置することが困難となる。この対策のため、例えば、３列ごとにＡＤＣを配置し、隣接する３列で１つのＡＤＣを共有する固体撮像素子が提案されている（例えば、特許文献１参照。）。
特開２０１３－２３２７１７号公報
　上述の従来技術では、３列を順に選択して画素信号をＡＤＣに出力させるために、選択信号を伝送する選択線を行ごとに３本配線している。しかしながら、行ごとに選択線を３本配線する構成では、選択線を行ごとに１本配線する場合と比較して画素アレイ内の配線数が増大してしまうという問題がある。画素アレイにおいて配線数が増大すると、画素の微細化が困難となるおそれがあるため、配線数を削減することが望ましい。
　本技術はこのような状況に鑑みて生み出されたものであり、複数列で１つのＡＤＣを共有する固体撮像素子において画素アレイ内の配線数を削減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路と、上記複数の画素回路のうち上記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理部と、上記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉部と、上記複数の電源線のそれぞれと上記信号線との間の経路を開閉する信号経路開閉部とを具備する固体撮像素子、および、その制御方法である。これにより、複数の電源線のそれぞれと電源との間の経路と、複数の電源線のそれぞれと信号線との間の経路とが個別に開閉されるという作用をもたらす。
　また、この第１の側面において、上記所定の方向に配列された上記画素回路を駆動して上記画素信号を出力させる処理と上記所定数の画素回路のいずれかを順に選択する処理とを行う走査回路をさらに具備してもよい。これにより、所定の方向に配列された画素が駆動し、所定数の画素回路のいずれかが順に選択されるという作用をもたらす。
　また、この第１の側面において、上記電源経路開閉部は、上記複数の電源線のうち上記選択された画素回路に接続された電源線と上記電源との間の経路を閉状態に制御し、上記信号経路開閉部は、上記複数の電源線のうち上記選択された画素回路に接続された電源線と上記信号線との間の経路を開状態に制御してもよい。これにより、選択された画素回路に接続された電源線と電源との間の経路が閉状態となり、選択された画素回路に接続された電源線と信号線との間の経路が開状態となるという作用をもたらす。
　また、この第１の側面において、上記複数の電源線と上記複数の画素回路と上記信号線とは、所定の半導体基板に配置され、上記信号処理部は、上記所定の半導体基板に積層された半導体基板に配置されてもよい。これにより、積層された半導体基板において画素信号が処理されるという作用をもたらす。
　また、この第１の側面において、上記電源経路開閉部および上記信号経路開閉部は、上記積層された半導体基板に配置されてもよい。これにより、積層された半導体基板において、複数の電源線のそれぞれと電源との間の経路と、複数の電源線のそれぞれと信号線との間の経路とが個別に開閉されるという作用をもたらす。
　また、この第１の側面において、上記電源経路開閉部および上記信号経路開閉部は、上記所定の半導体基板に配置されてもよい。これにより、積層された半導体基板において、複数の電源線のそれぞれと電源との間の経路と、複数の電源線のそれぞれと信号線との間の経路とが個別に開閉されるという作用をもたらす。
　また、この第１の側面において、上記複数の画素回路のうち隣接する一定数の画素回路は、浮遊拡散層を共有し、上記浮遊拡散層は、光電変換された電荷を蓄積して当該電荷の量に応じた電圧を生成し、上記画素信号は、上記電圧に応じた信号であってもよい。これにより、浮遊拡散層が共有された画素回路により画素信号が生成されるという作用をもたらす。
　また、この第１の側面において、上記複数の画素回路は、光を電荷に変換する光電変換素子と、上記電荷を蓄積して当該電荷の量に応じた電圧を生成する浮遊拡散層と、上記浮遊拡散層に蓄積された上記電荷の量を初期化するリセットトランジスタと、上記電圧に応じた信号を上記画素信号として出力する増幅トランジスタとを備え、上記増幅トランジスタは、上記電源に接続され、上記リセットトランジスタは上記電源と異なるリセット電源に接続されてもよい。これにより、リセット電源が別途に設けられた画素回路により画素信号が生成されるという作用をもたらす。
　また、この第１の側面において、上記信号処理部は、上記画素信号に対してアナログデジタル変換を行ってもよい。これにより、画像信号がデジタル信号に変換されるという作用をもたらす。
　また、本技術の第２の側面は、所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路と、上記複数の画素回路のうち上記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理部と、上記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉部と、上記複数の電源線のそれぞれと上記信号線との間の経路を開閉する信号経路開閉部と、上記処理された画素信号から生成された画像データを記録する記録部とを具備する撮像装置である。これにより、複数の電源線のそれぞれと電源との間の経路と、複数の電源線のそれぞれと信号線との間の経路とが個別に開閉され、画像データが記録されるという作用をもたらす。
　本技術によれば、複数列で１つのＡＤＣを共有する固体撮像素子において画素アレイ内の配線数を削減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素アレイ部の一構成例を示すブロック図である。 本技術の第１の実施の形態における列選択部およびＡＤ（Analog to Digital）変換部の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路および列選択回路の一構成例を示す回路図である。 本技術の第１の実施の形態における配線を追加した画素回路および列選択回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるアンプ電源と別途にリセット電源を設けた画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態における列選択回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるレイアウトを変更した画素回路および列選択回路の一構成例を示す回路図である。 本技術の第１の実施の形態における奇数列を選択した際の列選択回路の状態の一例を示す図である。 本技術の第１の実施の形態における走査回路の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第２の実施の形態における固体撮像素子の斜視図の一例である。 本技術の第２の実施の形態における画素ユニットおよび回路ブロックの一構成例を示すブロック図である。 本技術の第３の実施の形態における画素回路および列選択回路の一構成例を示す回路図である。 本技術の第３の実施の形態における垂直走査回路の動作の一例を示すタイミングチャートである。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（電源経路と信号経路とを開閉する例）
　２．第２の実施の形態（積層構造の固体撮像素子において電源経路と信号経路とを開閉する例）
　３．第３の実施の形態（浮遊拡散層を２画素で共有し、電源経路と信号経路とを開閉する例）
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、固体撮像素子２００、画像処理部１２０、撮像制御部１３０および記録部１４０を備える。撮像装置１００としては、アクションカムや車載カメラなどが想定される。
　撮像レンズ１１０は、光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、撮像制御部１３０の制御に従って画像データを生成するものである。この固体撮像素子２００は、画像データを信号線２０９を介して画像処理部１２０に供給する。
　画像処理部１２０は、画像データに対して、デモザイク処理やホワイトバランス処理などの様々な画像処理を実行するものである。この画像処理部１２０は、画像処理後の画像データを記録部１４０に信号線１２９を介して供給する。記録部１４０は、画像データを記録するものである。なお、画像処理部１２０を固体撮像素子２００の外部に配置しているが、内部に配置してもよい。
　撮像制御部１３０は、撮像装置１００全体を制御するものである。この撮像制御部１３０は、撮像タイミングを示す垂直同期信号などを信号線１３９を介して固体撮像素子２００に供給する。
　なお、撮像レンズ１１０、固体撮像素子２００、画像処理部１２０、撮像制御部１３０および記録部１４０を同一の装置に配置しているが、これらを複数の装置に分散して配置することもできる。例えば、撮像レンズ１１０をレンズユニットに配置し、固体撮像素子２００などを撮像装置１００に配置し、画像処理部１２０などを情報処理装置に配置してもよい。
　［固体撮像素子の構成例］
　図２は、第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、走査回路２１０、画素アレイ部２２０、列選択部２４０、タイミング制御部２６０、ＡＤ変換部２７０および転送制御回路２８０を備える。また、固体撮像素子２００内の回路のそれぞれは、単一の半導体基板に設けられている。
　また、画素アレイ部２２０には、二次元格子状に複数の画素回路が設けられる。以下、所定の方向（水平方向など）に配列された画素回路の集合を「行」と称し、行に垂直な方向に配列された画素回路の集合を「列」と称する。
　走査回路２１０は、画素回路を駆動して画素信号を出力させるものである。この走査回路２１０は、読み出す対象の画素回路が属する行を選択して、その行を示す行選択信号を画素アレイ部２２０に供給する。また、走査回路２１０は、読み出す対象の画素回路が属する列を選択して、その列を示す列選択信号を列選択部２４０に供給する。
　列選択部２４０は、全ての列のうち列選択信号の示す列からのアナログの画素信号をＡＤ変換部２７０に供給するものである。
　タイミング制御部２６０は、走査回路２１０、ＡＤ変換部２７０および転送制御回路２８０のそれぞれが動作するタイミングを制御するものである。ＡＤ変換部２７０は、列選択部２４０からの画素信号に対してＡＤ変換を行って画素データを生成するものである。転送制御回路２８０は、ＡＤ変換部２７０を制御して画素データを画像処理部１２０に転送させるものである。
　［画素アレイ部の構成例］
　図３は、第１の実施の形態における画素アレイ部２２０の一構成例を示すブロック図である。この画素アレイ部２２０には、二次元格子状に画素回路２３０が配列される。画素アレイ部２２０内の行数をＮ（Ｎは２以上の整数）とし、列数をＭ（Ｍは２以上の整数）とする。また、水平方向に沿って行ごとに４本の水平信号線が配線され、垂直方向に沿って列ごとに１本の電源線２２９－ｍｖ（ｍは０乃至Ｍ－１の整数）が配線される。行に対応する４本の水平信号線のうち１本は、リセット信号を伝送するリセット線であり、２本は転送信号を伝送する転送線であり、残りの１本は行選択信号を伝送する選択線である。リセット信号および転送信号の詳細については後述する。また、偶数列のそれぞれには、垂直方向に１本の垂直信号線２２９－ｍｓが配線される。
　また、ｎ（ｎは０乃至Ｎ－１の整数）行に対応するリセット信号をＲＳＴｎとし、ｎ行に対応する行選択信号をＳＥＬＹｎとする。また、Ｎ×２の画素回路２３０からなるブロックにおいて０行目の左側の画素回路２３０には転送信号ＴＲＧ００が供給され、０行目の右側の画素回路２３０には転送信号ＴＲＧ０１が供給される。そのブロックにおいて１行目の左側の画素回路２３０には転送信号ＴＲＧ１０が供給され、１行目の右側の画素回路２３０には転送信号ＴＲＧ１１が供給される。さらにその下の２行目の左側はＴＲＧ２０、右側はＴＲＧ２３となり、順番に行番号が変化する。転送信号ＴＲＧの数はブロックの列数に依存し、Ｎ×２の場合は行ごとにＴＲＧｎ０およびＴＲＧｎ１となり、Ｎ×３の場合は行ごとにＴＲＧｎ０、ＴＲＧｎ１およびＴＲＧｎ２となる。
　図４は、第１の実施の形態における列選択部２４０およびＡＤ変換部２７０の一構成例を示すブロック図である。列選択部２４０は、垂直信号線２２９－ｍｓの本数と同一個数の列選択回路２５０を備える。前述したように垂直信号線２２９－ｍｓは、偶数列にのみ配線されるため、列選択回路２５０の個数は、列数の合計の１／２である。列選択回路２５０は、互いに異なる垂直信号線２２９－ｍｓに接続される。また、列選択部２４０は、奇数列および偶数列のうち列選択信号の示す方からの画素信号をＡＤ変換部２７０に供給する。
　ＡＤ変換部２７０は、垂直信号線２２９－ｍｓの本数と同一個数のＡＤ変換器２７１を備える。前述したように垂直信号線２２９－ｍｓは、偶数列にのみ配線されるため、ＡＤ変換器２７１の個数は、列数の合計の１／２である。なお、隣接する３列以上のＳ列で１つのＡＤ変換器２７１を共有する場合には、ＡＤ変換器２７１の個数は、列数の合計の１／Ｓである。
　ＡＤ変換器２７１は、互いに異なる列選択回路２５０に接続される。このＡＤ変換器２７１は、接続された列選択回路２５０からアナログの画素信号を受け取り、タイミング制御部２６０からのクロック信号ＣＬＫに同期して画素信号をデジタルの画素データに変換する。そして、ＡＤ変換器２７１は、転送制御回路２８０の制御に従って画素データを画像処理部１２０に転送する。
　なお、ＡＤ変換器２７１は、ＡＤ変換のみを行っているが、信号処理であれば、ＡＤ変換に限定されず、他の処理を行ってもよい。例えば、ＡＤ変換器２７１は、ＣＤＳ（Correlated Double Sampling）処理をさらに行ってもよい。なお、ＡＤ変換器２７１は、特許請求の範囲に記載の信号処理部の一例である。
　［画素回路および列選択回路の構成例］
　図５は、第１の実施の形態における画素回路２３０および列選択回路２５０の一構成例を示す回路図である。画素回路２３０は、光電変換素子２３１、転送トランジスタ２３２、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５を備える。また、列選択回路２５０は、スイッチ２５１、２５２、２５３および２５４を備える。転送トランジスタ２３２、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５として、例えば、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。
　光電変換素子２３１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２３２は、走査回路２１０からの転送信号に従って、電荷を光電変換素子２３１から浮遊拡散層（不図示）へ転送するものである。ここで、転送信号は、電荷の転送を指示する信号である。また、画素アレイ部２２０は、Ｎ×２の画素回路２３０からなる画素ブロックの単位で分割される。この画素ブロックにおいて０行目の左側の画素回路２３０には、転送信号ＴＲＧ００が供給され、０行目の右側の画素回路２３０には転送信号ＴＲＧ０１が供給される。また、画素ブロック内の１行目の左側の画素回路２３０には転送信号ＴＲＧ１０が供給され、１行目の右側の画素回路２３０には転送信号ＴＲＧ１１が供給される。以下、同様に、ｎ行目の左側の画素回路２３０には転送信号ＴＲＧｎ０が供給され、ｎ行目の右側の画素回路２３０には転送信号ＴＲＧｎ１が供給される。
　リセットトランジスタ２３３は、走査回路２１０からのリセット信号ＲＳＴｎに従って浮遊拡散層の電荷量を初期化するものである。ここで、リセット信号ＲＳＴｎは、ｎ行目の浮遊拡散層に蓄積された電荷量の初期化を指示する信号である。また、浮遊拡散層は、電荷を蓄積して、電荷量に応じた電圧を生成する。
　増幅トランジスタ２３４は、浮遊拡散層の電圧を増幅するものである。この増幅トランジスタ２３４は、浮遊拡散層の電圧に応じた信号を画素信号として選択トランジスタ２３５に出力する。また、ｍ列目の増幅トランジスタ２３４およびリセットトランジスタ２３３は、電源線２２９－ｍｖに接続される。これにより、増幅トランジスタ２３４に供給される電源は、浮遊拡散層を初期化するためのリセット電源としても用いられる。
　選択トランジスタ２３５は、行選択信号ＳＥＬＹｎに従って、画素信号を垂直信号線２２９－ｍｓに出力するものである。また、奇数列の選択トランジスタ２３５と、偶数列の選択トランジスタ２３５とは、偶数列の垂直信号線２２９－ｍｓに共通に接続される。
　スイッチ２５１は、走査回路２１０からの列選択信号ＳＥＬＸｍに従って、奇数列の電源線２２９－ｍｖ（２２９－０ｖなど）と電源電圧ＶＤＤの電源との間の経路を開閉するものである。例えば、列選択信号ＳＥＬＹｍがハイレベルである場合に、スイッチ２５１は閉状態に移行し、ローレベルである場合に開状態に移行する。
　スイッチ２５２は、走査回路２１０からの列選択信号ＸＳＥＬＸｍに従って、奇数列の電源線２２９－ｍｖ（２２９－０ｖなど）と垂直信号線２２９－ｍｓ（２２９－１ｓなど）との間の経路を開閉するものである。ここで、列選択信号ＸＳＥＬＸｍは、列選択信号ＳＥＬＸｍを反転した信号である。例えば、列選択信号ＸＳＥＬＸｍがハイレベルである場合に、スイッチ２５２は閉状態に移行し、ローレベルである場合に開状態に移行する。
　スイッチ２５３は、走査回路２１０からの列選択信号ＳＥＬＸｍに従って、偶数列の電源線２２９－ｍｖ（２２９－１ｖなど）と電源電圧ＶＤＤの電源との間の経路を開閉するものである。スイッチ２５４は、走査回路２１０からの列選択信号ＸＳＥＬＸｍに従って、偶数列の電源線２２９－ｍｖ（２２９－１ｖなど）と垂直信号線２２９－ｍｓ（２２９－１ｓなど）との間の経路を開閉するものである。
　なお、スイッチ２５１および２５３は、特許請求の範囲に記載の電源経路開閉部の一例である。また、スイッチ２５２および２５４は、特許請求の範囲に記載の信号経路開閉部の一例である。また、垂直信号線２２９－ｍｓは、特許請求の範囲に記載の信号線の一例である。
　上述の構成により、１つのＡＤ変換器２７１は、垂直信号線２２９－ｍｓを介して、隣接する２列に共通に接続される。走査回路２１０は、行選択信号ＳＥＬＹｎおよび列選択信号ＳＥＬＸｍにより、画素回路２３０を個別に駆動することができる。例えば、走査回路２１０は、ハイレベルの行選択信号ＳＥＬＹｎとハイレベルの列選択信号ＳＥＬＸｍとを供給することにより、ｎ行ｍ列の画素回路２３０を駆動することができる。
　ここで、隣接する２列でＡＤ変換器２７１を共有し、選択線を行ごとに２本配線して、走査回路２１０が列を順に選択する比較例を想定する。この比較例においても画素回路２３０を個別に駆動することができるが、行ごとに選択線を２本配線するため、配線数が膨大となる。
　これに対して、固体撮像素子２００では、スイッチ２５１乃至２５４の制御により列を選択することができるため、選択線は行ごとに１本しか要しない。したがって、比較例と比較して画素アレイ部２２０内の配線数を削減することができる。なお、スイッチ２５１乃至２５４と、それらに配線する選択線とをさらに設ける必要があるが、これらは、画素アレイ部２２０の外部に配線されるため、画素アレイ部２２０内の配線数に影響を与えることは無い。
　また、固体撮像素子２３０では、垂直信号線２２９－ｍｓを２列で共有するため、列ごとに垂直信号線を配線する場合と比較して、信号線の配線数を削減し、レイアウトの自由度を高くすることができる。
　なお、隣接する２列で１つのＡＤ変換器２７１を共有しているが、隣接する３列以上で１つのＡＤ変換器２７１を共有してもよい。
　また、図５では、記載の便宜上、列選択信号ＳＥＬＸｍおよびＸＳＥＬＸｍを伝送する信号線を水平方向に配線したものとしている。しかし、これらの信号線を水平方向に配線すると、配線律速等により配線数が制限される場合がある。このため、列選択信号ＳＥＬＸｍおよびＸＳＥＬＸｍを伝送する信号線は、垂直方向に配線することが望ましい。
　図６は、第１の実施の形態における配線を追加した画素回路および列選択回路の一構成例を示す回路図である。同図に例示するように、奇数列に垂直信号線２２９－ｍｓ（２２９－０ｓなど）をさらに追加してもよい。この場合には、奇数列の画素回路２３０の選択トランジスタ２３５は、その列の垂直信号線２２９－ｍｓに共通に接続される。また、奇数列の垂直信号線は、隣接する偶数列の垂直信号線に、画素アレイ部２２０内で接続される。なお、奇数列の垂直信号線と、偶数列の垂直信号線とを画素アレイ部２２０内で接続せずに、画素アレイ部２２０の外部（列選択回路２５０の近傍など）まで引き出して接続してもよい。
　図７は、第１の実施の形態におけるアンプ電源と別途にリセット電源を設けた画素回路２３０の一構成例を示す回路図である。図５では、増幅トランジスタ２３４への電源（アンプ電源）を、浮遊拡散層を初期化するためのリセット電源としても用いていたが、図７に例示するようにアンプ電源と別途にリセット電源を設けてもよい。例えば、アンプ電源は電圧ＶＤＤ１を供給し、リセット電源は電源電圧ＶＤＤ２を供給する。そして、リセットトランジスタ２３３は、リセット電源（ＶＤＤ２）に接続され、増幅トランジスタ２３４は、電源線２２９－ｍｖを介してアンプ電源（ＶＤＤ１）に接続される。
　図８は、第１の実施の形態における列選択回路２５０の一構成例を示す回路図である。例えば、Ｎ型のＭＯＳトランジスタ２５５、２５６、２５７及び２５８が、スイッチ２５１、２５２、２５３および２５４として用いられる。
　なお、Ｎ型の代わりにＰ型のＭＯＳトランジスタを用いてもよい。Ｐ型を用いる場合は、列選択信号においてハイレベルとローレベルとを逆にすればよい。また、Ｎ型とＰ型とを混在して配置してもよい。例えば、スイッチ２５１および２５３をＮ型とし、スイッチ２５２および２５４をＰ型としてもよい。この場合には、これらのスイッチに共通に、列選択信号ＳＥＬＸｍが入力される。
　図９は、第１の実施の形態におけるレイアウトを変更した画素回路２３０および列選択回路２５０の一構成例を示す回路図である。スイッチ２５１は、例えば、列選択信号ＳＥＬＸ０に従って電源線２２９－０ｖと電源との間の経路を開閉する。また、スイッチ２５３は、例えば、列選択信号ＳＥＬＸ１に従って電源線２２９－１ｖと電源との間の経路を開閉する。これらのスイッチ２５１および２５３により、固体撮像素子２００は、電源を供給するか否かを列ごとに制御することができる。
　一方、スイッチ２５２は、例えば、列選択信号ＸＳＥＬＸ０に従って電源線２２９－０ｖと垂直信号線２２９－１ｓとの間の経路を開閉する。また、スイッチ２５４は、例えば、列選択信号ＸＳＥＬＸ１に従って電源線２２９－１ｖと垂直信号線２２９－１ｓとの間の経路を開閉する。これらのスイッチ２５２および２５４により、固体撮像素子２００は、列ごとに、その列に対応する電源線と垂直信号線との間を短絡することができる。
　図１０は、第１の実施の形態における奇数列を選択した際の列選択回路２５０の状態の一例を示す図である。走査回路２１０は、「０」行および「０」列を選択し、「０」行および「１」列を選択しないものとする。
　この際に走査回路２１０は、ハイレベルの行選択信号ＳＥＬＹ０を「０」行の画素回路２３０の全てに供給する。また、走査回路２１０は、ハイレベルの列選択信号ＳＥＬＸ０をスイッチ２５１に供給し、ローレベルの列選択信号ＸＳＥＬＸ０をスイッチ２５２に供給する。同時に走査回路２１０は、ローレベルの列選択信号ＳＥＬＸ１をスイッチ２５３に供給し、ハイレベルの列選択信号ＸＳＥＬＸ１をスイッチ２５４に供給する。
　これらの選択信号により、スイッチ２５１および２５４は閉状態に移行し、スイッチ２５２および２５３は、開状態に移行する。また、「０」行および「０」列の選択トランジスタ２３５は導通状態（オン状態）に移行する。一方、電源線２２９－１ｖと垂直信号線２２９－ｍｓとが短絡されるため、「０」行および「１」列の選択トランジスタ２３５のソース電位とドレイン電位とが同程度となり、非導通状態（オフ状態）となる。したがって、選択された「０」行および「０」列の画素回路２３０から画素信号が出力される一方で、選択されていない「０」行および「１」列の画素回路２３０からは画素信号が出力されない。
　ここで、仮に、スイッチ２５１および２５３のみを設け、短絡を行うためのスイッチ２５２および２５４を設けない構成とすると、非選択列の電源線２２９－１ｖの電位がフローティング状態となる。また、その非選択列の画素回路２３０には、ハイレベルの行選択信号ＳＥＬＹ０が供給されているため、非選択列の選択トランジスタ２３５がオン状態となり、非選択列から画素信号が出力されるおそれがある。これに対して、スイッチ２５２および２５４を設ける構成では、それらのスイッチにより非選択の選択トランジスタ２３５のソース電位とドレイン電位とが同程度に制御されるため、非選択列の画素回路２３０からの画素信号の出力を停止させることができる。
　図１１は、第１の実施の形態における走査回路２１０の動作の一例を示すタイミングチャートである。タイミングＴ０において走査回路２１０は、リセット信号ＲＳＴ０を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ０、行選択信号ＳＥＬＹ０、および、列選択信号ＸＳＥＬＸ１をハイレベルにする。そして、タイミングＴ１において走査回路２１０は、転送信号ＴＲＧ００を供給する。これらの制御により、０行０列の画素回路２３０から画素信号が読み出される。
　次にタイミングＴ２において走査回路２１０は、リセット信号ＲＳＴ１を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ１、行選択信号ＳＥＬＹ１、および、列選択信号ＸＳＥＬＸ０をハイレベルにする。そして、タイミングＴ３において走査回路２１０は、転送信号ＴＲＧ１１を供給する。これらの制御により、１行１列の画素回路２３０から画素信号が読み出される。
　次にタイミングＴ４において走査回路２１０は、リセット信号ＲＳＴ１を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ０、行選択信号ＳＥＬＹ１、および、列選択信号ＸＳＥＬＸ１をハイレベルにする。そして、タイミングＴ５において走査回路２１０は、転送信号ＴＲＧ１０を供給する。これらの制御により、１行０列の画素回路２３０から画素信号が読み出される。
　タイミングＴ６において走査回路２１０は、リセット信号ＲＳＴ０を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ１、行選択信号ＳＥＬＹ０、および、列選択信号ＸＳＥＬＸ０をハイレベルにする。そして、タイミングＴ７において走査回路２１０は、転送信号ＴＲＧ０１を供給する。これらの制御により、０行１列の画素回路２３０から画素信号が読み出される。
　なお、固体撮像素子２００は、画素アレイ部２２０内の全画素から画素信号を読み出してもよいし、一部からのみ画素信号を読み出してもよい。例えば、解像度の低い画像データを生成する際には、固体撮像素子２００は、行や列を間引いて読み出せばよい。
　また、固体撮像素子２００は、画素信号を一定の順序で読み出してもよいし、ランダムに読み出してもよい。例えば、観測対象データ（画素データなど）がある表現空間ではスパースであると仮定して、少数の観測データから対象を復元するコンプレッシブセンシングと呼ばれる技術が医療分野などで注目されている。このコンプレッシブセンシングにおいて固体撮像素子２００は、全画素の一部（全体の２５％など）をランダムに読出し、後段の画像処理部１２０が、それらの画素データから画像データ全体を復元する。これにより、撮像を高速に行うことができる。
　［固体撮像素子の動作例］
　図１２は、第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像を撮像させるための操作（シャッターボタンの押下など）が行われたときに開始される。
　走査回路２１０は、列選択信号ＳＥＬＸｍおよび行選択信号ＳＥＬＹｎにより、ｎ行ｍ列の画素を選択して画素信号を読み出す（ステップＳ９０１）。そして、ＡＤ変換部２７０は、画素信号に対してＡＤ変換を行う（ステップＳ９０２）。固体撮像素子２００は、読出し対象の画素信号の全ての読出しが完了したか否かを判断する（ステップＳ９０３）。ここで、読出し対象の画素は、画素アレイ部２２０内の全ての画素であってもよいし、それらの一部であってもよい。
　読出しが完了していない場合に（ステップＳ９０３：Ｎｏ）、固体撮像素子２００は、ステップＳ９０１以降を繰り返し実行する。一方、読出しが完了した場合に（ステップＳ９０３：Ｙｅｓ）、固体撮像素子２００は、画像処理（ステップＳ９０４）を実行し、撮像のための動作を終了する。
　このように、本技術の第１の実施の形態によれば、列選択回路２５０が、複数の電源線と電源との間の経路と、それらの電源線と垂直信号線との間の経路とを開閉するため、行全体を行選択信号により選択しつつ、選択列にのみ画素信号を出力させることができる。この構成では、行選択信号を伝送する選択線を行ごとに１本配線すればよいため、画素アレイ部２２０の配線数を削減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、１つの半導体基板に固体撮像素子２００内の回路（画素アレイ部２２０や列選択部２４０など）の全てを配置していたが、一定の光学サイズ（画素アレイ部２２０）の下で、解像度を向上させるには画素を微細化する必要が生じる。この微細化により、ＡＤ変換器の数が増え、ＡＤ変換器の面積など、画素以外の回路面積が増加する。つまり半導体基板の面積が増大する。そこで、固体撮像素子２００を複数の半導体基板に積層化し、いずれかの基板に画素アレイ部２２０を配置して、それ以外を別の基板に配置すれば、積層しない場合よりも半導体基板の面積を小さくすることができる。この第２の実施の形態の固体撮像素子２００は、半導体基板の面積を小さくするために、固体撮像素子２００を積層構造にした点において第１の実施の形態と異なる。
　図１３は、第２の実施の形態における固体撮像素子２００の斜視図の一例である。この第２の実施の形態の固体撮像素子２００は、下側半導体基板２０２と、その基板に積層された上側半導体基板２０１とを備える。
　上側半導体基板２０１には、二次元格子状に複数の画素ユニット２０３が配列される。画素ユニット２０３のそれぞれには、二次元格子状に複数の画素回路２３０が配列される。
　下側半導体基板２０２には、二次元格子状に、画素ユニット２０３と同数の回路ブロック２０４が配置される。画素ユニット２０３と、回路ブロック２０４とは、貫通シリコンビア（ＴＳＶ:Through Silicon Via）やバンプ、あるいはＣｕ－Ｃｕ接続などにより、１対１で接続される。
　また、下側半導体基板２０２には、走査回路２１０、タイミング制御部２６０、転送制御回路２８０が配置される。なお、図１３において走査回路２１０、タイミング制御部２６０、転送制御回路２８０は省略されている。
　図１４は、第２の実施の形態における画素ユニット２０３および回路ブロック２０４の一構成例を示すブロック図である。画素ユニット２０３内には、Ｐ行×Ｑ列（ＰおよびＱは２以上の整数）の画素回路２３０が配置される。列のそれぞれには、電源線２２９－ｑｖ（ｑは、０乃至Ｑ－１の整数）が配線される。また、Ｑ－１列目には、垂直信号線２２９－（Ｑ－１）ｓが配線される。この垂直信号線２２９－（Ｑ－１）ｓは、画素ユニット２０３内の全ての画素回路２３０のそれぞれの選択トランジスタに共通に接続される。第２の実施の形態の画素回路２３０の構成は、第１の実施の形態と同様である。
　回路ブロック２０４には、列選択回路２５０とＡＤ変換器２７１とが配置される。列選択回路２５０には、列ごとにスイッチ２５１および２５２が設けられる。スイッチ２５１は、列選択信号ＳＥＬＸｑに従って電源線２２９－ｑｖと電源との間の経路を開閉する。また、スイッチ２５２は、列選択信号ＸＳＥＬＸｑに従って電源線２２９－ｑｖと垂直信号線２２９－（Ｑ－１）ｓとの間の経路を開閉する。
　なお、下側半導体基板２０２内の回路ブロック２０４に列選択回路２５０を配置しているが、この列選択回路２５０を上側半導体基板２０１に配置してもよい。また、２つの半導体基板を積層しているが、３つ以上の基板を積層し、固体撮像素子２００内の回路をそれらに分散して配置してもよい。
　このように、本技術の第２の実施の形態によれば、積層された２つの半導体基板に固体撮像素子２００内の回路を分散して配置したため、積層しない場合よりも半導体基板の面積を小さくすることができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、画素回路２３０ごとに浮遊拡散層やリセットトランジスタ２３３などを設けていたが、画素の微細化を容易にする観点から、画素あたりの回路規模を削減することが望ましい。この第３の実施の形態の固体撮像素子２００は、画素回路２３０の回路規模を削減した点において第１の実施の形態と異なる。
　図１５は、第３の実施の形態における画素回路２３０および列選択回路２５０の一構成例を示す回路図である。
　偶数列の画素回路２３０は、光電変換素子２３１、転送トランジスタ２３２、浮遊拡散層、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５を備える。一方、奇数列の画素回路２３０は、光電変換素子２３６および転送トランジスタ２３７のみを備える。これらの隣接する２つの画素回路２３０は、浮遊拡散層、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５を共有する。
　Ｎ行×２列の浮遊拡散層の０行目の左側を共有する一対の画素を画素００ａおよび画素００ｂとし、０行目の右側を共有する一対の画素を画素０１ａおよび画素０１ｂとする。また、Ｎ行×２列の浮遊拡散層の１行目の左側を共有する一対の画素を画素１０ａおよび画素１０ｂとし、１行目の右側を共有する一対の画素を画素１１ａおよび画素１１ｂとする。画素００ａ、００ｂ、０１ａ、０１ｂ、１０ａ、１０ｂ、１１ａおよび１１ｂのそれぞれには、転送信号ＴＲＧ００ａ、ＴＲＧ００ｂ、ＴＲＧ０１ａ、ＴＲＧ０１ｂ、ＴＲＧ１０ａ、ＴＲＧ１０ｂ、ＴＲＧ１１ａおよびＴＲＧ１１ｂが供給される。以下、同様に、ｎ行目に転送信号ＴＲＧｎ０ａ、ＴＲＧ００ｂ、ＴＲＧｎ１ａ、ＴＲＧｎ１ｂが供給される。
　なお、隣接する２つの画素で、浮遊拡散層等を共有しているが、隣接する３つ以上の画素で浮遊拡散層等を共有してもよい。
　図１６は、第３の実施の形態における垂直走査回路の動作の一例を示すタイミングチャートである。タイミングＴ０において走査回路２１０は、リセット信号ＲＳＴ０を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ０および行選択信号ＳＥＬＹ０をハイレベルにする。列選択信号ＸＳＥＬＸｍは、省略されている。そして、タイミングＴ１において走査回路２１０は、転送信号ＴＲＧ００ａを供給する。これらの制御により、画素００ａの画素信号が読み出される。
　次にタイミングＴ２において走査回路２１０は、リセット信号ＲＳＴ０を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ０および行選択信号ＳＥＬＹ０をハイレベルにする。そして、タイミングＴ３において走査回路２１０は、転送信号ＴＲＧ００ｂを供給する。これらの制御により、画素００ｂの画素信号が読み出される。
　タイミングＴ４において走査回路２１０は、リセット信号ＲＳＴ１を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ０および行選択信号ＳＥＬＹ１をハイレベルにする。そして、タイミングＴ５において走査回路２１０は、転送信号ＴＲＧ１０ｂを供給する。これらの制御により、画素１０ｂの画素信号が読み出される。
　次にタイミングＴ６において走査回路２１０は、リセット信号ＲＳＴ０を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ１および行選択信号ＳＥＬＹ０をハイレベルにする。そして、タイミングＴ７において走査回路２１０は、転送信号ＴＲＧ０１ａを供給する。これらの制御により、画素０１ａの画素信号が読み出される。
　このように、本技術の第３の実施の形態によれば、隣接する複数の画素が浮遊拡散層等を共有するため、共有しない場合と比較して、画素回路２３０の回路規模を小さくすることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路と、
　前記複数の画素回路のうち前記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理部と、
　前記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉部と、
　前記複数の電源線のそれぞれと前記信号線との間の経路を開閉する信号経路開閉部と
を具備する固体撮像素子。
（２）前記所定の方向に配列された前記画素回路を駆動して前記画素信号を出力させる処理と前記所定数の画素回路のいずれかを順に選択する処理とを行う走査回路をさらに具備する
前記（１）記載の固体撮像素子。
（３）前記電源経路開閉部は、前記複数の電源線のうち前記選択された画素回路に接続された電源線と前記電源との間の経路を閉状態に制御し、
　前記信号経路開閉部は、前記複数の電源線のうち前記選択された画素回路に接続された電源線と前記信号線との間の経路を開状態に制御する
前記（２）記載の固体撮像素子。
（４）前記複数の電源線と前記複数の画素回路と前記信号線とは、所定の半導体基板に配置され、
　前記信号処理部は、前記所定の半導体基板に積層された半導体基板に配置される
前記（１）から（３）のいずれかに記載の固体撮像素子。
（５）前記電源経路開閉部および前記信号経路開閉部は、前記積層された半導体基板に配置される
前記（４）記載の固体撮像素子。
（６）前記電源経路開閉部および前記信号経路開閉部は、前記所定の半導体基板に配置される
前記（４）記載の固体撮像素子。
（７）前記複数の画素回路のうち隣接する一定数の画素回路は、浮遊拡散層を共有し、
　前記浮遊拡散層は、光電変換された電荷を蓄積して当該電荷の量に応じた電圧を生成し、
　前記画素信号は、前記電圧に応じた信号である
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記複数の画素回路は、
　光を電荷に変換する光電変換素子と、
　前記電荷を蓄積して当該電荷の量に応じた電圧を生成する浮遊拡散層と、
　前記浮遊拡散層に蓄積された前記電荷の量を初期化するリセットトランジスタと、
　前記電圧に応じた信号を前記画素信号として出力する増幅トランジスタと
を備え、
　前記増幅トランジスタは、前記電源に接続され、前記リセットトランジスタは前記電源と異なるリセット電源に接続される
前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記信号処理部は、前記画素信号に対してアナログデジタル変換を行う
前記（１）から（８）のいずれかに記載の固体撮像素子。
（１０）所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路と、
　前記複数の画素回路のうち前記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理部と、
　前記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉部と、
　前記複数の電源線のそれぞれと前記信号線との間の経路を開閉する信号経路開閉部と、
　前記処理された画素信号から生成された画像データを記録する記録部と
を具備する撮像装置。
（１１）所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路のうち前記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理手順と、
　前記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉手順と、
　前記複数の電源線のそれぞれと前記信号線との間の経路を開閉する信号経路開閉手順と
を具備する固体撮像素子の制御方法。
　１００　撮像装置
　１１０　撮像レンズ
　１２０　画像処理部
　１３０　撮像制御部
　１４０　記録部
　２００　固体撮像素子
　２０１　上側半導体基板
　２０２　下側半導体基板
　２０３　画素ユニット
　２０４　回路ブロック
　２１０　走査回路
　２２０　画素アレイ部
　２３０　画素回路
　２３１、２３６　光電変換素子
　２３２、２３７　転送トランジスタ
　２３３　リセットトランジスタ
　２３４　増幅トランジスタ
　２３５　選択トランジスタ
　２４０　列選択部
　２５０　列選択回路
　２５１、２５２、２５３、２５４　スイッチ
　２５５、２５６、２５７、２５８　ＭＯＳトランジスタ
　２６０　タイミング制御部
　２７０　ＡＤ変換部
　２７１　ＡＤ変換器
　２８０　転送制御回路

Claims (11)

  1. 　所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路と、
    　前記複数の画素回路のうち前記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理部と、
    　前記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉部と、
    　前記複数の電源線のそれぞれと前記信号線との間の経路を開閉する信号経路開閉部と
    を具備する固体撮像素子。
  2. 　前記所定の方向に配列された前記画素回路を駆動して前記画素信号を出力させる処理と前記所定数の画素回路のいずれかを順に選択する処理とを行う走査回路をさらに具備する
    請求項１記載の固体撮像素子。
  3. 　前記電源経路開閉部は、前記複数の電源線のうち前記選択された画素回路に接続された電源線と前記電源との間の経路を閉状態に制御し、
    　前記信号経路開閉部は、前記複数の電源線のうち前記選択された画素回路に接続された電源線と前記信号線との間の経路を開状態に制御する
    請求項２記載の固体撮像素子。
  4. 　前記複数の電源線と前記複数の画素回路と前記信号線とは、所定の半導体基板に配置され、
    　前記信号処理部は、前記所定の半導体基板に積層された半導体基板に配置される
    請求項１記載の固体撮像素子。
  5. 　前記電源経路開閉部および前記信号経路開閉部は、前記積層された半導体基板に配置される
    請求項４記載の固体撮像素子。
  6. 　前記電源経路開閉部および前記信号経路開閉部は、前記所定の半導体基板に配置される
    請求項４記載の固体撮像素子。
  7. 　前記複数の画素回路のうち隣接する一定数の画素回路は、浮遊拡散層を共有し、
    　前記浮遊拡散層は、光電変換された電荷を蓄積して当該電荷の量に応じた電圧を生成し、
    　前記画素信号は、前記電圧に応じた信号である
    請求項１記載の固体撮像素子。
  8. 　前記複数の画素回路は、
    　光を電荷に変換する光電変換素子と、
    　前記電荷を蓄積して当該電荷の量に応じた電圧を生成する浮遊拡散層と、
    　前記浮遊拡散層に蓄積された前記電荷の量を初期化するリセットトランジスタと、
    　前記電圧に応じた信号を前記画素信号として出力する増幅トランジスタと
    を備え、
    　前記増幅トランジスタは、前記電源に接続され、前記リセットトランジスタは前記電源と異なるリセット電源に接続される
    請求項１記載の固体撮像素子。
  9. 　前記信号処理部は、前記画素信号に対してアナログデジタル変換を行う
    請求項１記載の固体撮像素子。
  10. 　所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路と、
    　前記複数の画素回路のうち前記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理部と、
    　前記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉部と、
    　前記複数の電源線のそれぞれと前記信号線との間の経路を開閉する信号経路開閉部と、
    　前記処理された画素信号から生成された画像データを記録する記録部と
    を具備する撮像装置。
  11. 　所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路のうち前記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理手順と、
    　前記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉手順と、
    　前記複数の電源線のそれぞれと前記信号線との間の経路を開閉する信号経路開閉手順と
    を具備する固体撮像素子の制御方法。
PCT/JP2017/006540 2016-06-08 2017-02-22 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 WO2017212693A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
EP17809877.8A EP3471401B1 (en) 2016-06-08 2017-02-22 Solid-state imaging element, imaging device, and method for controlling solid-state imaging element
CN201780030114.2A CN109155830B (zh) 2016-06-08 2017-02-22 固态成像元件、成像装置和固态成像元件的控制方法
JP2018522315A JP6922905B2 (ja) 2016-06-08 2017-02-22 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
KR1020187030247A KR102686510B1 (ko) 2016-06-08 2017-02-22 고체 촬상 소자, 촬상 장치 및 고체 촬상 소자의 제어 방법
US16/306,275 US10910430B2 (en) 2016-06-08 2017-02-22 Imaging device with opening parts for power and signal paths

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016114265 2016-06-08
JP2016-114265 2016-06-08

Publications (1)

Publication Number Publication Date
WO2017212693A1 true WO2017212693A1 (ja) 2017-12-14

Family

ID=60577769

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/006540 WO2017212693A1 (ja) 2016-06-08 2017-02-22 固体撮像素子、撮像装置、および、固体撮像素子の制御方法

Country Status (6)

Country Link
US (1) US10910430B2 (ja)
EP (1) EP3471401B1 (ja)
JP (1) JP6922905B2 (ja)
KR (1) KR102686510B1 (ja)
CN (1) CN109155830B (ja)
WO (1) WO2017212693A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11394910B2 (en) * 2016-01-19 2022-07-19 SK Hynix Inc. Image sensing device generating pixel signal with boost voltage and operating method thereof
CN111918003B (zh) * 2019-05-08 2022-11-25 上海耕岩智能科技有限公司 图像传感器及其信号采集方法和电路、存储介质、终端
US20220021830A1 (en) * 2020-07-20 2022-01-20 Novatek Microelectronics Corp. Optical sensing device and method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010171521A (ja) * 2009-01-20 2010-08-05 Sony Corp 撮像素子およびその制御方法、並びにカメラ
JP2010245955A (ja) * 2009-04-08 2010-10-28 Sony Corp 固体撮像素子およびカメラシステム
WO2012144218A1 (ja) * 2011-04-22 2012-10-26 パナソニック株式会社 固体撮像装置および固体撮像装置の駆動方法
JP2013232717A (ja) 2012-04-27 2013-11-14 Nikon Corp 撮像素子、撮像装置および制御方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050185077A1 (en) 2004-02-23 2005-08-25 Jps Group Holdings, Ltd. Cmos image sensor with 1.25 - 1.5 transistor/pixel ratio
JP2005245955A (ja) 2004-03-08 2005-09-15 Showa Nishikawa Co Ltd 寝具展示台及び寝具展示方法
JP4340660B2 (ja) * 2005-04-14 2009-10-07 シャープ株式会社 増幅型固体撮像装置
JP4818018B2 (ja) * 2006-08-01 2011-11-16 キヤノン株式会社 光電変換装置及びそれを用いた撮像システム
EP2234387B8 (en) 2009-03-24 2012-05-23 Sony Corporation Solid-state imaging device, driving method of solid-state imaging device, and electronic apparatus
US8890047B2 (en) * 2011-09-21 2014-11-18 Aptina Imaging Corporation Stacked-chip imaging systems
US10044955B2 (en) * 2014-05-26 2018-08-07 Sony Corporation Signal processing device, controlling method, image sensing device, and electronic device
US9979916B2 (en) * 2014-11-21 2018-05-22 Canon Kabushiki Kaisha Imaging apparatus and imaging system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010171521A (ja) * 2009-01-20 2010-08-05 Sony Corp 撮像素子およびその制御方法、並びにカメラ
JP2010245955A (ja) * 2009-04-08 2010-10-28 Sony Corp 固体撮像素子およびカメラシステム
WO2012144218A1 (ja) * 2011-04-22 2012-10-26 パナソニック株式会社 固体撮像装置および固体撮像装置の駆動方法
JP2013232717A (ja) 2012-04-27 2013-11-14 Nikon Corp 撮像素子、撮像装置および制御方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3471401A4

Also Published As

Publication number Publication date
EP3471401A1 (en) 2019-04-17
CN109155830A (zh) 2019-01-04
KR20190015199A (ko) 2019-02-13
EP3471401B1 (en) 2022-12-07
US10910430B2 (en) 2021-02-02
KR102686510B1 (ko) 2024-07-19
US20190252448A1 (en) 2019-08-15
CN109155830B (zh) 2021-08-17
JPWO2017212693A1 (ja) 2019-04-04
EP3471401A4 (en) 2019-08-14
JP6922905B2 (ja) 2021-08-18

Similar Documents

Publication Publication Date Title
JP5272860B2 (ja) 固体撮像素子およびカメラシステム
CN103297715B (zh) 固体摄像装置及电子设备
JP5500007B2 (ja) 固体撮像素子およびカメラシステム
JP4695979B2 (ja) 固体撮像装置
JP6149572B2 (ja) イメージセンサ、制御方法、及び、電子機器
CN104956663B (zh) 固态成像元件和成像装置
JP6670451B2 (ja) 固体撮像装置、信号処理方法、及び、電子機器
KR20060070470A (ko) 고체 촬상 장치 및 고체 촬상 장치의 구동 방법
JP2007243265A (ja) 固体撮像装置
JP2008042239A (ja) 光電変換装置及びそれを用いた撮像システム
JP2010010896A (ja) 固体撮像装置
JP2011193041A (ja) 固体撮像装置
US11706541B2 (en) Image sensor, image-capturing apparatus, and semiconductor memory
JP2009076966A (ja) 固体撮像素子およびカメラシステム
WO2017212693A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
US20100110253A1 (en) Physical quantity detecting device, method of driving the physical quantity detecting device and imaging apparatus
JP4661212B2 (ja) 物理情報取得方法および物理情報取得装置並びに半導体装置
JP4286091B2 (ja) 固体撮像装置
JP2006109117A (ja) Ａｄ変換用参照信号の伝達方法および伝達装置、ａｄ変換方法およびａｄ変換装置、並びに物理情報取得方法および物理情報取得装置
JP5640509B2 (ja) 固体撮像素子およびカメラシステム
JP7535525B2 (ja) 固体撮像素子、および、撮像装置
JP5177198B2 (ja) 物理情報取得方法および物理情報取得装置
JP2006049692A (ja) 固体撮像装置
JP2005150877A (ja) Ｍｏｓ型固体撮像装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 20187030247

Country of ref document: KR

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 2018522315

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17809877

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2017809877

Country of ref document: EP

Effective date: 20190108