JP6922905B2 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

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Description

本技術は、固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。詳しくは、複数列で１つのＡＤＣ（Analog to Digital Converter）を共有する固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
従来より、固体撮像素子においては、ＡＤＣを列ごとに配置するカラムＡＤＣ方式が広く用いられている。このカラムＡＤＣ方式では、画素の微細化を進めるに従って、ＡＤＣを列ごとに配置することが困難となる。この対策のため、例えば、３列ごとにＡＤＣを配置し、隣接する３列で１つのＡＤＣを共有する固体撮像素子が提案されている（例えば、特許文献１参照。）。
特開２０１３−２３２７１７号公報
上述の従来技術では、３列を順に選択して画素信号をＡＤＣに出力させるために、選択信号を伝送する選択線を行ごとに３本配線している。しかしながら、行ごとに選択線を３本配線する構成では、選択線を行ごとに１本配線する場合と比較して画素アレイ内の配線数が増大してしまうという問題がある。画素アレイにおいて配線数が増大すると、画素の微細化が困難となるおそれがあるため、配線数を削減することが望ましい。
本技術はこのような状況に鑑みて生み出されたものであり、複数列で１つのＡＤＣを共有する固体撮像素子において画素アレイ内の配線数を削減することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路と、上記複数の画素回路のうち上記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理部と、上記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉部と、上記複数の電源線のそれぞれと上記信号線との間の経路を開閉する信号経路開閉部とを具備する固体撮像素子、および、その制御方法である。これにより、複数の電源線のそれぞれと電源との間の経路と、複数の電源線のそれぞれと信号線との間の経路とが個別に開閉されるという作用をもたらす。
また、この第１の側面において、上記所定の方向に配列された上記画素回路を駆動して上記画素信号を出力させる処理と上記所定数の画素回路のいずれかを順に選択する処理とを行う走査回路をさらに具備してもよい。これにより、所定の方向に配列された画素が駆動し、所定数の画素回路のいずれかが順に選択されるという作用をもたらす。
また、この第１の側面において、上記電源経路開閉部は、上記複数の電源線のうち上記選択された画素回路に接続された電源線と上記電源との間の経路を閉状態に制御し、上記信号経路開閉部は、上記複数の電源線のうち上記選択された画素回路に接続された電源線と上記信号線との間の経路を開状態に制御してもよい。これにより、選択された画素回路に接続された電源線と電源との間の経路が閉状態となり、選択された画素回路に接続された電源線と信号線との間の経路が開状態となるという作用をもたらす。
また、この第１の側面において、上記複数の電源線と上記複数の画素回路と上記信号線とは、所定の半導体基板に配置され、上記信号処理部は、上記所定の半導体基板に積層された半導体基板に配置されてもよい。これにより、積層された半導体基板において画素信号が処理されるという作用をもたらす。
また、この第１の側面において、上記電源経路開閉部および上記信号経路開閉部は、上記積層された半導体基板に配置されてもよい。これにより、積層された半導体基板において、複数の電源線のそれぞれと電源との間の経路と、複数の電源線のそれぞれと信号線との間の経路とが個別に開閉されるという作用をもたらす。
また、この第１の側面において、上記電源経路開閉部および上記信号経路開閉部は、上記所定の半導体基板に配置されてもよい。これにより、積層された半導体基板において、複数の電源線のそれぞれと電源との間の経路と、複数の電源線のそれぞれと信号線との間の経路とが個別に開閉されるという作用をもたらす。
また、この第１の側面において、上記複数の画素回路のうち隣接する一定数の画素回路は、浮遊拡散層を共有し、上記浮遊拡散層は、光電変換された電荷を蓄積して当該電荷の量に応じた電圧を生成し、上記画素信号は、上記電圧に応じた信号であってもよい。これにより、浮遊拡散層が共有された画素回路により画素信号が生成されるという作用をもたらす。
また、この第１の側面において、上記複数の画素回路は、光を電荷に変換する光電変換素子と、上記電荷を蓄積して当該電荷の量に応じた電圧を生成する浮遊拡散層と、上記浮遊拡散層に蓄積された上記電荷の量を初期化するリセットトランジスタと、上記電圧に応じた信号を上記画素信号として出力する増幅トランジスタとを備え、上記増幅トランジスタは、上記電源に接続され、上記リセットトランジスタは上記電源と異なるリセット電源に接続されてもよい。これにより、リセット電源が別途に設けられた画素回路により画素信号が生成されるという作用をもたらす。
また、この第１の側面において、上記信号処理部は、上記画素信号に対してアナログデジタル変換を行ってもよい。これにより、画像信号がデジタル信号に変換されるという作用をもたらす。
また、本技術の第２の側面は、所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路と、上記複数の画素回路のうち上記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理部と、上記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉部と、上記複数の電源線のそれぞれと上記信号線との間の経路を開閉する信号経路開閉部と、上記処理された画素信号から生成された画像データを記録する記録部とを具備する撮像装置である。これにより、複数の電源線のそれぞれと電源との間の経路と、複数の電源線のそれぞれと信号線との間の経路とが個別に開閉され、画像データが記録されるという作用をもたらす。
本技術によれば、複数列で１つのＡＤＣを共有する固体撮像素子において画素アレイ内の配線数を削減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素アレイ部の一構成例を示すブロック図である。 本技術の第１の実施の形態における列選択部およびＡＤ（Analog to Digital）変換部の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素回路および列選択回路の一構成例を示す回路図である。 本技術の第１の実施の形態における配線を追加した画素回路および列選択回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるアンプ電源と別途にリセット電源を設けた画素回路の一構成例を示す回路図である。 本技術の第１の実施の形態における列選択回路の一構成例を示す回路図である。 本技術の第１の実施の形態におけるレイアウトを変更した画素回路および列選択回路の一構成例を示す回路図である。 本技術の第１の実施の形態における奇数列を選択した際の列選択回路の状態の一例を示す図である。 本技術の第１の実施の形態における走査回路の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第２の実施の形態における固体撮像素子の斜視図の一例である。 本技術の第２の実施の形態における画素ユニットおよび回路ブロックの一構成例を示すブロック図である。 本技術の第３の実施の形態における画素回路および列選択回路の一構成例を示す回路図である。 本技術の第３の実施の形態における垂直走査回路の動作の一例を示すタイミングチャートである。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（電源経路と信号経路とを開閉する例）
２．第２の実施の形態（積層構造の固体撮像素子において電源経路と信号経路とを開閉する例）
３．第３の実施の形態（浮遊拡散層を２画素で共有し、電源経路と信号経路とを開閉する例）
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、固体撮像素子２００、画像処理部１２０、撮像制御部１３０および記録部１４０を備える。撮像装置１００としては、アクションカムや車載カメラなどが想定される。
撮像レンズ１１０は、光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、撮像制御部１３０の制御に従って画像データを生成するものである。この固体撮像素子２００は、画像データを信号線２０９を介して画像処理部１２０に供給する。
画像処理部１２０は、画像データに対して、デモザイク処理やホワイトバランス処理などの様々な画像処理を実行するものである。この画像処理部１２０は、画像処理後の画像データを記録部１４０に信号線１２９を介して供給する。記録部１４０は、画像データを記録するものである。なお、画像処理部１２０を固体撮像素子２００の外部に配置しているが、内部に配置してもよい。
撮像制御部１３０は、撮像装置１００全体を制御するものである。この撮像制御部１３０は、撮像タイミングを示す垂直同期信号などを信号線１３９を介して固体撮像素子２００に供給する。
なお、撮像レンズ１１０、固体撮像素子２００、画像処理部１２０、撮像制御部１３０および記録部１４０を同一の装置に配置しているが、これらを複数の装置に分散して配置することもできる。例えば、撮像レンズ１１０をレンズユニットに配置し、固体撮像素子２００などを撮像装置１００に配置し、画像処理部１２０などを情報処理装置に配置してもよい。
［固体撮像素子の構成例］
図２は、第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、走査回路２１０、画素アレイ部２２０、列選択部２４０、タイミング制御部２６０、ＡＤ変換部２７０および転送制御回路２８０を備える。また、固体撮像素子２００内の回路のそれぞれは、単一の半導体基板に設けられている。
また、画素アレイ部２２０には、二次元格子状に複数の画素回路が設けられる。以下、所定の方向（水平方向など）に配列された画素回路の集合を「行」と称し、行に垂直な方向に配列された画素回路の集合を「列」と称する。
走査回路２１０は、画素回路を駆動して画素信号を出力させるものである。この走査回路２１０は、読み出す対象の画素回路が属する行を選択して、その行を示す行選択信号を画素アレイ部２２０に供給する。また、走査回路２１０は、読み出す対象の画素回路が属する列を選択して、その列を示す列選択信号を列選択部２４０に供給する。
列選択部２４０は、全ての列のうち列選択信号の示す列からのアナログの画素信号をＡＤ変換部２７０に供給するものである。
タイミング制御部２６０は、走査回路２１０、ＡＤ変換部２７０および転送制御回路２８０のそれぞれが動作するタイミングを制御するものである。ＡＤ変換部２７０は、列選択部２４０からの画素信号に対してＡＤ変換を行って画素データを生成するものである。転送制御回路２８０は、ＡＤ変換部２７０を制御して画素データを画像処理部１２０に転送させるものである。
［画素アレイ部の構成例］
図３は、第１の実施の形態における画素アレイ部２２０の一構成例を示すブロック図である。この画素アレイ部２２０には、二次元格子状に画素回路２３０が配列される。画素アレイ部２２０内の行数をＮ（Ｎは２以上の整数）とし、列数をＭ（Ｍは２以上の整数）とする。また、水平方向に沿って行ごとに４本の水平信号線が配線され、垂直方向に沿って列ごとに１本の電源線２２９−ｍｖ（ｍは０乃至Ｍ−１の整数）が配線される。行に対応する４本の水平信号線のうち１本は、リセット信号を伝送するリセット線であり、２本は転送信号を伝送する転送線であり、残りの１本は行選択信号を伝送する選択線である。リセット信号および転送信号の詳細については後述する。また、偶数列のそれぞれには、垂直方向に１本の垂直信号線２２９−ｍｓが配線される。
また、ｎ（ｎは０乃至Ｎ−１の整数）行に対応するリセット信号をＲＳＴｎとし、ｎ行に対応する行選択信号をＳＥＬＹｎとする。また、Ｎ×２の画素回路２３０からなるブロックにおいて０行目の左側の画素回路２３０には転送信号ＴＲＧ００が供給され、０行目の右側の画素回路２３０には転送信号ＴＲＧ０１が供給される。そのブロックにおいて１行目の左側の画素回路２３０には転送信号ＴＲＧ１０が供給され、１行目の右側の画素回路２３０には転送信号ＴＲＧ１１が供給される。さらにその下の２行目の左側はＴＲＧ２０、右側はＴＲＧ２３となり、順番に行番号が変化する。転送信号ＴＲＧの数はブロックの列数に依存し、Ｎ×２の場合は行ごとにＴＲＧｎ０およびＴＲＧｎ１となり、Ｎ×３の場合は行ごとにＴＲＧｎ０、ＴＲＧｎ１およびＴＲＧｎ２となる。
図４は、第１の実施の形態における列選択部２４０およびＡＤ変換部２７０の一構成例を示すブロック図である。列選択部２４０は、垂直信号線２２９−ｍｓの本数と同一個数の列選択回路２５０を備える。前述したように垂直信号線２２９−ｍｓは、偶数列にのみ配線されるため、列選択回路２５０の個数は、列数の合計の１／２である。列選択回路２５０は、互いに異なる垂直信号線２２９−ｍｓに接続される。また、列選択部２４０は、奇数列および偶数列のうち列選択信号の示す方からの画素信号をＡＤ変換部２７０に供給する。
ＡＤ変換部２７０は、垂直信号線２２９−ｍｓの本数と同一個数のＡＤ変換器２７１を備える。前述したように垂直信号線２２９−ｍｓは、偶数列にのみ配線されるため、ＡＤ変換器２７１の個数は、列数の合計の１／２である。なお、隣接する３列以上のＳ列で１つのＡＤ変換器２７１を共有する場合には、ＡＤ変換器２７１の個数は、列数の合計の１／Ｓである。
ＡＤ変換器２７１は、互いに異なる列選択回路２５０に接続される。このＡＤ変換器２７１は、接続された列選択回路２５０からアナログの画素信号を受け取り、タイミング制御部２６０からのクロック信号ＣＬＫに同期して画素信号をデジタルの画素データに変換する。そして、ＡＤ変換器２７１は、転送制御回路２８０の制御に従って画素データを画像処理部１２０に転送する。
なお、ＡＤ変換器２７１は、ＡＤ変換のみを行っているが、信号処理であれば、ＡＤ変換に限定されず、他の処理を行ってもよい。例えば、ＡＤ変換器２７１は、ＣＤＳ（Correlated Double Sampling）処理をさらに行ってもよい。なお、ＡＤ変換器２７１は、特許請求の範囲に記載の信号処理部の一例である。
［画素回路および列選択回路の構成例］
図５は、第１の実施の形態における画素回路２３０および列選択回路２５０の一構成例を示す回路図である。画素回路２３０は、光電変換素子２３１、転送トランジスタ２３２、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５を備える。また、列選択回路２５０は、スイッチ２５１、２５２、２５３および２５４を備える。転送トランジスタ２３２、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５として、例えば、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。
光電変換素子２３１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２３２は、走査回路２１０からの転送信号に従って、電荷を光電変換素子２３１から浮遊拡散層（不図示）へ転送するものである。ここで、転送信号は、電荷の転送を指示する信号である。また、画素アレイ部２２０は、Ｎ×２の画素回路２３０からなる画素ブロックの単位で分割される。この画素ブロックにおいて０行目の左側の画素回路２３０には、転送信号ＴＲＧ００が供給され、０行目の右側の画素回路２３０には転送信号ＴＲＧ０１が供給される。また、画素ブロック内の１行目の左側の画素回路２３０には転送信号ＴＲＧ１０が供給され、１行目の右側の画素回路２３０には転送信号ＴＲＧ１１が供給される。以下、同様に、ｎ行目の左側の画素回路２３０には転送信号ＴＲＧｎ０が供給され、ｎ行目の右側の画素回路２３０には転送信号ＴＲＧｎ１が供給される。
リセットトランジスタ２３３は、走査回路２１０からのリセット信号ＲＳＴｎに従って浮遊拡散層の電荷量を初期化するものである。ここで、リセット信号ＲＳＴｎは、ｎ行目の浮遊拡散層に蓄積された電荷量の初期化を指示する信号である。また、浮遊拡散層は、電荷を蓄積して、電荷量に応じた電圧を生成する。
増幅トランジスタ２３４は、浮遊拡散層の電圧を増幅するものである。この増幅トランジスタ２３４は、浮遊拡散層の電圧に応じた信号を画素信号として選択トランジスタ２３５に出力する。また、ｍ列目の増幅トランジスタ２３４およびリセットトランジスタ２３３は、電源線２２９−ｍｖに接続される。これにより、増幅トランジスタ２３４に供給される電源は、浮遊拡散層を初期化するためのリセット電源としても用いられる。
選択トランジスタ２３５は、行選択信号ＳＥＬＹｎに従って、画素信号を垂直信号線２２９−ｍｓに出力するものである。また、奇数列の選択トランジスタ２３５と、偶数列の選択トランジスタ２３５とは、偶数列の垂直信号線２２９−ｍｓに共通に接続される。
スイッチ２５１は、走査回路２１０からの列選択信号ＳＥＬＸｍに従って、奇数列の電源線２２９−ｍｖ（２２９−０ｖなど）と電源電圧ＶＤＤの電源との間の経路を開閉するものである。例えば、列選択信号ＳＥＬＹｍがハイレベルである場合に、スイッチ２５１は閉状態に移行し、ローレベルである場合に開状態に移行する。
スイッチ２５２は、走査回路２１０からの列選択信号ＸＳＥＬＸｍに従って、奇数列の電源線２２９−ｍｖ（２２９−０ｖなど）と垂直信号線２２９−ｍｓ（２２９−１ｓなど）との間の経路を開閉するものである。ここで、列選択信号ＸＳＥＬＸｍは、列選択信号ＳＥＬＸｍを反転した信号である。例えば、列選択信号ＸＳＥＬＸｍがハイレベルである場合に、スイッチ２５２は閉状態に移行し、ローレベルである場合に開状態に移行する。
スイッチ２５３は、走査回路２１０からの列選択信号ＳＥＬＸｍに従って、偶数列の電源線２２９−ｍｖ（２２９−１ｖなど）と電源電圧ＶＤＤの電源との間の経路を開閉するものである。スイッチ２５４は、走査回路２１０からの列選択信号ＸＳＥＬＸｍに従って、偶数列の電源線２２９−ｍｖ（２２９−１ｖなど）と垂直信号線２２９−ｍｓ（２２９−１ｓなど）との間の経路を開閉するものである。
なお、スイッチ２５１および２５３は、特許請求の範囲に記載の電源経路開閉部の一例である。また、スイッチ２５２および２５４は、特許請求の範囲に記載の信号経路開閉部の一例である。また、垂直信号線２２９−ｍｓは、特許請求の範囲に記載の信号線の一例である。
上述の構成により、１つのＡＤ変換器２７１は、垂直信号線２２９−ｍｓを介して、隣接する２列に共通に接続される。走査回路２１０は、行選択信号ＳＥＬＹｎおよび列選択信号ＳＥＬＸｍにより、画素回路２３０を個別に駆動することができる。例えば、走査回路２１０は、ハイレベルの行選択信号ＳＥＬＹｎとハイレベルの列選択信号ＳＥＬＸｍとを供給することにより、ｎ行ｍ列の画素回路２３０を駆動することができる。
ここで、隣接する２列でＡＤ変換器２７１を共有し、選択線を行ごとに２本配線して、走査回路２１０が列を順に選択する比較例を想定する。この比較例においても画素回路２３０を個別に駆動することができるが、行ごとに選択線を２本配線するため、配線数が膨大となる。
これに対して、固体撮像素子２００では、スイッチ２５１乃至２５４の制御により列を選択することができるため、選択線は行ごとに１本しか要しない。したがって、比較例と比較して画素アレイ部２２０内の配線数を削減することができる。なお、スイッチ２５１乃至２５４と、それらに配線する選択線とをさらに設ける必要があるが、これらは、画素アレイ部２２０の外部に配線されるため、画素アレイ部２２０内の配線数に影響を与えることは無い。
また、固体撮像素子２３０では、垂直信号線２２９−ｍｓを２列で共有するため、列ごとに垂直信号線を配線する場合と比較して、信号線の配線数を削減し、レイアウトの自由度を高くすることができる。
なお、隣接する２列で１つのＡＤ変換器２７１を共有しているが、隣接する３列以上で１つのＡＤ変換器２７１を共有してもよい。
また、図５では、記載の便宜上、列選択信号ＳＥＬＸｍおよびＸＳＥＬＸｍを伝送する信号線を水平方向に配線したものとしている。しかし、これらの信号線を水平方向に配線すると、配線律速等により配線数が制限される場合がある。このため、列選択信号ＳＥＬＸｍおよびＸＳＥＬＸｍを伝送する信号線は、垂直方向に配線することが望ましい。
図６は、第１の実施の形態における配線を追加した画素回路および列選択回路の一構成例を示す回路図である。同図に例示するように、奇数列に垂直信号線２２９−ｍｓ（２２９−０ｓなど）をさらに追加してもよい。この場合には、奇数列の画素回路２３０の選択トランジスタ２３５は、その列の垂直信号線２２９−ｍｓに共通に接続される。また、奇数列の垂直信号線は、隣接する偶数列の垂直信号線に、画素アレイ部２２０内で接続される。なお、奇数列の垂直信号線と、偶数列の垂直信号線とを画素アレイ部２２０内で接続せずに、画素アレイ部２２０の外部（列選択回路２５０の近傍など）まで引き出して接続してもよい。
図７は、第１の実施の形態におけるアンプ電源と別途にリセット電源を設けた画素回路２３０の一構成例を示す回路図である。図５では、増幅トランジスタ２３４への電源（アンプ電源）を、浮遊拡散層を初期化するためのリセット電源としても用いていたが、図７に例示するようにアンプ電源と別途にリセット電源を設けてもよい。例えば、アンプ電源は電圧ＶＤＤ１を供給し、リセット電源は電源電圧ＶＤＤ２を供給する。そして、リセットトランジスタ２３３は、リセット電源（ＶＤＤ２）に接続され、増幅トランジスタ２３４は、電源線２２９−ｍｖを介してアンプ電源（ＶＤＤ１）に接続される。
図８は、第１の実施の形態における列選択回路２５０の一構成例を示す回路図である。例えば、Ｎ型のＭＯＳトランジスタ２５５、２５６、２５７及び２５８が、スイッチ２５１、２５２、２５３および２５４として用いられる。
なお、Ｎ型の代わりにＰ型のＭＯＳトランジスタを用いてもよい。Ｐ型を用いる場合は、列選択信号においてハイレベルとローレベルとを逆にすればよい。また、Ｎ型とＰ型とを混在して配置してもよい。例えば、スイッチ２５１および２５３をＮ型とし、スイッチ２５２および２５４をＰ型としてもよい。この場合には、これらのスイッチに共通に、列選択信号ＳＥＬＸｍが入力される。
図９は、第１の実施の形態におけるレイアウトを変更した画素回路２３０および列選択回路２５０の一構成例を示す回路図である。スイッチ２５１は、例えば、列選択信号ＳＥＬＸ０に従って電源線２２９−０ｖと電源との間の経路を開閉する。また、スイッチ２５３は、例えば、列選択信号ＳＥＬＸ１に従って電源線２２９−１ｖと電源との間の経路を開閉する。これらのスイッチ２５１および２５３により、固体撮像素子２００は、電源を供給するか否かを列ごとに制御することができる。
一方、スイッチ２５２は、例えば、列選択信号ＸＳＥＬＸ０に従って電源線２２９−０ｖと垂直信号線２２９−１ｓとの間の経路を開閉する。また、スイッチ２５４は、例えば、列選択信号ＸＳＥＬＸ１に従って電源線２２９−１ｖと垂直信号線２２９−１ｓとの間の経路を開閉する。これらのスイッチ２５２および２５４により、固体撮像素子２００は、列ごとに、その列に対応する電源線と垂直信号線との間を短絡することができる。
図１０は、第１の実施の形態における奇数列を選択した際の列選択回路２５０の状態の一例を示す図である。走査回路２１０は、「０」行および「０」列を選択し、「０」行および「１」列を選択しないものとする。
この際に走査回路２１０は、ハイレベルの行選択信号ＳＥＬＹ０を「０」行の画素回路２３０の全てに供給する。また、走査回路２１０は、ハイレベルの列選択信号ＳＥＬＸ０をスイッチ２５１に供給し、ローレベルの列選択信号ＸＳＥＬＸ０をスイッチ２５２に供給する。同時に走査回路２１０は、ローレベルの列選択信号ＳＥＬＸ１をスイッチ２５３に供給し、ハイレベルの列選択信号ＸＳＥＬＸ１をスイッチ２５４に供給する。
これらの選択信号により、スイッチ２５１および２５４は閉状態に移行し、スイッチ２５２および２５３は、開状態に移行する。また、「０」行および「０」列の選択トランジスタ２３５は導通状態（オン状態）に移行する。一方、電源線２２９−１ｖと垂直信号線２２９−ｍｓとが短絡されるため、「０」行および「１」列の選択トランジスタ２３５のソース電位とドレイン電位とが同程度となり、非導通状態（オフ状態）となる。したがって、選択された「０」行および「０」列の画素回路２３０から画素信号が出力される一方で、選択されていない「０」行および「１」列の画素回路２３０からは画素信号が出力されない。
ここで、仮に、スイッチ２５１および２５３のみを設け、短絡を行うためのスイッチ２５２および２５４を設けない構成とすると、非選択列の電源線２２９−１ｖの電位がフローティング状態となる。また、その非選択列の画素回路２３０には、ハイレベルの行選択信号ＳＥＬＹ０が供給されているため、非選択列の選択トランジスタ２３５がオン状態となり、非選択列から画素信号が出力されるおそれがある。これに対して、スイッチ２５２および２５４を設ける構成では、それらのスイッチにより非選択の選択トランジスタ２３５のソース電位とドレイン電位とが同程度に制御されるため、非選択列の画素回路２３０からの画素信号の出力を停止させることができる。
図１１は、第１の実施の形態における走査回路２１０の動作の一例を示すタイミングチャートである。タイミングＴ０において走査回路２１０は、リセット信号ＲＳＴ０を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ０、行選択信号ＳＥＬＹ０、および、列選択信号ＸＳＥＬＸ１をハイレベルにする。そして、タイミングＴ１において走査回路２１０は、転送信号ＴＲＧ００を供給する。これらの制御により、０行０列の画素回路２３０から画素信号が読み出される。
次にタイミングＴ２において走査回路２１０は、リセット信号ＲＳＴ１を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ１、行選択信号ＳＥＬＹ１、および、列選択信号ＸＳＥＬＸ０をハイレベルにする。そして、タイミングＴ３において走査回路２１０は、転送信号ＴＲＧ１１を供給する。これらの制御により、１行１列の画素回路２３０から画素信号が読み出される。
次にタイミングＴ４において走査回路２１０は、リセット信号ＲＳＴ１を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ０、行選択信号ＳＥＬＹ１、および、列選択信号ＸＳＥＬＸ１をハイレベルにする。そして、タイミングＴ５において走査回路２１０は、転送信号ＴＲＧ１０を供給する。これらの制御により、１行０列の画素回路２３０から画素信号が読み出される。
タイミングＴ６において走査回路２１０は、リセット信号ＲＳＴ０を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ１、行選択信号ＳＥＬＹ０、および、列選択信号ＸＳＥＬＸ０をハイレベルにする。そして、タイミングＴ７において走査回路２１０は、転送信号ＴＲＧ０１を供給する。これらの制御により、０行１列の画素回路２３０から画素信号が読み出される。
なお、固体撮像素子２００は、画素アレイ部２２０内の全画素から画素信号を読み出してもよいし、一部からのみ画素信号を読み出してもよい。例えば、解像度の低い画像データを生成する際には、固体撮像素子２００は、行や列を間引いて読み出せばよい。
また、固体撮像素子２００は、画素信号を一定の順序で読み出してもよいし、ランダムに読み出してもよい。例えば、観測対象データ（画素データなど）がある表現空間ではスパースであると仮定して、少数の観測データから対象を復元するコンプレッシブセンシングと呼ばれる技術が医療分野などで注目されている。このコンプレッシブセンシングにおいて固体撮像素子２００は、全画素の一部（全体の２５％など）をランダムに読出し、後段の画像処理部１２０が、それらの画素データから画像データ全体を復元する。これにより、撮像を高速に行うことができる。
［固体撮像素子の動作例］
図１２は、第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像を撮像させるための操作（シャッターボタンの押下など）が行われたときに開始される。
走査回路２１０は、列選択信号ＳＥＬＸｍおよび行選択信号ＳＥＬＹｎにより、ｎ行ｍ列の画素を選択して画素信号を読み出す（ステップＳ９０１）。そして、ＡＤ変換部２７０は、画素信号に対してＡＤ変換を行う（ステップＳ９０２）。固体撮像素子２００は、読出し対象の画素信号の全ての読出しが完了したか否かを判断する（ステップＳ９０３）。ここで、読出し対象の画素は、画素アレイ部２２０内の全ての画素であってもよいし、それらの一部であってもよい。
読出しが完了していない場合に（ステップＳ９０３：Ｎｏ）、固体撮像素子２００は、ステップＳ９０１以降を繰り返し実行する。一方、読出しが完了した場合に（ステップＳ９０３：Ｙｅｓ）、固体撮像素子２００は、画像処理（ステップＳ９０４）を実行し、撮像のための動作を終了する。
このように、本技術の第１の実施の形態によれば、列選択回路２５０が、複数の電源線と電源との間の経路と、それらの電源線と垂直信号線との間の経路とを開閉するため、行全体を行選択信号により選択しつつ、選択列にのみ画素信号を出力させることができる。この構成では、行選択信号を伝送する選択線を行ごとに１本配線すればよいため、画素アレイ部２２０の配線数を削減することができる。
＜２．第２の実施の形態＞
上述の第１の実施の形態では、１つの半導体基板に固体撮像素子２００内の回路（画素アレイ部２２０や列選択部２４０など）の全てを配置していたが、一定の光学サイズ（画素アレイ部２２０）の下で、解像度を向上させるには画素を微細化する必要が生じる。この微細化により、ＡＤ変換器の数が増え、ＡＤ変換器の面積など、画素以外の回路面積が増加する。つまり半導体基板の面積が増大する。そこで、固体撮像素子２００を複数の半導体基板に積層化し、いずれかの基板に画素アレイ部２２０を配置して、それ以外を別の基板に配置すれば、積層しない場合よりも半導体基板の面積を小さくすることができる。この第２の実施の形態の固体撮像素子２００は、半導体基板の面積を小さくするために、固体撮像素子２００を積層構造にした点において第１の実施の形態と異なる。
図１３は、第２の実施の形態における固体撮像素子２００の斜視図の一例である。この第２の実施の形態の固体撮像素子２００は、下側半導体基板２０２と、その基板に積層された上側半導体基板２０１とを備える。
上側半導体基板２０１には、二次元格子状に複数の画素ユニット２０３が配列される。画素ユニット２０３のそれぞれには、二次元格子状に複数の画素回路２３０が配列される。
下側半導体基板２０２には、二次元格子状に、画素ユニット２０３と同数の回路ブロック２０４が配置される。画素ユニット２０３と、回路ブロック２０４とは、貫通シリコンビア（ＴＳＶ:Through Silicon Via）やバンプ、あるいはＣｕ−Ｃｕ接続などにより、１対１で接続される。
また、下側半導体基板２０２には、走査回路２１０、タイミング制御部２６０、転送制御回路２８０が配置される。なお、図１３において走査回路２１０、タイミング制御部２６０、転送制御回路２８０は省略されている。
図１４は、第２の実施の形態における画素ユニット２０３および回路ブロック２０４の一構成例を示すブロック図である。画素ユニット２０３内には、Ｐ行×Ｑ列（ＰおよびＱは２以上の整数）の画素回路２３０が配置される。列のそれぞれには、電源線２２９−ｑｖ（ｑは、０乃至Ｑ−１の整数）が配線される。また、Ｑ−１列目には、垂直信号線２２９−（Ｑ−１）ｓが配線される。この垂直信号線２２９−（Ｑ−１）ｓは、画素ユニット２０３内の全ての画素回路２３０のそれぞれの選択トランジスタに共通に接続される。第２の実施の形態の画素回路２３０の構成は、第１の実施の形態と同様である。
回路ブロック２０４には、列選択回路２５０とＡＤ変換器２７１とが配置される。列選択回路２５０には、列ごとにスイッチ２５１および２５２が設けられる。スイッチ２５１は、列選択信号ＳＥＬＸｑに従って電源線２２９−ｑｖと電源との間の経路を開閉する。また、スイッチ２５２は、列選択信号ＸＳＥＬＸｑに従って電源線２２９−ｑｖと垂直信号線２２９−（Ｑ−１）ｓとの間の経路を開閉する。
なお、下側半導体基板２０２内の回路ブロック２０４に列選択回路２５０を配置しているが、この列選択回路２５０を上側半導体基板２０１に配置してもよい。また、２つの半導体基板を積層しているが、３つ以上の基板を積層し、固体撮像素子２００内の回路をそれらに分散して配置してもよい。
このように、本技術の第２の実施の形態によれば、積層された２つの半導体基板に固体撮像素子２００内の回路を分散して配置したため、積層しない場合よりも半導体基板の面積を小さくすることができる。
＜３．第３の実施の形態＞
上述の第１の実施の形態では、画素回路２３０ごとに浮遊拡散層やリセットトランジスタ２３３などを設けていたが、画素の微細化を容易にする観点から、画素あたりの回路規模を削減することが望ましい。この第３の実施の形態の固体撮像素子２００は、画素回路２３０の回路規模を削減した点において第１の実施の形態と異なる。
図１５は、第３の実施の形態における画素回路２３０および列選択回路２５０の一構成例を示す回路図である。
偶数列の画素回路２３０は、光電変換素子２３１、転送トランジスタ２３２、浮遊拡散層、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５を備える。一方、奇数列の画素回路２３０は、光電変換素子２３６および転送トランジスタ２３７のみを備える。これらの隣接する２つの画素回路２３０は、浮遊拡散層、リセットトランジスタ２３３、増幅トランジスタ２３４および選択トランジスタ２３５を共有する。
Ｎ行×２列の浮遊拡散層の０行目の左側を共有する一対の画素を画素００ａおよび画素００ｂとし、０行目の右側を共有する一対の画素を画素０１ａおよび画素０１ｂとする。また、Ｎ行×２列の浮遊拡散層の１行目の左側を共有する一対の画素を画素１０ａおよび画素１０ｂとし、１行目の右側を共有する一対の画素を画素１１ａおよび画素１１ｂとする。画素００ａ、００ｂ、０１ａ、０１ｂ、１０ａ、１０ｂ、１１ａおよび１１ｂのそれぞれには、転送信号ＴＲＧ００ａ、ＴＲＧ００ｂ、ＴＲＧ０１ａ、ＴＲＧ０１ｂ、ＴＲＧ１０ａ、ＴＲＧ１０ｂ、ＴＲＧ１１ａおよびＴＲＧ１１ｂが供給される。以下、同様に、ｎ行目に転送信号ＴＲＧｎ０ａ、ＴＲＧ００ｂ、ＴＲＧｎ１ａ、ＴＲＧｎ１ｂが供給される。
なお、隣接する２つの画素で、浮遊拡散層等を共有しているが、隣接する３つ以上の画素で浮遊拡散層等を共有してもよい。
図１６は、第３の実施の形態における垂直走査回路の動作の一例を示すタイミングチャートである。タイミングＴ０において走査回路２１０は、リセット信号ＲＳＴ０を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ０および行選択信号ＳＥＬＹ０をハイレベルにする。列選択信号ＸＳＥＬＸｍは、省略されている。そして、タイミングＴ１において走査回路２１０は、転送信号ＴＲＧ００ａを供給する。これらの制御により、画素００ａの画素信号が読み出される。
次にタイミングＴ２において走査回路２１０は、リセット信号ＲＳＴ０を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ０および行選択信号ＳＥＬＹ０をハイレベルにする。そして、タイミングＴ３において走査回路２１０は、転送信号ＴＲＧ００ｂを供給する。これらの制御により、画素００ｂの画素信号が読み出される。
タイミングＴ４において走査回路２１０は、リセット信号ＲＳＴ１を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ０および行選択信号ＳＥＬＹ１をハイレベルにする。そして、タイミングＴ５において走査回路２１０は、転送信号ＴＲＧ１０ｂを供給する。これらの制御により、画素１０ｂの画素信号が読み出される。
次にタイミングＴ６において走査回路２１０は、リセット信号ＲＳＴ０を供給する。また、走査回路２１０は、列選択信号ＳＥＬＸ１および行選択信号ＳＥＬＹ０をハイレベルにする。そして、タイミングＴ７において走査回路２１０は、転送信号ＴＲＧ０１ａを供給する。これらの制御により、画素０１ａの画素信号が読み出される。
このように、本技術の第３の実施の形態によれば、隣接する複数の画素が浮遊拡散層等を共有するため、共有しない場合と比較して、画素回路２３０の回路規模を小さくすることができる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
なお、本技術は以下のような構成もとることができる。
（１）所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路と、
前記複数の画素回路のうち前記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理部と、
前記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉部と、
前記複数の電源線のそれぞれと前記信号線との間の経路を開閉する信号経路開閉部と
を具備する固体撮像素子。
（２）前記所定の方向に配列された前記画素回路を駆動して前記画素信号を出力させる処理と前記所定数の画素回路のいずれかを順に選択する処理とを行う走査回路をさらに具備する
前記（１）記載の固体撮像素子。
（３）前記電源経路開閉部は、前記複数の電源線のうち前記選択された画素回路に接続された電源線と前記電源との間の経路を閉状態に制御し、
前記信号経路開閉部は、前記複数の電源線のうち前記選択された画素回路に接続された電源線と前記信号線との間の経路を開状態に制御する
前記（２）記載の固体撮像素子。
（４）前記複数の電源線と前記複数の画素回路と前記信号線とは、所定の半導体基板に配置され、
前記信号処理部は、前記所定の半導体基板に積層された半導体基板に配置される
前記（１）から（３）のいずれかに記載の固体撮像素子。
（５）前記電源経路開閉部および前記信号経路開閉部は、前記積層された半導体基板に配置される
前記（４）記載の固体撮像素子。
（６）前記電源経路開閉部および前記信号経路開閉部は、前記所定の半導体基板に配置される
前記（４）記載の固体撮像素子。
（７）前記複数の画素回路のうち隣接する一定数の画素回路は、浮遊拡散層を共有し、
前記浮遊拡散層は、光電変換された電荷を蓄積して当該電荷の量に応じた電圧を生成し、
前記画素信号は、前記電圧に応じた信号である
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記複数の画素回路は、
光を電荷に変換する光電変換素子と、
前記電荷を蓄積して当該電荷の量に応じた電圧を生成する浮遊拡散層と、
前記浮遊拡散層に蓄積された前記電荷の量を初期化するリセットトランジスタと、
前記電圧に応じた信号を前記画素信号として出力する増幅トランジスタと
を備え、
前記増幅トランジスタは、前記電源に接続され、前記リセットトランジスタは前記電源と異なるリセット電源に接続される
前記（１）から（７）のいずれかに記載の固体撮像素子。
（９）前記信号処理部は、前記画素信号に対してアナログデジタル変換を行う
前記（１）から（８）のいずれかに記載の固体撮像素子。
（１０）所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路と、
前記複数の画素回路のうち前記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理部と、
前記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉部と、
前記複数の電源線のそれぞれと前記信号線との間の経路を開閉する信号経路開閉部と、
前記処理された画素信号から生成された画像データを記録する記録部と
を具備する撮像装置。
（１１）所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路のうち前記所定の方向において隣接する所定数の画素回路に共通に接続された信号線を介して出力された画素信号を処理する信号処理手順と、
前記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉手順と、
前記複数の電源線のそれぞれと前記信号線との間の経路を開閉する信号経路開閉手順と
を具備する固体撮像素子の制御方法。
１００ 撮像装置
１１０ 撮像レンズ
１２０ 画像処理部
１３０ 撮像制御部
１４０ 記録部
２００ 固体撮像素子
２０１ 上側半導体基板
２０２ 下側半導体基板
２０３ 画素ユニット
２０４ 回路ブロック
２１０ 走査回路
２２０ 画素アレイ部
２３０ 画素回路
２３１、２３６ 光電変換素子
２３２、２３７ 転送トランジスタ
２３３ リセットトランジスタ
２３４ 増幅トランジスタ
２３５ 選択トランジスタ
２４０ 列選択部
２５０ 列選択回路
２５１、２５２、２５３、２５４ スイッチ
２５５、２５６、２５７、２５８ ＭＯＳトランジスタ
２６０ タイミング制御部
２７０ ＡＤ変換部
２７１ ＡＤ変換器
２８０ 転送制御回路

Claims (11)

  1. 所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路と、
    前記複数の画素回路のうち前記所定の方向において隣接する所定数の画素回路に共通に接続された垂直信号線を介して出力された画素信号を処理する信号処理部と、
    前記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉部と、
    前記複数の電源線のそれぞれと前記垂直信号線との間の経路を開閉する信号経路開閉部と
    を具備し、
    前記所定数は、少なくとも２つであり、
    前記垂直信号線は、前記所定数の画素回路ごとに前記垂直な方向に配線され、
    前記電源経路開閉部および前記信号経路開閉部は、前記所定数の画素回路ごとに配置される
    固体撮像素子。
  2. 前記所定の方向に配列された前記画素回路を駆動して前記画素信号を出力させる処理と前記所定数の画素回路のいずれかを順に選択する処理とを行う走査回路をさらに具備する
    請求項１記載の固体撮像素子。
  3. 前記電源経路開閉部は、前記複数の電源線のうち前記選択された画素回路に接続された電源線と前記電源との間の経路を閉状態に制御し、
    前記信号経路開閉部は、前記複数の電源線のうち前記選択された画素回路に接続された電源線と前記垂直信号線との間の経路を開状態に制御する
    請求項２記載の固体撮像素子。
  4. 前記複数の電源線と前記複数の画素回路と前記垂直信号線とは、所定の半導体基板に配置され、
    前記信号処理部は、前記所定の半導体基板に積層された半導体基板に配置される
    請求項１記載の固体撮像素子。
  5. 前記電源経路開閉部および前記信号経路開閉部は、前記積層された半導体基板に配置される
    請求項４記載の固体撮像素子。
  6. 前記電源経路開閉部および前記信号経路開閉部は、前記所定の半導体基板に配置される
    請求項４記載の固体撮像素子。
  7. 前記複数の画素回路のうち隣接する一定数の画素回路は、浮遊拡散層を共有し、
    前記浮遊拡散層は、光電変換された電荷を蓄積して当該電荷の量に応じた電圧を生成し、
    前記画素信号は、前記電圧に応じた信号である
    請求項１記載の固体撮像素子。
  8. 前記複数の画素回路は、
    光を電荷に変換する光電変換素子と、
    前記電荷を蓄積して当該電荷の量に応じた電圧を生成する浮遊拡散層と、
    前記浮遊拡散層に蓄積された前記電荷の量を初期化するリセットトランジスタと、
    前記電圧に応じた信号を前記画素信号として出力する増幅トランジスタと
    を備え、
    前記増幅トランジスタは、前記電源に接続され、前記リセットトランジスタは前記電源と異なるリセット電源に接続される
    請求項１記載の固体撮像素子。
  9. 前記信号処理部は、前記画素信号に対してアナログデジタル変換を行う
    請求項１記載の固体撮像素子。
  10. 所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路と、
    前記複数の画素回路のうち前記所定の方向において隣接する所定数の画素回路に共通に接続された垂直信号線を介して出力された画素信号を処理する信号処理部と、
    前記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉部と、
    前記複数の電源線のそれぞれと前記垂直信号線との間の経路を開閉する信号経路開閉部と、
    前記処理された画素信号から生成された画像データを記録する記録部と
    を具備し、
    前記所定数は、少なくとも２つであり、
    前記垂直信号線は、前記所定数の画素回路ごとに前記垂直な方向に配線され、
    前記電源経路開閉部および前記信号経路開閉部は、前記所定数の画素回路ごとに配置される
    撮像装置。
  11. 所定の方向に垂直な方向に配線された複数の電源線のいずれかに各々が接続された複数の画素回路のうち前記所定の方向において隣接する所定数の画素回路に共通に接続された垂直信号線を介して出力された画素信号を処理する信号処理手順と、
    電源経路開閉部が、前記複数の電源線のそれぞれと電源との間の経路を開閉する電源経路開閉手順と、
    信号経路開閉部が、前記複数の電源線のそれぞれと前記垂直信号線との間の経路を開閉する信号経路開閉手順と
    を具備し、
    前記所定数は、少なくとも２つであり、
    前記垂直信号線は、前記所定数の画素回路ごとに前記垂直な方向に配線され、
    前記電源経路開閉部および前記信号経路開閉部は、前記所定数の画素回路ごとに配置される
    固体撮像素子の制御方法。
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