JP2007243265A

JP2007243265A - 固体撮像装置

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Publication number: JP2007243265A
Application number: JP2006059022A
Authority: JP
Inventors: Yoshitoku Muramatsu; 良徳村松
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2006-03-06
Filing date: 2006-03-06
Publication date: 2007-09-20
Anticipated expiration: 2026-03-06
Also published as: KR20070091553A; TWI350102B; JP4959207B2; US20080117321A1; KR101331365B1; CN101035191A; TW200746807A; CN101035191B; US7864237B2

Abstract

【課題】画素からアナログ−デジタル変換部までの実質的な列信号線の長さを短くすることで、固体撮像装置の高速動作化を可能にする。
【解決手段】入射光量を電気信号に変換する画素１２が隣接する画素１２に対して行方向もしくは列方向にずらして複数配列され、該画素１２から得られるアナログ信号をデジタル信号に変換する列並列に配置されたアナログ−デジタル変換部（列並列ＡＤＣブロック１５）を有する固体撮像装置１において、前記複数列に配列された各画素列のアナログ信号を出力するもので、前記各画素列にそって配列された列信号線（例えば列信号線Ｖ０，Ｖ１）の２列を一組とし、それぞれの組において、どちらか一方の列信号線を選択するスイッチング回路部２１を備え、前記アナログ−デジタル変換部は前記各スイッチング回路部２１の出力側に接続されていることを特徴とする。
【選択図】図１

Description

本発明は、固体撮像装置に関する。

従来の、多数個の光電変換素子を画素ずらし配置し、Ａ／Ｄ変換部を内蔵したＭＯＳ型固体撮像素子における、光電変換素子列に対するＡ／Ｄ変換部の配設方法が開示されている（例えば、特許文献１参照。）。

第１従来例のＭＯＳ型固体撮像装置を、図１０のブロック図によって説明する。

図１０に示すように、ＭＯＳ型固体撮像装置１００は、半導体基板１０１の一表面側に、フォトダイオードからなる多数個の光電変換素子１１０が、隣接する光電変換素子に対して行方向もしくは列方向にずらして配置される、いわゆる画素ずらし配置されている。１列の光電変換素子列１１１に１本ずつ出力用信号線１３０が配設されている。各出力用信号線１３０は、対応する光電変換素子列１１１に沿ってその図１０中左側に延在する。個々の出力用信号線１３０は、対応する光電変換素子列１１１中の光電変換素子１１０の各々とスイッチング回路部を介して電気的に接続される。各スイッチング回路部中の出力用トランジスタは、対応する光電変換素子１１０に蓄積された信号電荷量に応じた検出電気信号を、対応する出力用信号線１３０に発生することができる。

２本の出力用信号線１３０に１個ずつのＡ／Ｄ変換部１４０が、半導体基板１０１上に配設されている。個々のＡ／Ｄ変換部１４０は、対応する２本の出力用信号線１３０それぞれに電気的に接続されている。各Ａ／Ｄ変換部１４０は、Ａ／Ｄコンバータ１４５を含んで構成される。例えばサンプル／ホールド回路部１４１が、個々のＡ／Ｄコンバータ１４５とこれに対応する２本の出力用信号線１３０との間に配設される。Ａ／Ｄコンバータ１４５の各々は、対応する２本の出力用信号線１３０に発生した検出電気信号に応じたデジタル信号を順次発生し、出力する。多数の光電変換素子１１０が画素ずらし配置されていることから、１個のＡ／Ｄ変換部１４０に対応する２本の出力用信号線１３０の各々に同時に検出電気信号が発生することはない。１個のＡ／Ｄ変換部１４０に対応する２本の出力用信号線３０には、その時々で、どちらか一方にのみ検出電気信号が発生する。

図１１に、第２従来例を説明するブロック図を示す。

図１１に示したように、第２従来例のＭＯＳ型固体撮像装置２００の基本構成および動作は第１従来例と同様であるが、第２従来例では、出力用信号線１３０は、平面視上、対応する光電変換素子列１１０に沿って蛇行させることにより、第１従来例に比べ列信号線１３０の本数を１／２に減らすことが可能となっている。

これまでに説明した第１、第２従来例ともに、いずれも多数個の光電変換素子１１０が画素ずらし配置されているＭＯＳ型固体撮像装置２００である。上述のような構成をとることにより、多数個の光電変換素子１１０を画素ずらし配置した場合、１つの光電変換素子行は、偶数列の光電変換素子１１０のみ、または、奇数列の光電変換素子１１０のみを含む。したがって、光電変換素子列１１１の２列に１個ずつＡ／Ｄ変換部１４０を配設することにより、対応する出力用トランジスタが発生した電気信号を個別に受け、対応するデジタル信号を発生させることができる。このとき、従来例１、２で説明したように、Ａ／Ｄ変換部１４０の総数を光電変換素子列１１１の総数の１／２に低下させることができる。すなわち、Ａ／Ｄ変換部１４０の総数を従来の１／２に低下させることができる。その結果として、光電変換素子の実効的集積度を高めた場合であっても、高度な微細加工技術を用いることなくＡ／Ｄ変換部１４０を形成することが可能になる。これに伴って、製造コストを抑制することが可能になる。

しかし、従来例では、Ａ／Ｄ変換部１４０の総数を光電変換素子列１１１の１／２としたために、Ａ／Ｄ変換部１４０の１個あたりに接続される列信号線１３０の長さが、従来例１では２本のため約２倍、従来例２では２列間を蛇行するため約２倍となり、また列信号線１３０上の光電変換素子１１０の数も２倍となってしまうため、配線や素子の負荷容量により光電変換素子１１０の列信号線１３０への信号読出し時間が長くなってしまう欠点がある。

特にＣＭＯＳイメージセンサでは、通常、画素の中にアンプが設けられていて、このアンプで増幅読み出しされる。アンプの増幅手段は、ソースフォロワ読み出しをしている。ソース・ドレイン読み出しは、画素の増幅トランジスタに対して列信号線の上とか下に電流源を配置して、電流を流すことによって増幅するため、増幅トランジスタの負荷容量が大きくなると、読み出し時間が長くなるという欠点がある。

特開２００１-２２３３５０号公報

解決しようとする問題点は、Ａ／Ｄ変換部の１個あたりに接続される列信号線の長さが約２倍に長くなることによって、配線容量が２倍になり、もしくは画素、容量が２倍になり光電変換素子の列信号線への信号読出し時間が長くなるので、固体撮像装置の高速動作性能が低下する点である。

本発明は、画素からＡ／Ｄ変換部までの実質的な列信号線の長さを短くすることで、固体撮像装置の高速動作化を可能にすることを課題とする。

請求項１に係る本発明は、入射光量を電気信号に変換する画素が隣接する画素に対して行方向もしくは列方向にずらして複数配列され、該画素から得られるアナログ信号をデジタル信号に変換する列並列に配置されたアナログ−デジタル変換部を有する固体撮像装置において、前記複数列に配列された各画素列のアナログ信号を出力するもので、前記各画素列にそって配列された列信号線の２列を一組とし、それぞれの組において、どちらか一方の列信号線を選択するスイッチング回路部を備え、前記アナログ−デジタル変換部は前記各スイッチング回路部の出力側に接続されていることを特徴とする。

請求項１に係る本発明では、複数列に配列された各画素列のアナログ信号を出力するもので、各画素列にそって配列された列信号線の２列を一組とし、それぞれの組において、一組の列信号線のうちどちらか一方の列信号線を選択するスイッチング回路部を備え、アナログ−デジタル変換部は各スイッチング回路部の出力側に接続されていることから、アナログ−デジタル変換部の総数を画素列の総数の１／２に低減させた状態で、同時にアナログ−デジタル変換部に接続される列信号線の本数がスイッチング回路部によって従来の１／２になる。したがって、画素からアナログ−デジタル変換部までの実質的な列信号線の長さが短くなる。

請求項１に係る本発明によれば、２列の列信号線のうち、どちらか一方の列信号線を選択するスイッチング回路部を備えるとともに、スイッチング回路部の出力に１対１に対応させたアナログ−デジタル変換部を備えたため、従来に比べ、画素の列信号線への信号読みだし時間が短くできるので、固体撮像装置はより高速動作が可能となるという利点がある。

本発明に係る一実施の形態（第１実施例）を、図１のブロック図によって説明する。図１では、多数個の光電変換素子をいわゆる画素ずらし配置したものであり、アナログ−デジタル変換部を内蔵したＭＯＳ型固体撮像装置を示す。

図１に示すように、固体撮像装置１は、光電変換素子と画素内アンプとからなる複数の画素１２を有し、それらの画素１２はマトリックス状に、いわゆる画素ずらし配置され画素アレイ１１が構成されている。上記光電変換素子は、例えばフォトダイオードからなる。また上記「画素ずらし配置」とは、奇数番目に当たる光電変換素子列を構成する各光電変換素子に対し、偶数番目に当たる光電変換素子列を構成する光電変換素子の各々が、各光電変換素子列内での光電変換素子同士のピッチＰ１の約１／２列方向にずれ、奇数番目に当たる光電変換素子行を構成する各光電変換素子に対し、偶数番目に当たる光電変換素子行を構成する光電変換素子の各々が、各光電変換素子行内での光電変換素子同士のピッチＰ２の約１／２行方向にずれ、光電変換素子行の各々が奇数列または偶数列の光電変換素子のみを含む多数個の光電変換素子の配置を意味する。

このように、画素を列方向にジグザグに配列すると、画素のピッチを狭くできるので、見かけ上、行方向（水平方向）、列方向（垂直方向）の解像度を上げることができる。しかしながら、ＣＭＯＳイメージセンサでは、画素のピッチが狭くなっている分、回路が配置しにくくなる。

そこで本発明では、画素１２から得られるアナログ信号が出力される列信号線のうちの２列を一組とし、それぞれの組において、２列の列信号線のうち、一方の列信号線を選択するスイッチング回路部２１が接続されている。すなわち、列信号線の２列に１個ずつのスイッチング回路部２１が設けられている。上記スイッチング回路部２１の出力には電流源２２およびアナログ−デジタル変換部に備えた比較器１３が接続されている。以下アナログ−デジタル変換部が複数配置されていて列並列ＡＤＣブロック１５を構成している。ここでＡＤＣはAnalog-Digital converterの略である。

列並列ＡＤＣブロック１５の各アナログ−デジタル変換部は、比較器１３と、比較時間をカウントするカウンタ１４とからなり、ｎビット（ｎは自然数）デジタル信号変換機能を有する。上記比較器１３は、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital-Analog converter)と略す）１９から生成される参照線２３の信号ＲＡＭＰと、行信号線Ｈ０、Ｈ１…毎に画素１２から列信号線Ｖ０、Ｖ１…を経由し得られるアナログ信号とを比較するものである。

水平出力線１６はｎビット幅の水平出力線と、それぞれの水平出力線に対応したｎ個のセンス回路および出力回路とから構成されている。

また、画素アレイ１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２０、行アドレスや行走査を制御する行走査回路１８、そして列アドレスや列走査を制御する列走査回路１７が配置されている。

上記カウンタ１４は、画素１２からのリセット成分と信号成分の２回の読出し結果を演算するために個別のカウンタとして設けることも可能である。また構成簡略化のためアップダウンカウンタ構成とすることが望ましく、さらにカウント結果を保持するメモリ手段を備えると、列並列ＡＤＣブロック１５による比較・カウントと出力を並列動作可能となるため、より好ましい。

また水平出力線１６、センス回路および出力回路は、ここではｎ個としたが、それぞれｎ×ｍ（ｍは自然数）個に並列化して出力を高速にすることも可能である。水平出力線１６およびセンス回路をｎ×ｍ個、出力回路をｎ×ｌ（ｍ≠ｌ、ｌは自然数）として、センス回路と出力回路の間にパラレル−シリアル変換、またはシリアル−パラレル変換回路を置くことも、場合によっては有効となる。

図２に上記画素１２の回路構成の一例を示す。画素（単位画素）１２はフォトダイオード３１と、フォトダイオード３１電荷をフローティング拡散層３６へ転送する転送トランジスタ３２と、フローティング拡散層３６の電荷をＶｘ端に設けられた電流源と共にソースフォロア読み出しにより信号増幅する増幅トランジスタ３４と、フローティング拡散層３６などの電荷をリセットするリセットトランジスタ３３と、信号をＶｘへ読み出すための選択トランジスタ３５とから構成される。本構成例ではすべてのトランジスタをＮチャンネルトランジスタとしたが、一部または全部をＰチャンネルトランジスタとしても同様の構成が可能である。また、転送トランジスタ３２が無い構成、選択トランジスタ３５を無くして電源自体で選択制御を行う構成、複数の単位画素で任意の構成要素を共有する構成等であってもよい。

図３に電流源２２の回路構成の一例を示す。ソースを接地され、ドレインをスイッチング回路２２の出力に接続され、ゲートを任意バイアスされ定電流源動作するＮチャンネルトランジスタ５１で構成される。本構成例では、Ｎチャンネルトランジスタ１個で電流源を構成したが、基本的に安定した定電流動作が得られる回路であれば本構成に限定されるものではなく、例えば動作安定性を高めるためにトランジスタをカスコード構成とすることなども知られている。

図４にスイッチング回路部２１の回路構成の一例を示す。列信号線Ｖ2x（xは０または自然数）、または列信号線Ｖ2x+1（xは０または自然数）にドレインを接続し、ゲートをスイッチング制御信号ａ0、またはその反転信号が入力されるように接続し、ソースを共通出力として、電流源２２〔前記図１参照〕および列並列ＡＤＣブロック１５の比較器１３〔前記図１参照〕が接続されるスイッチング用のＮチャンネルトランジスタ４１およびＮチャンネルトランジスタ４２とから構成される。そしてスイッチング回路部２１に直接スイッチング制御信号（例えばアドレス信号）ａ0を入力すると、アドレスの動きに対応して、トランジスタのスイッチング動作によりＯＮもしくはＯＦＦとなる。そして、インバータが接続されているので、一つの制御信号に対して、必ず一方のスイッチ（例えばＮチャンネルトランジスタ４１）がＯＮとなり他方のスイッチ（例えばＮチャンネルトランジスタ４２）がＯＦＦとなる。当然、この逆もありうる。

すなわち、スイッチング制御信号ａ0に対し、選択画素行に対応した読出し画素の列信号線Ｖ2xまたは列信号線Ｖ2x+1のどちらか一方のみ出力されるように構成されれば良く、回路構成は上記に限定されるものではない。例えば、スイッチング回路部２１には、Ｎチャンネルトランジスタ以外にも、Ｐチャンネルトランジスタ、またはＮチャンネルおよびＰチャンネルトランジスタを並列に相補動作するよう接続することも可能である。

次に、アドレスデコード前の行アドレス信号の最下位ビットを、スイッチング回路部２１のスイッチング制御信号とした場合の回路構成の一例を、図５示す。この図５では、前記図１を抜粋して、主要部のみを示した。

図５に示すように、行走査回路１８中に含まれる行アドレスデコード回路に供給されるアドレスデコード前の行アドレス信号ａ0、ａ1、…の最下位ビットを、スイッチング回路部２１のスイッチング制御信号とした場合、選択される行信号線（行信号線Ｈ０、Ｈ１、Ｈ２、Ｈ３のいずれか）に対応した列信号線Ｖ2xもしくは列信号線Ｖ2x+1が必ず選択されるようになり、また別途スイッチング制御信号を設ける必要がないため、より好ましい。

上記第１実施例の固体撮像装置１では、複数列に配列された各画素列のアナログ信号を出力するもので、各画素列にそって配列された列信号線の２列を一組とし、それぞれの組において、２列の列信号線Ｖ2x、Ｖ2x+1、…のうちの１列を選択するスイッチング回路部２１を備え、列並列ＡＤＣブロック１５のアナログ−デジタル変換部はスイッチング回路部２１の各出力に１対１対応させて接続されていることから、アナログ−デジタル変換部の総数を画素列の総数の１／２に低減させた状態で、同時にアナログ−デジタル変換部に接続される列信号線の本数がスイッチング回路部２１によって従来の１／２になる。したがって、単位画素１２から列並列ＡＤＣブロック１５のアナログ−デジタル変換部までの実質的な列信号線の長さを短くできる。このようにして、画素ずらし配置における列信号線Ｖ０、Ｖ１…が画素列の側部に沿って配置されるゆえに配線長が長くなるという問題が解決される。よって、単位画素１２の列信号線Ｖ０、Ｖ１…への信号読みだし時間が短くできるので、固体撮像装置１はより高速動作が可能となるという利点がある。また、画素１２のピッチに対して倍のピッチでカラムの回路、すなわち列並列ＡＤＣブロック１５のアナログ−デジタル変換部を配置することができるので、レイアウトしやすくなる。また、アナログ−デジタル変換部が従来の１／２に低減されるので、回路面積の縮小が可能になる。

本実施例を説明するＭＯＳ型固体撮像装置の動作を、図１、図５のブロック図および図２〜図４の回路図で説明する。

偶数行信号線Ｈ2x（xは０または自然数）が選択されたとき、単位画素１２から偶数列信号線Ｖ2x（xは０または自然数）へ信号が出力される。このとき、スイッチング回路部２１はスイッチング制御信号ａ0により偶数列信号線Ｖ0、Ｖ2、…が選択出力され、奇数列信号線Ｖ1、Ｖ3、…は切り離される。同様に、奇数行信号線Ｈ2x+1（xは０または自然数）が選択されたとき、単位画素１２から奇数列信号線Ｖ2x+1（xは０または自然数）へ信号が出力され、このとき、スイッチング回路部２１はスイッチング制御信号ａ0により奇数列信号線Ｖ1、Ｖ3、…が選択出力され、偶数列信号線Ｖ0、Ｖ2、…は切り離される。本実施例では、偶数行と偶数列、奇数行と奇数列が対応する構成となっているが、逆の場合でもスイッチング制御論理を切り替えるだけで簡単に対応可能である。

以上の動作において、常に、選択行に応じた列信号線のみスイッチング回路部２１により出力に接続され、非選択行の列信号線はスイッチング回路部２１により切り離された上で単位画素１２の信号が読み出されるため、読み出し時の配線や素子の負荷容量が、従来例の約１／２となり、読出し時間を短くすることが可能となる。

図６に、本発明の効果を示す回路シミュレーション結果を示す。図６は、単位画素１２の信号を列信号線に読み出したときの、読み出しが安定するまでの時間を回路シミュレーションにて測定したものである。縦軸の読みだし時間は、信号線の長さ、信号線の太さ、信号線の特性、素子の数、素子のサイズ、素子の特性、読みだし電流など様々なパラメータにより決まるものであり、本グラフでは任意条件下での相対値として任意単位で示している。本グラフより、従来例１および従来例２に比べ、本発明の固体撮像装置では読みだし時間が１／２程度にまで短くなっていることがわかる。列信号線の読みだし時間が短縮できると、固体撮像装置はより高速動作が可能となるため、本発明の効果は大きい。

図７に本発明の第２実施例を説明する多数個の光電変換素子を画素ずらし配置し、Ａ／Ｄ変換部（以下ＡＤＣ）を内蔵したＭＯＳ型固体撮像装置から得られるアナログ信号が出力されるブロック図を示す。

図７に示すように、第２実施例の固体撮像装置２は、スイッチング回路部２４の内部構成が異なることを除いて、前記第１実施例の固体撮像装置１と同様なる構成である。すなわち、固体撮像装置２は、光電変換素子と画素内アンプとからなる複数の画素１２を有し、それらの画素１２はマトリックス状に、いわゆる画素ずらし配置され画素アレイ１１が構成されている。

上記画素１２から得られるアナログ信号が出力される列信号線のうちの２列を一組とし、それぞれの組において、２列の列信号線のうち、一方の列信号線を選択するスイッチング回路部２４が接続されている。すなわち、列信号線の２列に１個ずつのスイッチング回路部２４が設けられている。上記スイッチング回路部２４の出力には電流源２２およびアナログ−デジタル変換部に備えた比較器１３が接続されている。以下アナログ−デジタル変換部が複数配置されていて列並列ＡＤＣブロック１５を構成している。

次に、第２実施例の固体撮像装置２におけるスイッチング回路部２４の構成例を図８に示す。

図８に示すように、前記図４によって説明した第１実施例のスイッチング回路部２１をより簡略化し、スイッチング制御信号の相補制御をスイッチング回路２４の外部で行う構成としたものであり、その他、基本的な構成・動作・効果は、前記第１実施例と全く同様である。

すなわち、列信号線Ｖ2x（xは０または自然数）、または列信号線Ｖ2x+1（xは０または自然数）にドレインを接続し、ゲートをスイッチング制御信号ａ0が入力されるように接続し、ソースを共通出力として、電流源２２〔前記図１参照〕および列並列ＡＤＣブロック１５の比較器１３〔前記図１参照〕が接続されるスイッチング用のＮチャンネルトランジスタ４１およびＮチャンネルトランジスタ４２とから構成される。そしてスイッチング回路部２４に直接スイッチング制御信号（例えばアドレス信号）ａ0を入力すると、アドレスの動きに対応して、トランジスタのスイッチング動作によりＯＮもしくはＯＦＦとなる。そして、一つの制御信号に対して、必ず一方のスイッチ（例えばＮチャンネルトランジスタ４１）がＯＮとなり他方のスイッチ（例えばＮチャンネルトランジスタ４２）には、反転信号が入力されてＯＦＦとなる。当然、この逆もありうる。

次に、行アドレスデコード回路に供給されるアドレスデコード前の行アドレス信号の最下位ビットを、スイッチング回路２４のスイッチング制御信号とした場合の回路構成の一例を、図９に示す。この図９では、前記図７を抜粋して、主要部のみを示した。

図９に示すように、アドレスデコード時には、行アドレス信号の反転信号が生成されるため、二つの制御信号で個別にＮチャンネルトランジスタ４１およびＮチャンネルトランジスタ４２を制御し、一方のＮチャンネルトランジスタ（例えばＮチャンネルトランジスタ４１）をＯＮとし、他方のＮチャンネルトランジスタ（例えばＮチャンネルトランジスタ４２）をＯＦＦとする。当然、この逆も可能である。したがって、第２実施例のスイッチング回路２４では、スイッチング回路２４内でのスイッチング相補制御のための回路（第１実施例でのインバータ）が不要となっている。

上記第２実施例の固体撮像装置２では、前記第１実施例の固体撮像装置１と同様なる作用効果が得られるとともに、スイッチング回路部２４の構成が第１実施例のスイッチング回路部２１の構成に比べ、基本構成・動作・効果は同様のまま、スイッチング回路がより簡略化されるという利点がある。

また、上記第１、第２実施例のスイッチング回路部２１、２４ともに、最下位ビットを用いることで、選択される行に応じて必要な列が自動的に決まるという回路構成がとれる。

本発明に係る一実施の形態（第１実施例）を示したブロック図である。画素の回路構成の一例を示した回路図である。電流源の回路構成の一例を示した回路図である。スイッチング回路部の回路構成の一例を示した回路図である。第１実施例の動作を説明するためのブロック図である。本発明の読み出し時間に係る効果を示したグラフである。本発明に係る一実施の形態（第２実施例）を示したブロック図である。スイッチング回路部の回路構成の一例を示した回路図である。第２実施例の動作を説明するためのブロック図である。第１従来例を示したブロック図である。第２従来例を示したブロック図である。

符号の説明

１…固体撮像装置、１２…画素、１５…列並列ＡＤＣブロック、２１，２４…スイッチング回路部、Ｖ０，Ｖ１…列信号線

Claims

入射光量を電気信号に変換する画素が隣接する画素に対して行方向もしくは列方向にずらして複数配列され、該画素から得られるアナログ信号をデジタル信号に変換する列並列に配置されたアナログ−デジタル変換部を有する固体撮像装置において、
前記複数列に配列された各画素列のアナログ信号を出力するもので、前記各画素列にそって配列された列信号線の２列を一組とし、それぞれの組において、どちらか一方の列信号線を選択するスイッチング回路部を備え、
前記アナログ−デジタル変換部は前記各スイッチング回路部の出力側に接続されている
ことを特徴とする固体撮像装置。
前記スイッチング回路部は、前記一組の列信号線のうち、一方の列信号線を選択し、他方の列信号線を非選択とする
ことを請求項１記載の固体撮像装置。
前記スイッチング回路部と、前記スイッチング回路部に対応する前記アナログ／デジタル変換部とを接続する信号線のそれぞれに電流源回路を備えた
ことを特徴とする請求項１記載の固体撮像装置。
前記スイッチング回路部のスイッチング制御信号に、行アドレスおよび行走査を制御する行走査回路に供給されるデコード前の行アドレス信号の最下位ビット信号を用いた
ことを特徴とする請求項１記載の固体撮像装置。
前記スイッチング回路部は、前記一組の列信号線のそれぞれに対して個々に列信号線を選択もしくは非選択を行うスイッチング回路を備えた
ことを特徴とする請求項１記載の固体撮像装置。
前記一組の列信号線のそれぞれに対して選択もしくは非選択を行うスイッチング回路は、前記スイッチング回路部に対応する前記アナログ／デジタル変換部毎に交互選択される
ことを特徴とする請求項５記載の固体撮像装置。
前記一組の列信号線のそれぞれに対して選択もしくは非選択を行うスイッチング回路は、一方のスイッチング回路のスイッチング制御信号として、行アドレスおよび行走査を制御する行走査回路に供給されるデコード前の行アドレス信号の最下位ビット信号を用い、
他方のスイッチング回路のスイッチング制御信号として、前記最下位ビット信号の反転信号を用いる
ことを特徴とする請求項５記載の固体撮像装置。
前記スイッチング回路部と、前記スイッチング回路部に対応する前記アナログ／デジタル変換部とを接続する信号線のそれぞれに電流源回路を備えた
ことを特徴とする請求項５記載の固体撮像装置。