CN101478646B - 固态图像拾取设备及其驱动的方法 - Google Patents

Abstract

一种CMOS图像传感器包括若干的列-并行ADC。每个ADC包括比较器和递增/递减计数器。利用这种结构，不使用附加的电路，诸如加法器和线存储设备，就能够相加多行中的像素的数字值，并且能够增加帧速率，同时保持灵敏度不变。

Description

固态图像拾取设备及其驱动的方法

本申请是申请日为2005年02月23日、申请号为200510069796.7名称为“固态图像拾取设备及其驱动的方法”的发明专利申请的分案申请

技术领域

本发明涉及一种固态图像拾取设备和驱动它的方法。具体而言，本发明涉及一种用于将通过列信号从单元像素线输出的模拟信号转换为数字信号并读取所述数字信号的固态图像拾取设备，以及用于驱动该固态图像拾取设备的方法。

背景技术

近年来，已经报道了包括列-并行ADC(模数转换器)的CMOS图像传感器(例如，参见非专利文献1：W.Yang et al“An Integrated 800×600 CMOSImage System”ISS CC Digest of Technical Papers，pp.304-305，Feb.1999)。在这种CMOS图像传感器中，为矩阵模式的单元像素中的各个列布置ADC。

图15所示的方框图是根据现有技术的包括列-并行ADC的CMOS图像传感器100的结构。

在图15中，每一个单元像素101都包括光电二极管和内部像素放大器，并以矩阵模式二维地布置这些像素，以便形成像素阵列单元102。在所述像素阵列单元102的矩阵模式布置中，为各行布置行控制线103(103-1，103-2，...)并为各列布置列信号线104(104-1，104-2，...)。行扫描电路105通过所述行控制线103-1，103-2，...来控制所述像素阵列单元102中的行地址和行扫描。

ADC 106布置在每一条列信号线104-1，104-2，...的一端，以便形成列处理单元(列-并行ADC块)107。此外，为该ADC 106提供了数模转换器(下称为DAC)108和计数器109，所述DAC 108用于产生具有斜坡波形的参考电压Vref，以及所述计数器109通过执行与预定周期的时钟CK同步的计数操作，用于测量比较器110(以下将对其描述)中比较操作的时间。

每个ADC 106包括比较器110，用于通过列信号线104-1，104-2，...比较从行控制线103-1，103-2，...，中所选行的单元像素101获得的模拟信号与所述DAC108产生的参考电压Vref；和响应于比较器110的输出，保持计数器109的计数值的存储器设备111。ADC 106的功能是将从每个单元像素101提供的模拟信号转换成N位的数字信号。

在列处理单元107中通过列扫描电路112执行对每个ADC106的列地址和列扫描的控制。也就是说，通过所述列扫描电路112的列扫描，将已经被ADC106所模数转换的N位的数字信号顺序地读入到宽度是2N位的水平输出线113中，并且通过所述水平输出线113将这些信号发送到信号处理电路114。所述信号处理电路114包括传感电路、减法电路和输出电路，上述电路的数量是2N，其对应于宽度是2N位的水平输出线113。

定时控制电路115根据主时钟MCK产生行扫描电路105、ADC 106、DAC108、计数器109和列扫描电路112工作所需的时钟信号和定时信号，并将这些时钟信号和定时信号提供给相应的电路。

接下来，将参考图16所示的时序图描述根据现有技术具备上述结构的CMOS图像传感器100的操作。

在从选择的行的所述单元像素101到列信号线104-1、104-2，...的第一读取操作已经变得稳定之后，从DAC 108向每个比较器110提供斜坡波形的参考电压Vref。因此，各个比较器110比较列信号线104-1、104-2，...，的信号电压Vx与所述参考电压Vref。在该比较操作中，当参考电压Vref和信号电压Vx变得彼此相等时，翻转比较器110的输出Vco的极性。响应于所述比较器110的翻转输出，在存储设备111中存储根据比较器110中比较时间的计数器109的计数值N1。

在第一读取操作中，读取每个单元像素101的复位分量ΔV。所述复位分量ΔV包括在每个单元像素101中变化的作为偏移量的固定模式噪声。但是，由于在所有像素中复位分量ΔV的变化通常较小并且复位电平都是相同的，因此，在第一读取操作时列信号线104上的信号电压Vx几乎是已知的。所以，在读取复位分量ΔV的第一操作时，通过调整斜坡波形的参考电压Vref能够缩短比较器110中的比较时间。在现有技术中，在7位的计数周期(128个时钟)中比较所述复位分量ΔV。

在第二读取操作中，除了以第一读取操作中相同的方式读取所述复位分量ΔV以外，还读取根据每个单元像素101中入射光量的信号分量。即，在从所选行中的单元像素101到列信号线104-1、104-2，...，的第二读取操作已经变得稳定之后，从DAC 108向每个比较器110提供斜坡波形的参考电压Vref。因此，各个比较器110比较对应于的信号线104-1、104-2，...，的信号电压Vx与所述参考电压Vref。

与此同时，当向所述比较器110提供所述参考电压Vref时，计数器109开始第二计数。然后，在第二比较操作中，当所述参考电压Vref和信号电压Vx变得彼此相等时，翻转比较器110的输出Vco的极性。响应于比较器110的翻转输出，在所述存储设备111中存储根据比较器110中比较时间的计数器109的计数值N2。在存储设备111的不同区域中存储所述第一计数值N1和第二计数值N2。

在上述系列AD转换操作之后，列扫描电路112执行列扫描，借此将保存在每个存储设备111中的第一和第二N-位数字信号通过水平输出线113中的2N条线提供给所述信号处理电路114。然后，信号处理电路114中的减法电路(未示出)执行减法(第二信号)-(第一信号)并且输出所述结果。接着，为其他行顺序地执行相同的操作，以便形成一个二维图像。

在根据现有技术的包括列-并行ADC的CMOS图像传感器中，每个存储设备111必须保存第一和第二计数值N1和N2。因此，对于N-位信号来说需要2N个存储设备111，因此增加了电路的规模和面积。并且，N个串联时钟CK1到CKN必须从所述计数器109输入到所述存储设备111中，因此增加了时钟噪声和功率消耗。进一步，在水平输出线113中需要2N条线，以便输出所述第一和第二计数值N1和N2，从而相应地增加了电流。另外，在输出之前，需要N个减法电路用于所述第一和第二计数值N1和N2的减法运算，因此也增加了电路的规模和面积。

为了实现高速成像，则通过跳跃读取像素信息来增加帧速率(例如，参见非专利文献2：M.Loose et al“2/3-inch CMOS Imaging Sensor for HighDefinition Television”，2001，IEEE Workshop on CMOS and CCD Imagingsensors)。通过采用这种方法，能够在图18所示的隔行扫描中实现每秒60帧的帧速率，而尽管所述帧速率在图17所示的逐行扫描中是每秒30帧。换句话说，当通过跳跃行读取要输出的像素信息时，例如当要读取行的数量是1/2时，能够使所述帧速率加倍。

但是，在非专利文献所描述的现有技术中，即，在通过跳跃行读取像素信息而增加帧速率的技术中，每个单元像素的曝光时间随着帧速率的增加而缩短。例如，当所述帧速率加倍时，所述曝光时间则减半。结果，所述单元像素的有效灵敏度减半。因此，当在包括列-并行ADC的CMOS图像传感器100中通过应用跳跃读取所述像素信息而增加所述帧速率时，所述单元像素的灵敏度则由于更高的帧速率而降低，因此成像结果的灵敏度也不利地降低了。

发明内容

就上述问题而言已经创造出本发明，本发明的一个目的是提供一种能够实现更高帧速率而不降低灵敏度的固态图像拾取设备，以及一种用于驱动所述固态图像拾取设备的方法。

为了实现上述目的，本发明的固态图像拾取设备，包括：像素阵列单元，包括以矩阵模式二维布置的单元像素，每个单元像素包括光电转换器，并且该像素阵列单元包括对应于矩阵模式各列的列信号线；行扫描装置，用于，以行为单位，选择性控制像素阵列单元中的每个单元像素；以及每列单元像素的模数转换单元，用于将从由选择性控制所选中的单元像素通过所述列信号线输出的模拟信号转换为数字信号，其包括：比较器，用于比较所述模拟信号与一个参考电压，递增/递减计数器，用于与时钟同步执行递增/递减计数，以便测量在比较器中从比较操作开始到结束的比较时间，存储器，存储递增/递减计数器所产生的计数结果；以及相加单元，用于从存储器读取所述计数结果并相加这些计数结果。

在具备这种结构的固态图像拾取设备中，从所述单元像素输出的模拟信号被转换为数字值并且在多个单元像素中相加和读取该数字值。就读取像素信息片(piece)的数量来说，该操作等同于像素信息的隔行扫描读取(跳跃阅读)。但是，如果要相加的像素数量是X，那么每片像素信息的量将增大X倍。所以，即使当单元像素的曝光时间减少到1/2以使所述帧速率翻倍，那么在模数转换时通过在两行之间相加单元像素的数字值，将使得每片像素信息的量加倍。

本发明的用于驱动固态图像拾取设备的方法，其中所述设备包括像素阵列单元，该像素阵列单元包括以矩阵模式二维布置的单元像素，每个单元像素包括光电转换器，该像素阵列单元还包括对应于矩阵模式各列的列信号线，所述单元像素被以行作为单位而选择性控制，所述方法包括：将从由选择性控制所选中的单元像素通过所述列信号线输出的模拟信号转换成数字信号，其中比较所述模拟信号与一个参考电压；与时钟同步执行递增/递减计数，以便测量从比较操作开始到结束的比较时间；存储所产生的计数结果以及读取所存储的计数结果并相加所述计数结果。

本发明的另一个固态图像拾取设备，包括：像素阵列单元，包括以矩阵模式二维布置的单元像素，每个单元像素包括光电转换器，并且该像素阵列单元包括对应于矩阵模式各列的列信号线；模数转换单元，用于通过列信号线将从单元像素输出的模拟信号转换为数字信号；以及相加单元，用于相加多个所述单元像素的数字信号，并输出相加的数字信号。

根据本发明，在用于将单元像素所通过列信号线输出的模拟信号转换为数字值并读取所述数字值的固态图像拾取设备中，在多个单元像素之间相加数字值并读取所述相加值。利用这种方法，即使当所述单元像素的曝光时间减少时，每片像素信息的量也不会降低。因此，能够增加帧速率并同时防止了敏感度的降低。

附图说明

图1示出了根据本发明第一实施例的包括列-并行ADC的CMOS图像传感器结构的方框图；

图2的时序图示例了根据第一实施例的所述CMOS图像传感器的操作；

图3的时序图示例了在根据第一实施例的所述CMOS图像传感器中执行AD转换和并行读取的操作；

图4的时序图示例了根据第一实施例的CMOS图像传感器的操作；

图5的时序图示例了在根据第一实施例的CMOS图像传感器中执行AD转换和并行读取的操作；

图6示出了根据本发明第二实施例的包括列-并行ADC的CMOS图像传感器结构的方框图；

图7的时序图示例了根据第二实施例的CMOS图像传感器的操作；

图8示出了根据本发明第三实施例的包括列-并行ADC的CMOS图像传感器结构的方框图；

图9的时序图示例了根据第三实施例的CMOS图像传感器的操作；

图10示出了根据本发明第四实施例的包括列-并行ADC的CMOS图像传感器结构的方框图；

图11是示例根据第四实施例的CMOS图像传感器操作的等效电路图(1)；

图12的时序图示例了根据第四实施例的CMOS图像传感器的操作；

图13是示例根据第四实施例的CMOS图像传感器操作的等效电路图(2)；

图14示出了根据本发明第五实施例的包括列-并行ADC的CMOS图像传感器结构的方框图；

图15示出了根据现有技术的包括列-并行ADC的CMOS图像传感器结构的方框图；

图16的时序图示例了根据现有技术的CMOS图像传感器的操作；

图17的时序图示例了逐行扫描的操作；以及

图18的时序图示例了隔行扫描的操作。

具体实施方式

在下文中，将参考附图描述本发明的实施例。

(第一实施例)

图1是显示根据本发明第一实施例的固态图像拾取设备，例如包括列-并行ADC的CMOS图像传感器10的结构方框图。如图1所示，根据该实施例的所述CMOS图像传感器10包括像素阵列单元12，其中以矩阵模式二维布置每一个包括光电转换器的单元像素11；行扫描电路13、列处理单元14；参考电压供给电路15；列扫描电路16；水平输出线17；以及定时控制电路18。

在这种系统结构中，所述定时控制电路18基于主时钟MCK产生用作行扫描电路13、列处理单元14、参考电压供给单元15、列扫描电路16等等的工作参考的时钟信号和控制信号，并将这些信号提供给所述行扫描电路13、列处理单元14、参考电压供给单元15、列扫描电路16等等。

一种用于驱动和控制所述像素阵列单元12中的每个单元像素11的驱动系统和信号处理系统，即所述的行扫描电路13、列处理单元14、参考电压供给单元15、列扫描电路16、水平输出线17、以及定时控制电路18与所述像素阵列单元12一起集成到一个芯片(半导体衬底)19中。

尽管在图中未示出，所述单元像素11包括光电转换器(例如，光电二极管)和由传输晶体管构成的三-晶体管单元，所述传输晶体管用于将在光电转换器中通过光电转换获得的电荷传送到FD(浮动传播(floating diffusion))单元；用于控制FD单元电压的复位晶体管；用于根据FD单元的电压输出信号的放大器晶体管，或者进一步包括选择像素的选择晶体管的四-晶体管单元。

在所述像素阵列单元12中，二维布置m列和n行的单元像素11，为m列和n行的单元像素的各行布置行控制线21(21-1到21-n)，为各列布置列控制线22(22-1到22-m)。每条行控制线21-1到21-n的一端连接所述行扫描电路13的相应输出端。该行扫描电路13包括移位寄存器等等，并通过所述行控制线21-1到21-n来控制所述像素阵列单元12的行地址和行扫描。

列处理单元14包括ADC(模数转换器)23-1到23-m，这些ADC被提供给像素阵列单元12的各个列信号线22-1到22-m。ADC 23-1到23-m将像素阵列单元12列中的像素单元11所输出的模拟信号转换为数字信号并输出该数字信号。本发明特征在于这些ADC 23-1到23-m的结构，以下将对此进行详细描述。

参考电压供给单元15包括DAC(数模转换器)151，该DAC用作产生具有所谓的斜坡波形参考电压Vref的单元，其中电平以斜坡的形式随着时间的消逝而发生变化。除了DAC 151以外的其他单元也可用作产生斜坡波形的参考电压Vref的单元。

所述DAC 151在定时控制电路18所提供的控制信号CS1的控制下，根据定时控制电路18提供的时钟CK产生具有斜坡波形的参考电压Vref，并将所述参考电压Vref提供给列处理单元14的ADC 23-1到23-m。

现在，将描述本发明特征的ADC 23-1到23-m的具体结构。

每个ADC 23-1到23-m能够根据每种操作模式：用于读取全部单元像素11完整信息的逐行扫描的正常-帧速率模式；以及高-帧速率模式，在该模式中将单元像素11的曝光时间设定为正常-帧速率模式的1/N并将所述帧速率增加N倍(例如，两倍)，以用来选择性执行AD转换。根据定时控制电路18所提供的控制信号CS2和CS3的控制来切换所述操作模式。从外部系统控制器(未示出)向定时控制电路18提供用于在正常-帧速率模式和高-帧速率模式之间切换的指令信息。

由于ADC 23-1到23-m具有相同的结构，因此将描述ADC 23-m的结构。ADC 23-m包括比较器31、用作计数单元32(在图1中称之为U/D CNT)的递增/递减计数器、传输开关33和存储设备34。

所述比较器31根据像素阵列单元12第m列中的单元像素11输出的信号，比较列信号线22-m的信号电压Vx与参考电压供给单元15所提供的斜坡波形的参考电压Vref。例如，当所述参考电压Vref高于信号电压Vx时，输出Vco位于“H”电平。当所述参考电压Vref等于或低于信号电压Vx时，输出Vco则位于“L”电平。

递增/递减计数器32是异步计数器。所述定时控制电路18根据其提供的控制信号CS2的控制同时提供时钟CK给该递增/递减计数器32和DAC 151。因此，递增/递减计数器32与所述时钟CK同步执行递增/递减计数，以便测量在比较器31中从比较操作开始到结束的比较时间。

具体而言，在正常-帧速率模式中，当从单元像素11读取信号时，通过在第一读取操作时执行递减计数，测量第一读取操作的比较时间，并通过在第二读取操作时执行递增计数，测量第二读取操作的比较时间。

另一方面，在高-帧速率模式中，保存在一行中所述单元像素11的计数结果。然后，在处理进行到下一行的单元像素11之后，在第一读取操作时对前一计数结果执行递减计数，以便在第一读取操作时测量所述比较时间，在第二读取操作时执行递增计数，以便在第二读取操作时测量所述比较时间。

当在定时控制电路18提供的控制信号CS3的控制下，已经对一行中的单元像素11完成了递增/递减计数器32的计数操作时，接通(闭合)传输开关33，并在正常-帧速率模式中将递增/递减计数器32的计数结果传送到存储设备34。

另一方面，在N＝2的高-帧速率模式中，当对一行的单元像素11完成了递增/递减计数器32的计数操作时，传输开关33保持在断开状态(打开)。然后，在已经对下一行的单元像素11完成了递增/递减计数器32的计数操作之后，接通所述传输开关33并将递增/递减计数器32中垂直的两个像素的计数结果传送到所述存储设备34。

通过这种方式，通过列信号线22-1到22-m从像素阵列单元12中的单元像素11所提供的模拟信号由ADC 23(23-1到23-m)的各个比较器31和递增/递减计数器32转换为N-位数字信号，并在所述存储设备34(34-1到34-m)中存储该数字信号。

所述列扫描电路16包括移位寄存器等等并控制列处理单元14中ADC23-1到23-m的列地址和列扫描。根据列扫描电路16的控制，已经通过ADC23-1到23-m所AD转换的所述N-位数字信号顺序读取到水平输出线17并通过该水平输出线输出作为图像数据。

尽管与本发明不是直接相关并因此在图中未示出，但是可以额外地提供用于对通过水平输出线17输出的图像数据执行各种信号处理的电路等等。

在根据本实施例的包括列-并行ADC的CMOS图像传感器10中，经由所述传输开关33，能够选择性传送递增/递减计数器32所产生的计数结果给所述存储设备34。因此，能够相互独立地控制递增/递减计数器32的计数操作和从递增/递减计数器32读取计数器结果到水平输出线17的操作。

接下来，将参考图2中所示的时序图描述根据第一实施例的具备上述结构的CMOS图像传感器10的操作。

这里，对单元像素11的具体操作不进行描述。正如众所周知的，在所述单元像素11中执行复位操作和传输操作。在所述复位操作中，将复位到预定电压的FD单元的电压从各个单元像素11输出到列信号线22-1到22-m作为复位分量。在传输操作中，当从光电转换器传输通过光电转换所产生的电荷时，从各个单元像素11输出FD单元的电压到列信号线22-1到22-m作为信号分量。

通过所述行扫描电路13在行扫描中选择一行i。在从所选择的行i的单元像素11到列信号线22-1到22-m的第一读取操作变得稳定之后，从DAC151向ADC 23-1到23-m的各个比较器31提供斜坡波形的参考电压Vref，借此比较器31比较列信号线22-1到22-m的信号电压Vx与参考电压Vref。

与此同时，当向每个比较器31提供参考电压Vref时，从所述定时控制电路18向每个递增/递减计数器32提供时钟CK，以便递增/递减计数器32通过递减计数操作，在第一读取操作时测量比较器31中的比较时间。当各个列信号线22-1到22-m的参考电压Vref和信号电压Vx变得彼此相等时，比较器31的输出Vco从“H”电平翻转为“L”电平。响应于比较器31的输出Vco的翻转极性，递增/递减计数器32停止所述递减计数操作并保持对应于比较器31中第一比较周期的计数值。

如上所述，在所述第一读取操作中读取单元像素11的复位分量ΔV。所述复位分量ΔV包括作为偏移量的固定模式噪声，它在每个像素单元11中变化。但是，由于复位分量ΔV的变化通常较小并且在所有像素中复位电平都是公共的，因此列信号线22-1到22-m的信号电压Vx几乎是已知的。所以，在读取所述复位分量ΔV的第一操作中，通过调整参考Vref能够缩短比较周期。在本实施例中，在7位的计数周期(128时钟)中比较复位分量ΔV。

在第二读取操作中，以与第一读取操作相同的方式，除了读取复位分量ΔV以外还读取根据每个单元像素11的入射光量的信号分量Vsig。即，在从所选行i的单元像素11到列信号线22-1到22-m的第二读取操作变得稳定之后，从所述DAC 151向ADC 23-1到23-m的各个比较器31提供所述参考电压Vref。相应地，各个比较器31比较列信号线22-1到22-m的信号电压Vx与参考电压Vref，同时，与第一操作不同的是，通过递增计数操作由相应的递增/递减计数器32测量各个比较器31中的第二比较操作的时间。

通过这种方式，每个递增/递减计数器32在第一时间执行递减计数操作并在第二时间执行递增计数操作。因此，在递增/递减计数器32中自动执行减法(第二比较周期)-(第一比较周期)。然后，当各个列信号线22-1到22-m的参考电压Vref和信号电压Vx变得彼此相等时，翻转所述比较器31的输出Vco的极性，并且响应于翻转极性，停止递增/递减计数器32的计数操作。结果，在递增/递减计数器32中保存根据(第二比较周期)-(第一比较周期)的减法结果的计数值。

(第二比较周期)-(第一比较周期)＝(信号分量Vsig+复位分量ΔV+ADC23的偏移分量)-(复位分量ΔV+ADC 23的偏移分量)＝(信号分量Vsig)。通过递增/递减计数器32执行两次读取操作以及减法运算，能够消除包括单元像素11中变化的复位分量ΔV和每个ADC 23(23-1到23m)的偏移分量。因此，能够只提取根据每个单元像素11的入射光量的信号分量Vsig。这里，通过所谓的CDS(相关双采样)处理消除包括各个单元像素11中变化的复位分量ΔV。

在所述第二读取操作中，读取根据入射光量的信号分量Vsig，并因此显著地变化参考电压Vref以便在宽范围内判断光量。为此，在根据本发明实施例的CMOS图像传感器10中，当读取所述信号分量Vsig时，在10位的计数周期(1024个时钟)中执行比较操作。在这种情况下，在第一和第二时间中比较位的数量是不同的。但是，通过使得参考电压Vref的斜坡波形的倾斜度在第一和第二时间中相同，能够使AD转换的精度相等。所以，通过递增/递减计数器32从减法处理(第二比较周期)-(第一比较周期)中能够获得正确的减法结果。

在上述系列AD转换操作之后，在每个递增/递减计数器32中保存N位的数字值。然后，已经被列处理单元14中的各个ADC 23-1到23-m所AD转换的N位数字值(数字信号)通过列扫描电路16的列扫描，由宽度是N位的水平输出线17顺序地输出到外部。然后，为各行顺序地执行相同的操作，以便产生二维图像。

在根据本实施例的包括列-并行ADC的CMOS图像传感器10中，每个ADC23-1到23-m包括有所述存储设备34。利用这种结构，当对第i+1行中的单元像素11并行执行读取操作和递增/递减计数操作时，能够将第i行中单元像素11的AD转换的数字值传送到对应的存储设备34并通过所述水平输出线17向外部输出。

接下来，将参考图3中所示的时序图描述并行执行的AD转换和读取操作。在图3中，VS表示指示一个帧周期的垂直同步信号，HS表示指示一个水平扫描周期的水平同步信号。

在图3所示的操作中，在已将计数值从递增/递减计数器32传送到存储设备34之后，在开始递增/递减计数器32中的计数操作之前，必须复位该递增/递减计数器32。如果执行第i+1行的递增/递减计数操作而不复位所述递增/递减计数器32，那么设置前面第i行的AD转换结果为递增/递减计数器32的初始值，因此，通过重复相同的操作在递增/递减计数器32中保存第i行和第i+1行的和。

然后，将参考图4所示的时序图描述包括列-并行ADC的CMOS图像传感器10中每个递增/递减计数器32的加法运算。在高-帧速率模式的操作中执行递增/递减计数器32中的加法运算，其中所述单元像素11的曝光时间减少到正常-帧速率模式中的1/2，并从像素阵列单元12的全部单元像素11读取像素信息。

递增/递减计数器32能够在读取所述数字值之后保存N位的数字值。在本实施例中，通过使用保持递增/递减计数器32特性的数据，在递增/递减计数器32中对在多个行(在本实施例中为第i行和第i+1行)中的单元像素11的AD转换值进行相加。

如上所述，当将要读取第i行中的每个单元像素11的信号时，并且当第i行的信号分量是Vsig1以及第i行的复位分量ΔV是ΔV1时，(第二比较时间)-(第一比较时间)＝(Vsig1+ΔV1)-ΔV1＝Vsig1的数字值保存在相应的递增/递减计数器32中。在第i行的AD转换周期之后，处理进行到读取第i+1行中每个单元像素11的信号，而不复位所述递增/递减计数器32，并且执行与第i行相同的读取操作。

当第i+1行的信号分量是Vsig2以及第i+1行的复位分量是ΔV2时，递增/递减计数器32中保存的所述数字值在第i+1行的AD转换之后是Vsig1+(Vsig2+ΔV2)-ΔV2＝Vsig1+Vsig2。递增/递减计数器32中的该数字值通过所述传输开关33传送到所述存储设备34并通过所述水平输出线17输出到外部。因此，能够输出第i行和第i+1行中单元像素11的信号分量的和Vsig1+Vsig2。

通过重复上述操作能够获得一个图象，在该图像中像素信息在垂直方向(传感器表面的列方向)缩小到1/2。结果，与正常-帧速率模式相比，能够将所述帧速率增加两倍，其中读取全部像素的信息。

如上所述，在根据第一实施例的包括列-并行ADC的CMOS图像传感器10中，从单元像素11通过列信号线22-1到22-m从单元像素11输出的模拟信号被为各个列提供的ADC 23-1到23-m转换为数字值。然后，在数字值中间，相加并读取垂直方向(列方向)中多个单元像素11的值。因此，能够获得以下功能和优点。

就所读取的像素信息片的数量而言，上述操作等同于在垂直方向的1/2隔行扫描读取(跳跃读取)。但是，在垂直方向的两个像素之间相加像素信息，因此，一片像素信息的量将加倍。所以，即使当所述单元像素11的曝光时间减少到1/2以使帧速率加倍，但是通过在AD转换时将两行的单元像素的数字值相加，可使每片像素信息的量加倍，从而与正常-帧速率模式相比并不降低所述灵敏度。

也就是说，即使单元像素11的曝光时间缩短，也不会降低每片像素的信息量，从而不会降低所述灵敏度并且能够实现更高的帧速率。进一步，每个ADC 23-1到23-m包括所述执行加法运算的递增/递减计数器32。利用这种结构，能够实现高精度的加法运算而不使用位于芯片19外部的存储设备或使用附加的电路作为列-并行ADC。

尽管在第一实施例中使用递增/递减计数器32执行所述加法运算，但是也可以使用计数器来代替所述递增/递减计数器32以用于简单的加法运算。但是，所述递增/递减计数器32之所以有利的是因为，当执行从所述单元像素11的信号分量Vsig消除复位分量ΔV的数字CDS处理时，能够执行加法运算。而且，通过使用用于执行数字运算的运算单元也可以实现所述处理。

在第一实施例中，在两行之间将像素进行相加，但是也可以在三行和更多行之间相加所述像素。同时，当相加行的数量是M时，图像数据的量能够被压缩到1/M。

在该第一实施例中，通过压缩图像数据的量到1/M并改变数据输出速率而将帧速率增加M倍。可替换地，不改变数据输出速率，而通过缩短AD转换周期至1/M可以将帧速率增加M倍。也就是说，如在根据第一实施例的CMOS图像传感器10中，通过使用递增/递减计数器32相加所述行的像素，可以压缩所述数据量，但是可替换地，正如图5的时序图所示，不改变数据输出速率，通过缩短所述AD转换周期至1/M，例如1/2，也可以使帧速率加倍。

当保持AD转换位精确度的同时不能缩短AD转换周期时，在图4所示的时序图中，递增/递减计数器32中递增计数的数字计数值被限制于最高N-1位。在10位计数的情况下，例如，在1024个时钟周期中执行比较操作。该周期被减少到9位计数，即，512个时钟周期。在这种情况下，由DAC 151所产生的参考电压Vref(斜坡波形)的时间变化速率是相同的。这意味着AD转换的位精确度不会变化。

当所述帧速率加倍时，每个单元像素的积累时间减少到1/2并且信号的幅度也减少到1/2，从而使S/N降低。在根据第一实施例的CMOS图像传感器10的加法运算中，通过相加两行中的像素所产生的数字值是Vsig1+Vsig2。即使当帧速率加倍时，所述信号的幅度将是(Vsig1+Vsig2)/2≈Vsig1。通过这种方式，信号幅度的变化小并且因此不会降低S/N。

同理，当通过相加M行而将AD转换周期缩短至1/M时，则所述帧速率增加M倍。同时，不降低S/N而通过降低N位的AD转换的位精确度到N-M位，以增加所述帧速率。

(第二实施例)

图6所示为根据本发明第二实施例的包括列-并行ADC的CMOS图像传感器50的结构方框图。图7所示的时序图示例了根据该实施例的CMOS图像传感器50的操作。

根据该实施例包括列-并行ADC的CMOS图像传感器50的结构基本上与根据图1所示第一实施例的包括列-并行ADC的CMOS图像传感器10的结构相同。它们之间的区别在于行扫描电路13A包括能够选择任意一条行控制线21-i(21-1到21-n)的地址解码器。包括所述地址解码器的行扫描电路13A能够以例如如图7所示的第一行、第三行、第二行、第四行，...，的顺序选择的行控制线21-1到21-n。

在这种行扫描中，如在根据第一实施例的CMOS图像传感器10中那样，当以两行为单位执行加法运算时，相加第一行控制线21-1中的像素11-11和第三行控制线21-3中的像素11-31，以及相加第一行控制线21-1中的像素11-12和第三行控制线21-3中的像素11-32。通过这种方式，能够将第一行中的像素11-11、11-12、11-13，...分别添加到第三行中的像素11-31、11-32、11-33，...中。

同理，相加第二行控制线21-2中的像素11-21和第四行控制线21-4中的像素11-41，并相加第二行控制线21-2中的像素11-22和第四行控制线21-4中的像素11-42。通过这种方式，能够将第二行中的像素11-21、11-22、11-23...分别添加到第四行中的像素11-41、11-42和11-43中。也就是说，能够在奇数编号的行之间和偶数编号的行之间对像素进行相加。

这里，假设在如图6所示的像素阵列单元12上以Bayer模式布置滤色镜。在这种情况下，在每一行中布置G(绿)和R(红)滤色镜和B(蓝)和G滤色镜。

正如在根据第一实施例的CMOS图像传感器10中，在包括Bayer模式的滤色镜的所述CMOS图像传感器中，如果顺序地选择的行控制线21-1到21-n，则相加不同滤色镜单元的像素，从而将不同的颜色混合。与此相反，在根据本实施例的CMOS图像传感器50中，在奇数编号的行之间和偶数编号的行之间对像素进行相加，以便能够相加相同颜色的像素。所以，由其他像素引起的色彩混合不会发生。

(第三实施例)

图8所示为根据本发明第三实施例的包括列-并行ADC的CMOS图像传感器60的结构方框图。在图8中，与如图1所示相同的部分用相同的附图标记表示。

根据该实施例的包括列-并行ADC的CMOS图像传感器60的结构基本上与根据如图1所示的第一实施例的包括列-并行ADC的CMOS图像传感器10相同。它们的不同之处在于以下方面。

与奇数编号的列信号线22-1、22-3，..，相连的每个ADC23-1、23-3，...，的输出通过N位宽度的水平输出线17-1输出。同理，与偶数编号的列信号线22-2、22-4，..，相连的每个ADC23-2、23-4，...，的输出通过N位宽度的水平输出线17-2输出。在N位的数字加法器61中将通过水平输出线17-1输出的奇数编号行的数字信号和通过水平输出线17-2输出的奇数编号行的数字信号进行相加。

在根据本实施例的包括上述结构的所述CMOS图像传感器60中，递增/递减计数器32所产生的计数结果被传送到存储设备34并保存在那里。利用这种结构，则能够相互独立地控制递增/递减计数器32中的计数操作和从存储设备34读取计数结果到水平输出线17-1和17-2的操作。所以，能够从所述存储设备34中读取偶数编号列和奇数编号列的计数值并在所述数字加法器61中相加这些计数值，并同时在每个递增/递减计数器32中执行计数操作。结果，在两列之间能够相加像素。

此外，通过组合在根据本实施例的CMOS图像传感器60中列之间的加法运算以及在根据第一实施例的CMOS图像传感器10中执行行之间加法运算，能够实现2行和2列的加法运算。

接下来，将参考图9所示的时序图描述根据第三实施例包括上述结构的CMOS图像传感器60的操作。

从像素阵列单元12中的单元像素11以行为单元读取信号以及在ADC23-1、23-2，...，的递增/递减计数器32中执行计数运算的操作基本上与根据第一实施例的CMOS图像传感器10中的相同。在相应的递增/递减计数器32中相加第x(x是1到n-1之间的任意数字)行和第x+1行的数字计数值的操作基本上与根据第二实施例的CMOS图像传感器50中的相同。

在相加操作之后，将所述相加结果传送到每列中的存储设备34，以及奇数编号列和偶数编号列的相加结果分别通过水平输出线17-1和17-2输入到所述数字加法器31。这时，以M1和M2、M3和M4对(pair)的形式同时输出从列扫描电路16输出的控制信号M1、M2、M3，...。因此，所述存储设备34中保存的数字值(相加结果)以两列为单元同时输出到水平输出线17-1或17-2。

在图9所示的时序图中，向信号输出A输出奇数编号列中的相加结果，并向信号输出B输出偶数编号列中的相加结果。具体而言，像素11-11和11-21的相加结果被输出作为信号输出A的顶部(top)信号，以及像素11-12和11-22的相加结果被输出作为信号输出B的顶部信号。结果，将四个像素11-11、11-12、11-21和11-22的相加结果输出作为数字加法器61的顶部输出信号。

正如上述所清楚描述的，在根据本实施例的CMOS图像传感器60中，通过降低AD转换的位精确度并缩短AD转换周期至1/4，正如在根据第二实施例的CMOS图像传感器50中，当保持灵敏度不变时，能够将所述帧速率增加四倍。

(第四实施例)

图10示出了根据本发明第四实施例的包括列-并行ADC的CMOS图像传感器70的结构方框图。在该图中，与图1所示相同的部分用相同的附图标记来表示。

在根据第一到第三实施例的包括列-并行ADC的上述CMOS图像传感器10、50和60中，只在像素阵列单元12的列方向的上侧和下侧中的一侧(例如，下侧)上提供所述列处理单元14、参考电压供给单元15、列扫描电路16以及水平输出线17(17-1和17-2)。

与该结构相反，在根据本实施例的包括列-并行ADC的CMOS图像传感器70中，一对列处理单元14A和14B、一对参考电压供给单元15A和15B、一对列扫描电路16A和16B，以及一对水平输出线17A和17B以列方向布置在像素阵列单元12的两侧。而且，选择开关71A和71B布置在像素阵列单元12和列处理单元14A和14B之间。

所述列处理单元对14A和14B、所述参考电压供给单元对15A和15B、所述列扫描电路对16A和16B分别具有与根据第一实施例的CMOS图像传感器10的所述列处理单元14、参考电压供给电路15以及列扫描电路16完全相同的结构。

每条水平输出线17A和17B是N位的信号线，其发送来自列处理单元14A或14B输出的N位数字信号给N位的数字加法器72。所述数字加法器72将通过水平输出线17A和17B从列处理单元14A和14B输出的所述数字信号进行相加。

所述选择开关71A和71B以一种问候(complimentary)方式操作，以便当另一条列信号线连接到所述列处理单元14B时，将两条相邻列信号线中的一条连接到列处理单元14A，反之亦然。

具体而言，在选择开关71A和71B中，位于一侧的固定触点(触点a)连接到所述列信号线22-2的两端，另外的固定触点b连接到所述列信号线22-3的两端，可移动触点c分别连接到ADC 23A-2和ADC23B-1。当选择开关71A的可移动触点c连接到固定触点a时，所述选择开关71B的可移动触点c连接到所述固定触点b。当所述选择开关71A的可移动触点c连接到固定触点b时，所述选择开关71B的可移动触点c连接到所述固定触点a。

为了简化附图，在图10中仅仅示出了在列信号线22-2和22-3之间连接的所述选择开关71A和71B。但是，从第二列起以两条相邻列信号线为单元为每两列提供这些选择开关71A和71B。

在根据本实施例的包括列-并行ADC的所述CMOS图像传感器70中，当选择开关71A的可移动触点c与固定触点a连接以及当选择开关71B的可移动触点c与所述固定触点b连接时，将第一列和第二列、第五和第六列，...中像素的模拟信号读取到列处理单元14A中，将第三和第四列、第七和第八列，...中像素的模拟信号读取到列处理单元14B中。然后，通过各个比较器31A和32B以及递增/递减计数器32A和32B将所述模拟信号转换成数字信号，并在各个存储设备34A和34B中存储所述数字信号。图11中示出了这种情形的等效电路。

正如图12中所示的时序图显示的那样，分别以相同的定时顺序地输出来自列扫描电路16A的控制信号Ma1、Ma2，...和来自列扫描电路16B的控制信号Mb1、Mb2，...。然后，分别通过控制信号Ma1和Mb1将存储在ADC23A-1和23B-1的存储设备34A和34B中的第一和第三列中像素的数字值同时读取到所述水平输出线17A和17B。接着，分别通过控制信号Ma2和Mb2将存储在ADC23A-2和23B-2的存储设备34A和34B中的第二列和第四列中像素的数字值同时读取到所述水平输出线17A和17B。以下顺序执行相同的操作。

结果，数字加法器72以如下方式将两个奇数编号列和两个偶数编号列的像素的数字值相加：相加第一和第三列中像素的数字值以及相加第二和第四列中像素的数字值。在这种方式中，通过相加奇数编号列之间和偶数编号列之间的像素，当正如在图11所示以Bayer模式布置滤色镜时，能够将相同的颜色相加到一起。所以，由像素相加引起的不同颜色的混合将不会发生。

此外，通过组合根据本实施例的CMOS图像传感器70中两列之间的加法运算以及根据第二实施例的CMOS图像传感器50中两行之间的加法运算，则能够在列之间和行之间相加相同的颜色。所以，不混合不同的颜色就能够实现2行和2列的加法运算。而且，能够将帧速率增加四倍，并同时保持灵敏度不变。

另一方面，在图10中，当选择开关71A的可移动触点c与固定触点b连接以及当选择开关71B的可移动触点c与固定触点a连接时，将第一列和第三列、第五和第七列，...中像素的模拟信号读取到列处理单元14A中，并将第二和第四列、第六和第八列，...中像素的模拟信号读取到列处理单元14B中。然后，通过各个比较器31A和32B以及递增/递减计数器32A和32B将所述模拟信号转换成数字信号，并在所述存储设备34A和34B中存储该数字信号。图13中示出了这种情形的等效电路。

分别以相同的定时顺序地输出来自列扫描电路16A的控制信号Ma1、Ma2，...和来自列扫描电路16B的控制信号Mb1、Mb2，...。所以，分别通过控制信号Ma1和Mb1将存储在ADC23A-1和23B-1的存储设备34A和34B中的第一和第二列中像素的数字值同时读取到所述水平输出线17A和17B。接着，分别通过控制信号Ma2和Mb2将存储在ADC23A-2和23B-2的存储设备34A和34B中的第三列和第四列中像素的数字值同时读取到所述水平输出线17A和17B。以下顺序执行相同的操作。

结果，数字加法器72以如下方式将两个相邻(顺序的)列中的像素的数字值相加：相加第一和第二列中像素的数字值以及相加第三和第四列中像素的数字值。能够将在两个相邻列之间像素的这种相加应用到三-面(plate)图像传感器中，其中在相同的传感器上提供相同颜色(只有R/G/B)的滤色镜。

而且，通过组合根据本实施例的CMOS图像传感器70中两列之间的加法运算以及根据第一实施例的CMOS图像传感器10中两行之间的加法运算，则能够实现2行和2列的加法运算。而且，能够将帧速率增加四倍，并同时保持灵敏度不变。

如上所述，在根据本实施例的CMOS图像传感器70中，所述列处理单元14A和14B布置在像素阵列单元12的两侧，以及在像素阵列单元12和列处理单元14A和14B之间提供所述选择开关71A和71B。通过使用选择开关71A和71B的功能，能够任意地选择要相加的所述列对。利用这种电路结构，能够在具有Bayer模式的单-面图像传感器和三-面图像传感器中都实现像素数字值的相加。

在本实施例中，提供对应于所述对列处理单元14A和14B的所述水平输出线17A和17B。可替换地，正如在第三实施例中所述，每条水平输出线17A和17B可以包括多条线(例如，两条)，以便从每个列扫描电路16A和16B同时输出两个控制信号M。因此，在四列之间能够实现像素的相加。

而且，在本实施例中，提供所述列处理单元对、参考电压供给单元对、列扫描电路对、水平输出线对以及选择开关对，以在两列之间对像素进行相加。可替换地，可以提供三个或更多的列处理单元、参考电压供给单元、列扫描电路、水平输出线以及选择开关。利用这种结构，能够在三列或更多列之间实现像素的相加。

(第五实施例)

图14示出了根据本发明第五实施例的包括列-并行ADC的CMOS图像传感器80的结构方框图。在该图中，与图8所示相同的部分由相同的附图标记来表示。

根据本实施例包括列-并行ADC的所述CMOS图像传感器80的结构基本上与根据图8所示第三实施例的包括列-并行ADC的所述CMOS图像传感器60的结构相同。它们之间的不同之处在于以下方面。

也就是，在根据第三实施例包括列-并行ADC的所述CMOS图像传感器60中，在奇数编号列之间和偶数编号列之间相加像素的数字值。与此相反的是，在根据本实施例的包括列-并行ADC的CMOS图像传感器80中，在像素阵列单元12和列处理单元14之间提供选择开关81。通过使用选择开关81的功能，能够任意地选择要相加的所述对列。

所述选择开关81包括两个相互配合操作的开关81A和81B。在开关81A中，固定触点a1与第二列信号线22-2连接，固定触点b1与第三列信号线22-3连接，并且可移动触点c1与第二ADC 23-2连接。在开关81B中，固定触点a2与第三列信号线22-3连接，固定触点b2与第二列信号线22-2连接，并且可移动触点c2与第三ADC 23-2连接。

为了简化附图，在图14中仅仅示出了列信号线22-2和22-3之间的选择开关81。但是，从第二列起以相邻两列信号线为单元为每一两列提供所述选择开关81。

在根据本实施例的包括列-并行ADC的CMOS图像传感器80中，当选择开关81的可移动触点c1和c2分别与固定触点a1和a2连接时，分别通过ADC 23-1、23-2、23-3，...将第一、第二、第三、第四，..列中像素的模拟信号转换为数字信号，并在ADC中保存所述数字信号。

然后，正如在根据第三实施例的包括列-并行ADC的CMOS图像传感器60中那样，以M1和M2、M3和M4、...对的方式从列扫描电路16同时输出控制信号M1、M2、M3、M4、...、以便以两列为单位将存储设备34中保存的数字值同时输出到水平输出线17-1和17-2。然后，在N位的数字加法器61中相加通过水平输出线17-1输出的数字值和通过水平输出线17-2输出的数字值。

结果，所述数字加法器61以如下方式相加相邻(顺序的)两列中像素的数字值：相加第一和第二列中像素的数字值，然后相加第三和第四列中像素的数字值。能够将在两个相邻列之间像素的这种相加应用到三-面图像传感器中，其中在相同的传感器上提供相同颜色(只有R/G/B)的滤色镜。

此外，通过组合根据本实施例的CMOS图像传感器80中两列之间的加法运算以及根据第一实施例的CMOS图像传感器10中两行之间的加法运算，则能够实现2行和2列的加法运算。而且，能够将帧速率增加四倍，并同时保持灵敏度不变。

另一方面，当选择开关81的可移动触点c1和c2分别与固定触点b1和b2连接时，分别通过奇数编号的ADC 23-1、23-3、...将第一列、第三列，...中像素的模拟信号转换为数字信号，并在所述ADC中保存该数字信号。同理，分别通过偶数编号的ADC 23-2、23-4、...将第二列、第四列，...中像素的模拟信号转换为数字信号，并在所述ADC中保存该数字信号。

然后，正如在根据第三实施例的包括列-并行ADC的CMOS图像传感器60中的那样，通过宽度是N位的水平输出线17-1输出每个奇数编号ADC23-1、23-3...的所述输出，以及通过宽度是N位的水平输出线17-2输出每个偶数编号ADC23-2、23-4...的所述输出。接着，在N位的数字加法器61中，相加通过水平输出线17-1输出的奇数编号列中的数字信号和通过水平输出线17-2输出的偶数编号列中的数字信号。

这种操作与根据第三实施例的包括列-并行ADC的CMOS图像传感器60中的操作相同。利用这种操作，能够在奇数编号列之间和偶数编号列之间相加像素。结果，当以Bayer模式布置滤色镜时，能够将相同的颜色相加到一起，因此，由像素相加引起的不同颜色的混合将不会发生。

通过组合根据本实施例的CMOS图像传感器80中两列之间的加法运算以及根据第二实施例的CMOS图像传感器50中两行之间的加法运算，则能够在列之间和行之间相加相同的颜色。所以，不混合不同的颜色就能够实现2行和2列的加法运算。而且，能够将帧速率增加四倍，并同时保持灵敏度不变。

如上所述，在根据本实施例的CMOS图像传感器80中，在像素阵列单元12和列处理单元14之间提供所述选择开关81。利用这种记结构，通过使用选择开关81的功能，能够任意地选择要相加的所述列对。所以，同时使用这种电路结构，能够在具有Bayer模式的单-面图像传感器和三-面图像传感器中都实现像素数字值的相加。

在本实施例中，提供两条水平输出线并且在两列之间提供所述选择开关81，以便实现列之间两个像素的相加。可替换地，通过提供三条或更多条水平输出线以及在三列或更多列之间提供所述选择开关81，能够实现列之间的三个或更多像素的相加。

Claims (2)

1.一种固态图像拾取设备，包括：

像素阵列单元，包括以矩阵模式二维布置的单元像素，每个单元像素包括光电转换器，并且该像素阵列单元包括对应于矩阵模式各列的列信号线；

行扫描装置，用于，以行为单位，选择性控制像素阵列单元中的每个单元像素；以及

每列单元像素的模数转换单元，用于将从由选择性控制所选中的单元像素通过所述列信号线输出的模拟信号转换为数字信号，其包括：

比较器，用于比较所述模拟信号与一个参考电压；

递增/递减计数器，用于与时钟同步执行递增/递减计数，以便测量在比较器中从比较操作开始到结束的比较时间；

存储器，存储递增/递减计数器所产生的计数结果；以及

相加单元，用于从存储器读取所述计数结果并相加这些计数结果。

2.一种用于驱动固态图像拾取设备的方法，其中所述设备包括像素阵列单元，该像素阵列单元包括以矩阵模式二维布置的单元像素，每个单元像素包括光电转换器，该像素阵列单元还包括对应于矩阵模式各列的列信号线，所述单元像素被以行作为单位而选择性控制，所述方法包括：

将从由选择性控制所选中的单元像素通过所述列信号线输出的模拟信号转换成数字信号，其中

比较所述模拟信号与一个参考电压；

与时钟同步执行递增/递减计数，以便测量从比较操作开始到结束的比较时间；

存储所产生的计数结果；以及

读取所存储的计数结果并相加所述计数结果。

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