CN115775535B - 一种显示驱动电路 - Google Patents

Abstract

本发明公开了一种显示驱动电路，包括斜坡信号输出缓冲器、数据电平生成单元、电压选择开关、清零开关、列输出缓冲器和列选择开关。其中数据电平生成单元包括移位寄存器、锁存器、比较器和采样保持电路。本发明的显示驱动电路可以在不显著增加芯片功耗与面积的条件下，应用在高分辨率的微显示驱动芯片中。

Description

一种显示驱动电路

技术领域

本发明涉及微电子及显示技术领域，具体涉及一种显示驱动电路。

背景技术

硅基OLED（Organic Light Emitting Diode）微显示是一种新型的微显示技术，它实现了显示技术与硅基集成电路技术的结合。硅基显示驱动芯片上集成了行列控制电路、像素电路以及其它功能模块，实现了其外围驱动电路和显示像素矩阵电路的集成化。因而有效地降低了系统的成本、面积和功耗。并减少了外部器件及内连线数目，增加了可靠性。随着显示分辨率以及像素密度的提高，高分辨率的硅基显示驱动芯片的研究益发成为一个焦点。

图1为现有技术的一种显示驱动电路的原理框图。移位寄存器产生列选信号，将输入数据存于锁存器1中。下一行周期开始，锁存器1中数据传输到锁存器2，锁存器1更新下一行的数据。比较器将锁存器2中的数据与计数器产生的计数信号相比较。当计数信号小于等于数据信号时，比较器输出高电平，列开关打开，列信号线上的电压与斜坡信号保持同步。当计数信号大于数据信号时，比较器输出低电平，列开关关闭，列信号线保存当前时刻的电压，即为数据电压。

图1所示的显示驱动电路结构简单、易于实现，应用在小尺寸低分辨率的微显示驱动芯片中可取得良好效果。然而，该显示驱动电路难以应用在高分辨率的微显示驱动芯片中。随着微显示器尺寸和分辨率的增加，列线上的寄生电容逐渐增大，总寄生电容可达十几nF甚至几十nF。高分辨率芯片的时序要求高，行周期时间短。斜坡信号的输出缓冲器需要在短时间内驱动如此大的负载电容，对其驱动能力和响应速度要求很高，不可避免地需要消耗大量电流。特别是当微显示器显示白场画面时，所有列信号线需要在一行时间内从V_GMA0（0灰阶电压）充电至V_GMA255（255灰阶电压），该过程又会产生相当大的功耗。

另一方面，该显示驱动电路应用在高分辨率的微显示驱动芯片中还会有显示亮度不均匀的现象。斜坡信号线需要承载为所有列信号线的寄生电容充电的电流。充电电流大小与寄生电容的大小成正比，在高分辨率的微显示驱动芯片中将超过10mA。而斜坡信号线需要从像素阵列最左端传至最右端，而由于寄生电阻的存在，斜坡信号线上将产生较大的IR压降。图1所示的显示驱动电路中每一列的数据电压都从斜坡信号线上采样，IR压降将导致同一数据在不同列信号线上采样到的数据电平不同，从而导致屏幕左右亮度不均匀的现象出现。若要避免亮度不均的情况出现，必须减小斜坡信号线上的寄生电阻，从而将IR压降控制在可接受的水平。然而，这需要斜坡信号线的走线宽度大大增加，导致芯片面积增到难以接受的程度。

发明内容

技术目的：针对现有技术中存在的高分辨率应用场景下，列线上的寄生电容较高、显示亮度不均匀的问题，本发明提出了一种显示驱动电路，可以在不显著增加芯片功耗与面积的条件下，应用在高分辨率的微显示驱动芯片中。

技术方案：为实现上述技术目的，本发明采用以下技术方案。

一种显示驱动电路，包括斜坡信号输出缓冲器、数据电平生成单元、电压选择开关、清零开关、列输出缓冲器和列选择开关；

所述斜坡信号输出缓冲器的输入端连接斜坡DAC的输出信号，输出端产生斜坡信号连接到数据电平生成单元；

所述电压选择开关连接在数据电平生成单元和列输出缓冲器的输入端之间，用于选择输入到列输出缓冲器的电压；每个数据电平生成单元对应奇偶两个选择开关；奇数行周期内，奇开关打开，对应数据电平生成单元中的奇行数据电平输入到列输出缓冲器；偶数行周期内，偶开关打开，对应数据电平生成单元中的偶行数据电平输入到列输出缓冲器；

所述清零开关连接在列输出缓冲器的输入端和地之间，用于列输出缓冲器的输入端的清零操作；清零开关通过清零脉冲控制，在电压选择开关关断的时间内将列输出缓冲器的输入端电压清零；

所述列输出缓冲器接收电压选择开关输出的电压，用于将列信号线上的电压驱动至数据电平；

所述列选择开关连接在列输出缓冲器的输出端和列信号线之间，用于选择数据电平施加到对应的列信号线上，列选择开关在电压选择开关有效期间内开启，在清零操作期间列选择开关保持关断。

优选地，所述数据电平生成单元的数量配置为N个，N=1、2…，相应的电压选择开关和列选择开关的数量随数据电平生成单元的数量同步变化；斜坡信号输出缓冲器、清零开关、列输出缓冲器的数量保持为1个。

优选地，所述数据电平生成单元包括移位寄存器、锁存器、比较器和采样保持电路；

所述移位寄存器接收时钟信号，并在时钟信号的作用下，产生列选信号；

所述锁存器与移位寄存器连接，用于在列选信号的作用下存入奇行数据和偶行数据；

所述比较器与锁存器连接，用于接收锁存器输出的奇行数据和偶行数据，并与计数信号比较大小，产生控制信号；当计数信号小于等于接收的数据信号时，控制信号为高电平；当计数信号大于接收的数据信号时，控制信号为低电平；

所述采样保持电路的输入端连接斜坡信号输出缓冲器输出端产生的斜坡信号和控制信号，输出端与电压选择开关的输入端连接，采样保持电路用于在控制信号的作用下控制输出电压与斜坡信号同步或输出电压为数据电平。

优选地，所述锁存器包括锁存器O和锁存器E，数据电平生成单元内奇偶两行的数据电平交替产生；奇数行周期内，奇行数据传输，偶行数据不传输；偶数行周期内，偶行数据传输，奇行数据不传输；奇数行周期内，奇行数据在列选信号的作用下存入锁存器O，锁存器E维持之前保存的偶行数据；偶数行周期内，偶行数据在列选信号的作用下存入锁存器E，锁存器O维持之前保存的奇行数据；

所述比较器包括比较器O和比较器E，比较器O接收锁存器O输出的数据，比较器E接收锁存器E输出的数据；比较器O和比较器E的功能相同，用于比较接收的数据信号与计数信号的大小，产生控制信号；当计数信号小于等于接收的数据信号时，控制信号为高电平；当计数信号大于接收的数据信号时，控制信号为低电平；

所述采样保持电路包括两个采样开关和与采样开关一一对应的存储电容；采样开关S_O由比较器O的输出信号控制，采样开关S_E由比较器E的输出信号控制；当控制信号为高电平，采样开关打开，存储电容上的电压与斜坡信号保持同步；当控制信号为低电平，采样开关关闭，存储电容保存当前时刻的电压，即为数据电平，也就是奇行数据电平或者偶行数据电平，两个采样开关与电压选择开关中的奇偶两个选择开关一一对应，奇数行周期内，奇开关打开，采样开关S_O对应的存储电容上的奇行数据电平输入到列输出缓冲器；偶数行周期内，偶开关打开，采样开关S_E对应的存储电容上的偶行数据电平输入到列输出缓冲器。

有益效果：本发明中的斜坡信号通过数据电平生成单元、电压选择开关、清零开关、列输出缓冲器和列选择开关连接到列信号线上，数据电平生成单元中存储电容大小远小于列信号线上的寄生电容，这就大大减轻了斜坡信号输出缓冲器的负载，降低了驱动能力和响应速度的要求，从而降低了斜坡信号输出缓冲器的功耗；由于斜坡信号输出缓冲器的负载电容减小，充电电流随之减小，交流损耗也随之减小；本发明中充电电流的减小大大减轻了IR压降的程度，使得芯片在不增加斜坡信号走线线宽的条件下，将斜坡信号线左右两端的压差控制在可以接受的程度，实现显示亮度均匀；本发明可以在不显著增加芯片功耗与面积的条件下，应用在高分辨率的微显示驱动芯片中，使得显示亮度均匀。

附图说明

图1是现有技术的一种显示驱动电路的原理框图；

图2是本发明的显示驱动电路的原理框图；

图3是本发明的数据电平生成单元电路结构示意图；

图4是本发明的一种实施案例电路结构示意图；

图5是本发明的实施案例的时序图。

具体实施方式

下面结合附图和具体实施例对本发明的一种显示驱动电路进行详细说明。

图2是本发明的一种显示驱动电路的原理框图。包括：斜坡信号输出缓冲器、数据电平生成单元、电压选择开关、清零开关、列输出缓冲器和列选择开关。

斜坡信号输出缓冲器的输入端连接斜坡DAC的输出信号，斜坡信号输出缓冲器的输出端产生斜坡信号连接到采样保持电路的输入端。由于采样保持电路中存储电容大小远小于列信号线上的寄生电容，这就大大减轻了斜坡信号输出缓冲器的负载，降低了驱动能力和响应速度的要求，从而降低了斜坡信号输出缓冲器的功耗。此外，由于斜坡信号输出缓冲器的负载电容减小，充电电流随之减小，交流损耗也随之减小。另一方面，充电电流的减小大大减轻了IR压降的程度，使得芯片在不增加斜坡信号走线线宽的条件下，将斜坡信号线左右两端的压差控制在可以接受的程度。

电压选择开关连接在数据电平生成单元和列输出缓冲器的输入端之间，用于选择输入到列输出缓冲器的电压；每个数据电平生成单元对应奇偶两个选择开关；奇数行周期内，奇开关打开，对应数据电平生成单元中的奇行数据电平输入到列输出缓冲器；偶数行周期内，偶开关打开，对应数据电平生成单元中的偶行数据电平输入到列输出缓冲器；

清零开关连接在列输出缓冲器的输入端和地之间，用于列输出缓冲器的输入端的清零操作；清零开关通过清零脉冲控制，在电压选择开关关断的时间内将列输出缓冲器的输入端电压清零；

列输出缓冲器接收电压选择开关输出的电压，用于将列信号线上的电压驱动至数据电平；

列选择开关连接在列输出缓冲器的输出端和列信号线之间，用于选择数据电平施加到对应的列信号线上，列选择开关在电压选择开关有效期间内开启，在清零操作期间列选择开关保持关断。

如图3所示，数据电平生成单元包括移位寄存器、锁存器、比较器和采样保持电路；

所述移位寄存器接收时钟信号，并在时钟信号的作用下，产生列选信号；

所述锁存器与移位寄存器连接，用于在列选信号的作用下存入奇行数据和偶行数据；锁存器包括锁存器O和锁存器E，数据电平生成单元内奇偶两行的数据交替引入，其中数据是外部引入的数字信号，根据数据生成的模拟电压作为数据电平，数据电平生成单元内奇偶两行的数据电平交替产生；奇数行周期内，奇行数据传输，偶行数据不传输；偶数行周期内，偶行数据传输，奇行数据不传输；奇数行周期内，奇行数据在列选信号的作用下存入锁存器O，锁存器E维持之前保存的偶行数据；偶数行周期内，偶行数据在列选信号的作用下存入锁存器E，锁存器O维持之前保存的奇行数据；

所述比较器与锁存器连接，用于接收锁存器输出的奇行数据和偶行数据，并与计数信号比较大小，产生控制信号；当计数信号小于等于接收的数据信号时，控制信号为高电平；当计数信号大于接收的数据信号时，控制信号为低电平；比较器包括比较器O和比较器E，比较器O接收锁存器O输出的数据，比较器E接收锁存器E输出的数据；比较器O和比较器E的功能相同，用于比较接收的数据信号与计数信号的大小，产生控制信号；当计数信号小于等于接收的数据信号时，控制信号为高电平；当计数信号大于接收的数据信号时，控制信号为低电平；

所述采样保持电路的输入端连接斜坡信号输出缓冲器输出端产生的斜坡信号和控制信号，输出端与电压选择开关的输入端连接，采样保持电路用于在控制信号的作用下控制输出电压与斜坡信号同步或输出电压为数据电平。采样保持电路包括两个采样开关和与采样开关一一对应的存储电容；采样开关S_O由比较器O的输出信号控制，采样开关S_E由比较器E的输出信号控制；当控制信号为高电平，采样开关打开，存储电容上的电压与斜坡信号保持同步；当控制信号为低电平，采样开关关闭，存储电容保存当前时刻的电压，即为数据电平，也就是奇行数据电平或者偶行数据电平，两个采样开关与电压选择开关中的奇偶两个选择开关一一对应，奇数行周期内，奇开关打开，采样开关S_O对应的存储电容上的奇行数据电平输入到列输出缓冲器；偶数行周期内，偶开关打开，采样开关S_E对应的存储电容上的偶行数据电平输入到列输出缓冲器。

本发明中数据电平生成单元的数量可以根据实际应用电路中的输出放大器的面积需求、芯片的时序要求和功耗要求进行灵活配置，输出放大器一般由单位增益放大器构成，起到驱动和隔离的作用。以便将数据电平施加到相对应的列信号线上，同时避免输入电压受到负载的影响。数据电平生成单元的数量配置为N个，N=1、2…，相应的电压选择开关和列选择开关的数量随数据电平生成单元的数量同步变化。斜坡信号输出缓冲器、清零开关、列输出缓冲器的数量保持为1个。

本发明的工作过程为：

数据电平生成单元内奇偶两行的数据电平交替产生。奇数行周期内，奇行数据传输，偶行数据不传输。偶数行周期内，偶行数据传输，奇行数据不传输。

奇数行周期内，奇行数据在列选信号的作用下存入锁存器O，锁存器E维持之前保存的偶行数据。比较器E将锁存器E中的偶行数据与计数信号进行比较，输出信号控制采样开关S_E的打开和关断。当计数信号小于等于数据信号时，控制信号为高电平，采样开关S_E打开，存储电容上的电压与斜坡信号保持同步。当计数信号大于数据信号时，控制信号为低电平，采样开关S_E关闭，存储电容保存当前时刻的电压，即为数据电平。当移位寄存器完成扫描，偶行数据电平全部存入采样保持电路。

奇数行周期之后，偶数行周期开启，数据电平生成单元将奇行数据电平更新到采样保持电路。此时，偶行数据电平仍保存在采样保持电路中。电压选择开关中的偶开关在时序信号的控制下陆续打开，将存储的偶行数据电平陆续输入到输出缓冲器。等到下一奇数行周期开启，电压选择开关中的奇开关在时序信号的控制下陆续打开，采样保持电路存储的奇行数据电平陆续输入到输出缓冲器。

需要注意的是，在两个电压选择开关打开的间隙，需对输出缓冲器的输入端电压进行清零操作，否则，输入到输出缓冲器的数据电平会受到上一时刻电压的影响。清零操作的具体做法是通过清零脉冲控制清零开关打开，在电压选择开关关断的时间内将输出缓冲器的输入端电压清零。

输出缓冲器接收数据电平，在输出端产生相应的数据电平。列选择开关在时序信号的作用下，将数据电平施加到相对应的列信号线。

需要注意的是，清零操作期间，列开关保持关断。即零电压只会存在于输出缓冲器的输出端，而不会施加到列信号线上。列信号线上只存在数据电平之间的切换，从而减小了交流损耗。应用图1所示的现有技术的微显示屏在显示白场画面时，所有列信号线需要在一行时间内从V_GMA0（0灰阶电压）充电至V_GMA255（255灰阶电压），该过程会产生相当大的功耗。而应用本发明的显示驱动电路的微显示屏在显示白场画面时，列信号线的电压保持为V_GMA255，不会因寄生电容充放电产生功耗。

此外，在高分辨率微显示驱动芯片中，每一条列信号线都需要连接上千个像素，每个连接都会引入寄生电容。另一方面，列信号线长度较长，走线本身就具有较大的寄生电容。因此，芯片中单条列信号线的寄生电容将达到数个pF。在图1所示的现有技术的显示驱动电路中，斜坡信号输出缓冲器需要连接所有信号线，这就导致斜坡信号输出缓冲器的负载电容达到十几nF甚至几十nF。本发明中斜坡信号输出缓冲器连接到采样保持电路，不与列信号线直接相连。采样保持电路中存储电容的容值仅需几十fF或者几百fF，大大小于列信号线的寄生电容。斜坡信号输出缓冲器的负载电容因此可减小到几百pF左右，与在图1所示的现有技术相比，大大减轻了斜坡信号输出缓冲器的负载电容。负载电容减小，充电电流随之减小，交流损耗也随之减小；充电电流的减小大大减轻了IR压降的程度，使得芯片在不增加斜坡信号走线线宽的条件下，将斜坡信号线左右两端的压差控制在可以接受的程度，实现显示亮度均匀；因此，本发明可以在不显著增加芯片功耗与面积的条件下，应用在高分辨率的微显示驱动芯片中，使得显示亮度均匀。

实施案例

图4是本发明的一种实施案例，该实施案例中设置数据电平生成单元的数量为2。图5是本发明的实施案例的时序图。

奇数行周期1内，奇行数据下存入数据电平产生电路的锁存器O中。

偶数行周期1内，偶行数据下存入数据电平产生电路的锁存器E中。比较器O将锁存器O中的奇行数据与计数信号比较。比较器O输出信号控制采样开关S_O，在斜坡信号上截取电压，得到数据电平。两个数据电平生成单元产生的奇行数据电平分别为V1和V2。

奇数行周期2内，下一行的奇行数据下存入数据电平产生电路的锁存器O中。比较器E将锁存器E中的偶行数据与计数信号比较。比较器E输出信号控制采样开关S_E，在斜坡信号上截取电压，得到数据电平。两个数据电平生成单元产生的偶行数据电平分别为V3和V4。电压选择开关S1_O和S2_O在时序信号控制下，将采样保持电路上存储的奇行数据电平V1和V2陆续传输到输出缓冲器的输入端。清零脉冲在S1_O和S2_O在控制脉冲之间插入，进行清零操作。输出缓冲器的输出电压在零电压、数据电平V1和V2之间切换，输出波形如图5所示。列选择开关在时序信号控制下陆续开启，其开启时间在电压选择开关有效期间内，在清零操作期间，列开关保持关断。在列选择开关的控制下，数据电平V1施加到列信号线1上，数据电平V2施加到列信号线2上。然后，在行选信号1的控制下，数据电平V1传输到像素PIX(1,1)，数据电平V2传输到像素PIX(1,2)。

偶数行周期2内，通过与上述过程类似的操作，数据电平V3传输到像素PIX(2,1)，数据电平V4传输到像素PIX(2,2)。

通过上述的流水线操作模式，本发明的实施案例完成所有行的像素数据电平更新。

本发明未涉及部分与现有技术相同或可采用现有技术加以实现。

本专利的特点和内容已揭示如上，然而本领域的技术人员可能基于本发明的说明做出若干替换和修改。因此，本发明的保护范围应不局限于上述实施方案，而应包含基于本发明的变形和修改，并为权利要求书所涵盖。

Claims (4)

1.一种显示驱动电路，其特征在于：包括斜坡信号输出缓冲器、数据电平生成单元、电压选择开关、清零开关、列输出缓冲器和列选择开关；

所述斜坡信号输出缓冲器的输入端连接斜坡DAC的输出信号，输出端产生斜坡信号连接到数据电平生成单元；

所述电压选择开关连接在数据电平生成单元和列输出缓冲器的输入端之间，用于选择输入到列输出缓冲器的电压；每个数据电平生成单元对应奇偶两个选择开关；奇数行周期内，奇开关打开，对应数据电平生成单元中的奇行数据电平输入到列输出缓冲器；偶数行周期内，偶开关打开，对应数据电平生成单元中的偶行数据电平输入到列输出缓冲器；

所述清零开关连接在列输出缓冲器的输入端和地之间，用于列输出缓冲器的输入端的清零操作；清零开关通过清零脉冲控制，在电压选择开关关断的时间内将列输出缓冲器的输入端电压清零；

所述列输出缓冲器接收电压选择开关输出的电压，用于将列信号线上的电压驱动至数据电平；

所述列选择开关连接在列输出缓冲器的输出端和列信号线之间，用于选择数据电平施加到对应的列信号线上，列选择开关在电压选择开关有效期间内开启，在清零操作期间列选择开关保持关断。

2.如权利要求1所述的一种显示驱动电路，其特征在于：所述数据电平生成单元的数量配置为N个，N=1、2…，相应的电压选择开关和列选择开关的数量随数据电平生成单元的数量同步变化；斜坡信号输出缓冲器、清零开关、列输出缓冲器的数量保持为1个。

3.如权利要求1所述的一种显示驱动电路，其特征在于：所述数据电平生成单元包括移位寄存器、锁存器、比较器和采样保持电路；

所述移位寄存器接收时钟信号，并在时钟信号的作用下，产生列选信号；

所述锁存器与移位寄存器连接，用于在列选信号的作用下存入奇行数据和偶行数据；

所述比较器与锁存器连接，用于接收锁存器输出的奇行数据和偶行数据，并与计数信号比较大小，产生控制信号；当计数信号小于等于接收的数据信号时，控制信号为高电平；当计数信号大于接收的数据信号时，控制信号为低电平；

所述采样保持电路的输入端连接斜坡信号输出缓冲器输出端产生的斜坡信号和控制信号，输出端与电压选择开关的输入端连接，采样保持电路用于在控制信号的作用下控制输出电压与斜坡信号同步或输出电压为数据电平。

4.如权利要求3所述的一种显示驱动电路，其特征在于：所述锁存器包括锁存器O和锁存器E，数据电平生成单元内奇偶两行的数据电平交替产生；奇数行周期内，奇行数据传输，偶行数据不传输；偶数行周期内，偶行数据传输，奇行数据不传输；奇数行周期内，奇行数据在列选信号的作用下存入锁存器O，锁存器E维持之前保存的偶行数据；偶数行周期内，偶行数据在列选信号的作用下存入锁存器E，锁存器O维持之前保存的奇行数据；

所述比较器包括比较器O和比较器E，比较器O接收锁存器O输出的数据，比较器E接收锁存器E输出的数据；比较器O和比较器E的功能相同，用于比较接收的数据信号与计数信号的大小，产生控制信号；当计数信号小于等于接收的数据信号时，控制信号为高电平；当计数信号大于接收的数据信号时，控制信号为低电平；

所述采样保持电路包括两个采样开关和与采样开关一一对应的存储电容；采样开关S_O由比较器O的输出信号控制，采样开关S_E由比较器E的输出信号控制；当控制信号为高电平，采样开关打开，存储电容上的电压与斜坡信号保持同步；当控制信号为低电平，采样开关关闭，存储电容保存当前时刻的电压，即为数据电平，也就是奇行数据电平或者偶行数据电平，两个采样开关与电压选择开关中的奇偶两个选择开关一一对应，奇数行周期内，奇开关打开，采样开关S_O对应的存储电容上的奇行数据电平输入到列输出缓冲器；偶数行周期内，偶开关打开，采样开关S_E对应的存储电容上的偶行数据电平输入到列输出缓冲器。