JP2008170978A - 表示装置及びその駆動方法 - Google Patents

Abstract

【課題】表示パネルの画質を高く維持したまま、データ駆動部に内蔵されるデジタル−アナログ変換器の総数をデータ線の総数より少なくできる表示装置を提供する。
【解決手段】本発明による表示装置では、画素列が少なくとも２つずつグループに分けられている。データ駆動部は各グループの画素列に対してデータ電圧を、同じフレームでは水平走査期間ごとに同じ順序で印加する。一方、２つの連続するフレーム間ではその順序を反転させる。その他に、データ駆動部は、各グループの画素列のうち、最初にデータ電圧を印加する画素列をフレームごとに変え、特に１つずつ移しても良い。
【選択図】図５

Description

本発明は表示装置及びその駆動方法に関する。

パーソナルコンピュータやテレビなどの軽量化及び薄形化に対する要求の激化に伴い、従来のブラウン管（cathode ray tube、ＣＲＴ）は今や平板表示装置によって駆逐されつつある。平板表示装置には、液晶表示装置（liquid crystal display、ＬＣＤ）、電界放出表示装置（field emission display、ＦＥＤ）、有機発光表示装置（有機ＥＬディスプレイ）、及びプラズマ表示装置（plasma display panel、ＰＤＰ）などがある。

一般に、アクティブマトリクス型の平板表示装置は、表示パネル、ゲート駆動部、及びデータ駆動部を備えている。表示パネルの上には複数の画素がマトリクス状に配列され、それらの間を複数のゲート線と複数のデータ線とが縦横に延びている。各画素は一般に、行ごとに異なるゲート線に接続され、列ごとに異なるデータ線に接続されている。ゲート駆動部は複数のゲート線に対してゲート信号を順番に印加する。データ駆動部は、映像信号の示す各画素の輝度に応じてデータ電圧を生成し、複数のデータ線に対して印加する。各画素はゲート信号に応じてデータ電圧を入力し、そのデータ電圧に応じた階調の輝度で光る。こうして、表示パネルには所望の映像が表示される。

ゲート駆動回路によるゲート信号の印加タイミング、データ駆動回路によるデータ電圧の印加タイミング、及びデータ駆動回路への映像信号の伝達は一般に、信号制御部によって一括制御されている。信号制御部は特に、外部から受信される映像情報をデジタルの映像信号としてデータ駆動部に出力する。データ駆動部は一般にデジタル−アナログ変換器を内蔵し、それを用いて映像信号をアナログのデータ電圧に変換する。
特開２００５−２９２３８７号公報 特開２００６−２６７５２５号公報

近年、表示装置に対する更なる大画面化、及び更なる高画質化への要求が強い。従来の表示装置では、データ駆動部に内蔵されるデジタル−アナログ変換器の数がデータ線の数と等しく設定されている。その場合、更なる大画面化／高画質化への要求に応えるには、データ線の総数の増加に合わせてデジタル−アナログ変換器の総数を増加させねばならない。従って、データ駆動部の更なる小型化及び省電力化がいずれも困難である。また、データ駆動部と表示パネルとの間の接続に利用されるパッド及び配線の数を増加させねばならないので、データ電圧の歪みを更に抑えることが困難である。

データ線の総数の増加に抗してデジタル−アナログ変換器の総数を少なく抑えるには、複数のデータ線間で１つのデジタル−アナログ変換器を共用しなければならない。しかしその場合、各画素によって実際に保持される電圧が、次のように、その画素に対して印加されたデータ電圧から変動しやすい。

同じデジタル−アナログ変換器がデータ電圧を複数のデータ線に対して順番に印加する場合、それらのデータ線のいずれか１本にデータ電圧が印加される間、他のデータ線はそのデジタル−アナログ変換器から分離され、見かけ上はフローティング状態に維持されている。しかし、厳密に言えば、それらのデータ線の間には寄生容量が存在する。従って、いずれか１本のデータ線でその電圧が変動すれば、寄生容量を通して他のデータ線の電圧も変動する。一方、各水平走査期間ではそれら複数のデータ線に同じ行の画素が同時に接続される。その接続は、各画素がデータ電圧を受ける前後に関わらず、１水平周期の間維持される。それ故、それらの画素間では、いずれかでの電圧変動が他の電圧をも変動させやすい。特にデータ電圧を受けた後では、各画素に実際に保持されている電圧がそのデータ電圧から変動しやすい。

更に、各水平走査期間では、データ電圧を先に受けた画素ほど他の画素の電圧変動の影響を長時間受け続けるので、実際に保持されている電圧がデータ電圧から大きく変動しやすい。一方、従来の表示装置では、同じデジタル−アナログ変換器に接続された複数のデータ線に対してデータ電圧が一定の順序で印加される。従って、それらのデータ線に接続される画素間では、実際に保持される電圧とデータ電圧との間の差が一定のパターンで偏る。そのような規則的な偏りは、画面に視覚可能な輝度のムラとして現れやすい。
このように、従来の表示装置では複数のデータ線間でのデジタル−アナログ変換器の共用は更なる高画質化を阻むので好ましくない。
本発明の目的は、表示パネルの画質を十分に高く維持したまま、データ駆動部に内蔵されるデジタル−アナログ変換器の総数をデータ線の総数より少なくできる表示装置を提供することにある。

本発明による表示装置は、表示パネル、ゲート駆動部、及びデータ駆動部を有する。表示パネルは、マトリクス状に配列された複数の画素を含む。ゲート駆動部は、各画素行に対してゲートオン電圧を順番に印加する。データ駆動部は、ゲート駆動部が１つの画素行に対してゲートオン電圧を印加する間に、同じ行に並ぶ異なる画素に対してデータ電圧を、フレームごとに異なる順序で印加する。データ駆動部は好ましくは画素列を少なくとも２つずつグループに分け、同じフレームでは、ゲート駆動部が各画素行に対してゲートオン電圧を印加する期間、すなわち水平走査期間ごとに、各グループの画素列に対してデータ電圧を同じ順序で印加する。データ駆動部は好ましくは、同じ行の画素に対してデータ電圧を印加する順序をフレームごとに反転させる。その他に、データ駆動部は、各画素行で最初にデータ電圧を印加する画素をフレームごとに変え、特に１つずつ移しても良い。

データ駆動部は好ましくは、ラッチ、第１選択部、デジタル−アナログ変換部、及び第２選択部を含む。ラッチは、同じ行に並ぶ所定数の画素に対する映像信号を記憶する。第１選択部は、ラッチに記憶された各画素に対する映像信号を順番に出力する。デジタル−アナログ変換部は、第１選択部から受信される映像信号をデータ電圧に変換する。第２選択部は、第１選択部による映像信号の出力順序に合わせた順序で、デジタル−アナログ変換部から所定数の画素にデータ電圧を伝達する。

ラッチは好ましくは複数のラッチ回路を含む。各ラッチ回路は、上記の所定数の画素のそれぞれに対する映像信号を個別に記憶する。第１選択部は好ましくは複数の第１スイッチング素子を含む。第１スイッチング素子は、各ラッチ回路とデジタル−アナログ変換部との間に１つずつ接続されている。第２選択部は好ましくは複数の第２スイッチング素子を含む。第２スイッチング素子は、デジタル−アナログ変換部と所定数の画素のそれぞれとの間に１つずつ接続されている。好ましくは、ゲート駆動部が各画素行に対してゲートオン電圧を印加する期間、すなわち水平走査期間ごとに、第１選択部と第２選択部とは複数の第１スイッチング素子と複数の第２スイッチング素子とを同じ順序でターンオンさせる。

本発明による表示装置の駆動方法は以下の段階を順に含む。まず、各水平走査期間に少なくとも２つの画素に対する映像信号をラッチに保存する。次に、ラッチに保存された映像信号をその水平走査期間にラッチからデジタル−アナログ変換部へ、フレームごとに異なる順序で出力する。続いて、ラッチから出力された映像信号をデジタル−アナログ変換部でデータ電圧に変換する。更に、デジタル−アナログ変換部から上記複数の画素に対してデータ電圧を、上記と同じ水平走査期間に、ラッチから映像信号を出力する順序に合わせた順序で印加する。好ましくは、同じフレームの各水平走査期間では、ラッチからデジタル−アナログ変換部へ映像信号を同じ順序で出力し、デジタル−アナログ変換部から上記複数の画素に対してデータ電圧を同じ順序で印加する。好ましくは、ラッチからデジタル−アナログ変換部へ映像信号を出力する順序と、デジタル−アナログ変換部から上記複数の画素に対してデータ電圧を印加する順序とをフレームごとに反転させる。その他に、デジタル−アナログ変換部から上記複数の画素に対してデータ電圧を印加する段階では、それらの画素のうち、最初にデータ電圧を印加する画素をフレームごとに変え、特に１つずつ移しても良い。

本発明による表示装置は、同じ行に並ぶ異なる画素に対してデータ電圧を順番に印加し、その印加の順序をフレームごとに変える。それにより、それらの画素間では、データ電圧を受けた後、データ線との接続をそのまま維持される時間がフレームごとに変わり、特に数フレーム当たりの平均値が均一化される。その結果、それらの画素間では実際に保持される電圧とデータ電圧との間の差が均一化されるので、画素間でのその差の偏りに起因する画面上の輝度のムラが視覚されない程度まで抑えられる。こうして、表示パネルの画質を十分に高く維持したまま、データ駆動部に内蔵されるデジタル−アナログ変換器の総数を削減できる。その結果、本発明による表示装置はデータ駆動部の小型化が容易であり、かつ製造費用の更なる削減が容易である。

以下、添付の図面を参照しながら本発明の好ましい実施形態について詳細に説明する。
その実施形態による表示装置は好ましくは液晶表示装置である。その他に、有機発光表示装置であっても良い。

図１に、本発明の一実施形態による液晶表示装置のブロック図を示す。更に図２に、その液晶表示装置に含まれている１つの画素の模式図を示す。図１に示されているように、この液晶表示装置は好ましくは、液晶表示パネルアセンブリ300、ゲート駆動部400、データ駆動部500、階調電圧生成部800、及び信号制御部600を含む。

液晶表示パネルアセンブリ300は、図１に示されているように、複数の信号線G₁〜G_n、D₁〜D_mと、ほぼマトリクス状に配列された複数の画素PXとを含む。更に、図２に示されているように、液晶表示パネルアセンブリ300は、互いに向かい合わせで貼り合わされた下部表示パネル100と上部表示パネル200、及びそれらの間に挟まれている液晶層3を含む。

信号線は好ましくはｎ本のゲート線G₁〜G_nとｍ本のデータ線D₁〜D_mとを含む。ここで、整数ｎは好ましくは画素行の総数と等しく、整数ｍは画素列の総数と等しい。ｎ本のゲート線G₁〜G_nは画素マトリクスの間をほぼ行方向に、互いにほとんど平行に延びている。各ゲート線G₁〜G_nは各画素行にゲート信号（走査信号ともいう）を伝達する。各データ線D₁〜D_mは画素マトリクスの間をほぼ列方向に、互いにほとんど平行に延びている。各データ線D₁〜D_mは各画素行にデータ電圧を伝達する。

各画素PXは好ましくは図２に示されているように、スイッチング素子Q、液晶キャパシタClc、及びストレージキャパシタCstを含む。尚、ストレージキャパシタCstは省略されても良い。

スイッチング素子Qは好ましくは、下部表示パネル100に備えられている薄膜トランジスタであり、更に好ましくは多結晶シリコンや非晶質シリコンを含む。ｉ番目（ｉ＝１、２、…、ｎ）のゲート線G_iとｊ番目（ｊ＝１、２、…、ｍ）のデータ線D_jとに連結されている画素PXでは、スイッチング素子Qの制御端子はｉ番目のゲート線G_iに連結され、入力端子はｊ番目のデータ線D_jに連結され、出力端子は同じ画素の液晶キャパシタClc及びストレージキャパシタCstに連結されている。スイッチング素子Qはゲート線G_iから伝達されるゲート信号に応じてオンオフし、液晶キャパシタClc及びストレージキャパシタCstをデータ線D_jに接続し、又はデータ線D_jから分離する。

液晶キャパシタClcは、画素電極191と共通電極270とを２つの端子と見なし、それら２つの電極191、270の間に挟まれた液晶層3の部分を誘電体と見なしたキャパシタである。画素電極191は好ましくは下部表示パネル100に画素ごとに１枚ずつ設けられ、同じ画素のスイッチング素子Qの出力端子に連結されている。そのスイッチング素子Qがターンオンしたとき、画素電極191はそのスイッチング素子Qを通してデータ線D_jからデータ電圧を受ける。共通電極270は好ましくは上部表示パネル200の全面を覆い、外部から共通電圧Vcomを受ける。尚、図２とは異なり、共通電極270が下部表示パネル100に備えられても良い。その場合、２つの電極191、270の少なくとも１つを線状または棒状に形成していても良い。

ストレージキャパシタCstは好ましくは、下部表示パネル100にゲート線やデータ線とは別に設けられた信号線と画素電極191とが絶縁体を隔てて重なっている部分から形成されている。この信号線に対しては外部から、好ましくは共通電圧Vcomなどの決められた電圧が印加される。ストレージキャパシタCstは液晶キャパシタClcの容量を補い、画素電極191の電圧を安定化させる。ストレージキャパシタCstはその他に、画素電極191が絶縁体を隔ててｉ−１番目のゲート線G_i-1に重なっている部分から形成されていても良い。

色表示方式には、各画素PXが基本色のいずれか１つを固有に表示する空間分割方式、及び、各画素PXが時間に応じて基本色を交互に表示する時間分割方式がある。基本色の空間的分布、又は時間的な変化によって所望の色相が認識可能に表現される。基本色の例としては三原色、すなわち、赤色、緑色、青色がある。図２は空間分割方式の一例であり、各画素PXの画素電極191に対向する上部表示パネル200の領域にカラーフィルタ230が備えられている。カラーフィルタ230は好ましくは基本色の１つを示す。図２とは異なり、カラーフィルタは下部表示パネル100に備えられていても良い。その場合、カラーフィルタは画素電極191の上に形成されていても、下地に設けられていても良い。

図２には示されていないが、液晶表示パネルアセンブリ300の外面には好ましくは、偏光子が少なくとも１つ接着されている。偏光子は、液晶表示パネルアセンブリ300を透過する光のうち、特定の偏光成分を透過させる。

図１に示されているように、階調電圧生成部800はデータ駆動部500に連結され、データ駆動部500に複数の階調電圧を供給する。それらの階調電圧は好ましくは、画素PXの透過率の調節可能な値の全てに対応づけられている。階調電圧生成部800はその他に、他の階調電圧の基準とされるべき、限られた種類の階調電圧（以下、基準階調電圧という）だけを生成しても良い。その場合、他の階調電圧はデータ駆動部500によって基準階調電圧から生成される。階調電圧生成部800は好ましくは階調電圧の集合を二組生成する。一方は、共通電圧Vcomに対して正の値の階調電圧から成り、他方は負の値の階調電圧から成る。

ゲート駆動部400は信号制御部600とゲート線G₁〜G_nとに連結されている。ゲート駆動部400は信号制御部600からゲート制御信号CONT1を受信し、それに従ってゲート信号をゲート線G₁〜G_nに対して順番に印加する。ゲート信号は好ましくはゲートオン電圧Vonとゲートオフ電圧Voffとの組み合わせから成る。

データ駆動部500は、信号制御部600、階調電圧生成部800、及びデータ線D₁〜D_mに連結されている。データ駆動部500は、信号制御部600からは映像信号DATとデータ制御信号CONT2とを受信し、階調電圧生成部800からは複数の階調電圧を受信する。データ駆動部500は映像信号DATに応じて階調電圧生成部800からの階調電圧からデータ電圧を選択する。尚、階調電圧生成部800から基準階調電圧のみが提供される場合、データ駆動部500は基準階調電圧を分圧して所望のデータ電圧を生成する。データ駆動部500は更に、ｍ本のデータ線D₁〜D_mをｋ本ずつ複数のグループに分け（ｋは２以上ｍ以下の整数）、各水平走査期間にデータ制御信号CONT2の示すタイミングで、各グループのデータ線に対して順番にデータ電圧を印加する。データ駆動部500の詳細については後述する。

信号制御部600は外部からの映像信号に基づき、好ましくは次のようにゲート駆動部400及びデータ駆動部500を制御する。
信号制御部600はまず、好ましくは外部のグラフィックコントローラ（図示せず）から入力映像信号R、G、B、及び入力制御信号を受信する。入力映像信号R、G、Bは好ましくは各画素PXの輝度情報を含む。その輝度情報では好ましくは、各画素の輝度が所定数の階調、例えば1024（＝2¹⁰）、256（＝2⁸）、又は64（＝2⁶）種類の階調で表されている。入力制御信号は好ましくは、垂直同期信号Vsync、水平同期信号Hsync、メインクロック信号MCLK、及びデータイネーブル信号DEを含む。ここで、１水平周期は、水平同期信号Hsync及びデータイネーブル信号DEの各周期に等しい。

信号制御部600は次に、入力映像信号R、G、Bを液晶表示パネルアセンブリ300及びデータ駆動部500の動作条件に合うように適切に処理し、映像信号DATに変換する。映像信号DATは好ましくはデジタル信号であり、特に各画素の階調の目標値を示す。信号制御部600は特に、液晶表示パネルアセンブリ300の表示特性に応じて入力映像信号R、G、Bの示す輝度情報を適切に補正する。その補正後の輝度情報が映像信号DATとしてデータ駆動部400に出力される。

信号制御部600は更に、入力制御信号に基づいてゲート制御信号CONT1及びデータ制御信号CONT2を生成する。ゲート制御信号CONT1はゲート駆動部400に出力され、データ制御信号CONT2と映像信号DATとはデータ駆動部500に出力される。

ゲート制御信号CONT1は好ましくは走査開始信号とゲートクロック信号とを含む。走査開始信号はゲート駆動部400に、ゲート線G₁〜G_nに対するゲートオン電圧Vonの印加開始のタイミングを示す。ゲートクロック信号はゲート駆動部400によってゲートオン電圧Vonの出力周期の制御に利用される。ゲート制御信号CONT1はまた、出力イネーブル信号を更に含む。出力イネーブル信号は、ゲート駆動部400がゲートオン電圧Vonを持続すべき期間を示す。

データ制御信号CONT2は好ましくは、水平同期開始信号、ロード信号、及びデータクロック信号を含む。水平同期開始信号は、データ駆動部500に各行の画素PXに対する映像信号DATの伝送開始を知らせる。ロード信号は、データ駆動部500にデータ線D₁〜D_mに対するデータ電圧の印加を促す。データ制御信号CONT2はまた、反転信号を更に含んでいても良い。データ駆動部500は反転信号に応じ、共通電圧Vcomに対するデータ電圧の極性を反転させる。データ制御信号CONT2はその上、選択信号を含む。選択信号は好ましくは２種類の集合から成り、各集合は更にｋ種類の信号から成る。各信号は、データ線の各グループに含まれるｋ本のデータ線のそれぞれに対応づけられている。データ駆動部500は選択信号に従い、各水平走査期間でｋ本のデータ線を順番に選択してデータ電圧を印加する。

ゲート駆動部400、データ駆動部500、信号制御部600、及び階調電圧生成部800は好ましくは、信号線G₁〜G_n、D₁〜D_m、及びスイッチング素子Qと共に下部表示パネル100に直に集積化されている。その他に、各部400、500、600、800が集積回路チップに組み込まれ、それらのチップが下部表示パネル100の上に直接実装され、又は可撓性印刷回路膜（flexible printed circuit film）を用いたＴＣＰ（tape carrier package）方式で実装されていても良い。それらのチップが、下部表示パネル100や上部表示パネル200とは別の印刷回路基板（printed circuit board）の上に実装されていても良い。また、各部400、500、600、800は単一のチップに集積化されていても良い。その場合、それらのいずれか、又はそれらのいずれかに含まれる回路素子がその単一のチップに外付けされていても良い。

上記の液晶表示装置は好ましくは、以下のように動作する。
まず、信号制御部600が外部のグラフィックコントローラから入力映像信号R、G、B及び入力制御信号を受信する。信号制御部600はそのとき、入力映像信号R、G、Bを適切に処理して映像信号DATに変換し、かつゲート制御信号CONT1及びデータ制御信号CONT2を生成する。信号制御部600はその後、ゲート制御信号CONT1をゲート駆動部400に送信し、データ制御信号CONT2と映像信号DATとをデータ駆動部500に送信する。

データ制御信号CONT2に従い、データ駆動部500は各行の画素PXに対する映像データDATを受信し、各画素PXに対する階調電圧をデータ電圧として選択する。こうして、デジタルの映像データDATがアナログのデータ電圧に変換される。データ駆動部500はその後、データ制御信号CONT2の示すタイミングでデータ電圧を目標のデータ線D₁〜D_mに対して印加する。データ駆動部500は特に、各水平走査期間に、データ制御信号CONT2に含まれる選択信号の示すタイミングで、各グループのデータ線に対して順番にデータ電圧を印加する。

ゲート駆動部400は、ゲート制御信号CONT1に従って水平走査期間ごとにゲートオン電圧Vonをゲート線G₁〜G_nに対して順番に、好ましくは１水平周期ずつ印加する。それにより、各ゲート線G₁〜G_nに連結されたスイッチング素子Qが１水平周期ずつオン状態に維持され、同じ画素の液晶キャパシタClcとデータ線との間の接続を維持する。各水平走査期間では、データ駆動部500から各グループのデータ線に対して順番に印加されたデータ電圧が、オン状態のスイッチング素子Qを通じてそのデータ線に接続された画素PXの画素電極191に対して印加される。

各画素PXでは、画素電極191に対して印加されたデータ電圧と共通電圧Vcomとの間の差によって液晶キャパシタClcが充電され、その両端電圧、すなわち画素電圧が調節される。その画素電圧によってその画素PXの液晶層3には電場が生じ、その電場の強さに応じて液晶分子の配列が変化する。それにより、その液晶層3を通過する光の偏光方向が変化する。この偏光方向の変化は、液晶表示パネルアセンブリ300の外面に接着された偏光子によってその画素PXの透過率の変化として現れる。こうして、その画素PXの輝度が映像信号DATの示す階調に調節される。

各水平周期で上記の過程を繰り返す。それにより、全てのゲート線G₁〜G_nに対して順番にゲートオン電圧Vonが印加され、全ての画素PXに対してデータ電圧が印加される。こうして、１フレームの映像が画素マトリクスの上に表示される。

１フレームの表示が終了すれば次のフレームの表示が開始される。そのとき、信号制御部600は、データ駆動部500に対して印加される反転信号の状態を制御し、データ駆動部500に、各画素PXに対して印加されるべきデータ電圧の極性を直前のフレームでの極性から反転させる（フレーム反転）。更に、同じフレーム内でもデータ駆動部500が反転信号の特性に応じ、同じデータ線を通じて伝達されるデータ電圧の極性を水平周期ごとに反転させ（行反転、点反転）、又は、同じ画素行に対して印加されるデータ電圧の極性をデータ線ごとに反転させても良い（列反転、点反転）。

信号制御部600は更に、データ制御信号CONT2に含まれる選択信号の波形をフレームごとに切り換える。それにより、データ駆動部500は、各水平周期の間に各グループのデータ線に対してデータ電圧を印加する順序をフレームごとに変える。

本発明の実施形態によるデータ駆動部500は好ましくは以下のように構成されている。ｍ本のデータ線D₁〜D_mが先頭から順にｋ本ずつグループ分けされているとき、データ駆動部500は好ましくはデータ駆動ＩＣと第２選択部330とをｍ／ｋ個ずつ含む。各データ駆動ＩＣは第２選択部330の１つに接続され、各第２選択部330がデータ線の１グループに、すなわちｋ本のデータ線に接続されている。データ駆動ＩＣは好ましくは下部表示パネル100の上に直接、又はＴＣＰ方式で実装されている。第２選択部330は好ましくは下部表示パネル100の上に直接集積化されている。その他に、第２選択部330がデータ駆動ＩＣに組み込まれていても良い。図３に、データ駆動部500に含まれる１つのデータ駆動ＩＣ及び第２選択部330のブロック図を示す。図３に示されているように、各データ駆動ＩＣは、シフトレジスタ510、ラッチ520、第１選択部530、デジタル−アナログ変換部540、及び出力バッファ550を有する。

ｍ／ｋ個のデータ駆動ＩＣの間では好ましくはシフトレジスタ510が縦続接続されている。先頭のシフトレジスタ510は、データ制御信号CONT2に含まれる水平同期開始信号STHを水平周期ごとに受信し、各水平同期開始信号STHに応じて映像信号DATの受信を開始する。そのシフトレジスタ510は、データ制御信号CONT2に含まれるデータクロック信号HCLKに同期して映像信号DATを受信する。それにより、そのシフトレジスタ510は、一行に並ぶｍ個の画素PXのうち、先頭のｋ個の画素に対する輝度情報を映像信号DATの中から抜き出してラッチ520に伝達する。更に、そのシフトレジスタ510は次段のシフトレジスタ510にシフトクロック信号を送出する。２段目以降のシフトレジスタ510は、水平同期開始信号STHに代え、前段のシフトレジスタから受信されるシフトクロック信号SCKに応じて映像信号DATの受信を開始する。それ以後は、各シフトレジスタ510は先頭のシフトレジスタ510と同様に動作する。それにより、（ｌ／ｋ）＋１段目（ｌ＝ｋ、２ｋ、…、ｍ−ｋ）のシフトレジスタ510は、一行に並ぶｍ個の画素のうち、ｌ＋１番目からｌ＋ｋ番目までのｋ個の画素に対する輝度情報を映像信号DATの中から抜き出し、同じデータ駆動ＩＣ内のラッチ520に伝達する。

ラッチ520は、シフトレジスタ510から伝達されたｋ個の画素PXに対する輝度情報を記憶する。ラッチ520は更に、データ制御信号CONT2に含まれるロード信号LOADに応じ、記憶されている輝度情報を第１選択部530に送信する。ここで、全てのデータ駆動ＩＣでラッチ520は同じロード信号LOADを同時に受信する。従って、ラッチ520による輝度情報の送信は、全てのデータ駆動ＩＣで同時に行われる。

第１選択部530は、ラッチ520からｋ個の画素PXに対する輝度情報を受信し、データ制御信号CONT2に含まれる第１選択信号群SEL1に応じ、１水平周期の間に各画素PXに対する輝度情報を順番にデジタル−アナログ変換部540に出力する。ここで、全てのデータ駆動ＩＣで第１選択部530は同じ第１選択信号群SEL1を同時に受信する。従って、第１選択部530による輝度情報の出力及び切り換えは、全てのデータ駆動ＩＣで同時に行われる。

デジタル−アナログ変換部540は好ましくは、階調電圧生成部800からは、共通電圧Vcomに対する極性が正である階調電圧と負である階調電圧との両方を受け、第１選択部530からは各画素PXに対する輝度情報を入力する。デジタル−アナログ変換部540は更に、データ制御信号CONT2に含まれる反転信号RVSに応じ、正の階調電圧と負の階調電圧とのいずれかから、輝度情報の示す階調に対応する階調電圧を選択し、出力バッファ550に出力する。

出力バッファ550は、デジタル−アナログ変換部540から出力された階調電圧をデータ電圧として第２選択部330に出力する。出力バッファ550は好ましくはデータ電圧を、次の階調電圧が入力されるまで安定に保持する。

（ｌ／ｋ）＋１番目（ｌ＝０、ｋ、２ｋ、…、ｍ−ｋ）の第２選択部330は、出力バッファ550からデータ電圧を入力し、データ制御信号CONT2に含まれる第２選択信号群SEL2に応じ、ｌ＋１番目からｌ＋ｋ番目までのｋ本のデータ線D_l+1〜D_l+kに対して順番に印加する。ここで、全ての第２選択部330は同じ第２選択信号群SEL2を同時に受信する。従って、全ての第２選択部330はデータ電圧の出力及び切り換えを同時に行う。

以上のように、データ駆動部500は、同じデジタル−アナログ変換部540を利用してｋ本のデータ線D_l+1〜D_l+kに対してデータ電圧を順番に印加する。

図４にデータ駆動ＩＣと第２選択部330との更に詳細なブロック図を示す。図４に示されているように、ラッチ520は好ましくはｋ個のラッチ回路521、522、…、52kを含む。各ラッチ回路521、522、…、52kは、シフトレジスタ510から出力されるｋ個の画素PXに対する映像信号DATを画素別に保持する。第１選択部530はｋ個のスイッチング素子S1、S2、…、Skを含む。各スイッチング素子S1、…、Skの入力端子はラッチ回路521、522、…、52kの一つに連結され、出力端子は同じデジタル−アナログ変換部540に連結されている。その場合、第１選択信号群SEL1は好ましくはｋ種類の第１選択信号SEL11、…、SEL1kを含む。各スイッチング素子S1、S2、…、Skの制御端子は第１選択信号SEL11、…、SEL1kを１種類ずつ入力する。各スイッチング素子S1、S2、…、Skは、各第１選択信号SEL11、SEL12、…、SEL1kに応じて個別にオンオフし、各ラッチ回路521、522、…、52kをデジタル−アナログ変換部540に接続し、又はデジタル−アナログ変換部540から分離する。第２選択部330はｋ個のスイッチング素子SW1、SW2、…、SWkを含む。各スイッチング素子SW1、SW2、…、SWkの入力端子は同じ出力バッファ550に連結され、出力端子は各データ線D_l+1〜D_l+kに連結されている。その場合、第２選択信号群SEL2は好ましくはｋ種類の第２選択信号SEL21、…、SEL2kを含む。各スイッチング素子SW1、SW2、…、SWkの制御端子は第２選択信号SEL21、…、SEL2kを１種類ずつ入力する。各スイッチング素子SW1、SW2、…、SWkは、各第２選択信号SEL21、SEL22、…、SEL2kに応じて個別にオンオフし、出力バッファ550をｋ本のデータ線D_l+1〜D_l+kのそれぞれに接続し、又は各データ線から分離する。尚、第２選択部330が液晶表示パネルアセンブリ300に集積化されている場合、スイッチング素子SW1、SW2、…、SWkは好ましくは、各画素PXのスイッチング素子Qと同様に薄膜トランジスタから構成されている。

信号制御部600は好ましくは、選択信号群SEL1、SEL2を図５又は図６のいずれかに示されている波形で生成する。
図５及び図６に共通に示されているように、信号制御部600は好ましくは、第１選択信号群SEL1と第２選択信号群SEL2とを実質的に同じ波形で、かつ同位相で生成する。具体的には、信号制御部600はまずゲート制御信号CONT1によってゲート駆動部400に、各フレーム1FT、2FTで各ゲート線G₁〜G_nに対するゲート信号g₁、…、g_nのレベルを順番に１水平周期ずつゲートオン電圧Vonに維持させる。信号制御部600は次に、各ゲート線G₁〜G_nにおいて各ゲート信号g₁、…、g_nのレベルがゲートオン電圧Vonに維持されている間、すなわち各水平走査期間1Hに、各選択信号群SEL1、SEL2に含まれるｋ種類の選択信号SEL11〜SEL1k、SEL21〜SEL2kを所定の順序で所定時間ずつアクティブにする。特にｉ番目（ｉ＝１、２、…、ｋ）の第１選択信号SEL1iとｉ番目の第２選択信号SEL2iとを同じ期間にアクティブにする。それにより、各データ駆動ＩＣでは第１選択部530のスイッチング素子S1、S2、…、Skが所定の順序でターンオンし、各ラッチ回路521、522、…、52kを所定の順序でデジタル−アナログ変換部540に接続する。一方、第２選択部330ではスイッチング素子SW1、SW2、…、SWkが第１選択部530のスイッチング素子S1、S2、…、Skと同じ順序でターンオンし、出力バッファ550をｋ本のデータ線D_l+1〜D_l+kに所定の順序で接続する。その結果、データ駆動部500ではいずれのデータ駆動ＩＣでも、ｉ番目のラッチ回路52iから１つの画素PXに対する輝度情報がデジタル−アナログ変換部540に送られるときは、その輝度情報に対応するデータ電圧が出力バッファ550からｉ番目のデータ線D_l+iに対して出力される。信号制御部600は更に、同じフレーム1FT、2FTの範囲内では全ての水平走査期間1Hにおいて、ｋ種類の選択信号SEL11〜SEL1k、SEL21〜SEL2kを同じ順序でアクティブにする。

信号制御部600は各フレーム1FTの終了時、ゲート駆動部400に、最後のゲート線G_nに対するゲート信号g_nのレベルをゲートオン電圧Vonからゲートオフ電圧Voffに切り換えさせた時点から所定の休止期間BTが経過した後、次のフレーム2FTにおけるゲート信号のレベルの切り換えをゲート駆動部400に開始させる。

図５に示されている例では、信号制御部600は、各水平走査期間1Hに各選択信号群SEL1、SEL2のｋ種類の選択信号SEL11〜SEL1k、SEL21〜SEL2kをアクティブにする順序を、フレームごとに反転させる。例えば、ｋ種類の選択信号SEL11〜SEL1k、SEL21〜SEL2kを第１フレーム1FTでは先頭のものSEL11、SEL21から順にアクティブにした場合、次の第２フレーム2FTでは最後のものSEL1k、SEL2kから逆順でアクティブにする。それにより、第１フレーム1FTでは、先頭のラッチ回路521から順に各画素PXに対する輝度情報がデジタル−アナログ変換部540に送られ、出力バッファ550は各輝度情報に対応するデータ電圧を先頭のデータ線D_l+1から順に出力する。第２フレーム2FTでは、最後のラッチ回路52kから逆順に各画素PXに対する輝度情報がデジタル−アナログ変換部540に送られ、出力バッファ550は各輝度情報に対応するデータ電圧を最後のデータ線D_l+kから逆順に出力する。

図６に示されている例では、信号制御部600は、各水平走査期間1Hに各選択信号群SEL1、SEL2のｋ種類の選択信号SEL11〜SEL1k、SEL21〜SEL2kをアクティブにする順序を、フレームごとに循環的に変える。例えば、ｋ種類の選択信号SEL11〜SEL1k、SEL21〜SEL2kを第１フレーム1FTでは先頭のものSEL11、SEL21から順にアクティブにした場合、次の第２フレーム2FTでは最後のものSEL1k、SEL2kを先にアクティブにし、その後、先頭のものSEL11、SEL21からｋ−１番目のものSEL1(k−1)、SEL2(k−1)まで順番にアクティブにする。更に、第３フレーム3FTではｋ−１番目のものSEL1(k−1)、SEL2(k−1)、及び最後のものSEL1k、SEL2kを先にアクティブにし、続いて、先頭のものSEL11、SEL21からｋ−２番目のものSEL1(k−2)、SEL2(k−2)までを順番にアクティブにする。それにより、第１フレーム1FTでは、先頭のラッチ回路521から順に輝度情報がデジタル−アナログ変換部540に送られ、出力バッファ550は各輝度情報に対応するデータ電圧を先頭のデータ線D_l+1から順に出力する。第２フレーム2FTでは、先に最後のラッチ回路52kから輝度情報がデジタル−アナログ変換部540に送られ、次に先頭のラッチ回路521からｋ−１番目のラッチ回路52(k−1)までの順に輝度情報がデジタル−アナログ変換部540に送られる。一方、出力バッファ550は各輝度情報に対応するデータ電圧を、まず最後のデータ線D_l+kから出力し、続いて先頭のデータ線D_l+1からｋ−１番目のデータ線D_l+(k-1)までの順に出力する。第３フレーム3FTでは、先にｋ−１番目のラッチ回路52(k−1)と最後のラッチ回路52kとから輝度情報がデジタル−アナログ変換部540に送られ、次に先頭のラッチ回路521からｋ−２番目のラッチ回路52(k−2)までの順に輝度情報がデジタル−アナログ変換部540に送られる。一方、出力バッファ550は各輝度情報に対応するデータ電圧を、まずｋ−１番目のデータ線D_l+(k-1)と最後のデータ線D_l+kとに出力し、続いて先頭のデータ線D_l+1からｋ−２番目のデータ線D_l+(k-2)までの順に出力する。

各第２選択部330では、ｋ個のスイッチング素子SW1〜SWkのいずれか１個がオン状態に維持されている間、残りのスイッチング素子がオフ状態に維持されている。従って、その第２選択部330に連結されているｋ本のデータ線D_l+1〜D_l+kのいずれか１本が出力バッファ550に接続されている間、残りのデータ線は出力バッファ550から分離され、見かけ上はフローティング状態に維持されている。しかし、厳密にはそれらｋ本のデータ線D_l+1〜D_l+kの間には寄生容量が存在する。従って、出力バッファ550に接続されているデータ線の電圧が、出力バッファ550からのデータ電圧の印加や、そのデータ線に連結されているスイッチング素子Qのターンオンに伴って変動すれば、その電圧変動が寄生容量を通し、特にそのデータ線に隣接する２本のデータ線の電圧を大きく変動させる。それら２本のデータ線に連結されている各画素PXでは、それらのデータ線の電圧変動時にスイッチング素子Qがオン状態に維持されていれば画素電圧が変動する。従って、各水平走査期間1Hでは、ｋ本のデータ線D_l+1〜D_l+kに接続された、同じ行に並ぶｋ個の画素PXのうち、データ電圧が先に印加された画素ほど、画素電圧がデータ電圧から大きく変動しやすい。

本発明の実施形態では上記のとおり、信号制御部600が、各水平走査期間1Hに各選択部510、330のｋ個のスイッチング素子S1〜Sk、SW1〜SWkをターンオンさせる順序を、フレームごとに反転させ、又は循環的に変える。それにより、各第２選択部330に連結されているｋ本のデータ線D_l+1〜D_l+kに対してデータ電圧を印加する順序を、フレームごとに反転させ、又は循環的に変える。その場合、同じ水平走査期間1Hにオン状態のスイッチング素子Qを通してそれらｋ本のデータ線D_l+1〜D_l+kに接続されたｋ個の画素が、フレームごとに逆の順序で、又は循環的に変わる順序でデータ電圧を受ける。従って、それらｋ個の画素間では、データ電圧を受けた後、データ線との接続をそのまま維持される時間がフレームごとに変わる。その時間は特に、図５では２フレームに等しい周期で変わり、図６ではｋフレームに等しい周期で変わる。それにより、それらｋ個の画素間では、図５の場合はその時間の２フレーム当たりの平均値が均一化され、図６の場合はその時間のｋフレーム当たりの平均値が均一化される。その結果、それらｋ個の画素間では実際の画素電圧とデータ電圧との間の差が均一化されるので、画素間でのその差の偏りに起因する画面上の輝度のムラが視覚されない程度まで抑えられる。

以上、本発明の好ましい実施形態について詳細に説明した。しかし、本発明の技術的範囲は上記の実施形態に限定されるわけではない。当業者であれば、特許請求の範囲で定義されている本発明の基本概念を利用して上記の実施形態を種々に変形し、又は改良できるであろう。従って、それらの変形及び改良も本発明の技術的範囲に属すると解されるべきである。

本発明の一実施形態による液晶表示装置のブロック図 図１に示されている１つの画素の模式図 図１に示されているデータ駆動部に含まれる１つのデータ駆動ＩＣのブロック図 図３に示されているラッチ、第１選択部、及び第２選択部の詳細を示すブロック図 図１に示されている液晶表示装置で利用されるゲート信号と選択信号との一例を示す波形図 図１に示されている液晶表示装置で利用されるゲート信号と選択信号との別の例を示す波形図

符号の説明

100 下部表示パネル
191 画素電極
200 上部表示パネル
300 液晶表示パネルアセンブリ
330 第２選択部
400 ゲート駆動部
500 データ駆動部
510 シフトレジスタ
520 ラッチ
530 第１選択部
540 デジタル−アナログ変換部
550 出力バッファ
600 信号制御部
800 階調電圧生成部

Claims (15)

1. マトリクス状に配列された複数の画素を含む表示パネル、
   各画素行に対してゲートオン電圧を順番に印加するゲート駆動部、及び、
   前記ゲート駆動部が１つの画素行に対してゲートオン電圧を印加する間に、同じ行に並ぶ異なる画素に対してデータ電圧を、フレームごとに異なる順序で印加するデータ駆動部、
   を有する表示装置。
2. 前記データ駆動部は画素列を少なくとも２つずつグループに分け、同じフレームでは、前記ゲート駆動部が各画素行に対してゲートオン電圧を印加する期間ごとに、各グループの画素列に対してデータ電圧を同じ順序で印加する、請求項１に記載の表示装置。
3. 前記データ駆動部は、同じ行の画素に対してデータ電圧を印加する順序をフレームごとに反転させる、請求項１に記載の表示装置。
4. 前記データ駆動部は、フレームごとに各行の異なる画素から順にデータ電圧を印加する、請求項１に記載の表示装置。
5. 前記データ駆動部は、各画素行で最初にデータ電圧を印加する画素をフレームごとに１つずつ移す、請求項４に記載の表示装置。
6. 前記データ駆動部は、
   同じ行に並ぶ所定数の画素に対する映像信号を記憶するラッチ、
   前記ラッチに記憶された各画素に対する映像信号を順番に出力する第１選択部、
   前記第１選択部から受信される映像信号をデータ電圧に変換するデジタル−アナログ変換部、及び、
   前記第１選択部による映像信号の出力順序に合わせた順序で、前記デジタル−アナログ変換部から前記所定数の画素にデータ電圧を伝達する第２選択部、
   を有する、請求項１に記載の表示装置。
7. 前記ラッチは、前記所定数の画素のそれぞれに対する映像信号を個別に記憶する複数のラッチ回路を含む、請求項６に記載の表示装置。
8. 前記第１選択部は、前記複数のラッチ回路のそれぞれと前記デジタル−アナログ変換部との間に１つずつ接続されている複数の第１スイッチング素子を含み、
   前記第２選択部は、前記デジタル−アナログ変換部と前記所定数の画素のそれぞれとの間に１つずつ接続されている複数の第２スイッチング素子を含む、
   請求項７に記載の表示装置。
9. 前記ゲート駆動部が各画素行に対してゲートオン電圧を印加する期間ごとに、前記第１選択部と前記第２選択部とは前記複数の第１スイッチング素子と前記複数の第２スイッチング素子とを同じ順序でターンオンさせる、請求項８に記載の表示装置。
10. 前記第２選択部は前記表示パネルの上に配置されている、請求項６に記載の表示装置。
11. 各水平走査期間に少なくとも２つの画素に対する映像信号をラッチに保存する段階、
    前記ラッチに保存された前記少なくとも２つの画素のそれぞれに対する映像信号を前記水平走査期間に前記ラッチからデジタル−アナログ変換部へ、フレームごとに異なる順序で出力する段階、
    前記ラッチから出力された映像信号を前記デジタル−アナログ変換部でデータ電圧に変換する段階、及び、
    前記デジタル−アナログ変換部から前記少なくとも２つの画素に対してデータ電圧を、前記水平走査期間に前記順序に合わせた順序で印加する段階、
    を有する表示装置の駆動方法。
12. 同じフレームの各水平走査期間では、前記ラッチから前記デジタル−アナログ変換部へ映像信号を同じ順序で出力し、前記デジタル−アナログ変換部から前記少なくとも２つの画素に対してデータ電圧を同じ順序で印加する、請求項１１に記載の表示装置の駆動方法。
13. 前記ラッチから前記デジタル−アナログ変換部へ映像信号を出力する順序と、前記デジタル−アナログ変換部から前記少なくとも２つの画素に対してデータ電圧を印加する順序とをフレームごとに反転させる、請求項１１に記載の表示装置の駆動方法。
14. 前記デジタル−アナログ変換部から前記少なくとも２つの画素に対してデータ電圧を印加する段階では、フレームごとに異なる画素からデータ電圧を印加する、請求項１１に記載の表示装置の駆動方法。
15. 前記デジタル−アナログ変換部から前記少なくとも２つの画素に対してデータ電圧を印加する段階では、前記少なくとも２つの画素のうち、最初にデータ電圧を印加する画素をフレームごとに１つずつ移す、請求項１４に記載の表示装置の駆動方法。
    

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