JP2006317615A

JP2006317615A - 表示装置

Info

Publication number: JP2006317615A
Application number: JP2005138623A
Authority: JP
Inventors: Hirokazu Seki; 浩和関
Original assignee: Toshiba Matsushita Display Technology Co Ltd
Current assignee: Japan Display Central Inc
Priority date: 2005-05-11
Filing date: 2005-05-11
Publication date: 2006-11-24
Also published as: US20060256062A1

Abstract

【課題】データ転送を行うための消費電力を低減する。
【解決手段】表示装置は複数の画素を有する表示パネルと、デジタル画像信号を構成する複数の画素データに対応して複数の画素ＰＸを駆動するソースドライバ２０と、複数の画素データを所定数ずつ並列的に差動信号バス群ＤＢを介してソースドライバ２０に転送しながらソースドライバ２０を制御するコントローラ５とを備える。コントローラ５はソースドライバ２０に転送すべき所定数の画素データが同一である場合にこれら所定数の画素データの１つを差動信号バス群ＤＢ内の特定差動信号バスＤＢＲに出力し、特定差動信号線ＤＢＲからの画素データを所定数の対応画素に共通に割り当てるようにソースドライバ２０を制御する構成を有する。
【選択図】図２

Description

本発明は、デジタル画像信号に対応した画像を表示する表示装置に関する。

液晶表示装置に代表される平面表示装置は、パーソナルコンピュータ、情報携帯端末、テレビジョン受像機、あるいはカーナビゲーションシステム等の表示装置として広く利用されている。

一般的な液晶表示装置は、複数の液晶画素のマトリクスアレイを含む表示パネル、これら液晶画素を駆動する駆動回路、および駆動回路を制御する制御回路を備える。表示パネルは、一般にアレイ基板および対向基板間に液晶層を挟持した構造を有する。アレイ基板はマトリクス状に配置される複数の画素電極を有し、対向基板はこれら画素電極に対向する共通電極を有する。画素電極および共通電極はこれら電極間に配置される液晶層の画素領域と共に液晶画素を構成し、画素領域内の液晶分子配列を画素電極および共通電極間の電界によって制御する。制御回路は外部から供給される映像信号から周期的に抽出されるデジタル画像信号を内部記憶装置に保存し、このデジタル画像信号を構成する画素データの配列順序および表示タイミングを表示パネルに適合するように設定して駆動回路を制御する。駆動回路は例えば複数の画素の行を順次選択し、選択行の画素に対する画素データをそれぞれ画素電圧にデジタル−アナログ（Ｄ／Ａ）変換してこれら画素の画素電極に出力する。画素電圧は共通電極の電位を基準として画素電極に印加される電圧である。

駆動回路には、例えばドライバＩＣが選択行の画素に対する画素データをそれぞれ画素電圧に変換してこれら画素の画素電極に供給するために設けられる。この場合、制御回路はデジタル画像信号、水平クロック信号、水平スタート信号、水平ストローブ信号、極性信号等によりドライバＩＣを制御する。具体的な制御例では、水平スタート信号が最初に制御回路から出力され、続いて各選択行の画素データが水平クロック信号と共に制御回路から出力される。これら画素データは例えば所定数ずつ並列的に差動信号バス群を介してドライバＩＣに転送される（例えば、特許文献１を参照）。ドライバＩＣでは、これら画素データが水平クロック信号に同期して所定数単位に差動信号バス群から取り込まれラッチ回路に並列的に保持される。１行分の画素データが全てラッチ回路に格納されると、これら画素データは制御回路からのストローブ信号に同期してＤ／Ａ変換される。極性信号はこのＤ／Ａ変換において画素電圧の極性を指定するために用いられる。
特開２００４−３２５８２０号公報

近年では、モバイル端末に用いられる液晶表示装置でも高精細化が求められ、１行分の画素数が増大する傾向にある。この画素数の増大は差動信号バス群を介して転送される画素データ数を増大させる結果となるため、バッテリを使用することが多いモバイル端末においてデータ転送を行うための消費電力を無視することができなかった。

本発明はこのような問題点に鑑みてなされたものであり、データ転送を行うための消費電力を低減することができる表示装置を提供することにある。

本発明によれば、複数の画素を有する表示パネルと、デジタル画像信号を構成する複数の画素データに対応して複数の画素を駆動する駆動回路と、複数の画素データを所定数ずつ並列的に差動信号バス群を介して駆動回路に転送しながら駆動回路を制御する制御回路とを備え、制御回路は駆動回路に転送すべき所定数の画素データが同一である場合にこれら所定数の画素データの１つを差動信号バス群内の特定差動信号バスに出力し、特定差動信号バスからの画素データを所定数の対応画素に共通に割り当てるように駆動回路を制御する構成を有する表示装置が提供される。

この表示装置では、制御回路が駆動回路に転送すべき所定数の画素データが同一である場合にこれら所定数の画素データの１つを差動信号バス群内の特定差動信号バスに出力し、特定差動信号バスからの画素データを所定数の対応画素に共通に割り当てるように駆動回路を制御する構造を有する。すなわち、特定差動信号バスを除いた残りの差動信号バスにおいて電位を遷移させる必要がないため、これら残りの差動信号バスにおいて実効的なデータ転送周波数を低下させることができる。従って、データ転送を行うための消費電力を低減できる。

以下、本発明の一実施形態に係る液晶表示装置について添付図面を参照して説明する。図１はこの液晶表示装置１の回路構成を概略的に示す。液晶表示装置１は、複数の液晶画素ＰＸを有する表示パネルＤＰ、これら液晶画素ＰＸを駆動する駆動回路ＤＲ、および駆動回路ＤＲを制御する制御回路ＣＮＴを備える。表示パネルＤＰはアレイ基板２および対向基板３間に液晶層４を挟持した構造である。

アレイ基板２は、例えばガラス等の透明絶縁基板上にマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って配置される複数のゲート線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って配置される複数のソース線Ｘ（Ｘ１〜Ｘｎ）、これらゲート線Ｙおよびソース線Ｘの交差位置近傍に配置される画素スイッチング素子Ｗ、および複数のゲート線Ｙを１水平表示期間に１本の割合で順次駆動するゲートドライバ１０、および各ゲート線Ｙが駆動される間に複数のソース線Ｘを駆動するソースドライバ２０を有する。各画素スイッチング素子Ｗは例えばポリシリコン薄膜トランジスタからなる。この場合、薄膜トランジスタのゲートが１ゲート線Ｙに接続され、ソース−ドレインパスが１ソース線Ｘおよび１画素電極ＰＥ間にそれぞれ接続される。駆動回路ＤＲはゲートドライバ１０およびソースドライバ２０を含む。ゲートドライバ１０は画素スイッチング素子Ｗと同一工程で同時に形成されるポリシリコン薄膜トランジスタを用いて構成される。また、ソースドライバ２０はＣＯＧ（Chip On Glass）技術によりアレイ基板２にマウントされたドライバＩＣのチップである。但し、ソースドライバ１０およびソースドライバ２０は表示パネルＤＰの周囲にＴＣＰ（Tape Carrier Package）として配置されてもよい。

対向基板３は例えばガラス等の透明絶縁基板上に配置されるカラーフィルタ（図示せず）、および複数の画素電極ＰＥに対向してカラーフィルタ上に配置される共通電極ＣＥ等を含む。カラーフィルタはそれぞれ赤、緑、および青色でストライプ状に形成された複数の着色層からなり、これら着色層は行方向において繰り返されるように並ぶ。各画素電極ＰＥおよび共通電極ＣＥは例えばＩＴＯ等の透明電極材料からなり、画素電極ＰＥおよび共通電極ＣＥ間に配置されこれら電極ＰＥ，ＣＥからの電界に対応した液晶分子配列に制御される液晶層４の画素領域と共に液晶画素ＰＸを構成する。また、全ての画素ＰＸは補助容量Ｃｓを有する。これら補助容量Ｃｓはアレイ基板２側において複数行の画素電極ＰＥにそれぞれ容量結合した複数の補助容量線を共通電極ＣＥに電気的に接続することにより得られる。

制御回路ＣＮＴは外部から供給される映像信号から１水平走査期間毎に抽出される１行分のデジタル画像信号DATAを保存し、このデジタル画像信号DATAを構成する複数の画素データの配列順序および表示タイミングを表示パネルに適合するように設定して駆動回路ＤＲを制御する。制御回路ＣＮＴには、コントローラ５、コモン電圧発生回路６、階調基準電圧発生回路７が設けられる。コントローラ５は表示パネルＤＰに画像を表示させるためにコモン電圧発生回路６、階調基準電圧発生回路７、ゲートドライバ１０、ソースドライバ２０を制御する。コモン電圧発生回路６は対向基板３上の共通電極ＣＥに対してコモン電圧Ｖcomを発生する。階調基準電圧発生回路７は各画素ＰＸに対する例えば６ビットの画素データを画素電圧に変換するために用いられる所定数の階調基準電圧VREFを発生する。

コントローラ５は、１垂直走査期間（１Ｖ）において順次複数のゲート線Ｙを選択するための制御信号ＣＴＹ、および各ゲート線Ｙが選択される１水平走査期間（１Ｈ）毎に選択行の画素ＰＸに対する画素データを複数のソース線Ｘにそれぞれ割り当てるための制御信号ＣＴＸ等を発生する。制御信号ＣＴＹはコントローラ５からゲートドライバ１０に供給され、制御信号ＣＴＸはデジタル画像信号DATAと共にコントローラ５からソースドライバ２０に供給される。制御信号ＣＴＸは水平スタート信号ＳＴＨ、水平クロック信号ＣＫＨ、水平ストローブ信号ＳＴＢ、極性信号ＰＯＬ等が含まれる。

ゲートドライバ１０は制御信号ＣＴＹの制御により複数のゲート線Ｙを順次選択し、画素スイッチング素子Ｗを１水平走査期間だけ導通させる走査信号を選択ゲート線Ｙに供給する。ソースドライバ２０は階調基準電圧発生回路７から発生される所定数の階調基準電圧を用い、選択行の画素ＰＸに対する画素データをそれぞれ画素電圧にＤ／Ａ変換して複数のソース線Ｘに供給する。これにより、これらソース線Ｘ上の画素電圧は選択ゲート線Ｙからの走査信号で導通した１行分の画素スイッチング素子Ｗを介してそれぞれ選択行の画素ＰＸの画素電極ＰＥに印加される。画素電圧は共通電極ＣＥの電位を基準として画素電極ＰＥに印加される電圧であり、画素ＰＸの透過率は画素電極ＰＥおよび対向電極ＣＥ間の電位差に対応して決定される。

図２は図１に示すコントローラ５およびソースドライバ２０の構造を概略的に示し、図３は図２に示すソースドライバの構造をさらに詳細に示す。

コントローラ５はラインメモリ５１およびトランスミッタ５１を含み、ソースドライバはレシーバ２１、ラッチ回路２２、およびＤ／Ａコンバータ２３を含む。トランスミッタ５１およびレシーバ２１は、差動信号バス群ＤＢに接続される。ラインメモリ５１は外部から供給される映像信号から１水平走査期間毎に抽出されるデジタル画像信号DATAを数ライン（行）分格納する内部記憶装置である。この内部記憶装置では、１ライン分のデジタル画像信号DATAを一領域から出力する間に次の１ライン分のデジタル画像信号DATAを他の一領域に格納可能に構成されている。トランスミッタ５１はラインメモリ５１に順次格納される１行分のデジタル画像信号DATAを構成する複数の画素データをレシーバ２１に送出すると共に、これら画素データの送出タイミングに適合した水平スタート信号ＳＴＨおよび水平クロック信号ＣＫＨをレシーバ２１に送出する。

差動信号バス群ＤＢは所定数、例えば３つの差動信号バスＤＢＲ，ＤＢＧ，ＤＢＢを含む。これら差動信号バスＤＢＲ，ＤＢＧ，ＤＢＢはトランスミッタ５１から３個ずつ出力される赤画素、緑画素、および青画素用の画素データを転送するために設けられいる。画素データが６ビットである場合には、差動信号バスＤＢＲ，ＤＢＧ，ＤＢＢの各々が６ビット画素データを３ビットずつ転送する３対の差動信号線を含む。この場合、画素データの奇数ビットおよび偶数ビットが一対の差動信号線に交互に割り当てられ、これら一対の差動信号線の電位がデータ転送時にビット値に対応した相補的な関係に設定される。具体的には、これら差動信号線のいずれか一方が高レベルの電位に変化し、他方が低レベルの電位に変化する。

コントローラ５はさらに比較器５３を含む。この比較器５３はトランスミッタ５１からレシーバ２１に転送すべき所定数の画素データを互いに比較し、これら画素データが同一であるときに検出信号ＤＴを発生する。この検出信号ＤＴはトランスミッタ５１およびレシーバ２１に供給され、差動信号バスＤＢＲ，ＤＢＧ，ＤＢＢのうちの１つ、例えば差動信号バスＤＢＲを特定差動信号バスとしてこの特定差動信号バスＤＢＲ以外の差動信号バスＤＢＧ，ＤＢＢの電位関係を変化させないようにトランスミッタ５２を制御すると共に特定差動信号バスＤＢＲの電位関係を所定数、すななわち３個の画素データとして取り込むようにレシーバ２１を制御する。

レシーバ２１は差動信号バスＤＢＲ，ＢＢＧ，ＤＢＢから画素データを３個ずつ取り込み、ラッチ回路２２はレシーバ２１によって一緒に取り込まれる画素データを順次ラッチし、Ｄ／Ａコンバータ２３はラッチ回路２２に保持された１行分の画素データをそれぞれ画素電圧にＤ／Ａ変換する。

図３に示すように、レシーバ２１は偶数ビット用シフトレジスタＳＲ０、奇数ビット用シフトレジスタＳＲ１、およびｎ個の３ビットアナログスイッチＳＷを有し、ラッチ回路２２はｎ個の６ビットレジスタＲＧを有する。シフトレジスタＳＲ０はｎ／３個の出力端を有し、水平スタート信号ＳＴＨを水平クロック信号ＣＫＨの立下りに応答してシフトし順次これら出力端から選択信号を出力する。シフトレジスタＳＲ１は同じくｎ／３個の出力端を有し、水平スタート信号ＳＴＨを水平クロック信号ＣＫＨの立上りに応答してシフトし順次これら出力端から選択信号を出力する。ｎ個のアナログスイッチＳＷおよびｎ個のレジスタＲＧは３個ずつソース線Ｘ１〜Ｘ３，Ｘ４〜Ｘ６，…に割り当てられている。差動信号バスＤＢＲ，ＤＢＧ，ＤＢＢはそれぞれソース線Ｘ１〜Ｘ３用アナログスイッチＳＷの第１入力端，ソース線Ｘ４〜Ｘ６用アナログスイッチＳＷの第１入力端，…に接続される。さらに差動信号バスＤＢＲはｎ個全てのアナログスイッチＳＷの第２入力端に接続される。ソース線Ｘ１〜Ｘ３用アナログスイッチＳＷの出力端，ソースＸ４〜Ｘ６用アナログスイッチＳＷの出力端，…はソース線Ｘ１〜Ｘ３用レジスタＲＧの入力端，ソース線Ｘ４〜Ｘ６用レジスタＲＧの入力端，…にそれぞれ接続される。ｎ個全てのアナログスイッチＳＷは比較器５３からの検出信号ＤＴの制御により第１入力端子および第２入力端子の一方をｎ個のレジスタＲＧに接続するように切換える。検出信号ＤＴが比較器５３から供給されない状態では、これらアナログスイッチＳＷは例えば図４に示すように差動信号バスＤＢＲ，ＤＢＧ，ＤＢＢから得られる３個の画素データＳ１〜Ｓ３、Ｓ４〜Ｓ６、Ｓ７〜Ｓ９、…を対応レジスタＲＧに出力する。他方、検出信号ＤＴが比較器５３から供給される状態では、これらアナログスイッチＳＷが差動信号バスＤＢＲから得られる単一の画素データＳ１を３個の画素データとして対応レジスタＲＧに出力する。

ソース線Ｘ１〜Ｘ３用レジスタＲＧ，ソースＸ４〜Ｘ６用レジスタＲＧ，…はソース線Ｘ１〜Ｘ３用アナログスイッチＳＷ，ソースＸ４〜Ｘ６用アナログスイッチＳＷ，…から出力される３個の画素データＳ１〜Ｓ３、Ｓ４〜Ｓ６、Ｓ７〜Ｓ９、…の偶数ビット
および奇数ビットをシフトレジスタＳＲ０の対応出力端から出力される選択信号およびシフトレジスタＳＲ１の対応出力端から出力される選択信号にそれぞれ応答してラッチする。これにより、１行分の画素データがこのラッチ回路２２において３個ずつラッチされ、並列的に保持される。ストローブ信号ＳＴＢは１行分の画素データがラッチ回路２２に保持される毎にコントローラ５からＤ／Ａコンバータ２３に供給される。Ｄ／Ａコンバータ２３はラッチ回路２２に保持された１行分の画素データＳ１〜Ｓｎをストローブ信号ＳＴＢの立上りに同期して受け取ってそれぞれ画素電圧にＤ／Ａ変換し、ストローブ信号ＳＴＢの立下りに同期してソース線Ｘ１〜Ｘｎに出力する。極性信号ＰＯＬは例えば１行分の画素ＰＸがゲートドライバ１０で選択される１水平走査期間毎に反転される信号であり、これら画素電圧の極性はコントローラ５から極性信号ＰＯＬによって決定される。

上述の液晶表示装置では、比較器５３がトランスミッタ５１からレシーバ２１に転送すべき３個の画素データが同一である場合にこれら３個の画素データの１つを差動信号バス群ＤＢ内の特定差動信号バスＤＢＲに出力し、特定差動信号バスＤＢＲからの画素データを３個の対応画素ＰＸに共通に割り当てるように対応アナログスイッチＳＷを制御する構造を有する。すなわち、特定差動信号バスＤＢＲを除いた残りの差動信号バスＤＢＧ，ＤＢＢにおいて電位を遷移させる必要がないため、これら残りの差動信号バスＤＢＧ，ＤＢＢにおいて実効的なデータ転送周波数を低下させることができる。従って、データ転送を行うための消費電力を低減できる。

尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。

上述の実施形態では、３つの差動信号バスＤＢＲ，ＤＢＧ，ＤＢＢを設け、トランスミッタ５１からレシーバ２１に転送すべき３個の画素データが同一である場合にこれら３個の画素データの１つを特定差動信号バスＤＢＲに出力し、特定差動信号バスＤＢＲからの画素データを３個の対応画素ＰＸに共通に割り当てたが、差動信号バス数はさらに増大させてもよい。画素数の増大に伴って例えば６つの差動信号バスが設けられたときには、トランスミッタ５１からレシーバ２１に転送すべき６個の画素データが同一である場合にこれら６個の画素データの１つをこれら差動信号バスのうちの１つである特定差動信号バスに出力し、この特定差動信号バスからの画素データを６個の対応画素ＰＸに共通に割り当ててもよい。

また、これら６つの差動信号バスを２組に分けて、２個の比較器５３をこれら差動信号バスの組にそれぞれ割り当ててもよい。このときは、第１の比較器５３がトランスミッタ５１から第１組の差動信号バスを介してレシーバ２１に転送すべき３個の画素データが同一である場合にこれら３個の画素データの１つを第１組の差動信号バスの１つである特定差動信号バスに出力し、この特定差動信号バスからの画素データを３個の対応画素ＰＸに共通に割り当てると共に、第２の比較器５３がトランスミッタ５１から第２組の差動信号バスを介してレシーバ２１に転送すべき３個の画素データが同一である場合にこれら３個の画素データの１つを第２組の差動信号バスの１つである特定差動信号バスに出力し、この特定差動信号バスからの画素データを３個の対応画素ＰＸに共通に割り当てるようにする。

また、本発明は、デジタル画像データを構成する複数の画素データが所定数ずつ差動信号バス群ＤＢを介してコントローラ５からソースドライバ２０に転送される液晶表示装置だけでなく、これと同様にデータ転送を行うように構成された他の表示装置、例えば有機ＥＬ表示装置にも適用できる。

本発明の一実施形態に係る液晶表示装置の回路構成を概略的に示す図である。図１に示すコントローラおよびソースドライバの構造を概略的に示す図である。図２に示すソースドライバの構造をさらに詳細に示す図である。図３に示す差動信号バスを介して３ビットずつ転送される６ビット画素データを示す図である。

符号の説明

１…液晶表示装置、２…アレイ基板、３…対向基板、４…液晶層、５…コントローラ、６…コモン電圧発生回路、７…階調基準電圧発生回路、１０…ゲートドライバ、２０…ソースドライバ、２１…レシーバ、２２…ラッチ回路、２３…Ｄ／Ａコンバータ、５１…フレームメモリ、５２…トランスミッタ、５３…比較器、ＤＢ…差動信号バス群、ＤＢＲ，ＤＢＧ，ＤＢＢ…差動信号バス、ＰＥ…画素電極、ＣＥ…共通電極、ＰＸ…液晶画素、ＤＰ…表示パネル、ＤＲ…駆動回路、ＣＮＴ…制御回路、Ｘ…ソース線、Ｙ…ゲート線、Ｗ…画素スイッチング素子、ＳＲ０，ＳＲ１…シフトレジスタ、ＳＷ…アナログスイッチ、ＲＧ…レジスタ。

Claims

複数の画素を有する表示パネルと、デジタル画像信号を構成する複数の画素データに対応して前記複数の画素を駆動する駆動回路と、前記複数の画素データを所定数ずつ並列的に差動信号バス群を介して前記駆動回路に転送しながら前記駆動回路を制御する制御回路とを備え、前記制御回路は前記駆動回路に転送すべき所定数の画素データが同一である場合にこれら所定数の画素データの１つを前記差動信号バス群内の特定差動信号バスに出力し、前記特定差動信号バスからの画素データを所定数の対応画素に共通に割り当てるように前記駆動回路を制御する構成を有することを特徴とする表示装置。
前記制御回路は前記所定数の画素データを前記差動信号バス群に出力するトランスミッタを含み、前記駆動回路は前記差動信号バス群から前記所定数の画素データを取り込むレシーバおよび前記レシーバによって取り込まれた前記所定数の画素データをラッチするラッチ回路を含み、前記制御回路はさらに前記所定数の画素データを互いに比較しこれら画素データが同一であるときに前記特定差動信号バス以外の差動信号バスの電位関係を変化させないように前記トランスミッタを制御すると共に前記特定差動信号バスの電位関係を前記所定数の画素データとして取り込むように前記レシーバを制御する検出信号を発生する比較器を含むことを特徴とする請求項１に記載の表示装置。
前記ラッチ回路は前記差動信号バス群に接続され前記所定数の画素データを格納するレジスタ部を含み、前記レシーバは前記検出信号に応答して前記レジスタ部内の全レジスタの接続先を前記特定差動信号バスに切換える切換スイッチ部を含むことを特徴とする請求項２に記載の表示装置。
前記複数の画素は略マトリクス状に配置され、前記駆動回路は前記複数の画素の列に対してそれぞれ設けられる複数のソース線を駆動するドライバＩＣを含み、前記レシーバ部は前記ドライバＩＣに組み込まれることを特徴とする請求項２に記載の表示装置。
前記複数の画素は液晶画素であることを特徴とする請求項１に記載の表示装置。