JP2002278498A - 表示装置 - Google Patents

表示装置

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Abstract

(57)【要約】 【課題】 選択線Ｇによって選択されている間に第１の
アクティブ素子Ｑ１によって信号線Ｓのデータをメモリ
素子Ｍに取込み、そのメモリ素子Ｍの記憶内容に対応し
て電気光学素子を構成するアクティブ素子Ｑ２が参照線
Ｒの電圧ＶＤＤを有機ＥＬ素子６２に印加することで、
画素毎に記憶保持動作を行い、同一データの再書込みを
行わないようにして、省電力化を図るようにした表示装
置６１において、多階調表示を実現するにあたって、配
線数および消費電力を削減する。 【解決手段】 前記メモリ素子Ｍを、表示すべき階調に
対応したＭ１，Ｍ２とし、それに個別的に対応する第２
のアクティブ素子Ｑ３１，Ｑ３２と、相互に等しいビッ
ト順位の素子Ｑ３１，Ｑ３２の制御入力端間に共通に引
回され、択一的に選択されるビット選択線Ｂ１〜Ｂ６を
設け、選択線Ｇの非選択期間にデータを書込み、選択期
間にビット選択線Ｂ１〜Ｂ６をビットの重みの期間だけ
選択する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
やＥＬ（Electro Luminescence）ディスプレイなどとし
て好適に実現される薄型の表示装置に関し、特に画素に
メモリ機能を持たせたものに関する。
【０００２】
【従来の技術】近年、前記液晶ディスプレイ、ＥＬディ
スプレイ、ＦＥＤ（Field Emission Devise)ディスプレ
イ等の薄型の表示装置の開発が活発に行われている。な
かでも、液晶ディスプレイや薄膜ＥＬディスプレイは、
その軽量性、低消費電力性を活かし、携帯電話や携帯型
のパーソナルコンピュータ等の表示装置として注目され
いる。一方、これらの携帯機器では、搭載される機能が
増加の一途を辿り、電源用バッテリの高容量化は勿論の
こと、表示装置に対しても、更なる低消費電力化による
使用時間の長時間化が強く要求されている。
【０００３】この表示装置の低消費電力化のための手法
として、典型的な従来技術である特開平８−１９４２０
５号公報には、階調表示を低消費電力で行うために、各
画素毎にメモリ機能を持たせ、その記憶内容に対応した
基準電圧をスイッチングすることで、同一画像を表示す
る場合の周期的な再書込みを停止し、駆動回路の消費電
力を低減することが示されている。
【０００４】すなわち、図１７で示すように、第１のガ
ラス基板上には画素電極１がマトリクス状に配置されて
おり、その画素電極１間には横方向に走査線２が、縦方
向に信号線３が配置されている。また、走査線２と平行
に、参照線４が配置されている。走査線２と信号線３と
の交差部には後述するメモリ素子５が設けられ、該メモ
リ素子５と画素電極１との間にはスイッチ素子６が介在
されている。
【０００５】前記走査線２は１垂直周期毎に走査線ドラ
イバ７によって選択的に制御され、前記信号線３は１水
平周期毎に信号線ドライバ８によって一括して制御さ
れ、前記参照線４は参照線ドライバ９によって一括して
制御される。前記第１のガラス基板上には所定距離だけ
離れて第２のガラス基板が対向配置されており、該第２
のガラス基板の対向面には対向電極が形成されている。
そして、２つのガラス基板間に、表示材料として、電気
光学素子である液晶が封入されている。
【０００６】図１８は、図１７における各画素部の構成
を詳細に示す回路図である。相互に直交するように形成
された走査線２と信号線３との交差部に、２値データを
保持する前記メモリ素子５が形成されており、このメモ
リ素子５に保持されている情報は、ＴＦＴから成る３端
子の前記スイッチ素子６を介して出力される。スイッチ
素子６の制御入力端には前記メモリ素子５からの出力が
与えられ、一端には前記参照線４の基準電圧Ｖｒｅｆが
与えられ、他端には前記画素電極１から液晶層１０を介
して前記対向電極１１の共通電圧Ｖｃｏｍが与えられ
る。したがって、メモリ素子５の出力に応じてスイッチ
素子６の一端から他端への抵抗値が制御され、液晶層１
０のバイアス状態を調整している。
【０００７】この図１８の構成では、メモリ素子５に
は、Poly-Si ＴＦＴから成る２段のインバータ１２，１
３を用い、正帰還された形のメモリ回路、すなわちスタ
ティク型メモリ素子が用いられている。前記走査線２の
走査電圧Ｖｇがハイレベルとなり、該走査線２が選択さ
れると、ＴＦＴ１４が導通状態となり、信号線３から与
えられる信号電圧Ｖｓｉｇは、該ＴＦＴ１４を介してイ
ンバータ１２のゲート端子へ入力される。このインバー
タ１２の出力は、インバータ１３で反転されて該インバ
ータ１２のゲート端子に再入力され、こうしてＴＦＴ１
４が導通状態のときにインバータ１２に書込まれたデー
タが、同極性で該インバータ１２に帰還され、再度該Ｔ
ＦＴ１４が導通状態となるまで保持される。
【０００８】また、このようにPoly-Si ＴＦＴを用いて
スタティク型メモリ素子を画素毎に作込む別の構成が、
他の従来技術である特開平２−１４８６８７（特許２７
２９０８９）号公報に開示されている。図１９は、その
従来技術における各画素部の構成を示す回路図である。
この従来技術では、各画素は、複数のメモリセルｍ１，
ｍ２，…，ｍｎ（図１９では、ｎ＝４）と、定電流回路
２１と、前記各メモリセルｍ１〜ｍｎのデータによって
制御され、前記定電流回路２１の基準電流を作成するＦ
ＥＴｑ１〜ｑｎと、前記定電流回路２１からの電流で駆
動される有機ＥＬ素子２２とを備えて構成されている。
同じ画素に対応したメモリセルｍ１〜ｍｎには、共通に
ロー電極制御信号ｖｌが与えられ、また個別にｎビット
のコラム電極制御信号ｂ１〜ｂｎが与えられる。
【０００９】定電流回路２１は、ＦＥＴ２３，２４を用
いたカレントミラー回路であるので、有機ＥＬ素子２２
を流れる電流は、相互に並列に接続されたＦＥＴｑ１〜
ｑｎを流れる電流の総和である前記基準電流によって決
定され、またこのＦＥＴｑ１〜ｑｎを流れる電流は、メ
モリセルｍ１〜ｍｎに保存されたデータによって決定さ
れることになる。
【００１０】各メモリセルｍ１〜ｍｎは、たとえば図２
０で示すように構成されている。すなわち、前記ロー電
極制御信号ｖｌによって制御される入力用のインバータ
２５と、保持用のインバータ２６と、帰還用のインバー
タ２７と、前記ロー電極制御信号ｖｌおよび入力用のイ
ンバータ２５の出力に応答して、前記保持用のインバー
タ２６のゲートに、前記コラム電極制御信号ｂ１〜ｂｎ
を入力するか、帰還用のインバータ２７の出力を帰還す
るのかを制御するＭＯＳ伝送ゲート２８，２９とを備え
て構成されている。したがって、保持用のインバータ２
６の出力が帰還用のインバータ２７およびＭＯＳ伝送ゲ
ート２９を介して該保持用のインバータ２６のゲートに
帰還されるスタティク型のメモリ素子構成となってい
る。
【００１１】また、さらに他の従来技術として、画像メ
モリを表示部の外に配置した液晶表示装置の回路構成
が、特開２０００−２２７６０８号公報に開示されてい
る。図２１は、その従来技術の表示基板のブロック図で
ある。この従来技術では、表示部３１は、ラインバッフ
ァ３２を介して画像メモリ３３に接続されている。前記
画像メモリ３３は、メモリセルがマトリクス状に配列さ
れたランダムアクセスメモリの構成となっており、表示
部３１の画素と同一のアドレス空間を有するビットマッ
プ構成を有している。
【００１２】アドレス信号３４は、メモリ制御回路３５
を介して、メモリライン選択回路３６およびコラム選択
回路３７へ入力される。前記アドレス信号３４によって
指定されたメモリセルが、図示しないコラム線およびラ
イン線によって選択され、そのメモリセルへ表示データ
３８が書込まれる。こうして書込まれた表示データ３８
は、メモリライン選択回路３６に入力されたアドレス信
号によって、選択画素を含む１ライン分のデータとして
ラインバッファ３２に出力される。ラインバッファ３２
は、表示部３１の信号配線に接続されているので、この
読出された表示データ３８は、図示しない信号配線へ出
力される。
【００１３】一方、前記アドレス信号３４はまた、アド
レスライン変換回路３９にも入力されており、表示部３
１の図示しないライン選択配線の内、前記アドレス信号
３４を変換して得られたライン選択配線が、表示ライン
選択回路４０によって選択され、選択電圧が印加され
る。このような動作によって、画像メモリ３３内の表示
データ３８が、表示部３１へ書込まれる。
【００１４】図２２は、前記表示部３１における各画素
の回路構成の一例を示す回路図である。ライン選択配線
４１が前記表示ライン選択回路４０によって選択される
ことで、該ライン選択配線４１に接続される制御ＴＦＴ
４２が制御され、信号配線４３を介して前記ラインバッ
ファ３２から与えられる表示データ３８は、共通配線４
４と前記制御ＴＦＴ４２との間に設けられるコンデンサ
４５に保持され、このコンデンサ４５の端子電圧によっ
て、駆動ＴＦＴ４６の導通／非導通状態が制御される。
前記駆動ＴＦＴ４６が導通状態となるか、または非導通
状態となるかによって、画素電極４７には、液晶基準配
線４８から与えられる電圧が、直接印加されるか、また
は前記駆動ＴＦＴ４６の端子間に設けられるコンデンサ
４９を介して間接的に印加されるかが決定される。
【００１５】また、図２３は、前記表示部３１における
各画素の回路構成の他の例を示す回路図である。この構
成では、液晶を駆動するＴＦＴとして、アナログスイッ
チ５１を用いている。このアナログスイッチ５１は、Ｐ
チャネルのＴＦＴ５２およびＮチャネルのＴＦＴ５３か
ら構成されており、該アナログスイッチ５１を駆動する
ために、サンプリングコンデンサ５４，５５およびサン
プリングＴＦＴ５６，５７から成るなるメモリ回路が、
前記各ＴＦＴ５２，５３にそれぞれ対応して２系統設け
られている。
【００１６】前記サンプリングＴＦＴ５６，５７は、相
互に極性の異なる２本のデータ配線５８，５９にそれぞ
れ接続されるとともに、共通に前記ライン選択配線４１
に接続され、ライン選択配線４１によって該サンプリン
グＴＦＴ５６，５７の導通／非導通状態が制御され、サ
ンプリングコンデンサ５４，５５に前記データ配線５
８，５９の電圧Ｄ，／Ｄがそれぞれ蓄えられる。なお、
このアナログスイッチ５１を駆動するための極性の異な
る電圧Ｄ，／Ｄを、上記のようにメモリ回路を２系統設
けて蓄えるのではなく、画素内部に設けたインバータ回
路で生成する構成や、メモリ回路の構成としては、半導
体に用いられるメモリ回路の構成をＴＦＴを用いて表示
部３１上に実現してもよいことが記載されている。
【００１７】このように、特開２０００−２２７６０８
号には、液晶ディスプレイ用の表示部３１外に画像メモ
リ３３を持ったポリシリコンＴＦＴ基板の構成が開示さ
れている。
【００１８】
【発明が解決しようとする課題】しかしながら、特開平
８−１９４２０５号の従来技術では、図１８に示すよう
に、１つの画素が、液晶層１０と、液晶駆動用のスイッ
チ素子６と、１ビットのメモリ素子５とから構成されて
おり、１つの液晶素子当たり白黒２値表示はできても、
３階調以上の多階調表示はできないという問題がある。
【００１９】同様に、特開２０００−２２７６０８号の
従来技術でも、図２２に示すように、１つの画素には、
液晶素子と、コンデンサ４５から成る１ビットのメモリ
素子しか構成されないので、上記１つの液晶素子当り、
白黒２値表示しかできないという問題がある。
【００２０】この点、特開平２−１４８６８７号の従来
技術では、図１９に示すように、１つの画素が、有機Ｅ
Ｌ素子２２と、カレントミラー回路２１と、複数のメモ
リセルｍ１〜ｍｎとを備えて構成されており、前記メモ
リセルｍ１〜ｍｎの状態を書換えることで、前記多階調
表示を実現することができる。
【００２１】ところが、図１９の構成では、多階調表示
に必要なメモリセル数ｎだけ、データ側配線であるコラ
ム電極制御信号ｂ１〜ｂｎが必要になるので、多階調表
示しようとする程、画素が配線で覆われてしまい、メモ
リセル等を作成するための領域が狭くなるという新たな
問題が生じる。
【００２２】また、特開平２０００−２２７６０８号の
構成では、画像メモリ３３から１走査ライン分のデータ
が並列に読出され、ラインバッファ３２へ送出されてい
る。このように画像メモリ３３からバッファ回路（また
は信号線ドライバ）へデータを並列に送出するメリット
は、１ライン分のデータを、一旦パラレル／シリアル変
換し、シリアルデータとして、図１７に示されるような
信号線ドライバ８の図示しないシフトレジスタ内を転送
させ、再度シリアル／パラレル変換することに伴う消費
電力を削減する効果があり、その分低消費電力化が可能
となっている。
【００２３】しかしながら、そのような構成で、画素当
たり３階調以上の多階調表示を行う場合、画像メモリ３
３から読出したデータを信号線ドライバ８内のＤ／Ａ変
換回路でアナログ電圧に変換する構成となり、Ｄ／Ａ変
換に伴う電力消費が大きいという問題がある。
【００２４】さらにまた、特開平２−１４８６８７号の
ような構成でも、ＦＥＴｑ１〜ｑｎによって作成され、
カレントミラー回路２１のＦＥＴ２３側を流れる前記基
準電流は無駄となるので、このカレントミラー回路２１
を一種のＤ／Ａ変換回路と考えると、同様にＤ／Ａ変換
に伴う消費電力の問題がある。
【００２５】本発明の目的は、多階調表示を実現するに
あたって、表示領域における配線数を削減することがで
きるとともに、消費電力を削減することができる表示装
置を提供することである。
【００２６】
【課題を解決するための手段】本発明の表示装置は、マ
トリクス状に区画された各領域に電気光学素子が配設さ
れ、前記各領域に設けられた第１のアクティブ素子を介
して信号線からメモリ素子にデータを取込み、そのメモ
リ素子の出力で前記電気光学素子を表示駆動するように
した表示装置において、各電気光学素子に対応する前記
メモリ素子を同一の信号線に対して複数個設け、前記各
メモリ素子の一部または全部の出力によって前記電気光
学素子を表示駆動する。
【００２７】上記の構成によれば、選択線によって選択
されている間に第１のアクティブ素子によって信号線の
データをメモリ素子に取込み、そのメモリ素子の記憶内
容に対応して参照線の電圧を電気光学素子に印加するな
どして、電気光学素子毎に記憶保持動作を行い、同一デ
ータの再書込みを行わないようにして、信号線駆動回路
の省電力化を図るようにした表示装置において、多階調
表示や別映像の表示を実現するにあたって、各電気光学
素子に対応して形成されるメモリ素子を、同一の信号線
に対して、表示すべき階調や映像の種類に対応したビッ
ト数個、たとえば８階調とすると３個設ける。そして、
その一部または全部の出力によって前記電気光学素子を
表示駆動する。
【００２８】したがって、一部の出力を使用した場合、
ビットの重みに対応して順次出力を切換えることで時分
割によるデジタル階調制御を行うことができ、また一部
の出力と残余の出力とで異なる映像を表示することもで
きる。たとえば、ｎビットのデータでは、２n の階調の
１つの映像を表示したり、２階調（１ビット階調）のｎ
個の映像を切換え表示したりすることは勿論のこと、２
n-1 の階調の映像と、２階調（１ビット階調）の映像と
の切換え表示等も可能となる。一方、全部の出力を同時
に使用した場合、各ビットの出力の加算電圧や電流によ
ってアナログ階調制御を行うことができる。
【００２９】これによって、共通の信号線を使用して各
ビットのデータが対応するメモリ素子に取込まれ、また
それらのビットを選択するビット選択線は相互に等しい
ビット順位間で共通に引回されるので、配線数を削減す
ることができる。さらにまた、マルチビットのデータに
よって電気光学素子を時分割のデューティで駆動するこ
とで、Ｄ／Ａ変換に伴う電力消費も削減することができ
る。
【００３０】また、本発明の表示装置は、選択線によっ
て選択されている間に第１のアクティブ素子によって信
号線のデータをメモリ素子に取込み、電気光学素子がそ
のメモリ素子の記憶内容に対応した表示を行うようにし
た表示装置において、各電気光学素子に対応して形成さ
れる前記メモリ素子を、同一の信号線に対して、表示す
べき階調および／または映像の種類の少なくとも一部分
に対応したビット数個設け、前記各メモリ素子に個別的
に対応して設けられる第２のアクティブ素子と、相互に
等しいビット順位の第２のアクティブ素子の制御入力端
間に共通に引回され、各ビット順位間で択一的に選択さ
れて、前記選択線が選択されている間は前記第１のアク
ティブ素子を介するデータを対応するメモリ素子に格納
させ、前記選択線が選択されていない期間は対応するメ
モリ素子のデータを電気光学素子に出力させるビット選
択線とを含むことを特徴とする。
【００３１】上記の構成によれば、選択線によって選択
されている間に第１のアクティブ素子によって信号線の
データをメモリ素子に取込み、そのメモリ素子の記憶内
容に対応して参照線の電圧を電気光学素子に印加するな
どして、電気光学素子毎に記憶保持動作を行い、同一デ
ータの再書込みを行わないようにして、信号線駆動回路
の省電力化を図るようにした表示装置において、多階調
表示や別映像の表示を実現する。このために、各電気光
学素子に対応して形成されるメモリ素子を、同一の信号
線に対して、表示すべき階調および／または映像の種類
の少なくとも一部分に対応したビット数個設ける。たと
えば８階調必要な場合は、各電気光学素子に対応しては
２個設け、外部のＲＡＭに１個設けたり、各電気光学素
子に対応して３個総て設ける。
【００３２】一方、各メモリ素子に個別的に対応して、
前記第１のアクティブ素子および電気光学素子と対応す
るメモリ素子との間には、第２のアクティブ素子が介在
され、前記選択線が選択されている間は、前記第１のア
クティブ素子を介する各ビットのデータが、この第２の
アクティブ素子がビット選択線によって択一的に選択さ
れることで、対応するメモリ素子に格納される。これに
対して、前記選択線が選択されていない期間は、前記第
２のアクティブ素子がビット選択線によって択一的に選
択されることで、対応するメモリ素子のデータは電気光
学素子に出力される。
【００３３】すなわち、たとえば前記多階調表示を実現
する場合、３ビットのデータでは、第１〜第３の各ビッ
トのデータが１であるとすると、先ず第１のビットに対
応したメモリ素子からの１のデータが単位期間Ｔだけ第
２のアクティブ素子を介して電気光学素子に与えられ、
次に第２のビットに対応したメモリ素子からの１のデー
タが期間２Ｔだけ第２のアクティブ素子を介して電気光
学素子に与えられ、続いて第３のビットに対応したメモ
リ素子からの１のデータが期間４Ｔだけ第２のアクティ
ブ素子を介して電気光学素子に与えられる。この場合、
前記参照線の電圧は、電気光学素子に、０〜７の前記８
階調の内の、７の階調で印加され、こうして時分割によ
るデジタル多階調表示を実現することができる。
【００３４】また、上述のように第２のアクティブ素子
によって一部のメモリ素子の出力を切換えて使用する場
合、その一部の出力と残余の出力とで異なる映像を表示
することもできる。すなわち、ｎビットのデータでは、
上述のように２n の階調の１つの映像を表示するだけで
なく、２階調（１ビット階調）のｎ個の映像を切換えて
簡単な動画を表示したり、２n-1 の階調の映像と、２階
調（１ビット階調）の映像との切換え表示等も可能とな
る。
【００３５】これによって、マルチビットのデータは、
共通の信号線を時間分割で使用して各メモリ素子に順に
取込まれ、またビット選択線は相互に等しいビット順位
間で共通に引回されるので、配線数を削減することがで
きる。また、そのマルチビットのデータによって電気光
学素子を時分割のデューティで駆動することでＤ／Ａ変
換を行う場合、変換に伴う電力消費も削減することがで
きる。さらにまた、異なる映像の切換え表示にあたっ
て、一旦メモリ素子にデータを書込んでしまえば、外部
のＣＰＵ等の動作は必要なく、低消費電力で実現するこ
とができる。
【００３６】さらにまた、本発明の表示装置は、選択線
によって選択されている間に第１のアクティブ素子によ
って信号線のデータをメモリ素子に取込み、電気光学素
子がそのメモリ素子の記憶内容に対応した表示を行うよ
うにした表示装置において、各電気光学素子に対応して
形成される前記メモリ素子を、同一の信号線に対して、
表示すべき階調および／または映像の種類の少なくとも
一部分に対応したビット数個設けるとともに、前記第１
のアクティブ素子および選択線も各メモリ素子に個別的
に対応して設け、前記各メモリ素子に個別的に対応して
設けられる第３のアクティブ素子と、相互に等しいビッ
ト順位の第３のアクティブ素子の制御入力端間に共通に
引回され、各ビット順位間で択一的に選択されて、対応
するメモリ素子のデータを電気光学素子に出力させるビ
ット選択線とを含むことを特徴とする。
【００３７】上記の構成によれば、選択線によって選択
されている間に第１のアクティブ素子によって信号線の
データをメモリ素子に取込み、そのメモリ素子の記憶内
容に対応して参照線の電圧を電気光学素子に印加するな
どして、電気光学素子毎に記憶保持動作を行い、同一デ
ータの再書込みを行わないようにして、信号線駆動回路
の省電力化を図るようにした表示装置において、多階調
表示や別映像の表示を実現するにあたって、各電気光学
素子に対応して形成されるメモリ素子を、同一の信号線
に対して、表示すべき階調や映像の種類に対応したビッ
ト数個、たとえば８階調とすると３個設ける。
【００３８】一方、前記第１のアクティブ素子およびそ
の選択線も各メモリ素子に個別的に対応して設けるとと
もに、各メモリ素子と電気光学素子との間には、ビット
選択線によって択一的に選択される第３のアクティブ素
子をそれぞれ介在する。したがって、時分割によるデジ
タル多階調表示を実現することができ、および／または
異なる映像を表示することもできる。
【００３９】これによって、マルチビットのデータは、
共通の信号線を時間分割で使用して各メモリ素子に順に
取込まれ、またビット選択線は相互に等しいビット順位
間で共通に引回されるので、配線数を削減することがで
きる。また、そのマルチビットのデータによって電気光
学素子を時分割のデューティで駆動することでＤ／Ａ変
換を行う場合、変換に伴う電力消費を削減することもで
きる。
【００４０】また、本発明の表示装置は、選択線によっ
て選択されている間に第１のアクティブ素子によって信
号線のデータをメモリ素子に取込み、電気光学素子がそ
のメモリ素子の記憶内容に対応した表示を行うようにし
た表示装置において、各電気光学素子に対応して形成さ
れる前記メモリ素子を、同一の信号線に対して、表示す
べき階調の少なくとも一部分に対応したビット数個設け
るとともに、前記第１のアクティブ素子および選択線も
各メモリ素子に個別的に対応して設け、前記複数のメモ
リ素子の和出力で前記電気光学素子を表示駆動すること
を特徴とする。
【００４１】上記の構成によれば、選択線によって選択
されている間に第１のアクティブ素子によって信号線の
データをメモリ素子に取込み、そのメモリ素子の記憶内
容に対応して参照線の電圧を電気光学素子に印加するな
どして、電気光学素子毎に記憶保持動作を行い、同一デ
ータの再書込みを行わないようにして、信号線駆動回路
の省電力化を図るようにした表示装置において、多階調
表示を実現するにあたって、各電気光学素子に対応して
形成されるメモリ素子を、同一の信号線に対して、表示
すべき階調数に対応したビット数個設けるとともに、第
１のアクティブ素子およびその選択線も各メモリ素子に
個別的に対応して設ける。
【００４２】したがって、各メモリ素子の出力の加算電
圧や電流によってアナログ階調制御を行うことができ
る。これによって、マルチビットのデータは、共通の信
号線を時間分割で使用して各メモリ素子に順に取込ま
れ、またビット選択線は相互に等しいビット順位間で共
通に引回されるので、配線数を削減することができる。
【００４３】さらにまた、本発明の表示装置は、選択線
によって選択されている間に第１のアクティブ素子によ
って信号線のデータをメモリ素子に取込み、電気光学素
子がそのメモリ素子の記憶内容に対応した表示を行うよ
うにした表示装置において、各電気光学素子に対応して
形成される前記メモリ素子を、同一の信号線に対して、
表示すべき階調の少なくとも一部分に対応したビット数
個設け、前記各メモリ素子に個別的に対応して設けられ
る第２のアクティブ素子と、相互に等しいビット順位の
第２のアクティブ素子の制御入力端間に共通に引回さ
れ、各ビット順位間で択一的に選択されて、前記選択線
が選択されている間に前記第１のアクティブ素子を介す
るデータを対応するメモリ素子に格納させるビット選択
線とを含み、前記複数のメモリ素子の和出力で前記電気
光学素子を表示駆動することを特徴とする。
【００４４】上記の構成によれば、選択線によって選択
されている間に第１のアクティブ素子によって信号線の
データをメモリ素子に取込み、そのメモリ素子の記憶内
容に対応して参照線の電圧を電気光学素子に印加するな
どして、電気光学素子毎に記憶保持動作を行い、同一デ
ータの再書込みを行わないようにして、信号線駆動回路
の省電力化を図るようにした表示装置において、多階調
表示を実現するにあたって、各電気光学素子に対応して
形成されるメモリ素子を、同一の信号線に対して、表示
すべき階調や映像の種類に対応したビット数個設けると
ともに、各メモリ素子に個別的に対応して、前記第１の
アクティブ素子および電気光学素子と対応するメモリ素
子との間に第２のアクティブ素子を介在し、この第２の
アクティブ素子をビット選択線によって択一的に選択す
ることで、対応するメモリ素子にデータを格納する。
【００４５】したがって、各メモリ素子の出力の加算電
圧や電流によってアナログ階調制御を行うことができ
る。これによって、マルチビットのデータは、共通の信
号線を時間分割で使用して各メモリ素子に順に取込ま
れ、またビット選択線は相互に等しいビット順位間で共
通に引回されるので、配線数を削減することができる。
【００４６】また、本発明の表示装置は、前記各電気光
学素子がマトリクス状に配列され、前記ビット選択線を
隣接行間で共用することを特徴とする。
【００４７】上記の構成によれば、配線面積を縮小し、
一層の多階調化を図ることができる。
【００４８】さらにまた、本発明の表示装置は、前記ビ
ット選択線を２つに区分し、各行間に分散して配設する
ことを特徴とする。
【００４９】上記の構成によれば、配線数のバランスが
取れ、表示均一性を向上することができる。
【００５０】また、本発明の表示装置は、前記ビット選
択線の選択データをデコードするデコード手段をさらに
備えることを特徴とする。
【００５１】上記の構成によれば、配線領域の割合を一
層小さくすることができる。
【００５２】特に本発明は、表示エリアの各電気光学素
子と対応した構成でメモリ素子を持ち、ＣＰＵ等外部の
装置から表示装置に表示すべき画像（や文字）データが
書込まれるＲＡＭ（ランダム・アクセス・メモリ）を、
表示エリアの外に表示装置と一体化して形成する場合に
適用することが好ましい。
【００５３】上記構成では、ＲＡＭからデータをパラレ
ルに読出し、各電気光学素子へ表示することで低消費電
力化を図っているが、ＲＡＭと電気光学素子との間にＤ
／Ａ変換器があると、そのことだけで上記パラレル化し
た低消費電力効果がなくなる。
【００５４】そこで、本発明のようにＲＡＭと電気光学
素子との間にＤ／Ａ変換器を設けず、代わりにデジタル
的なメモリを設け、多階調表示する構成とすることで、
上記構成で目的とする低消費電力化を実現できるので、
好ましい。
【００５５】なお、上記構成で表示エリアの外に設ける
画像メモリをＲＡＭと表現しているのは、上記電気光学
素子毎にスタティクメモリを設ける構成では、画像メモ
リは一時的にデータを保持すれば良いだけであるので、
必ずしもＳＲＡＭ構成を取らなくとも、ＤＲＡＭ構成で
も良いと判断するからである。
【００５６】さらにまた、本発明の表示装置は、前記メ
モリ素子を、強誘電体薄膜コンデンサで形成することを
特徴とする。
【００５７】上記の構成によれば、ＴＦＴなどのトラン
ジスタを使用するＳＲＡＭ回路で実現する場合よりも、
メモリ素子に必要な回路面積を小さくすることができ
る。
【００５８】
【発明の実施の形態】本発明の実施の第１の形態につい
て、図１〜図４に基づいて説明すれば、以下のとおりで
ある。
【００５９】図１は、本発明の実施の第１の形態の表示
装置６１の概略的構成を示す図である。この表示装置６
１は、電気光学素子を有機ＥＬ素子６２としたＥＬディ
スプレイであるけれども、前記液晶素子やＦＥＤ素子が
用いられてもよいことは言うまでもない。なお、本構成
で基板６３上に形成されるＴＦＴ（薄膜トランジスタ）
素子は、たとえば特開平１０−３０１５３６などでも説
明されているＣＧＳ（Continuous Grain Silicon）ＴＦ
Ｔ製作プロセスや、一般的に用いられているPoly-Si Ｔ
ＦＴプロセスなどで作成することができる。
【００６０】この表示装置６１では、大略的に、ＣＰＵ
（中央処理ユニット）６４は、フラッシュメモリ兼ＳＲ
ＡＭ（Static Random Access Memory)であるメモリ６５
との間でデータをやり取りして、表示すべきデータを前
記基板６３上のＳＲＡＭ６６に記憶させ、そのＳＲＡＭ
６６内のデータをコントローラ・ドライバ６７の指示に
よって書込みおよび定期的な読出しを行わせて、各画素
領域Ａ内に形成されるメモリ素子Ｍに記憶させる。そし
て、このメモリ素子Ｍに記憶されているデータに従って
参照線（電源線）Ｒの電圧ＶＤＤが前記有機ＥＬ素子６
２に与えられることで、画素毎に記憶保持動作に必要な
電源を得るとともに、同一データの再書込みを行わない
ようにして、信号線駆動回路である前記ＳＲＡＭ６６の
省電力化、および前記ＣＰＵ６４の電源ＯＦＦによる省
電力化が図られている。
【００６１】このため、前記コントローラ・ドライバ６
７からの選択線（ゲート信号線）Ｇｉ（ｉ＝１，２，
…，ｍ、総称するときは、以下参照符Ｇで示す）と、前
記ＳＲＡＭ６６からの信号線（データ信号線）Ｓｊ（ｊ
＝１，２，…，ｎ、総称するときは、以下参照符Ｓで示
す）との交点には、第１のアクティブ素子であるＮ型の
ＴＦＴＱ１が形成され、コントローラ・ドライバ６７に
よって選択電圧が印加されている選択線Ｇにゲートが接
続されているＴＦＴＱ１によって、ＳＲＡＭ６６から信
号線Ｓに出力されているデータがメモリ素子Ｍに記憶さ
れる。また、メモリ素子Ｍからの出力は、前記有機ＥＬ
素子６２とともに電気光学素子を形成するＰ型のＴＦＴ
Ｑ２のゲートに与えられ、このＴＦＴＱ２によって前記
参照線Ｒの電圧ＶＤＤが前記有機ＥＬ素子６２に印加さ
れる。
【００６２】なお、メモリ素子Ｍは、後述するようにス
タティクメモリで実現される。この場合、前記ＳＲＡＭ
６６を、ＣＰＵ６４から出力されるデータ転送速度と、
画素領域Ａに配置されたメモリ素子Ｍへのデータ転送速
度とを調整するバッファと考えれば、該ＳＲＡＭ６６は
一時的にデータを保持できればよいので、必ずしもＳＲ
ＡＭ構成を取らなくともよく、ＤＲＡＭ構成が用いられ
てもよい。この場合、どの画素に対応するデータが更新
されたかを示すデータと共に記憶することで、更新され
たデータに対応するメモリ素子Ｍのみを書換える構成と
することができる。
【００６３】すなわち、表示装置６１の画素領域Ａに配
置したメモリ素子Ｍは信号線Ｓ等を通して書換える必要
がある。しかし、一般に信号線Ｓ等の浮遊容量は通常の
ＲＡＭより大きいので、その書換え速度は通常のＲＡＭ
より遅くなる。そこで、一時的にＣＰＵ６４からのデー
タを保持するために表示領域外に通常のＲＡＭと同等の
ＲＡＭを持たせることになり、この場合、画素領域Ａ外
のＲＡＭはＤＲＡＭ構成でよい。
【００６４】また、この画素領域Ａ外に配置されるＲＡ
Ｍには、後述するように、画素領域Ａ内のメモリ素子Ｍ
に書込めなかったデータを保存する役割も持たせられ
る。たとえば、表示させたい階調数が６ビット階調のと
き、画素に４ビット階調しか配置できなければ、残り２
ビット分のデータを画素領域Ａ外のＲＡＭへ配置する。
【００６５】さらにまた、後述するように複数の映像を
表示切換え表示するときにも、より多くのメモリ素子が
必要であり、この場合も画素領域Ａ内に配置できなかっ
たメモリデータを画素領域Ａ外のＲＡＭに配置するよう
にすればよい。すなわち、画素領域Ａ内のメモリ素子Ｍ
と画素領域Ａ外のＲＡＭとの間で表示データをやり取り
し、通常は画素領域Ａ内のメモリデータを表示し、他の
画面に切換えるときは画素領域Ａ外のＲＡＭデータを画
素領域Ａ内のメモリ素子Ｍへ移し、（また、逆に画素領
域Ａ内のメモリデータを画素外のＲＡＭへ戻し、）表示
を得ることも可能である。
【００６６】また、前記ＳＲＡＭ６６およびコントロー
ラ・ドライバ６７、さらにはＣＰＵ６４も、基板６３に
一体化されてもよい。この場合、前記ＣＧＳＴＦＴ製作
プロセスを用いて基板６３に作込んでも、または単結晶
半導体工程を用いて作った集積回路を基板６３に後から
実装するようにしてもよい。さらに、前記単結晶半導体
工程を用いて作成した集積回路を後から実装する場合、
基板６３上に直接実装しても、または銅箔パターンで配
線されたテープ上にＴＡＢ（Tape Automated Bonding）
技術によって一旦実装してから、改めてそのＴＣＰ（Ta
pe Carrier Package）を基板６３と結合させるようにし
てもよい。
【００６７】注目すべきは、本発明では、各画素領域Ａ
内に形成されるメモリ素子Ｍを、多階調表示を実現する
にあたって表示すべき階調に対応したビット数個、また
は表示させたい複数の映像に必要なビット数個、もしく
はそれらの組合わせに対応したビット数個以下の個数
（図１では、図面の簡略化のために、参照符Ｍ１，Ｍ２
の２個）が設けられることである。各画素領域Ａ内に形
成されるメモリ素子Ｍの個数が、必要となる個数未満の
場合には、不足するメモリ素子は前記ＳＲＡＭ６６内に
設けられ、必要に応じて画素領域Ａ側とＳＲＡＭ６６側
とで、データのやり取りが行われればよい。以下の説明
は、多階調表示を想定したものとし、複数映像の表示に
ついては後述する。
【００６８】図１の構成では、前記メモリ素子Ｍ１，Ｍ
２に個別的に対応して、前記ＴＦＴＱ１，Ｑ２間を接続
するラインと、対応するメモリ素子Ｍ１，Ｍ２との間
に、第２のアクティブ素子であるＴＦＴＱ３１，Ｑ３２
が介在される。また、前記ＴＦＴＱ３１，Ｑ３２を択一
的に選択するために、ビット選択線Ｂ１，Ｂ２およびそ
のビット選択線Ｂ１，Ｂ２に選択電圧を発生させるビッ
トコントローラ６８が設けられている。ビットコントロ
ーラ６８も、前記ＳＲＡＭ６６等と同様に、基板６３に
一体化されてもよい。
【００６９】図２は、前記ＳＲＡＭ６６の一構成例を示
すブロック図である。このＳＲＡＭ６６は、シリアルＩ
Ｎコントロール回路７１およびシリアルＯＵＴコントロ
ール回路７２によるＣＰＵ６４へのシリアル・Ｉ／Ｏポ
ートとは別に、前記各信号線Ｓに対応する基板６３のセ
グメント側１列（１，２，…，ｍ）画素分のデータをパ
ラレルに出力するポートであるパラレルＯＵＴコントロ
ール回路７３を備えている。このパラレルＯＵＴコント
ロール回路７３はまた、各画素毎に、Ｒ，Ｇ，Ｂの３つ
のポートを有する。その他は、通常のＳＲＡＭ回路と同
様、アドレスバッファ７４，７５、ローデコーダ７６、
カラムデコーダ７７、セレクタ７８、メモリアレイ７９
およびチップセレクトや各種のイネーブル信号に対応し
たゲート８０，８１やバッファ８２を備えている。
【００７０】図３は、前記メモリ素子Ｍの構成を説明す
るための任意のｉ行ｊ列目の１つの画素領域Ａｉｊの電
気回路図である。この図３でも前述の図１と同様に、図
面の簡略化のために、メモリ素子Ｍは参照符Ｍ１，Ｍ２
の２個としている。以降、前記ｉ行ｊ列目を表す添字
ｉ，ｊは、特に必要な場合についてのみ付加し、そうで
ない場合は、説明の簡略化のために省略する。
【００７１】これらのメモリ素子Ｍ１，Ｍ２は、Ｐ型の
ＴＦＴＰ１とＮ型のＴＦＴＮ１とから成るＣＭＯＳイン
バータＩＮＶ１と、同様にＰ型のＴＦＴＰ２とＮ型のＴ
ＦＴＮ２とから成るＣＭＯＳインバータＩＮＶ２とが組
合わされた２段インバータ構成であり、前記ＴＦＴＱ３
１，Ｑ３２はインバータＩＮＶ１の入力端に接続され、
インバータＩＮＶ１の出力端はインバータＩＮＶ２の入
力端に接続され、インバータＩＮＶ２の出力端はインバ
ータＩＮＶ１の入力端およびＴＦＴＱ３１，Ｑ３２に接
続されるＳＲＡＭ構成である。
【００７２】したがって、前記ＳＲＡＭ６６からのデー
タは、ＴＦＴＱ１およびＴＦＴＱ３１，Ｑ３２を介して
インバータＩＮＶ１の入力端に入力され、該インバータ
ＩＮＶ１で反転され、さらにインバータＩＮＶ２で反転
されて該インバータＩＮＶ１の入力端に正帰還されて自
己保持動作が行われるとともに、この出力がＴＦＴＱ３
１，Ｑ３２から電気光学素子を構成する前記ＴＦＴＱ２
に与えられる。
【００７３】図４は、前記ビット選択線Ｂ１，Ｂ２およ
び選択線Ｇの波形図である。この図４の例では、１フレ
ーム期間Ｔｆは１２７に分割されており、データの書込
み期間である１のタイミングで選択線Ｇがハイレベル
（前記選択電圧）となり、かつビット選択線Ｂ１，Ｂ２
が択一的にハイレベルとなって、各メモリ素子Ｍ１，Ｍ
２に、同一の信号線Ｓを介して、ＳＲＡＭ６６からのデ
ータが取込まれ、表示期間である残余の２〜１２７のタ
イミングでは選択線Ｇはローレベル（非選択電圧）とな
り、かつビット選択線Ｂ１，Ｂ２がそのビットの重みの
比率に対応して択一的にハイレベルとなって、各メモリ
素子Ｍ１，Ｍ２のデータがＴＦＴＱ２に出力される。
【００７４】詳しくは、そのビットの重みに対応して、
ビット選択線Ｂ１は単位期間Ｔだけ選択され、これに対
してビット選択線Ｂ２は期間２Ｔだけ選択される。ま
た、図４の例では、前記単位期間Ｔを１フレーム期間Ｔ
ｆの７／１２７としており、すなわち１フレーム期間Ｔ
ｆ内で、（１２７−１）／｛（１＋２）×７｝＝６回だ
け、交互に選択される。
【００７５】したがって、１のタイミングでは前記のよ
うにメモリ素子Ｍ１，Ｍ２へのデータの取込みが行わ
れ、２〜８のタイミングではビット選択線Ｂ１が選択さ
れてメモリ素子Ｍ１のデータがＴＦＴＱ２に出力され、
９〜２２のタイミングではビット選択線Ｂ２が選択され
てメモリ素子Ｍ２のデータがＴＦＴＱ２に出力され、以
降同様に、２３〜２９のタイミングではビット選択線Ｂ
１が選択され、３０〜４３のタイミングではビット選択
線Ｂ２が選択され、…１０７〜１１３のタイミングでは
ビット選択線Ｂ１が選択され、１１４〜１２７のタイミ
ングではビット選択線Ｂ２が選択される。
【００７６】また、選択線Ｇは、前記１フレーム期間毎
に、その１／１２７の期間だけ、順に選択されてゆくこ
とになるけれども、ＣＰＵ６４からＳＲＡＭ６６へ転送
されるデータをコントローラ・ドライバ６７がモニタ
し、表示画像の変更の必要のないときには、コントロー
ラ・ドライバ６７からの制御出力に応答して前記ＳＲＡ
Ｍ６６はデータを出力せず、前記のように省電力となっ
ている。
【００７７】なお、前記１のタイミングでも、メモリ素
子Ｍ１，Ｍ２のデータはＴＦＴＱ２に出力される。した
がって、前記２〜１２７のタイミングのみを表示期間と
すると、階調エラーが生じることになる。一方、前記１
のタイミングも表示期間とすると、ＳＲＡＭ６６からの
データで直接ＴＦＴＱ２が駆動されることになるけれど
も、メモリ素子Ｍ１，Ｍ２へのデータの書込みによる電
圧変動の影響が生じることになる。したがって、選択線
Ｇがハイレベルであり、かつビット選択線Ｂ１，Ｂ２が
ハイレベルとなる期間の影響を考慮し、前記選択線Ｇが
ローレベルの間に、ビット選択線Ｂ１，Ｂ２がハイレベ
ルである期間を調整すればよい。前記参照線Ｒの電圧Ｖ
ＤＤおよび信号線Ｓの選択時の電圧は、たとえば共に５
〜６Ｖである。
【００７８】このようにメモリ素子Ｍを用いて省電力化
を図るようにした表示装置６１において、多階調表示を
実現するにあたって、前記メモリ素子Ｍを、表示すべき
階調に対応したビット数個のＭ１，Ｍ２だけ設けるとと
もに、前記ＴＦＴＱ１，Ｑ２との間にＴＦＴＱ３１，Ｑ
３２をそれぞれ設け、選択線Ｇが選択されている間はＴ
ＦＴＱ１を介して各ビットのデータを時間分割で順次メ
モリ素子Ｍ１，Ｍ２に記憶し、選択線Ｇが選択されてい
ない期間はその記憶しているデータをビットの重みの比
率に対応してＴＦＴＱ２のゲートに与えることで、参照
線Ｒの電圧ＶＤＤを時分割で駆動して電気光学素子６２
のデジタル多階調表示を実現することができる。
【００７９】したがって、多階調表示のために、同様に
複数のメモリセルｍ１〜ｍｎを用いる前記図１９の構成
と比較すると、本発明では、Ｒ，Ｇ，Ｂの各色毎に、１
本の信号線Ｓと、Ｒ，Ｇ，Ｂの各色で共通の選択線Ｇお
よびビット選択線Ｂ１，Ｂ２が必要になり、ビット数を
ｘとすると、１本×３（Ｒ，Ｇ，Ｂ）＋１本＋ｘ本＝４
本＋ｘ本となるのに対して、図１９の構成では、ｘ本×
３（Ｒ，Ｇ，Ｂ）＋１本（ロー電極制御信号線）＝３ｘ
本＋１本となり、配線数を大幅に削減することができ
る。これによって、各画素領域Ａにおける配線の面積を
縮小して、階調数を増加しても、メモリ素子Ｍ１，Ｍ２
等を作成するための領域を充分に確保することができ
る。
【００８０】また、ＣＰＵ６４から表示領域外に設けた
ＳＲＡＭ６６にデータを書込み、ＣＰＵ６４からのデー
タの書込み速度とメモリ素子Ｍ１，Ｍ２へのデータの書
込み速度との調整を行い、さらにＳＲＡＭ６６から直接
メモリ素子Ｍ１，Ｍ２へ複数のビットデータをパラレル
に書込むことで、従来の信号線駆動回路のようにＳＲＡ
Ｍ６６からのデータをシリアルに変換して転送する必要
がなくなり、また各画素でデジタルデータを用いた階調
表示を実現するので、ＳＲＡＭ６６と画素との間に消費
電力の大きなＤ／Ａ変換回路が必要とならず、こうして
低消費電力化を図ることができる。
【００８１】特に、静止画像を表示する機会の多い携帯
電話などでは、データ転送に伴う消費電力よりもデータ
をＤ／Ａ変換することに伴う消費電力が大きいので、階
調データをシリアルに送るために必要な電力より、階調
データからアナログ電圧を発生させるために必要な電力
の方が大きく、上記欠点を補って余りのある効果を期待
することができる。
【００８２】さらに、メモリ素子Ｍ１，Ｍ２は、通常の
ＳＲＡＭと同様に、２段のＣＭＯＳインバータＩＮＶ
１，ＩＮＶ２で構成されるので、各インバータＩＮＶ
１，ＩＮＶ２のＰ型ＴＦＴＰ１，Ｐ２とＮ型ＴＦＴＮ
１，Ｎ２とのうち、導通状態となるＴＦＴはどちらかが
一方でしかなく、メモリ状態を維持している間に各イン
バータＩＮＶ１，ＩＮＶ２を流れる電流が少なく、低消
費電力である。
【００８３】なお、上述の構成では、信号線Ｓは複数の
ビットで共用されるので、前記図１９で示すようなメモ
リ素子数だけ信号線Ｓを確保する場合に比べて、データ
の転送周波数がビット数倍となる欠点はある。しかしな
がら、表示装置の画素数をｍ×ｎとしたとき、ＳＲＡＭ
６６から従来の信号線駆動回路へシリアルにデータを転
送すれば、必要な転送周波数は信号線Ｓのパラレル数×
ｎ倍となる。通常ｎは８０以上であるけれども、ビット
数ｘは８程度なので、上記の構成でもデータをパラレル
に転送することによるメモリ素子Ｍ１，Ｍ２へのデータ
転送速度を下げる効果は残る。
【００８４】一方、以下に前記複数映像の表示について
説明する。たとえば、メモリ素子Ｍの個数をｋとする
と、静止画像表示時に、そのメモリ素子Ｍからのデータ
を切換えて読出すことで、１ビット階調（２階調）の映
像であれば、ｋ個の映像を切換えて表示することができ
る。すなわち、２階調映像であればｋ個の映像、４階調
映像であればｋ／２個の映像、…と表示することができ
る。また、各映像は同じ階調数である必要はなく、たと
えばｊ（ｊ＜ｋ）ビット階調の映像と、残余のｋ−ｊビ
ット階調の映像との切換え表示を行うこともできる。こ
うして、簡単な動画を静止画像と同じ程度の消費電力で
表示させることも可能である。
【００８５】また、このような静止画像を表示すると
き、たとえば６ビット階調を表示したいのに、画素に４
ビット分のメモリ素子しか配置できなければ、前記のよ
うに画素外のＳＲＡＭ６６から残余の２ビット分のデー
タを読出すようにすることも可能である。この場合、画
素外のＳＲＡＭ６６には３ビット分のデータをＳＲＡＭ
構成で貯えられることが望ましい（残りはＤＲＡＭ構成
でよい）。
【００８６】さらにまた、複数の映像を表示する場合、
より多くのメモリ素子を用いる必要が出てくる。このと
きも、上記同様に、画素外のＲＡＭから必要なビットデ
ータを画素のメモリ素子へ読出して表示するようにすれ
ばよい。さらにまた、複数の映像表示に必要なデータの
うち、一部の映像表示に必要なデータのみメモリ素子に
記憶しておき、その他の映像を表示するときは画素外の
ＲＡＭから新規にデータを受入れ（それと共に、メモリ
素子のデータを画素外のＲＡＭへ戻し、）ＣＰＵの電源
を入れないまま、複数の映像表示や簡単な動画表示を得
ることも可能である。
【００８７】本発明の実施の第２の形態について、図５
および図６に基づいて説明すれば、以下のとおりであ
る。
【００８８】図５は、本発明の実施の第２の形態の表示
装置における１つの画素領域Ａの電気回路図である。こ
の図５の構成は、前述の図３の構成に類似し、対応する
部分には同一の参照符号を付して示し、その説明を省略
する。本構成でも、前述の図３の構成と同様に、図面の
簡略化のために、メモリ素子Ｍは参照符Ｍ１，Ｍ２の２
個としているけれども、３個以上のメモリ素子が対応可
能である。
【００８９】注目すべきは、本構成では、メモリ素子Ｍ
１，Ｍ２のそれぞれに対応して、同一の信号線Ｓからデ
ータを取込むための第１のアクティブ素子であるＴＦＴ
Ｑ１１，Ｑ１２が設けられるとともに、メモリ素子Ｍ
１，Ｍ２の出力を前記電気光学素子のＴＦＴＱ２に与え
る第３のアクティブ素子であるＴＦＴＱ５１，Ｑ５２が
設けられることである。前記ＴＦＴＱ１１は選択線Ｇａ
に選択電圧が与えられると信号線Ｓからのデータをメモ
リ素子Ｍ１に書込み、前記ＴＦＴＱ１２は選択線Ｇｂに
選択電圧が与えられると信号線Ｓからのデータをメモリ
素子Ｍ２に書込む。
【００９０】また、前記ビット選択線は参照符Ｂで示す
ように２つのメモリ素子Ｍ１，Ｍ２で共用されるように
なっており、このため各メモリ素子Ｍ１，Ｍ２の出力を
前記ＴＦＴＱ２に択一的に与えるように、メモリ素子Ｍ
１側のＴＦＴＱ５１はＰ型であり、メモリ素子Ｍ２側の
ＴＦＴＱ５２はＮ型となっており、これらＴＦＴＱ５
１，Ｑ５２のゲートに前記ビット選択線Ｂの選択電圧が
与えられることで、メモリ素子Ｍ１とメモリ素子Ｍ２と
の何れか一方のみの出力がＴＦＴＱ２に与えられ、対応
する期間だけ有機ＥＬ素子６２に電流が流れることにな
る。
【００９１】図６は、前記ビット選択線Ｂおよび選択線
Ｇａ，Ｇｂならびに信号線Ｓの波形図である。この図６
の例でも、１フレーム期間Ｔｆは１２７に分割されてお
り、データの書込み期間である１のタイミングでは、選
択線Ｇａ，Ｇｂが信号線Ｓに送出されたビットデータに
従い、順次ハイレベル（前記選択電圧）となって、各メ
モリ素子Ｍ１，Ｍ２にＳＲＡＭ６６からのデータが書込
まれる。表示期間である残余の２〜１２７のタイミング
では、選択線Ｇａ，Ｇｂはローレベル（非選択電圧）と
なり、かつビット選択線Ｂがそのビットの重みの比率に
対応してメモリ素子Ｍ１の選択電圧Ｖ１とメモリ素子Ｍ
２の選択電圧Ｖ２とに切換わり、各メモリ素子Ｍ１，Ｍ
２のデータが択一的にＴＦＴＱ２に出力される。
【００９２】このようにして、ビット選択線Ｂに送出さ
れた選択電圧がＶ１である期間とＶ２である期間との比
率を１：２とすることで、多階調表示が行われる。ま
た、メモリ素子Ｍ１，Ｍ２に異なる２値映像（文字や画
像）データを記憶させておき、このビット選択線Ｂを１
または複数のフレーム単位で周期的に電圧Ｖ１とＶ２と
に切換えることで、２つの映像が周期的に表示され、簡
単な繰返し動画像が表示できる。このような機能は、携
帯電話等の待受け画面として好まれる傾向がある。
【００９３】本発明の実施の第３の形態について、図７
および図８に基づいて説明すれば、以下のとおりであ
る。
【００９４】図７は、本発明の実施の第３の形態の表示
装置における１つの画素領域Ａの電気回路図である。こ
の図７の構成は、前述の図５の構成に類似し、対応する
部分には同一の参照符号を付して示し、その説明を省略
する。本構成でも、前述の図３の構成と同様に、図面の
簡略化のために、メモリ素子Ｍは参照符Ｍ１，Ｍ２の２
個としているけれども、３個以上のメモリ素子が対応可
能である。
【００９５】前記図１および図５の構成では、階調表示
を実現する手法として時間分割階調表示を用いている。
しかしながら、本発明はそれに限定されるものではな
く、また電気光学素子も有機ＥＬ素子６２に限定される
ものでもない。そこで、注目すべきは、本実施の形態
は、電気光学素子として液晶９１を用い、その液晶９１
へアナログ電圧を印加して階調表示を実現する場合の例
を示すものである。
【００９６】前記液晶９１は、抵抗Ｒ１１，Ｒ１２の並
列回路と、抵抗Ｒ２と相互に直列に接続されて、電源電
圧ＶＤＤの参照線（電源線）ＲとＧＮＤとの間に介在さ
れている。本構成では、前記ビット選択線Ｂ１，Ｂ２；
Ｂは設けられておらず、メモリ素子Ｍ１，Ｍ２の出力
は、Ｐ型のＴＦＴＱ６１，Ｑ６２にそれぞれ与えられ、
その導通／非導通を制御する。ＴＦＴＱ６１は前記抵抗
Ｒ１１，Ｒ１２と並列に、ＴＦＴＱ６２は前記抵抗Ｒ２
と並列に、それぞれ設けられる。また、液晶９１と並列
に抵抗Ｒ３が設けられている。
【００９７】前記抵抗Ｒ１１，Ｒ１２が相互に並列に形
成されるのは、１／２の抵抗値の抵抗を作成するためで
あり、エッチング条件等のプロセスの影響で、略等しい
抵抗値の抵抗を作成することは比較的容易であるけれど
も、単体で前記１／２の抵抗値の抵抗を合わせて作成す
ることは難しい。したがって、各抵抗Ｒ１１，Ｒ１２，
Ｒ２，Ｒ３の抵抗値は相互に等しいことが望ましい。
【００９８】以下、ＴＦＴＱ６１，Ｑ６２のＯＮ抵抗を
無視すると、液晶９１には、該ＴＦＴＱ６１，Ｑ６２が
共に非導通状態のとき、 ＶＤＤ×（Ｒ３／（（Ｒ１１//Ｒ１２）＋Ｒ２＋Ｒ
３）） の電圧が印加され、ＴＦＴＱ６１が導通状態でＴＦＴＱ
６２が非導通状態のとき、 ＶＤＤ×（Ｒ３／（Ｒ２＋Ｒ３）） の電圧が印加され、ＴＦＴＱ６１が非導通状態でＴＦＴ
Ｑ６２が導通状態のとき、 ＶＤＤ×（Ｒ３／（（Ｒ１１//Ｒ１２）＋Ｒ３）） の電圧が印加され、ＴＦＴＱ６１，Ｑ６２が共に導通状
態のとき、ＶＤＤの電圧が直接印加されることになる。
なお、上記式で（Ｒ１１//Ｒ１２）とは、抵抗Ｒ１１と
抵抗Ｒ１２との並列抵抗値であり、（Ｒ１１×Ｒ１２）
／（Ｒ１１＋Ｒ１２）で表すことができる。
【００９９】したがって、前述のように各抵抗Ｒ１１，
Ｒ１２，Ｒ２，Ｒ３の抵抗値が相互に等しい場合、ＴＦ
ＴＱ６１，Ｑ６２が共に非導通状態のとき、２ＶＤＤ／
５の電圧が印加され、ＴＦＴＱ６１が導通状態でＴＦＴ
Ｑ６２が非導通状態のとき、ＶＤＤ／２の電圧が印加さ
れ、ＴＦＴＱ６１が非導通状態でＴＦＴＱ６２が導通状
態のとき、２ＶＤＤ／３の電圧が印加されることにな
る。このようにして、画素領域Ａ内に簡単なＤ／Ａ変換
回路を作込むことも可能である。
【０１００】このように各メモリ素子Ｍ１，Ｍ２に対応
したＴＦＴＱ６１，Ｑ６２を導通／非導通状態に切換え
たりすることで、参照線（電源線）Ｒから与えられた電
源電圧ＶＤＤを分割し、電圧変換して電気光学素子へ印
加する手法は、電気光学素子が液晶９１場合に、特に有
効である。また、分圧を前記抵抗Ｒ１１，Ｒ１２，Ｒ
２，Ｒ３を行うのではなく、コンデンサで行うようにし
てもよい。
【０１０１】なお、上記図７の構成では、複数の映像を
切換えて表示することはできないが、メモリ素子Ｍ１，
Ｍ２とＴＦＴＱ６１，Ｑ６２との間に第３のアクティブ
素子を設け、該第３のアクティブ素子とメモリ素子Ｍ
１，Ｍ２の組合せとの間で、映像を切換えることも可能
である。また、本構成の制御タイミングは、ビット選択
線Ｂがない点を除けば、前述の図６の制御タイミングと
同じなので、ここではそのタイミングの説明は省略す
る。
【０１０２】ここで、上記図７の構成は、表示領域Ａに
おける配線数を削減する効果は有しているものの、低消
費電力化の効果は薄い。そこで、より好ましくは、低消
費電力化も実現可能なＤ／Ａ変換回路の構成を、図８に
示す。この図８の構成において、図７の構成に対応する
部分には同一の参照符号を付して示す。注目すべきは、
メモリ素子Ｍ１，Ｍ２の出力が、コンデンサＣ１１，Ｃ
２１をそれぞれ介して液晶９１に与えられることであ
る。したがって、本構成では、抵抗を用いていないの
で、消費電力の増加が少なく、前記低消費電力化を達成
することができる。
【０１０３】本構成では、液晶９１の静電容量をＣＬＣ
とし、コンデンサＣ１１，Ｃ２１の静電容量ををそれぞ
れ参照符と同一で示すと、メモリ素子Ｍ１，Ｍ２の出力
が共にＧＮＤ電位であるとき、液晶９１には０の電圧が
印加され、メモリ素子Ｍ１の出力がＶＤＤ電位でメモリ
素子Ｍ２の出力がＧＮＤ電位のとき、 ＶＤＤ×Ｃ１／（ＣＬＣ＋Ｃ１１＋Ｃ２１） の電圧が印加され、メモリ素子Ｍ１の出力がＧＮＤ電位
でメモリ素子Ｍ２の出力がＶＤＤ電位のとき、 ＶＤＤ×Ｃ２／（ＣＬＣ＋Ｃ１１＋Ｃ２１） の電圧が印加され、メモリ素子Ｍ１，Ｍ２の出力が共に
ＶＤＤ電位のとき、 ＶＤＤ×（Ｃ１１＋Ｃ２１）／（ＣＬＣ＋Ｃ１１＋Ｃ２
１） の電圧が印加される。
【０１０４】そこで、たとえばＣ２１＝２×Ｃ１１と
し、Ｃ１１をＣＬＣと等しくなる位に、できるだけ大き
くとり、電源電圧ＶＤＤを適切に設定すれば、液晶９１
を用いて多階調表示を行うことができる。
【０１０５】本発明の実施の第４の形態について、図９
〜図１１に基づいて説明すれば、以下のとおりである。
【０１０６】図９は、本発明の実施の第４の形態の表示
装置における１つの画素領域Ａの電気回路図である。こ
の図９の構成は、前述の図１，図５，図８の構成に類似
している。本構成は、前述の図８のコンデンサを用いた
Ｄ／Ａ機能を用いて、有機ＥＬ素子６２を駆動するＴＦ
ＴＱ２のゲート電圧を発生させるものである。このた
め、電圧出力段である前記ＴＦＴＱ２のゲートにコンデ
ンサＣ２１，Ｃ２２の一方の端子を接続する。コンデン
サＣ２１の他方の端子はメモリ素子Ｍ２の出力に接続さ
れ、コンデンサＣ２２の他方の端子はコンデンサＣ１
１，Ｃ１２の一方の端子に接続される。コンデンサＣ１
１の他方の端子はメモリ素子Ｍ１の出力に接続され、コ
ンデンサＣ１２の他方の端子は電源電圧ＶＤＤの参照線
Ｒに接続される。
【０１０７】そして、Ｃ２１＝Ｃ１１＝Ｃ１２の静電容
量とし、Ｃ２２＝２×Ｃ２１の静電容量とする。すなわ
ち、いわゆるＣ−２Ｃ ＤＡＣ構成とされる。このＣ−
２ＣＤＡＣ構成については、ＡＳＩＡ ＤＩＳＰＬＡ
Ｙ’９８のＰ２８５等に記載されているので、その原理
的な説明は省略するが、このようなコンデンサを用いて
Ｄ／Ａ変換回路を構成し、その出力を有機ＥＬ素子６２
の駆動用のＴＦＴＱ２へ与えることも可能である。
【０１０８】また、本構成では、第１のアクティブ素子
であるＴＦＴＱ１とメモリ素子Ｍ１との間に第２のアク
ティブ素子であるＰ型のＴＦＴＱ７１が設けられ、ＴＦ
ＴＱ１とメモリ素子Ｍ２との間に第２のアクティブ素子
であるＮ型のＴＦＴＱ７２が設けられ、それらのＴＦＴ
Ｑ７１，Ｑ７２のゲートには前記ビット選択線Ｂの選択
電圧が与えられ、前記ＴＦＴＱ１を介して、信号線Ｓの
データがメモリ素子Ｍ１，Ｍ２に択一的に書込まれる。
【０１０９】図１０は、前記ビット選択線Ｂおよび選択
線Ｇならびに信号線Ｓの波形図である。この図１０の例
でも、１フレーム期間Ｔｆは１２７に分割されており、
データの書込み期間である１のタイミングでは、選択線
Ｇがハイレベル（選択電圧）となるとともに、ビット選
択線Ｂが信号線Ｓに送出されたビットデータに従い、順
次メモリ素子Ｍ１の選択電圧Ｖ１とメモリ素子Ｍ２の選
択電圧Ｖ２とに切換わり、各メモリ素子Ｍ１，Ｍ２にＳ
ＲＡＭ６６からのデータが書込まれる。表示期間である
残余の２〜１２７のタイミングでは、選択線Ｇはローレ
ベル（非選択電圧）となってデータの書込みが禁止され
るので、ビット選択線Ｂは任意の電圧（図１０では選択
電圧Ｖ１）となる。
【０１１０】このように構成することによって、電流駆
動型の電気光学素子であっても、時間分割階調を用いる
ことなく、ＴＦＴＱ２のゲート電圧を制御することで、
対応する電流値を得て、階調表示を行うことができる。
【０１１１】また、電流駆動型の電気光学素子に対する
メモリ素子Ｍ１，Ｍ２からの出力の電流変換の手法とし
て、このようにＴＦＴＱ２のゲート電圧を制御して対応
する電流を得る手法以外に、最も端的な手法として、各
メモリ素子Ｍ１，Ｍ２に対応したスイッチング素子を導
通／非導通状態に切換えることで、電源配線と電気光学
素子との間の導電率を変化させ、電気光学素子へ電流を
与える手法がある。これは、電気光学素子が有機ＥＬ素
子の場合、特に有効である。その構成を、図１１で示
す。この構成では、メモリ素子Ｍ１，Ｍ２には前記ＴＦ
ＴＱ１１，Ｑ１２によって前記信号線Ｓからそれぞれデ
ータが書込まれ、その出力は、ＴＦＴＱ６１；Ｑ６２，
Ｑ６３を制御する。ＴＦＴＱ６１〜Ｑ６３は総て同じサ
イズで構成され、各ＴＦＴＱ６１〜Ｑ６３は導通状態の
とき、相互に等しい電流が流れることになる。
【０１１２】したがって、ビットの重みに従い、メモリ
素子Ｍ２は、メモリ素子Ｍ１に対して２倍の電流を有機
ＥＬ素子６２に供給することができ、このようにメモリ
素子Ｍ１，Ｍ２にＳＲＡＭ６６からのデータが書込まれ
るだけで、時間分割を用いなくとも、電流駆動型の電気
光学素子で階調表示を行うことができる。
【０１１３】本発明の実施の第５の形態について、図１
２に基づいて説明すれば、以下のとおりである。
【０１１４】図１２は、本発明の実施の第５の形態の表
示装置における１つの画素領域Ａの電気回路図である。
この図１２の構成は、前述の図３の構成に類似し、対応
する部分には同一の参照符号を付して示し、その説明を
省略する。注目すべきは、本構成では、メモリ素子とし
て強誘電体薄膜コンデンサＣ１，Ｃ２が用いられるとと
もに、このメモリ素子と第１のアクティブ素子であるＴ
ＦＴＱ１とが直接接続されており、代わりにメモリ素子
とＧＮＤとの間に第２のアクティブ素子であるＴＦＴＱ
３１，Ｑ３２が配置されていることである。この図１２
の強誘電体薄膜コンデンサＣ１，Ｃ２の使い方は、ＦＲ
ＡＭ（強誘電体メモリ素子）でいうところの１Ｔ（トラ
ンジスタ）１Ｃ（コンデンサ）構成である。これによっ
て、図３の４個のＴＦＴＰ１，Ｐ２，Ｎ１，Ｎ２を使用
するＳＲＡＭ回路よりも、必要な回路面積を小さくする
ことができる。
【０１１５】なお、強誘電体薄膜コンデンサの製造方法
は、たとえば特開２０００−１６４８１８号公報および
特開２０００−１６９２９７号公報等に記載されている
ので、ここでは詳細な説明は省略する。
【０１１６】また、本構成では、前記強誘電体薄膜コン
デンサＣ１，Ｃ２の一端がＴＦＴＱ１，Ｑ２ａに接続さ
れ、他端が前記ＴＦＴＱ３１，Ｑ３２を介して接地され
る。さらに前記図１および図３の基板６３では、有機Ｅ
Ｌ素子６２の積層順序が、基板、陽極、正孔入層、正孔
輸送層、発光層、電子輸送層および陰極の順で、ＴＦＴ
Ｑ２をＰ型とし、有機ＥＬ素子６２をＴＦＴＱ２とＧＮ
Ｄとの間に挿入している。一方、この図１２の構成で
は、基板６３ａに、基板、陰極、電子輸送層、発光層、
正孔輸送層、正孔入層および陽極の順で積層されて構成
される有機ＥＬ素子６２ａが用いられており、この有機
ＥＬ素子６２ａを、Ｎ型のＴＦＴＱ２ａと電源電圧ＶＤ
Ｄの参照線Ｒとの間に挿入している。このようにして、
ＴＦＴＱ２ａ，Ｑ３１，Ｑ３２のゲート電圧の振幅が小
さくされている。
【０１１７】本発明の実施の第６の形態について、図１
３および図１４に基づいて説明すれば、以下のとおりで
ある。
【０１１８】図１３は、本発明の実施の第６の形態の表
示装置における４つの画素領域の電気回路図である。こ
の図１３の構成は、前述の図１２の構成に類似し、対応
する部分には同一の参照符号を付して示し、その説明を
省略する。注目すべきは、本構成では、メモリ素子とし
て１画素当り６つの強誘電体薄膜コンデンサＣ１〜Ｃ６
が用いられていることである。また、参照線Ｒは行方向
で奇数番目の画素（図６ではＡ１１，Ａ２１）と偶数番
目の画素（図６ではＡ１２，Ａ２２）とで共用されてお
り、前記強誘電体薄膜コンデンサＣ１〜Ｃ６にそれぞれ
対応するＴＦＴＱ３１〜Ｑ３６を駆動するためのビット
選択線Ｂ１〜Ｂ６も、列方向で奇数番目の画素（図１３
ではＡ１１，Ａ１２）と偶数番目の画素（図１３ではＡ
２１，Ａ２２）とで、すなわち隣接行間で共用されてお
り、表示領域内に占める配線領域の割合が小さくされて
いる。参照線Ｒの電圧は−ＶＤＤであり、Ｎ型のＴＦＴ
Ｑ２ａが用いられ、これに対応して有機ＥＬ素子６２ａ
が用いられる。
【０１１９】図１４は、前記ビット選択線Ｂ１〜Ｂ６お
よび選択線Ｇｉ，Ｇｉ＋１の波形図である。この図１４
の例では、１フレーム期間は１２８に分割されており、
大略的に、１のタイミングで選択線Ｇｉがハイレベルと
なり、かつビット選択線Ｂ１〜Ｂ６が択一的にハイレベ
ルとなって、ｉ行目の各強誘電体薄膜コンデンサＣ１〜
Ｃ６にＳＲＡＭ６６からのデータが取込まれ、２のタイ
ミングで選択線Ｇｉ＋１がハイレベルとなり、かつビッ
ト選択線Ｂ１〜Ｂ６が択一的にハイレベルとなって、ｉ
＋１行目の各強誘電体薄膜コンデンサＣ１〜Ｃ６にＳＲ
ＡＭ６６からのデータが取込まれ、残余の３〜１２８の
タイミングでは選択線Ｇｉ，Ｇｉ＋１はローレベルとな
り、かつビット選択線Ｂ１〜Ｂ６がそのビットの重みの
期間だけ択一的にハイレベルとなって、各強誘電体薄膜
コンデンサＣ１〜Ｃ６のデータがＴＦＴＱ２ａに出力さ
れる。
【０１２０】なお、上記の場合において、選択線Ｇｉが
ハイレベルであるとき、選択線Ｇｉ＋１はローレベルで
あるので、ｉ行目の各強誘電体薄膜コンデンサＣ１〜Ｃ
６にデータを書込んでいる間、ｉ＋１行目の各強誘電体
薄膜コンデンサＣ１〜Ｃ６にデータが書込まれることは
ない。
【０１２１】詳しくは、そのビットの重みに対応して、
ビット選択線Ｂ１は単位期間Ｔだけ選択され、ビット選
択線Ｂ２は期間２Ｔだけ選択され、ビット選択線Ｂ３は
期間４Ｔだけ選択され、ビット選択線Ｂ４は期間８Ｔだ
け選択され、ビット選択線Ｂ５は期間１６Ｔだけ選択さ
れ、ビット選択線Ｂ６は期間３２Ｔだけ選択される。ま
た、図１４の例では、前記単位期間Ｔを１フレーム期間
の１／１２８としており、すなわち１フレーム期間内
で、（１２８−２）／｛（１＋２＋４＋８＋１６＋３
２）×１｝＝２回だけ、交互に選択される。
【０１２２】したがって、１および２のタイミングでは
前記のように各強誘電体薄膜コンデンサＣ１〜Ｃ６への
データの取込みが行われ、３のタイミングではビット選
択線Ｂ１が選択され、４〜５のタイミングではビット選
択線Ｂ２が選択され、６〜９のタイミングではビット選
択線Ｂ３が選択され、１０〜１７のタイミングではビッ
ト選択線Ｂ４が選択され、１８〜３３のタイミングでは
ビット選択線Ｂ５が選択され、３４〜６５のタイミング
ではビット選択線Ｂ６が選択され、６６のタイミングで
は再びビット選択線Ｂ１が選択され、…９７〜１２８の
タイミングではビット選択線Ｂ６が選択される。
【０１２３】このように構成することによって、一層の
多階調化を図ることができる。
【０１２４】なお、図１４の例では、１フレームの間に
２回、同一のビット選択線を選択している。これは１フ
レームの間に１回だけ各ビットに対応した発光を得る方
法では、ＰＤＰで問題となったのと同様な動画偽輪郭の
問題が発生するからである。しかしながら、前記図４の
ようにさらに多数回の発光を得て、前記動画偽輪郭を一
層改善するためには、ＭＳＢに近いビット（たとえばビ
ット選択線Ｂ６やＢ５）程、選択期間を細かく分割し
て、１フレーム期間内に分散するようにすればよい。
【０１２５】また、１フレーム期間総てを発光期間とす
るよりも、１フレーム期間の一部を発光期間とする方が
前記動画偽輪郭対策の効果と動きボケ対策の効果がある
ので好ましい。この非発光状態を作るためには、図１３
の６個の強誘電体薄膜コンデンサＣ１〜Ｃ６のうちの１
つへ有機ＥＬ素子６２ａを非発光とする電圧を保持する
か、またはその１つの強誘電体薄膜コンデンサに代え
て、有機ＥＬ素子６２ａを非発光とする電圧と接続され
た配線を用意し、その強誘電体薄膜コンデンサまたは配
線を選択する動作を行うようにすればよい。
【０１２６】本発明の実施の第７の形態について、図１
５に基づいて説明すれば、以下のとおりである。
【０１２７】図１５は、本発明の実施の第７の形態の表
示装置における４つの画素領域の電気回路図である。こ
の図１５の構成は、前述の図１３および図３の構成に類
似し、対応する部分には同一の参照符号を付して示し、
その説明を省略する。注目すべきは、本構成では、ビッ
ト選択線Ｂ１〜Ｂ６が、Ｂ１〜Ｂ３とＢ４〜Ｂ６との２
つに区分され、各行間に均等に配置されていることであ
る。すなわち、ビット選択線Ｂ１〜Ｂ６が隣接行間で共
用される点は前記図１３の構成と同様であるけれども、
図１３の構成ではそのビット選択線Ｂ１〜Ｂ６が一括し
て共用する行間に配設されているのに対して、本構成で
は２つに分割して、分散して配設されている。
【０１２８】したがって、配線数のバランスが取れ、表
示均一性を向上することができる。
【０１２９】なお、前記図１４で示すような動作におけ
る強誘電体薄膜コンデンサＣ１〜Ｃ６に対する書込み期
間が、２単位時間から３単位時間となるが、その他は同
様であるので、ここではその詳細は省略する。
【０１３０】本発明の実施の第８の形態について、図１
６に基づいて説明すれば、以下のとおりである。
【０１３１】図１６は、本発明の実施の第８の形態の表
示装置における２つの画素領域の電気回路図である。こ
の図１６の構成は、前述の図１４の構成に類似し、対応
する部分には同一の参照符号を付して示し、その説明を
省略する。注目すべきは、本構成では、３本のビット選
択線Ｂ１〜Ｂ３を用いて、その選択出力が各画素Ａ１
１，Ａ２１内でデコードされ、強誘電体薄膜コンデンサ
Ｃ１〜Ｃ８のうちの対応するものが選択されることであ
る。このため、２3 ＝８から、前記のように８つの強誘
電体薄膜コンデンサＣ１〜Ｃ８を設け、また奇数番目の
強誘電体薄膜コンデンサＣ１，Ｃ３，Ｃ５，Ｃ７に対応
してはＮ型のＴＦＴＱ３１，Ｑ３３，Ｑ３５，Ｑ３７を
それぞれ設け、偶数番目の強誘電体薄膜コンデンサＣ
２，Ｃ４，Ｃ６，Ｃ８に対応してはＰ型のＴＦＴＱ３２
ａ，Ｑ３４ａ，Ｑ３６ａ，Ｑ３８ａをそれぞれ設けると
ともに、前記選択信号をデコードするためのＴＦＴＱ８
１〜Ｑ８６を設けている。
【０１３２】したがって、配線領域の割合を一層小さく
することができる。
【０１３３】
【発明の効果】本発明の表示装置は、以上のように、選
択線によって選択されている間に第１のアクティブ素子
によって信号線のデータをメモリ素子に取込み、そのメ
モリ素子の記憶内容に対応して参照線の電圧を電気光学
素子に印加するなどして、電気光学素子毎に記憶保持動
作を行い、同一データの再書込みを行わないようにし
て、信号線駆動回路の省電力化を図るようにした表示装
置において、多階調表示や別映像の表示を実現するにあ
たって、各電気光学素子に対応して形成されるメモリ素
子を、同一の信号線に対して、表示すべき階調や映像の
種類に対応したビット数個設け、その一部または全部の
出力によって前記電気光学素子を表示駆動する。
【０１３４】それゆえ、一部の出力を使用して、時分割
によるデジタル階調制御を行うことができ、また一部の
出力と残余の出力とで異なる映像を表示することがで
き、全部の出力を同時に使用した場合、各ビットの出力
の加算電圧や電流によってアナログ階調制御を行うこと
ができる。
【０１３５】これによって、共通の信号線を使用して各
ビットのデータが対応するメモリ素子に取込まれ、また
それらのビットを選択するビット選択線は相互に等しい
ビット順位間で共通に引回されるので、配線数を削減す
ることができる。さらにまた、マルチビットのデータに
よって電気光学素子を時分割のデューティで駆動するこ
とでＤ／Ａ変換を行うと、変換に伴う電力消費も削減す
ることができる。
【０１３６】また、本発明の表示装置は、以上のよう
に、選択線によって選択されている間に第１のアクティ
ブ素子によって信号線のデータをメモリ素子に取込み、
そのメモリ素子の記憶内容に対応して参照線の電圧を電
気光学素子に印加するなどして、電気光学素子毎に記憶
保持動作を行い、同一データの再書込みを行わないよう
にして、信号線駆動回路の省電力化を図るようにした表
示装置において、多階調表示や別映像の表示を実現する
にあたって、各電気光学素子に対応して形成されるメモ
リ素子を、同一の信号線に対して、表示すべき階調およ
び／または映像の種類の少なくとも一部分に対応したビ
ット数個設けるとともに、各メモリ素子と前記第１のア
クティブ素子および電気光学素子との間に第２のアクテ
ィブ素子を介在し、その第２のアクティブ素子をビット
選択線によって択一的に選択することで、データのメモ
リ素子への書込み／電気光学素子への読出しを制御す
る。
【０１３７】それゆえ、時分割によるデジタル多階調表
示を実現することができ、および／または異なる映像を
表示することもできる。そして、マルチビットのデータ
は、共通の信号線を時間分割で使用して各メモリ素子に
順に取込まれ、またビット選択線は相互に等しいビット
順位間で共通に引回されるので、配線数を削減すること
ができる。また、そのマルチビットのデータによって電
気光学素子を時分割のデューティで駆動することでＤ／
Ａ変換を行う場合、変換に伴う電力消費も削減すること
ができる。さらにまた、異なる映像の切換え表示にあた
って、一旦メモリ素子にデータを書込んでしまえば、外
部のＣＰＵ等の動作は必要なく、低消費電力で実現する
ことができる。
【０１３８】さらにまた、本発明の表示装置は、以上の
ように、選択線によって選択されている間に第１のアク
ティブ素子によって信号線のデータをメモリ素子に取込
み、そのメモリ素子の記憶内容に対応して参照線の電圧
を電気光学素子に印加するなどして、電気光学素子毎に
記憶保持動作を行い、同一データの再書込みを行わない
ようにして、信号線駆動回路の省電力化を図るようにし
た表示装置において、多階調表示や別映像の表示を実現
するにあたって、各電気光学素子に対応して形成される
メモリ素子を、同一の信号線に対して、表示すべき階調
や映像の種類に対応したビット数個設けるとともに、前
記第１のアクティブ素子およびその選択線も各メモリ素
子に個別的に対応して設け、さらに各メモリ素子と電気
光学素子との間にビット選択線によって択一的に選択さ
れる第３のアクティブ素子をそれぞれ介在する。
【０１３９】それゆえ、時分割によるデジタル多階調表
示を実現することができ、および／または異なる映像を
表示することもできる。そして、マルチビットのデータ
は、共通の信号線を時間分割で使用して各メモリ素子に
順に取込まれ、またビット選択線は相互に等しいビット
順位間で共通に引回されるので、配線数を削減すること
ができる。また、そのマルチビットのデータによって電
気光学素子を時分割のデューティで駆動することでＤ／
Ａ変換を行う場合、変換に伴う電力消費を削減すること
もできる。
【０１４０】また、本発明の表示装置は、以上のよう
に、選択線によって選択されている間に第１のアクティ
ブ素子によって信号線のデータをメモリ素子に取込み、
そのメモリ素子の記憶内容に対応して参照線の電圧を電
気光学素子に印加するなどして、電気光学素子毎に記憶
保持動作を行い、同一データの再書込みを行わないよう
にして、信号線駆動回路の省電力化を図るようにした表
示装置において、多階調表示を実現するにあたって、各
電気光学素子に対応して形成されるメモリ素子を、同一
の信号線に対して、表示すべき階調数に対応したビット
数個設けるとともに、第１のアクティブ素子およびその
選択線も各メモリ素子に個別的に対応して設ける。
【０１４１】それゆえ、各メモリ素子の出力の加算電圧
や電流によってアナログ階調制御を行うことができる。
そして、マルチビットのデータは、共通の信号線を時間
分割で使用して各メモリ素子に順に取込まれ、またビッ
ト選択線は相互に等しいビット順位間で共通に引回され
るので、配線数を削減することができる。
【０１４２】さらにまた、本発明の表示装置は、以上の
ように、選択線によって選択されている間に第１のアク
ティブ素子によって信号線のデータをメモリ素子に取込
み、そのメモリ素子の記憶内容に対応して参照線の電圧
を電気光学素子に印加するなどして、電気光学素子毎に
記憶保持動作を行い、同一データの再書込みを行わない
ようにして、信号線駆動回路の省電力化を図るようにし
た表示装置において、多階調表示を実現するにあたっ
て、各電気光学素子に対応して形成されるメモリ素子
を、同一の信号線に対して、表示すべき階調や映像の種
類に対応したビット数個設けるとともに、各メモリ素子
に個別的に対応して、前記第１のアクティブ素子および
電気光学素子と対応するメモリ素子との間に第２のアク
ティブ素子を介在し、この第２のアクティブ素子をビッ
ト選択線によって択一的に選択することで、対応するメ
モリ素子にデータを格納する。
【０１４３】それゆえ、各メモリ素子の出力の加算電圧
や電流によってアナログ階調制御を行うことができる。
そして、マルチビットのデータは、共通の信号線を時間
分割で使用して各メモリ素子に順に取込まれ、またビッ
ト選択線は相互に等しいビット順位間で共通に引回され
るので、配線数を削減することができる。
【０１４４】また、本発明の表示装置は、以上のよう
に、マトリクス表示装置において、前記ビット選択線を
隣接行間で共用する。
【０１４５】それゆえ、配線面積を縮小し、一層の多階
調化を図ることができる。
【０１４６】さらにまた、本発明の表示装置は、以上の
ように、前記ビット選択線を２つに区分し、各行間に分
散して配設する。
【０１４７】それゆえ、配線数のバランスが取れ、表示
均一性を向上することができる。
【０１４８】また、本発明の表示装置は、以上のよう
に、前記ビット選択線の選択データをデコードするデコ
ード手段をさらに備える。
【０１４９】それゆえ、配線領域の割合を一層小さくす
ることができる。
【０１５０】さらにまた、本発明の表示装置は、以上の
ように、前記メモリ素子を、強誘電体薄膜コンデンサで
形成する。
【０１５１】それゆえ、ＴＦＴなどのトランジスタを使
用するＳＲＡＭ回路で実現する場合よりも、メモリ素子
に必要な回路面積を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の第１の形態の表示装置の概略的
構成を示す図である。
【図２】前記表示装置におけるＳＲＡＭの一構成例を示
すブロック図である。
【図３】前記表示装置におけるメモリ素子の構成を説明
するための１つの画素領域の電気回路図である。
【図４】図１の表示装置におけるビット選択線および選
択線の波形図である。
【図５】本発明の実施の第２の形態の表示装置における
１つの画素領域の電気回路図である。
【図６】図５の表示装置におけるビット選択線および選
択線ならびに信号線の波形図である。
【図７】本発明の実施の第３の形態の表示装置における
１つの画素領域の電気回路図である。
【図８】前記本発明の実施の第３の形態の表示装置にお
いて、低消費電力化を実現可能なＤ／Ａ変換回路の構成
を示す電気回路図である。
【図９】本発明の実施の第４の形態の表示装置における
１つの画素領域の電気回路図である。
【図１０】図９の表示装置におけるビット選択線および
選択線ならびに信号線の波形図である。
【図１１】図９の構成を用いて、電流駆動型の電気光学
素子に対して、時間分割階調を用いることなく電流値を
制御するようにした最も端的な構成を示す電気回路図で
ある。
【図１２】本発明の実施の第５の形態の表示装置におけ
る１つの画素領域の電気回路図である。
【図１３】本発明の実施の第６の形態の表示装置におけ
る４つの画素領域の電気回路図である。
【図１４】図１３の表示装置におけるビット選択線およ
び選択線の波形図である。
【図１５】本発明の実施の第７の形態の表示装置におけ
る４つの画素領域の電気回路図である。
【図１６】本発明の実施の第８の形態の表示装置におけ
る２つの画素領域の電気回路図である。
【図１７】典型的な従来技術の表示装置の概略的構成を
示すブロック図である。
【図１８】図１７の表示装置における各画素部の構成を
詳細に示す回路図である。
【図１９】他の従来技術の表示装置における各画素部の
構成を示す図である。
【図２０】図１９の表示装置におけるメモリセルの構成
を詳細に示す回路図である。
【図２１】さらに他の従来技術の表示装置の構成を示す
ブロック図である。
【図２２】図２１で示す表示装置における各画素の回路
構成の一例を示す回路図である。
【図２３】図２１で示す表示装置における各画素の回路
構成の他の例を示す回路図である。
【符号の説明】
６１ 表示装置 ６２，６２ａ 有機ＥＬ素子（電気光学素子） ６３，６３ａ 基板 ６４ ＣＰＵ ６５ メモリ ６６ ＳＲＡＭ ６７ コントローラ・ドライバ ６８ ビットコントローラ ７１ シリアルＩＮコントロール回路 ７２ シリアルＯＵＴコントロール回路 ７３ パラレルＯＵＴコントロール回路 ７４，７５ アドレスバッファ ７６ ローデコーダ ７７ カラムデコーダ ７８ セレクタ ７９ メモリアレイ ８０，８１ ゲート ８２ バッファ ９１ 液晶（電気光学素子） Ａ 画素領域 Ａ１１，Ａ１２，Ａ２１，Ａ２２ 画素 Ｂ；Ｂ１〜Ｂ６ ビット選択線 Ｃ１〜Ｃ８ 強誘電体薄膜コンデンサ（メモリ素子） Ｃ１１，Ｃ２１ コンデンサ Ｃ１２，Ｃ２２ コンデンサ Ｇ：Ｇａ，Ｇｂ 選択線 ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ Ｍ１，Ｍ２ メモリ素子 Ｐ１，Ｐ２，Ｎ１，Ｎ２ ＴＦＴ Ｑ１ ＴＦＴ（第１のアクティブ素子） Ｑ２，Ｑ２ａ ＴＦＴ（電気光学素子） Ｑ１１，Ｑ１２ ＴＦＴ（第１のアクティブ素子） Ｑ３１〜Ｑ３７；Ｑ３２ａ，Ｑ３４ａ，Ｑ３６ａ，Ｑ３
８ａＴＦＴ（第２のアクティブ素子） Ｑ５１，Ｑ５２ ＴＦＴ（第３のアクティブ素子） Ｑ６１；Ｑ６２，Ｑ６３ ＴＦＴ Ｑ７１，Ｑ７２ ＴＦＴ（第２のアクティブ素子） Ｑ８１〜Ｑ８６ ＴＦＴ（デコード手段） Ｒ 参照線 Ｒ１１，Ｒ１２；Ｒ２，Ｒ３ 抵抗 Ｓ 信号線
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０２Ｆ 1/133 ５５０ Ｇ０２Ｆ 1/133 ５５０ 1/1362 1/1362 Ｇ０９Ｆ 9/30 ３３８ Ｇ０９Ｆ 9/30 ３３８ ３６５ ３６５Ｚ 9/35 9/35 Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｆターム(参考） 2H092 JA24 JB41 JB61 KB13 NA25 NA26 PA06 2H093 NC13 NC16 NC24 NC28 NC34 NC35 NC50 ND06 ND09 ND39 ND42 ND49 5C006 AA01 AA11 AF11 AF44 BB16 BC03 BC06 BC12 BC20 BC23 BF09 EB05 FA42 FA47 FA56 5C080 AA06 AA10 AA18 DD23 DD26 EE29 FF11 JJ02 JJ03 JJ04 5C094 AA22 AA45 AA54 BA03 BA09 BA29 BA43 DB04 EA04 EA07 EB02

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】マトリクス状に区画された各領域に電気光
    学素子が配設され、前記各領域に設けられた第１のアク
    ティブ素子を介して信号線からメモリ素子にデータを取
    込み、そのメモリ素子の出力で前記電気光学素子を表示
    駆動するようにした表示装置において、 各電気光学素子に対応する前記メモリ素子を同一の信号
    線に対して複数個設け、 前記各メモリ素子の一部または全部の出力によって前記
    電気光学素子を表示駆動することを特徴とする表示装
    置。
  2. 【請求項２】選択線によって選択されている間に第１の
    アクティブ素子によって信号線のデータをメモリ素子に
    取込み、電気光学素子がそのメモリ素子の記憶内容に対
    応した表示を行うようにした表示装置において、 各電気光学素子に対応して形成される前記メモリ素子
    を、同一の信号線に対して、表示すべき階調および／ま
    たは映像の種類の少なくとも一部分に対応したビット数
    個設け、 前記各メモリ素子に個別的に対応して設けられる第２の
    アクティブ素子と、 相互に等しいビット順位の第２のアクティブ素子の制御
    入力端間に共通に引回され、各ビット順位間で択一的に
    選択されて、前記選択線が選択されている間は前記第１
    のアクティブ素子を介するデータを対応するメモリ素子
    に格納させ、前記選択線が選択されていない期間は対応
    するメモリ素子のデータを電気光学素子に出力させるビ
    ット選択線とを含むことを特徴とする表示装置。
  3. 【請求項３】選択線によって選択されている間に第１の
    アクティブ素子によって信号線のデータをメモリ素子に
    取込み、電気光学素子がそのメモリ素子の記憶内容に対
    応した表示を行うようにした表示装置において、 各電気光学素子に対応して形成される前記メモリ素子
    を、同一の信号線に対して、表示すべき階調および／ま
    たは映像の種類の少なくとも一部分に対応したビット数
    個設けるとともに、前記第１のアクティブ素子および選
    択線も各メモリ素子に個別的に対応して設け、 前記各メモリ素子に個別的に対応して設けられる第３の
    アクティブ素子と、 相互に等しいビット順位の第３のアクティブ素子の制御
    入力端間に共通に引回され、各ビット順位間で択一的に
    選択されて、対応するメモリ素子のデータを電気光学素
    子に出力させるビット選択線とを含むことを特徴とする
    表示装置。
  4. 【請求項４】選択線によって選択されている間に第１の
    アクティブ素子によって信号線のデータをメモリ素子に
    取込み、電気光学素子がそのメモリ素子の記憶内容に対
    応した表示を行うようにした表示装置において、 各電気光学素子に対応して形成される前記メモリ素子
    を、同一の信号線に対して、表示すべき階調の少なくと
    も一部分に対応したビット数個設けるとともに、前記第
    １のアクティブ素子および選択線も各メモリ素子に個別
    的に対応して設け、 前記複数のメモリ素子の和出力で前記電気光学素子を表
    示駆動することを特徴とする表示装置。
  5. 【請求項５】選択線によって選択されている間に第１の
    アクティブ素子によって信号線のデータをメモリ素子に
    取込み、電気光学素子がそのメモリ素子の記憶内容に対
    応した表示を行うようにした表示装置において、 各電気光学素子に対応して形成される前記メモリ素子
    を、同一の信号線に対して、表示すべき階調の少なくと
    も一部分に対応したビット数個設け、 前記各メモリ素子に個別的に対応して設けられる第２の
    アクティブ素子と、 相互に等しいビット順位の第２のアクティブ素子の制御
    入力端間に共通に引回され、各ビット順位間で択一的に
    選択されて、前記選択線が選択されている間に前記第１
    のアクティブ素子を介するデータを対応するメモリ素子
    に格納させるビット選択線とを含み、 前記複数のメモリ素子の和出力で前記電気光学素子を表
    示駆動することを特徴とする表示装置。
  6. 【請求項６】前記各電気光学素子がマトリクス状に配列
    され、前記ビット選択線を隣接行間で共用することを特
    徴とする請求項２〜５の何れかに記載の表示装置。
  7. 【請求項７】前記ビット選択線を２つに区分し、各行間
    に分散して配設することを特徴とする請求項６記載の表
    示装置。
  8. 【請求項８】前記ビット選択線の選択データをデコード
    するデコード手段をさらに備えることを特徴とする請求
    項２〜７の何れかに記載の表示装置。
  9. 【請求項９】前記メモリ素子を、強誘電体薄膜コンデン
    サで形成することを特徴とする請求項１〜８の何れかに
    記載の表示装置。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004220021A (ja) * 2002-12-27 2004-08-05 Semiconductor Energy Lab Co Ltd 表示装置
WO2006016706A1 (en) * 2004-08-13 2006-02-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and driving method thereof
JP2006079077A (ja) * 2004-08-13 2006-03-23 Semiconductor Energy Lab Co Ltd 発光装置及びその駆動方法
US7116292B2 (en) 2003-02-21 2006-10-03 Seiko, Epson Corporation Electro-optical panel, driving circuit and driving method for driving electro-optical panel, and electronic apparatus
JP2007093875A (ja) * 2005-09-28 2007-04-12 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置
US7205965B2 (en) 2001-12-19 2007-04-17 Hitachi, Ltd. Image display apparatus
JP2007121699A (ja) * 2005-10-28 2007-05-17 Renesas Technology Corp 半導体集積回路装置
WO2007060842A1 (ja) * 2005-11-28 2007-05-31 Sony Corporation 画像表示装置、電子機器、携帯機器及び画像表示方法
US7442950B2 (en) 2004-12-06 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7973670B2 (en) 2005-12-28 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Display device and method for inspecting the same
US8044949B2 (en) 2005-05-02 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic apparatus for displaying images
US8064028B2 (en) 2007-03-16 2011-11-22 Sony Corporation Method for manufacturing electro-optical device wherein an electrostatic protection circuit is shielded by a light-shielding sheet that is separate and apart from the electro-optical device
JP2012145947A (ja) * 2002-12-27 2012-08-02 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
CN109584790A (zh) * 2017-09-27 2019-04-05 精工爱普生株式会社 电光装置以及电子设备
WO2019123288A1 (ja) * 2017-12-22 2019-06-27 株式会社半導体エネルギー研究所 表示装置および電子機器
JP2019144539A (ja) * 2018-02-20 2019-08-29 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2021092810A (ja) * 2021-02-26 2021-06-17 株式会社ジャパンディスプレイ 表示装置

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7663607B2 (en) 2004-05-06 2010-02-16 Apple Inc. Multipoint touchscreen
US8339339B2 (en) * 2000-12-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device, method of driving the same, and electronic device
JP2003084733A (ja) * 2001-07-04 2003-03-19 Sharp Corp 表示装置および携帯機器
US6788108B2 (en) * 2001-07-30 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4197647B2 (ja) * 2001-09-21 2008-12-17 株式会社半導体エネルギー研究所 表示装置及び半導体装置
JP2003228336A (ja) * 2002-01-31 2003-08-15 Toshiba Corp 平面表示装置
JP4456806B2 (ja) * 2002-03-19 2010-04-28 セイコーエプソン株式会社 液晶表示装置、電気光学装置とその製造方法、電子機器
JP3909580B2 (ja) * 2002-04-10 2007-04-25 株式会社 日立ディスプレイズ 表示装置
US7170479B2 (en) * 2002-05-17 2007-01-30 Semiconductor Energy Laboratory Co., Ltd. Display device and driving method thereof
TWI360098B (en) * 2002-05-17 2012-03-11 Semiconductor Energy Lab Display apparatus and driving method thereof
US7474285B2 (en) 2002-05-17 2009-01-06 Semiconductor Energy Laboratory Co., Ltd. Display apparatus and driving method thereof
SG119186A1 (en) * 2002-05-17 2006-02-28 Semiconductor Energy Lab Display apparatus and driving method thereof
US7184034B2 (en) * 2002-05-17 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4046015B2 (ja) * 2002-06-07 2008-02-13 セイコーエプソン株式会社 電子回路、電子装置、電気光学装置及び電子機器
GB0217709D0 (en) * 2002-07-31 2002-09-11 Koninkl Philips Electronics Nv Array device with switching circuits
JP4119198B2 (ja) * 2002-08-09 2008-07-16 株式会社日立製作所 画像表示装置および画像表示モジュール
KR20050101182A (ko) * 2003-01-24 2005-10-20 코닌클리케 필립스 일렉트로닉스 엔.브이. 액티브 매트릭스 디스플레이 디바이스
GB0301659D0 (en) * 2003-01-24 2003-02-26 Koninkl Philips Electronics Nv Electroluminescent display devices
JP3925467B2 (ja) * 2003-06-20 2007-06-06 セイコーエプソン株式会社 電気光学装置及びその駆動方法並びに電子機器
JP4369710B2 (ja) * 2003-09-02 2009-11-25 株式会社 日立ディスプレイズ 表示装置
JP4533616B2 (ja) * 2003-10-17 2010-09-01 株式会社 日立ディスプレイズ 表示装置
KR100752365B1 (ko) 2003-11-14 2007-08-28 삼성에스디아이 주식회사 표시장치의 픽셀구동회로 및 그 방법
JP4327042B2 (ja) * 2004-08-05 2009-09-09 シャープ株式会社 表示装置およびその駆動方法
US7339763B2 (en) * 2005-03-04 2008-03-04 Hitachi Global Storage Technologies Netherlands B.V. Disk drive thin-film inductive write head with pole tip structure having reduced susceptibility to corrosion
CN100443964C (zh) * 2005-12-16 2008-12-17 群康科技(深圳)有限公司 液晶显示面板及其显示方法
JP4736954B2 (ja) * 2006-05-29 2011-07-27 セイコーエプソン株式会社 単位回路、電気光学装置、及び電子機器
KR101452675B1 (ko) 2006-06-09 2014-10-22 애플 인크. 터치 스크린 액정 디스플레이
CN104965621B (zh) 2006-06-09 2018-06-12 苹果公司 触摸屏液晶显示器及其操作方法
US8243027B2 (en) * 2006-06-09 2012-08-14 Apple Inc. Touch screen liquid crystal display
US8493330B2 (en) 2007-01-03 2013-07-23 Apple Inc. Individual channel phase delay scheme
US9710095B2 (en) 2007-01-05 2017-07-18 Apple Inc. Touch screen stack-ups
JP5035212B2 (ja) * 2008-10-16 2012-09-26 ソニー株式会社 表示パネル用駆動回路、表示パネルモジュール、表示装置および表示パネルの駆動方法
WO2011133706A1 (en) * 2010-04-22 2011-10-27 Qualcomm Mems Technologies, Inc. Active matrix content manipulation systems and methods
KR20120062499A (ko) * 2010-12-06 2012-06-14 삼성모바일디스플레이주식회사 화소, 이를 이용한 입체 영상 표시 장치 및 그의 구동 방법
KR20120065139A (ko) * 2010-12-10 2012-06-20 삼성모바일디스플레이주식회사 표시 장치를 위한 화소, 이를 이용한 표시 장치 및 그 구동 방법
US8804056B2 (en) 2010-12-22 2014-08-12 Apple Inc. Integrated touch screens
CN104992689B (zh) * 2015-08-07 2017-12-08 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置及其驱动方法
US10553167B2 (en) 2017-06-29 2020-02-04 Japan Display Inc. Display device
JP2019039949A (ja) 2017-08-22 2019-03-14 株式会社ジャパンディスプレイ 表示装置
JP6944334B2 (ja) * 2017-10-16 2021-10-06 株式会社ジャパンディスプレイ 表示装置
KR102147732B1 (ko) * 2017-11-17 2020-08-25 주식회사 라온텍 Ram 회로 및 이를 포함하는 디스플레이 장치
JP6951237B2 (ja) * 2017-12-25 2021-10-20 株式会社ジャパンディスプレイ 表示装置
CN115605942A (zh) * 2019-10-12 2023-01-13 京东方科技集团股份有限公司（Cn） 驱动电路、其驱动方法、显示面板及显示装置
US11527209B2 (en) 2020-03-31 2022-12-13 Apple Inc. Dual-memory driving of an electronic display

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52149999A (en) 1976-06-09 1977-12-13 Seiko Epson Corp Display unit
US4996523A (en) 1988-10-20 1991-02-26 Eastman Kodak Company Electroluminescent storage display with improved intensity driver circuits
JPH0364791A (ja) 1989-08-03 1991-03-20 Casio Comput Co Ltd Ｔｆｔ液晶表示装置
JP2775040B2 (ja) * 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05249490A (ja) 1992-03-06 1993-09-28 Mitsubishi Electric Corp Ｔｆｔアレイ基板の製造方法
GB9219836D0 (en) 1992-09-18 1992-10-28 Philips Electronics Uk Ltd Electronic drive circuits for active matrix devices,and a method of self-tasting and programming such circuits
JPH06102530A (ja) * 1992-09-18 1994-04-15 Sharp Corp 液晶表示装置
JPH07253764A (ja) * 1994-03-15 1995-10-03 Sharp Corp 液晶表示装置
JPH08194205A (ja) 1995-01-18 1996-07-30 Toshiba Corp アクティブマトリックス型表示装置
JP3630489B2 (ja) * 1995-02-16 2005-03-16 株式会社東芝 液晶表示装置
JP3305931B2 (ja) * 1995-09-18 2002-07-24 株式会社東芝 液晶表示装置
US5945972A (en) * 1995-11-30 1999-08-31 Kabushiki Kaisha Toshiba Display device
JP3485229B2 (ja) 1995-11-30 2004-01-13 株式会社東芝 表示装置
JP3385301B2 (ja) 1997-04-23 2003-03-10 シャープ株式会社 データ信号線駆動回路および画像表示装置
JPH11109891A (ja) 1997-09-29 1999-04-23 Fuji Photo Film Co Ltd ２次元アクティブマトリクス型光変調素子並びに２次元アクティブマトリクス型発光素子
JP3279238B2 (ja) 1997-12-01 2002-04-30 株式会社日立製作所 液晶表示装置
JP3436478B2 (ja) 1998-01-12 2003-08-11 株式会社日立製作所 液晶表示装置および計算機システム
US6339417B1 (en) * 1998-05-15 2002-01-15 Inviso, Inc. Display system having multiple memory elements per pixel
WO2000008625A1 (fr) * 1998-08-04 2000-02-17 Seiko Epson Corporation Dispositif electro-optique et dispositif electronique
JP2000169297A (ja) 1998-09-29 2000-06-20 Sharp Corp 酸化物強誘電体薄膜の製造方法、酸化物強誘電体薄膜及び酸化物強誘電体薄膜素子
JP2000227608A (ja) 1999-02-05 2000-08-15 Hitachi Ltd 液晶表示装置
JP4761681B2 (ja) 2000-10-05 2011-08-31 株式会社半導体エネルギー研究所 液晶表示装置
JP3705123B2 (ja) 2000-12-05 2005-10-12 セイコーエプソン株式会社 電気光学装置、階調表示方法および電子機器
US7009590B2 (en) * 2001-05-15 2006-03-07 Sharp Kabushiki Kaisha Display apparatus and display method

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205965B2 (en) 2001-12-19 2007-04-17 Hitachi, Ltd. Image display apparatus
JP2012145947A (ja) * 2002-12-27 2012-08-02 Semiconductor Energy Lab Co Ltd 表示装置及び電子機器
JP2004220021A (ja) * 2002-12-27 2004-08-05 Semiconductor Energy Lab Co Ltd 表示装置
US7116292B2 (en) 2003-02-21 2006-10-03 Seiko, Epson Corporation Electro-optical panel, driving circuit and driving method for driving electro-optical panel, and electronic apparatus
US7923937B2 (en) 2004-08-13 2011-04-12 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and driving method thereof
JP2006079077A (ja) * 2004-08-13 2006-03-23 Semiconductor Energy Lab Co Ltd 発光装置及びその駆動方法
US8354794B2 (en) 2004-08-13 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and driving method thereof
CN101006488A (zh) * 2004-08-13 2007-07-25 株式会社半导体能源研究所 发光装置及其驱动方法
WO2006016706A1 (en) * 2004-08-13 2006-02-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and driving method thereof
KR101220874B1 (ko) * 2004-08-13 2013-01-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 상기 발광 장치의 구동 방법
KR101196656B1 (ko) 2004-08-13 2012-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 상기 발광 장치의 구동 방법
US7442950B2 (en) 2004-12-06 2008-10-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7902533B2 (en) 2004-12-06 2011-03-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US8044949B2 (en) 2005-05-02 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic apparatus for displaying images
JP2007093875A (ja) * 2005-09-28 2007-04-12 Toshiba Matsushita Display Technology Co Ltd アクティブマトリクス型表示装置
JP2007121699A (ja) * 2005-10-28 2007-05-17 Renesas Technology Corp 半導体集積回路装置
WO2007060842A1 (ja) * 2005-11-28 2007-05-31 Sony Corporation 画像表示装置、電子機器、携帯機器及び画像表示方法
JP2007147932A (ja) * 2005-11-28 2007-06-14 Sony Corp 画像表示装置、電子機器、携帯機器及び画像表示方法
US8599176B2 (en) 2005-11-28 2013-12-03 Japan Display West, Inc. Image display device, electronic apparatus, portable apparatus, and image displaying method
US7973670B2 (en) 2005-12-28 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Display device and method for inspecting the same
US8064028B2 (en) 2007-03-16 2011-11-22 Sony Corporation Method for manufacturing electro-optical device wherein an electrostatic protection circuit is shielded by a light-shielding sheet that is separate and apart from the electro-optical device
CN109584790A (zh) * 2017-09-27 2019-04-05 精工爱普生株式会社 电光装置以及电子设备
JP2019061084A (ja) * 2017-09-27 2019-04-18 セイコーエプソン株式会社 電気光学装置及び電子機器
WO2019123288A1 (ja) * 2017-12-22 2019-06-27 株式会社半導体エネルギー研究所 表示装置および電子機器
JPWO2019123288A1 (ja) * 2017-12-22 2021-01-21 株式会社半導体エネルギー研究所 表示装置および電子機器
US11100855B2 (en) 2017-12-22 2021-08-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP7278962B2 (ja) 2017-12-22 2023-05-22 株式会社半導体エネルギー研究所 表示装置および電子機器
JP2019144539A (ja) * 2018-02-20 2019-08-29 セイコーエプソン株式会社 電気光学装置及び電子機器
JP2021092810A (ja) * 2021-02-26 2021-06-17 株式会社ジャパンディスプレイ 表示装置
JP7133051B2 (ja) 2021-02-26 2022-09-07 株式会社ジャパンディスプレイ 表示装置

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