WO2007060842A1 - 画像表示装置、電子機器、携帯機器及び画像表示方法 - Google Patents

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WO2007060842A1
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pixel
image display
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Yasuyuki Teranishi
Yoshiharu Nakajima
Yoshitoshi Kida
Takayuki Nakanishi
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Sony Corporation
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    • G09G3/2007—Display of intermediate tones
    • G09G3/2074—Display of intermediate tones using sub-pixels

Definitions

  • Image display device electronic device, portable device, and image display method
  • the present invention relates to an image display device, an electronic device, a portable device, and an image display method, and can be applied to, for example, a liquid crystal display device using a multi-bit memory system.
  • the input image data is recorded in the memory unit of each pixel and the input image is recorded in the memory unit.
  • the gradation is expressed by the time-division driving according to the data. Display images with high image quality more efficiently than before
  • a liquid crystal display device is disclosed in Japanese Patent Application Laid-Open No. 2 0 0 5-1 6 4 1 8 14, etc., in which one pixel is formed by a plurality of sub-pixels having different areas, and display of the plurality of sub-pixels is performed. Therefore, a so-called area gradation method is proposed in which the gradation of each pixel is changed by changing the area of a region used for display by non-display control.
  • Japanese Patent Laid-Open No. 2 0 0 5-1 6 4 1 8 1 4 a 1-bit memory is provided for each sub-pixel, and display or non-display of the corresponding sub-pixel is performed by recording this memory.
  • a method of controlling and expressing the gradation of input image data by multiple bits has been proposed.
  • such a method in which a multi-bit memory is provided in one pixel and the gradation of each pixel is expressed by recording the multi-bit memory is called a multi-bit memory method.
  • FIG. 1 is a block diagram showing an image display device based on the multi-bit memory method of the area gradation method.
  • the display unit 2 is a reflective liquid crystal display panel or a transmissive liquid crystal display panel, and is formed by arranging pixels provided with red, green, and blue color filters in a matrix. .
  • each pixel 2 A has electrodes 3 A, 3 B, 3 C, 3 D, 3 E, which are parts used for display.
  • 3 F area The force is formed by a plurality of subpixels 2 AA to 2 AF set to 1: 2: 4: 8: 1 6:32.
  • the sub-pixels 2 AA to 2 AF are formed in the same manner except that the areas of the electrodes 3 A to 3 F are set in a certain proportional relationship, and the pixel circuit 4 A shown in FIG.
  • the liquid crystal cells 5A to 5F by the electrodes 3A to 3F are driven by ⁇ 4F, respectively.
  • the pixel circuits 4 A to 4 F have a channel MOS (hereinafter referred to as “mi NMOS”) transistor Q 1 and a P channel MOS (hereinafter referred to as “PMOS”) transistor Q 2 in which the gate and drain are connected in common.
  • the CMOS inverter 6 consisting of the NM transistor S 3 and the PMOS transistor Q 4 having the gate and drain connected in common is connected to the positive power supply line VDD and the negative power source VDD.
  • the CMO S inverters 6 and 7 are provided in parallel with the side power supply line VSS, and are connected in a loop shape to develop a memory power by an SRAM (Static Random Access Memory) configuration.
  • the NMOS transistor Q5 connects the signal line SIG to the CMOS inverters 6 and 7, and the switch circuit 8 for supplying the logic value of the signal line SIG to the memory is formed.
  • the data from the signal line SIG (Fig. 4 (A)) is set in the memory by controlling the NMOS transistor Q5 by the gate signal GATE (Fig. 4 (B)) ( Fig. 4 (C)).
  • V 1 is the potential on the input side of the inverter 6 which is the input side by the switch circuit 8.
  • the pixel circuits 4A to 4F have a common voltage VCOM applied to the common electrode of the liquid crystal cell 5A (5B to 5F) according to the data held in the memory in this way (see FIG. 4). G)), the in-phase drive signal FRP (Fig. 4 (D)) or the reverse-phase drive signal XFRP (Fig. 4 (E)) is selected and the liquid crystal cell 5A (5 B to 5 F) is selected. As a result, the liquid crystal cell 5 A (5 B to 5 F) is driven.
  • the pixel circuits 4 A to 4 F control the on / off of the switch circuit 9 including the NMOS transistor Q 6 and the PMO S transistor Q 7 by the output of the inverter 7, and through the switch circuit 9, the common potential VCOM has the same phase.
  • the drive signal XFRP is applied to the liquid crystal cell 5 A (5 B to 5 F).
  • NMOS transistor Q8 and PMOS transistor The switch circuit 10 consisting of Q 9 is turned on and off by the output of the inverter 6, and the drive signal FRP having a phase opposite to that of the common potential V COM is switched via this switch circuit 10 to the liquid crystal senor 5 A (5 B to 5 Apply to F).
  • the interface (IF) 1 1 is image data SDI using serial data that sequentially indicates the gradation of each pixel, system clock SCK synchronized with this image data SDI, vertical synchronization signal
  • the timing signal SCS synchronized with the above is input from the configuration of the device in which the image display device 1 is provided.
  • the interface 1 1 separates the image data SD ⁇ into two systems corresponding to the odd and even lines of the display unit 2, and the separated image data DAT A to the horizontal drive units 120 and 1 2, respectively.
  • a clock L S S CK synchronized with the image data DAT A is generated and output to the timing generator 14.
  • the reset signal RST whose signal level rises at the timing synchronized with the vertical synchronization signal is output to the timing generator 14 by the timing signal SCS.
  • the timing generator 14 generates and outputs various timing signals necessary for the operations of the horizontal drive units 120 and 12 E and the vertical drive unit 15 from these clocks L S CK: and reset signal R ST. -The horizontal drive units 120 and 12 E operate in response to the timing signal output from the timing generator 14 and output from the interface 11 for the odd and even line pixels of the display unit 2, respectively. Set the logic level of the signal line SIG to correspond to the image data DATA.
  • the horizontal drive units 12O, 12E sequentially shift the timing signal HST that rises at the start timing of the horizontal scanning period using the shift registers (SR) 21A, 21B, ... Transfer in the line direction and shift register 2 1
  • the image data DATA is latched by the sampling latch (SL) 22A, 22B, ... by the timing signal output from A, 21 B, ....
  • the horizontal drive units 120 and 12 E distribute the image data DAT A to the corresponding signal line SIG.
  • the second latches 23A, 23B, ... are the sampling latches 22A, 22
  • the parallel serial conversion circuit (PS) 24A, 24B,... Uses the selection signal SER I to determine the logical value of each bit that constitutes the latch result Lout of the second latch 23A, 23B,. By selecting and outputting sequentially, the input image data distributed to each signal line SIG is converted to serial data and output.
  • the AND circuits 25 to 30 are respectively latched by selection signals S SER I 0 to SER I 5 (FIG. 7 (AO) to (A5)) that sequentially rise in signal level.
  • S SER I 0 to SER I 5 FIG. 7 (AO) to (A5)
  • the OR circuit 31 generates a logical sum signal of the output signals of these AND circuits 25 to 30.
  • Parallel-serial conversion circuit 24 A, 24 B, ... outputs the output signal of this OR circuit 3 1 through the buffer circuit 32, and the image data distributed to each signal line SIG is serialized by 1 bit. Data is output to each signal line SIG (Fig. 7 (B)).
  • the vertical drive unit 15 uses the timing signal generated by the timing generator 14 to respond to driving of the signal line SIG by the horizontal drive units 120 and 12 E. Pixel 2 A is selected in line units, and in each line, it is output to gate signals GATE 0 to G ATE 5 that sequentially select sub-pixels. That is, as shown in FIG. 8, the vertical drive unit 15 uses the timing signal V ST (FIG. 7 (C)) whose signal level rises in synchronization with the vertical synchronization signal as the shift register (SR) 4 1 A, 4 1 Transfer sequentially in the vertical direction using B,. The vertical drive unit 15 is connected to select signals ENB 0 to ENB 5 (FIG.
  • the image display apparatus 1 distributes one signal line to a plurality of vertical pixels in a time division manner, and further subdivides 1 into the sub pixels constituting one pixel by a time division. It distributes to the two signal lines SIG and controls the display / non-display of each sub-pixel to display the desired image. Note that such a multi-bit memory type image display device can be widely applied even when a liquid crystal cell using both a reflective electrode and a transmissive electrode is used in place of the reflective liquid crystal and the transmissive liquid crystal.
  • the present invention has been made in consideration of the above points, and in a multi-bit memory system, these disadvantages are solved at once, and an image display capable of displaying an image with high image quality more efficiently than before.
  • the present invention relates to a display unit in which pixels are arranged in a matrix, a vertical drive unit that outputs a gate signal to the display unit, and input image data to a signal line of the display unit.
  • the input image data is multi-bit, and is applied to an image display device having a horizontal drive unit that outputs the output and a timing generator that outputs a timing signal for operation reference to the display unit, the horizontal drive unit, and the vertical drive unit.
  • the pixel has a memory unit that selectively receives and holds the input image data output to the signal line by the gate signal, and the memory unit stores the input image data. Gradation is expressed by time-division driving according to the stored input image data.
  • a display unit in which pixels are arranged in a matrix, a vertical drive unit that outputs a gate signal to the display unit, and a horizontal drive that distributes and outputs input image data to signal lines of the display unit And the display unit, the horizontal drive unit, and the vertical drive unit are applied to an image display device that outputs a timing signal for operation reference, and the input image data is multi-bit image data.
  • the pixel includes a memory unit that selectively inputs and holds the input image data output to the signal line by the gate signal, and corresponds to the input image data stored in the memory unit.
  • the image is displayed by the multi-bit memory method, and the image is displayed by the electrode having a larger area than in the area gray scale method.
  • the resolution and the number of gradations can be relaxed due to the accuracy of the electrode, and the number of semiconductor elements can be reduced.
  • the multi-bit memory system can achieve higher image quality more efficiently than before. Images can be displayed.
  • the present invention is applied to an electronic device that acquires input image data by an image acquisition unit and displays the input image data by an image display unit, and the image display unit displays a matrix in which pixels are arranged.
  • a vertical drive unit that outputs a gate signal to the display unit, a horizontal drive unit that distributes and outputs the input image data to signal lines of the display unit, the display unit, the horizontal drive unit, and a vertical drive unit
  • a timing generator that outputs a timing signal for operation reference, and the input image data is multi-bit image data
  • the pixel receives the input image data output to the signal line.
  • a memory portion that is selectively inputted and held by the gate signal, and expresses gradation by time-division driving according to the input image data held in the memory portion.
  • the present invention is applied to a portable device that operates by a battery, acquires input image data by an image acquisition unit, and displays the input image data by an image display unit, and the image display unit is in a matrix shape.
  • a timing generator that outputs a timing signal for an operation reference to the vertical drive unit, and the input image data is multi-bit image data, and the pixel is output to the signal line.
  • a memory unit that selectively inputs and holds the input image data using the gate signal, and performs time-division driving according to the input image data held in the memory unit.
  • a gray scale is expressed.
  • the present invention is applied to an image display method in which pixels arranged in a matrix are driven by corresponding input image data and an image based on the input image data is displayed.
  • the multi-bit memory system it is possible to display an image with high image quality more efficiently than in the past.
  • the conventional drawbacks can be solved at once, and the image can be displayed with high image quality more efficiently than before.
  • Electronic device, portable device, and image display method Can be provided. Brief Description of Drawings
  • FIG. 1 is a block diagram showing a conventional image display device.
  • FIG. 2 is a connection diagram showing a pixel configuration of the image display device of FIG.
  • FIG. 3 is a connection diagram showing a configuration of a pixel circuit in the pixel of FIG.
  • FIG. 4 is a time chart for explaining the operation of the configuration of FIG.
  • FIG. 5 is a block diagram showing a horizontal drive unit in the image display apparatus of FIG. 1.
  • FIG. 6 is a block diagram showing a parallel-serial conversion circuit in the horizontal drive unit of FIG.
  • FIG. 7 is a time chart for explaining the operation of the horizontal drive section of FIG.
  • FIG. 8 is a block diagram showing a vertical drive unit in the image display apparatus of FIG. 1.
  • FIG. 9 is a block diagram showing the image display apparatus according to Embodiment 1 of the present invention.
  • FIG. 10 is a connection diagram showing one pixel applied to the image display device of FIG.
  • FIG. 11 is a connection diagram showing a basic configuration of one pixel of FIG.
  • FIG. 12 is a time chart for explaining the operation of the pixel in FIG.
  • FIG. 13 is a connection diagram showing an equalization circuit having the configuration of FIG.
  • FIG. 14 is a time chart for explaining the operation of the pixel in FIG.
  • FIG. 15 is a connection diagram showing one pixel applied to the image display apparatus according to Embodiment 2 of the present invention. '
  • FIG. 16 is a connection diagram showing one pixel applied to the image display apparatus according to Embodiment 3 of the present invention.
  • FIG. 17 is a connection diagram showing one pixel applied to the image display apparatus according to Embodiment 4 of the present invention.
  • FIG. 18 is a plan view showing the electrode of the pixel applied to the image display apparatus according to Embodiment 5 of the present invention.
  • FIG. 19 is a plan view showing an electrode of a pixel according to an example different from FIG.
  • FIG. 20 is a plan view showing the electrode of the pixel by an example different from those shown in FIG. 18 and FIG. Is
  • FIG. 21 is a connection diagram showing a pixel circuit according to Embodiment 6 of the present invention.
  • FIG. 22 is a connection diagram showing a pixel circuit according to an example different from FIG.
  • FIG. 23 is a connection diagram showing a pixel circuit according to an example different from those shown in FIG. 21 and FIG.
  • FIG. 24 is a block diagram for explaining driving of each pixel according to Embodiment 7 of the present invention.
  • FIG. 25 is a time chart for explaining the driving of each pixel shown in FIG.
  • FIG. 26 is a block diagram showing an image display apparatus according to Embodiment 8 of the present invention.
  • FIG. 27 is a connection diagram showing the configuration of one pixel of the image display device in FIG. 26.
  • FIG. 28 is a diagram illustrating writing to multiple systems in the configuration shown in FIG. FIG.
  • FIG. 29 is a plan view showing a blanking display.
  • FIG. 30 is a plan view showing a display by superimposition.
  • FIG. 31 is a block diagram showing an image display apparatus according to Embodiment 9 of the present invention.
  • FIG. 3 2 is a schematic diagram for explaining stereoscopic display by the image display device of FIG. 31.
  • FIG. 33 is a time chart for explaining the configuration of the image display apparatus according to Embodiment 10 of the present invention.
  • FIG. 34 is a block diagram showing an image display device according to Embodiment 11 of the present invention.
  • FIG. 35 is a connection diagram showing a pixel configuration in the image display device of FIG.
  • FIG. 6 is a block diagram showing the configuration of the horizontal drive unit in the image display device of FIG. 34.
  • FIG. 37 is a block diagram showing the configuration of the vertical drive unit in the image display device of FIG.
  • Fig. 38 shows the operation by the multi-bit memory system in the image display device of Fig. 34. It is a time chart with which it uses for description.
  • FIG. 39 is a time chart for explaining the operation at the time of analog signal driving in the image display apparatus of FIG.
  • FIG. 40 is a time chart for explaining the operation switching in the image display device of FIG. 34.
  • FIG. 41 is a plan view showing a display screen of the image display apparatus according to Embodiment 12 of the present invention.
  • FIG. 9 is a block diagram showing an image display apparatus according to Embodiment 1 of the present invention.
  • the image display device 51 displays, for example, an image based on video data output from a part of a tuner (not shown) or an external device on the display unit 52 by a multi-bit memory method.
  • the same components as those of the image display device 1 described above with reference to FIG. 1 are denoted by the corresponding reference numerals, and redundant description is omitted.
  • the display unit 52 is a reflective liquid crystal display panel or a transmissive liquid crystal display panel, and is formed by arranging pixels provided with red, green, and blue color filters in a matrix.
  • the configuration of one pixel 5 2 A of this display section 52 the pixel 5 2 A is arranged in a region where one electrode 53 having a large area is used for display.
  • a liquid crystal cell is formed using the electrode 53.
  • Each pixel 52A is provided with a pixel circuit 54, and gradation is expressed by driving the electrode 53 by the pixel circuit 54.
  • each pixel 5 2 A is, for example, as shown in FIG. A common voltage VC OM (FIG. 12 (A)) whose signal level is switched according to the frame period is applied to the common electrode of each liquid crystal cell 55.
  • Pixel circuit 5 4 consists of NM OS transistor Q 5 1 and P MOS ⁇
  • the electrode 53 is connected to the drive signal FRP (Fig. 12 (B)) in phase with the common voltage VCOM through the switch circuit 56 consisting of the Q 52, and the source and drain are also connected in common.
  • the electrode 53 is connected to the drive signal XFRP (Fig. 12 (C)) of the opposite phase to the common voltage V COM through the switch circuit 57 comprising the NMOS S transistor Q 53 and the PMO S transistor Q 54. .
  • the pixel circuit 54 performs on / off control of the switch circuits 56 and 57 in a complementary manner to switch between display and non-display of the liquid crystal cell 55. Further, the pixel circuit 54 complementarily controls the on / off of the switch circuits 56 and 57 in a time-sharing manner by the drive circuits 58 A and 58 B that are responsible for displaying each bit of the image data.
  • the gray scale is expressed by time-division driving with 58 A and 58 B. More specifically, switch circuits 56, 58B and 58B are provided so as to correspond to the bits of the image data handled by the drive circuits 58A and 58B.
  • the driving time of 57 is set, and the liquid crystal sensor 55 by one electrode 53 is driven by the hour, minute, and so on.
  • the drive circuits 58 A and 58 B are configured identically except that the bits in charge and the signals related to the control are different, so that only the configuration of the drive circuit 58 A will be described below. Duplicate explanation is omitted.
  • the driving circuit 58 A has a CMOS inverter 60 composed of an NMOS transistor Q 56 and a PMO S transistor Q 57 each having a common gate and drain, and similarly has a gate and a drain connected to each other.
  • NMO S transistor Q 58 and PM ⁇ S transistor Q 59 CMO Sinverter '61 is provided in parallel between the positive power supply line VDD 1 and the negative power supply line VSS.
  • the S inverters 60 and 61 are connected in a loop to form a memory 62 having an SRAM configuration.
  • a switch circuit 64 is provided by an NMOS transistor Q61 which is turned on / off by the gate signal GATE and writes the logical value of the signal line SIG to the memory 62.
  • the output of the memory 62 is switched to the switch circuit 56 by the selection signal SEP. 5 Switch circuit with NMOS transistors Q65 and Q66 selectively output to 7
  • this pixel circuit 54 is shown in FIG. Can be represented by a circuit.
  • each pixel circuit 54 has its signal level rising in the selection signals SEP 0 and SEP 1 supplied to the drive circuits 58A and 58B.
  • the ratio of the periods T 0 and T 1 for which the drive circuits 58 A and 58 B are left to control the switch circuits 56 and 5 7 is set to a ratio corresponding to each bit of the input image data. In the example in the figure, the ratio of this period T 0 and T 1 is set to 1: 2.
  • the logical value input from the signal line SIG is input to each drive circuit 58A and 58B by serial data in the same manner as described for each pixel circuit 4A to 4F with reference to FIG.
  • the logic value of the lower bit of the image data is selectively input to the drive circuit 58 A on the side where the control circuit 56, 57 is left to be controlled by the selection signals SEP 0, SEP 1, and the remaining drive
  • the logic value of the upper bit ⁇ is selectively input to the circuit 58 B.
  • the pixel circuit 54 records and stores the input image data in the memory unit configured by the memory 62 of the drive circuits 58A and 58B, and performs time-division according to the input image data stored in the memory unit.
  • the tone of the input image data is expressed by 2 bits using the integration effect in the time axis direction (Fig. 12 (E)).
  • the pixel 52A of the image display device 51 (Fig. 10) is provided with six drive circuits 58A to 58F so as to be able to express gradation by 6 bits.
  • the control time of the switch circuits 56 and 57 by the six drive circuits 58 A to 58 F is determined by the selection signals 5 £ 0 to 5 £? 5, and each drive circuit 58 A to 58 F takes charge of the display. Set according to the bit. '
  • the timing generator 71 has a common voltage VCOM, drive signals FRP, XFRP (FIGS. 14 (A) to (C)) as shown in FIG. Is generated and output.
  • the selection signals SEP 0 to SEP 5 (Fig. 14 (D1) to (D6)), which delegate control of the switch circuits 56 and 57 to the drive circuits 58A to 58F, respectively, are transmitted for one frame period.
  • the period during which the signal level of each of the selection signals SEP 0 to SEP 5 rises from T 0 to T 5 force From the lower bit ⁇ to the upper bit ⁇
  • the selection signals SEP 0 to S ⁇ ⁇ 5 are generated so as to increase by a power of 2.
  • Periods T1 to T5 are set to periods of 2 times, 4 times, 8 times, 16 times and 32 times, respectively (Fig. 14 ( ⁇ )).
  • the timing generator 71, the horizontal drive unit 120, 120, etc. are integrally formed on the glass substrate of the display unit 52.
  • this image display device 51 (FIG. 9) has image data SDI force serial data input via the interface 11 1 divided into an odd line and an even line, respectively.
  • 1 2 ⁇ and 1 2 ⁇ ⁇ are input to each signal line SIG of the display unit 52 (Fig. 5), then converted to serial data by 1 bit and each signal line SIG of the display unit 52 (Fig. 6).
  • the vertical drive unit 15 generates a gate signal GATE and supplies it to the display unit 52 so as to correspond to the driving of the signal line SIG by the horizontal drive units 120 and 1.2 mm.
  • the image data output to the signal line SIG from 2 O and 1 2 E is sequentially input to the corresponding pixels for display.
  • an image based on the image data SD I is displayed on the display unit 52.
  • each pixel 52 A of the display unit 52 (FIG. ⁇ , FIGS. 11 and 13), the counter electrode is formed by one large electrode 53 to form a liquid crystal cell 55, and a switch circuit 56, By the complementary ON / OFF control of 57, the common voltage VCOM applied to the common electrode of the liquid crystal cell 55 and the drive signal FR P having the same phase as the common signal V F and the drive signal X FRP having the opposite phase are selectively applied to the electrode 53.
  • the pixel 52 A can be hidden by applying the in-phase drive signal FRP to the electrode 53 under the control of the switch circuits 56 and 57.
  • a display signal can be displayed by applying a reverse-phase drive signal XFRP to the electrode 53.
  • This image display device 51 controls the logical values of the image data output to the signal line SIG by bit serial under the control of the gate signals GATE 0 to GATE 5. For each bit, data is sequentially written in the memory 62 provided in the drive circuits 58A to 58F. In addition, the switching circuits 5 6 and 5 7 are controlled by the written logic value, and the period during which the driving circuits 5 8 A to 5 8 F are left to control the switching circuits 5 6 and 5 7 is the selection signal. Each of the drive circuits 5 8 A to 5 8 F is set to correspond to the bit of the image data that is driven by SEP H to SEP 5. Specifically, as the drive circuits 5 8 A to 5 8 F that handle the upper layer are set, the period for which the drive is handled is increased by a power of 2.
  • the image display device 51 records the input image data in the memory section of each pixel 52 A, and expresses gradation by time-division driving according to the input image data held in the memory section. To do.
  • the display and non-display periods are switched according to the logical values of the bits recorded in the memories 62 of the drive circuits 58A to 58F, and the human eye
  • the gradation corresponding to the number of bits of the image data SDI can be expressed by the integration effect.
  • the image display device 51 can drive the liquid crystal cell 55 using a multi-bit memory system to express gradation corresponding to the number of bits of the image data SDI. Therefore, it is possible to display an image with a simple configuration as a whole because there is no need to provide an analog-digital conversion circuit or the like in 1 2 E or the like.
  • power consumption can be reduced by not necessarily writing image data for each frame.
  • one pixel 5 2 A is constituted by one electrode 53, and driving of this electrode 53 is time-divisionally performed.
  • the gray scale by switching it is possible to eliminate a useless area that is not used for display between sub-pixels, such as the multi-bit memory system using the area gray scale method described above with reference to FIG. Therefore, it is possible to efficiently display an image by preventing a decrease in transmittance and reflectance in one pixel.
  • one pixel 5 2 A can be configured by one electrode 53, it is possible to prevent the change of the center of gravity position according to the gradation by the area gradation method, thereby preventing the occurrence of a fixed pattern. Can do. In addition, the resolution and the number of gradations can be avoided due to the accuracy of the sub-pixel with the smallest area. Multi-bit Instead of providing a switch circuit for switching in-phase and reverse-phase drive signals for each bit as in the case of the memory system, the output of the memory 62 assigned to each bit is selectively switched.
  • the switch circuit output to the circuits 56 and 57 can be applied to each bit by harming IJ, so that the overall configuration can be simplified by reducing the number of semiconductor elements, and the resolution based on the number of semiconductor elements Limiting the number of gradations can also be avoided.
  • the four transistors Q 6 to Q 9 (Fig. 3) are omitted for each bit, and instead the four transistors Q 5 1 constituting the switch circuits 5 6 and 5 7 as a whole. ⁇ 5 4 and 2 transistors Q 6 5 and Q 6 6 should be provided for each bit.
  • the area gradation method is used.
  • the multi-bit memory method which required 54 transistors, can be reduced to 46.
  • the gradation is expressed by controlling the pulse width of the drive signal applied to the liquid crystal cell.
  • the pulse width modulation method of STN liquid crystal is an lp operation of the analog display unit, whereas the driving method according to this embodiment is fundamentally different in that it is a multi-bit memory method.
  • the input image data is recorded in the memory unit of each pixel, and the gray scale is expressed by time-division driving according to the input image data held in the memory unit, so that a multi-bit memory system is used.
  • the image display by it is possible to display an image with high image quality more efficiently than before.
  • each pixel is provided with a plurality of 1-bit memories for acquiring and recording the logical values of the respective bits of the input image data, and the bits of the input image data handled by the plurality of memories.
  • the input image data is output to the signal line from the horizontal drive unit using bit serial data, and the logical value of each bit of the input image data is recorded in the memory for each pixel for display.
  • the number of signal lines can be reduced and the structure of the display portion can be simplified.
  • FIG. 15 is a connection diagram showing one pixel of the display unit applied to the image display device according to Example 2 of the present invention, in comparison with FIG.
  • the electrode 83 related to the pixel 82A is formed by using a combination of a transparent electrode and a reflective electrode.
  • the image display apparatus according to this embodiment is configured in the same manner as the image display apparatus 51 according to the first embodiment except that the configuration of the pixels is different.
  • FIG. 16 is a connection diagram showing one pixel of the display unit applied to the image display device according to Example 3 of the present invention, in comparison with FIG.
  • gradation is expressed by a combination with the area gradation method.
  • the electrodes of the liquid crystal cell are formed by a plurality of sub-electrodes, and for each bit of the input image data, the product of the area of the sub-electrode used for display and the length of the driving period is a bit. It is set to have a power-of-two ratio relationship corresponding to the position.
  • the pixel 92A is smaller than the number of bits of the image data; it is formed by the three sub-electrodes 93A, 93B, and 93C. These three sub-electrodes 93 A, 93 B, and 93 C are set to have a power-of-two relationship, and the area ratio is 1: 2: 4.
  • Each sub-electrode 93A, 93B, 93C is provided with a 2-bit pixel circuit 54 ⁇ , 54 ⁇ , 54C, and each pixel circuit 54A, 54B, 54C has a drive circuit. 58 ⁇ , 58 ⁇
  • the length of the period for which the control of switch circuits 56, 5 7 is entrusted is set to the relationship of 1: 8, and the selection signal EP O, EP 1 Is supplied.
  • the sub-electrodes 9 3 A with the smallest area are assigned to the sub-electrodes 9 3 B and 9 3 C with the larger area sequentially from the least significant bit of the input image data to 3 bits, and the succeeding upper side 3 bits are assigned sequentially.
  • the image display device according to this embodiment is configured in the same manner as the image display device according to the above-described embodiment except that these configurations are different.
  • FIG. 17 is a connection diagram showing one pixel of the display unit applied to the image display device according to Example 4 of the present invention, in comparison with FIG.
  • the sub-electrodes 10 3 A, 10 3 B, and 10 3 C related to the pixel 10 2 A are formed by using the transparent electrode and the reflective electrode in combination.
  • the image display apparatus according to this embodiment is configured in the same manner as the image display apparatus according to the above-described embodiment except that the configuration of the pixels is different.
  • FIGS. 18 to 20 are plan views showing a gray scale expression method in combination with an area gray scale method according to another example different from the third embodiment and the fourth embodiment.
  • the gradation expression by the combination with the area gradation method is that the multiplication value of the area of the sub-electrode provided for display and the length of the driving period corresponds to the bit position for each bit of the input image data 2
  • the area ratio of the sub-electrodes is set to 1: 4: 16
  • the length ratio of the driving period is set. Is set to 1: 2.
  • Fig. 19 shows the case where the area ratio of the sub-electrode is set to 1: 8 and the length ratio of the driving period is set to 1: 2: 4.
  • Figure 20 shows the area ratio of the sub-electrode. Is set to 1: 2, and the drive period length ratio is set to 1: 4: 8. This is the case.
  • the image display apparatus according to this embodiment is configured in the same manner as the image display apparatus according to the above-described embodiment except that these configurations are different.
  • FIGS. 21 to 23 are connection diagrams showing the configuration of another drive circuit of the liquid crystal cell in comparison with FIG.
  • various configurations can be applied to the time-division driving of the liquid crystal cell.
  • the drive signal of the switch circuit 57 is inverted by the inverter 110 to drive the switch circuit 56.
  • the output from the drive circuits 1 1 8A and 1 1 8 B is made into one system, and the switch circuit 65 is omitted.
  • Fig. 22 shows that the drive signal of the switch circuit 56 is inverted by the inverter 120 to drive the switch circuit 57 so that the output from the drive circuits 1 28 A and 1 28 B is one system. Is omitted.
  • the image display device according to this embodiment is configured in the same manner as the image display device according to the above-described embodiment except that these configurations are different. As in these embodiments, the same effects as in the above-described embodiments can be obtained even if various configurations are applied to the driving circuit of the liquid crystal cell.
  • FIG. 24 is a plan view showing a configuration of a display unit applied to the image display apparatus according to Embodiment 7 of the present invention.
  • the image display device according to this embodiment is configured in the same manner as in the above-described embodiment except that the configuration related to the display unit 144 is different.
  • the phase of the selection signals SEPO to SE PN (SEP 00 to SE PNO, SEP 0 1 to SEPN 1, SEPO 2 to SE PN 2,.
  • the method of making the phase different for each line may be to reverse the polarity of the selection signals SEP 0 to SE PN for each line.
  • the phases of the selection signals SEP 0 to SE PN may be sequentially shifted by a fixed phase for each line, or these may be combined.
  • the phases of these selection signals SEP 0 to SE PN may be made different on the same line of successive frames.
  • FIG. 26 is a block diagram showing an image display apparatus according to Example 8 of the present invention in comparison with FIG.
  • the image display device 1 8 1 is, for example, a mobile device such as a mobile phone, an electronic still camera, or a video camera, and controls the entire operation by executing a program recorded in a memory (not shown) in response to a user operation.
  • ON The display on display unit 1 82 is switched under the control of controller 1 84.
  • the display unit 1'82 records the image data output to the signal line SIG and drives the switch circuits 56, 57 according to the drive circuits 58AA, 58AB,.
  • a drive circuit is provided by two systems with B, and the switch circuits 56 and 57 are controlled by outputs of these two systems of drive circuits 58 AA, 58AB,..., 58 BA, 58 BB,.
  • the timing generator 1 83 (Fig. 26 ') is controlled by the controller 1 84 so that these two systems of drive circuits 58 AA, 58AB,..., 58 BA, 58 BB,.
  • Selective signals SEP OA to SEP 5A and SEP 0 B to SEP 5 B are selectively output to the two circuits, and the drive circuits 58AA, 58AB,..., 58 BA, 58 BB,. Switch the control of switch circuits 56 and 57 with.
  • the switch circuits 56, 5 7 are connected by the drive circuits 58 AA, 58AB,. Select signal to control SEP 0A ⁇ SEP 5A , SEP 0 B to SEP 5 B are output.
  • the second circuit drive circuit 58 BA, 58 BB when the display of an e-mail or the like is instructed by the user, as shown in FIG. 28 in comparison with FIG. 27, the second circuit drive circuit 58 BA, 58 BB,. Select signals SEP 0A to SEP 5A and SEP0 B to SEP 5 B are output to control 57.
  • the interface (I / F) 1 85 is controlled by the controller 1 84, and the video data SD I and the image data DV generated by the controller 1 84 are used to drive these two systems of drive circuits 1 86 A, 1 Outputs image data DAT AA and D AT AB related to 86 B by time division.
  • the vertical drive unit 186 outputs gate signals GATEA and GATEB of each system so as to correspond to the output of the image data DAT AA and DAT AB under the control of the same controller 184.
  • the controller 184 when an abnormality is detected, for example, by monitoring the operation of each unit, the controller 184 generates image data DV that displays a symbol, a message, or the like that warns the user of the detected abnormality.
  • the image data DV (DATAA) is stored in one of these two systems of drive circuit groups 186A and 186B.
  • the image data DV in which the gradation of the image data DV is inverted is generated, and the image data DV (DATAB) in which the gradation is inverted is stored in the other system.
  • the selection signals SEPA and SEPB are switched and output at multiple frame periods under the control of the timing generator 1 8 3, which enables image display by the two systems of drive circuits. Is switched by the cycle of multiple frames, and this warning display is displayed by blanking. '
  • an image based on video data SD I is displayed on one of these two systems.
  • the image data DV is displayed so as to display symbols, messages, etc. that warn the user of these situations, and this image data DV is stored in the remaining one system.
  • this image data DV may be stored, for example, in one or more vertical blanking periods.
  • the video data SDI writing is stopped only for one frame period, and this You can run it in the canceled period.
  • the controller 1 8 4 stores the image data DV in the remaining one system in this way, the display is switched between these two systems according to the frame period, and this causes the warning to be displayed on the video image. Displays characters, symbols, etc. with superimposition.
  • each pixel is provided with two systems of a memory unit that records image data and a drive unit that drives a liquid crystal cell in a time-sharing manner by recording in the memory unit.
  • FIG. 31 is a block diagram showing an image display apparatus according to Embodiment 9 of the present invention in comparison with FIG.
  • This image display device 1 9 1 is a monitor device, for example, and inputs video data S D I.
  • the video data S D I is video data used for stereoscopic display, and is video data in which image data for the right eye and left eye are alternately arranged in a frame cycle.
  • the image display device 1 91 is the same as the image display device 1 8 1 described above with respect to the eighth embodiment except that the configuration relating to the video data S D I is different.
  • the image display device 1 9 1 is a two-system drive circuit group 1 8 6 A and 1 8 6 provided in the display unit 1 8 2 for image data for the right eye and left eye of the video data SDI used for this stereoscopic display. Images are stored alternately in the frame period in B, and the image data recorded in the two drive circuit groups 1 86 A and 1 86 B in the frame period are alternately displayed on the display unit 1 8 2. .
  • This image display device 1 9 1 controls the operation of the parallax generation mechanism 1 9 6 by the controller 1 9 4 in conjunction with the switching of the display, and, as a result, for the right eye as shown in FIG. 3 2
  • Display image 1 8 2 R and left-eye display image 1 8 2 L are provided with parallax, and right-eye and left-eye images based on video data SDI are provided to the viewer.
  • various mechanisms such as a mechanism using light deflection can be widely applied to such a parallax generation mechanism 1 96.
  • the driving cycle may be set to a plurality of frames.
  • a time margin is generated in the output of image data to each signal line SIG.
  • this time margin is effectively used to express many gradations with a small number of drive circuits.
  • the image display apparatus is configured so that the pixels of the display unit correspond to the 2-bit gradation shown in FIG. 11 and expresses a gradation of -4 bits.
  • the configuration shown in FIG. The configuration will be described using the above.
  • the horizontal drive units 120 and E are the first frame of the consecutive three frames, and the top of the 4-bit image data.
  • the lower bit B0, the bit B2 that is higher by 2 bits from the least significant bit B0 is output to the signal line SIG by bit serial, and the remaining bits B1 and B3 are output in the following two frames.
  • the signal is output to the signal line SIG by bit serial (Fig. 33 (A)).
  • 'Timing generator 7 1 divides this first' frame period into 1: 4 period, and in the following 2 frame period, similarly, divides this 2 frame period into 1: 4 period.
  • selection signals SEP 0 and SEP are output (FIG. 33 (B) and (C)). In this embodiment, by repeating the selection signal output in the first frame, the subsequent two frame periods are divided into 1: 4 periods.
  • the display unit 52 acquires the bits B 0 and B 2 of the input image data output to the signal line SIG in the first frame to the drive circuits 5 8 A and 5 8 B, respectively, and switches the circuit 5 6 5 to 7 drive.
  • the bits B 1 and B 3 of the input image data output to the signal line SIG are acquired by the drive circuits 5 8 A and 5 8 B, respectively, and the switch circuits 5 6 and 5 7 Used for driving.
  • time-division driving is repeated in three consecutive frames.
  • the period for the display of each of the bits BO to B3 is set to a relationship of 1: 2: 4: 8 and a desired image is displayed.
  • the entire configuration can be further simplified by driving in time division according to input image data by repeating a plurality of frames.
  • Embodiment 1 1 'FIG. 34 is a block diagram showing an image display apparatus according to Embodiment 11 of the present invention in comparison with FIG.
  • This image display device 201 is applied to a portable device that is operated by a battery such as a cellular phone, for example.
  • a portable device that is operated by a battery such as a cellular phone, for example.
  • an image is displayed on the display unit 202 by driving with an analog signal. To do.
  • high gradation such as text display such as electronic mail
  • the number of bits is small. Images are displayed on the display unit 202 using a multi-bit memory system.
  • the image display device 201 is configured with a display unit 202 and the like so as to correspond to the switching of the driving method.
  • the same components as those in the above-described embodiment are indicated by the corresponding reference numerals, and redundant description is omitted.
  • FIG. 35 is a connection diagram showing a configuration of one pixel of the display unit 202.
  • the pixel 20 2 A is provided with a structure for driving with an analog signal.
  • the output of the switch circuits 5 6 and 5 7 by the pixel circuit 5 4 A by 2 bits is connected to the switch circuit 2 0 3 for switching the digital drive by the NMOS transistor Q 2 0 0. Via the liquid crystal cell 55.
  • This liquid crystal cell 5 5 is provided with a holding capacitor CS 1 and is connected to the signal line SIG via a switch circuit 2 0 4 by an NM OS transistor Q 2 0 1 which is turned on and off by a gate signal AGATE for switching analog drive. Is done. As a result, the pixel 2 0 2 A is switched to the off state and on state when the switch circuit 20 4 for analog drive switching and the switch circuit 20 3 for digital drive switching are set to the off state and on state, respectively.
  • the liquid crystal cell 55 is driven by split driving.
  • the switching circuit 203 for replacement is set to an on state and an off state, respectively, and the liquid crystal cell 55 is driven with a gradation corresponding to the signal level of the drive signal output to the signal line SIG.
  • the horizontal drive units 2060 and 206 E selectively output drive signals and input image data related to analog signal drive to the odd-numbered and even-numbered signal lines S IG of the display unit 202, respectively. That is, as shown in FIG. 36, the horizontal drive units 2060 and 206E sequentially output the timing signal HST, which rises at the start timing of the horizontal scanning period, using the shift registers (SR) 2 1 A, 2 1 B,.
  • the image data DATA is latched by the sampling latch (SL) 22A, 22B,... According to the timing signal output from each shift register 2 1 A, 2 1 B,.
  • the image data DAT A is distributed to the corresponding signal line SIG.
  • the horizontal drive units 2060 and 206 E are also 6-bit output from the second latches 23 A, 2 '3 B, ... by the digital-analog converter circuits (DACs) 2 1 1 A, 2 1 1 B, ...
  • DACs digital-analog converter circuits
  • Horizontal drive units 2060 and 206 E are switch circuits that are complementarily turned on and off by selection signals SEL and XS EL output from the timing generator 205.
  • 2 1 3 A and 2 14 A, 2 1 3 B and 2 1 4 B, > Via the serial data conversion circuit 2 1 0 A, 2 1 0 B, ...
  • the vertical drive unit 207 uses the shift register (SR) 4 1 A, 4 1 B, ... to sequentially generate the timing signal VST whose signal level rises in synchronization with the vertical synchronization signal. Forward to.
  • SR shift register
  • the vertical drive unit 207 includes an analog signal drive selection signal AENB output from the timing generator 205 in each of the AND circuits 2 1 1 A to 21 C, and a lower-order bit and an upper-order signal in the multi-bit memory system drive, respectively.
  • Select signals DENB 0 and D ENB 1 to instruct the side bit write are gated by the output signals of the shift registers : 4 1 A, 4 1 B, ..., thereby driving analog signals and driving multi-bit memory systems
  • the gate signals AG AT E, DG AT E 0, and DGATE 1 are selected to select each bit of the gate signal, and the gate signals AGATE, DGATE O, and DGATE 1 are respectively converted into buffer circuits 2 1 2 A to 2 1 2 C. Via the display unit 202.
  • the timing signals S ER IO and S ER I 1 are set with the selection signal level SE L (FIG. 38 (A)) set to the H level.
  • Figure 38 (B) and (C) In synchronization with the second latches 23 A, 23 B, ... Is output to the signal line SIG (Fig. 38 (D)).
  • Select signal D ENB 0, DENB 1 Fig. 38 (F) and (G)
  • Power shift register 4 1 A power> Instructing writing of lower bit and upper bit from vertical drive unit 107, respectively
  • Gate signals DGATE 0 and DG ATE 1 are output and gated by the timing signal VST (Fig. 38 '(E)).
  • Each bit of the image data output to the signal line SIG is recorded in the drive circuits 58 A and 58 B by AT E 0 and DG ATE 1, and the liquid crystal cell 55 is driven by this recording.
  • Fig. 39 With the selection signal level SEL (Fig. 39 (A)) set to the L level, the digital-analog conversion circuit 2 1 1 A, 2 1 1 B, ...
  • the drive signal is output to the signal line SIG (Fig. 39 (B)), and the selection signal AENB (Fig. 39 (D)) for selecting the analog signal drive is output from the shift register 4 1 A.
  • Timing signal VST (Fig. 39 (C)) is gated and gate signal AGATE (Fig. 39 (E)) is output and gate signal AGAT
  • the liquid crystal cell 55 is driven by the drive signal output to the signal line SIG by E.
  • FIG. 40 is a time chart showing a case where the drive is switched from the multi-bit memory system drive to the analog signal drive at time t 1 by comparison with FIGS. 38 and 39.
  • the timing generator 205 controls the horizontal drive unit 20 60, 20 06 E, the vertical drive unit 20 07, and the display unit 202 according to the control of the controller 20 08. Generate and output various timing signals required for
  • the controller 20 8 is a control means for controlling the overall operation by executing a program recorded in a memory (not shown) in response to an operation by the user.
  • the controller 20 8 is not shown. Control the operation of the imaging unit to obtain the imaging results.
  • the controller 20 8 inputs video data SDI from the imaged result and still image to the interface 11 1 and controls the operation of the timing generator 2 0 5 so that it operates by analog signal drive. To do.
  • this imaging result is recorded and held in a memory (not shown), and when the display of the recorded and held imaging result is instructed by the user 1, the imaging result is displayed on the display unit 202 in the same manner. .
  • the controller 208 controls the entire operation so that the display unit 202 displays an image by driving with an analog signal when display with high gradation is necessary.
  • the operation of the timing generator 205 is switched so that the multi-bit memory method is used, thereby reducing the power consumption.
  • an analog signal drive configuration is separately provided to switch the display, thereby reducing power consumption and displaying an image with high image quality. Obtainable.
  • FIG. 41 is a plan view showing a display screen of the image display apparatus according to Embodiment 12 of the present invention.
  • the image display apparatus according to this embodiment is applied to a mobile phone, and in the configuration of the image display apparatus 2 0 1 described in the embodiment 1 1, the timing generator 20 is controlled by the controller 2 0 8.
  • the display screen is vertically divided into two areas by controlling 5 Divide into ARA and ARB, and set the area ARA on the upper side of the screen as the partial display area.
  • the partial display area is a display area for information that needs to be constantly notified of the status of the device, and displays information such as the remaining battery level and electric field strength.
  • the controller 208 sets the i cycle of the timing generator 205 so that the partial display area A RA is displayed by the multi-bit memory method described above. Also, only when the information being displayed needs to be updated, the image decoder recorded in the drive circuit according to the multi-bit memory system is updated, and the power consumption is reduced accordingly.
  • the remaining area A R B displays an image by analog signal driving.
  • a part of the display screen displays an image by a multi-bit memory method, and the remaining image is displayed by an analog signal drive, thereby reducing power consumption.
  • the configuration of the display unit may be dedicated to each region so as to correspond to the switching of the display method by this region.
  • the present invention is not limited to this, and various configurations such as a case where the memory by the DRAM is applied. Can be widely applied.
  • the present invention is not limited to this, and the EL (Electro Luminescence) It can be widely applied to various display devices such as display devices.
  • the present invention can be applied to, for example, a liquid crystal display device using a multi-bit memory system.

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Abstract

　本発明は、例えば多ビットメモリ方式による液晶表示装置に適用して、各画素のメモリ部６２に入力画像データ（ＳＩＧ）を記録し、このメモリ部６２に記録した入力画像データ（ＳＩＧ）に応じた時分割の駆動により階調を表現する。

Description

明細書
画像表示装置、 電子機器、 携帯機器及び画像表示方法
発明の背景
技術分野 ' 本発明は、 画像表示装置、 電子機器、 携帯機器及び画像表示方法に関し、 例え ば多ビッ トメモリ方式による液晶表示装置に適用することができる。 本発明は、 各画素のメモリ部に入力画像データを記録し このメモリ部に記録した入力画像. データに応じた時分割の駆動により階調を表現することにより、 多ビッ トメモリ 方式による画像表示において、 従来に比して効率良く高画質により画像表示する
背景技術
従来、 液晶表示装置は、 日本特開 2 0 0 5— 1 6 4 1 8 1 4号公報等に、 面積 の異なる複数のサブ画素により 1つの画素を形成し、 これら複数のサブ画素の表 示、 非表示の制御により、 表示に供する領域の面積を可変して各画素の階調を可 変するいわゆる面積階調方式が提案される。 またこの日本特開 2 0 0 5 - 1 6 4 1 8 1 4号公報では、 1つのサブ画素にそれぞれ 1 ビッ トのメモリを設け、 この メモリの記録により対応するサブ画素の表示、 非表示を制御し、 これにより多ビ ッ トによる入力画像データの階調を表現する方法が提案されている。 なお以下に おいては、 このように 1つの画素に多ビッ トのメモリを設け、 この多ビッ トのメ モリの記録により各画素の階調を表現する方式を多ビットメモリ方式と呼ぶ。
すなわち第 1図は、 この面積階調方式の多ビットメモリ方式による画像表示装 置を示すブロック図である。 この画像表示装置 1において、 表示部 2は、 反射型 液晶表示パネル又は透過型液晶表示パネルであり、 赤色、 緑色、 青色のカラ一フ ィルタを設けた画素がマトリックス状に配置して形成される。
ここで第 2図にこの表示部 2の 1つの画素 2 Aの構成を示すように、 各画素 2 Aは、 表示に供する部位である電極 3 A、 3 B、 3 C、 3 D、 3 E、 3 Fの面積 力 1 : 2 : 4 : 8 : 1 6 : 32に設定された複数のサブ画素 2 A A〜 2 AFによ り形成される。 ここで各サブ画素 2 A A〜 2 A Fは、 このような電極 3 A〜 3 F の面積が一定の比例関係に設定される点を除いて同一に形成され、 第 3図に示す 画素回路 4 A〜 4 Fによりそれぞれ電極 3 A〜 3 Fによる液晶セル 5 A〜 5 Fを 駆動する。
すなわち画素回路 4 A〜 4 Fは、 ゲ一ト及びドレインがそれぞれ共通に接続さ れた チャンネル MOS (以下ミ NMOSと呼ぶ） トランジスタ Q 1及び Pチヤ ンネル MOS (以下、 PMOSと呼ぶ） トランジスタ Q 2からなる CMO Sイン バーター 6と、 同様に、 ゲート及びドレインがそれぞれ共通に接続された NMひ S トランジスタ Q 3及び PMOS トランジスタ Q 4からなる CMOSインバ一タ 一 7とが正側電源ライン V D Dと負側電源ライン V S Sとの間に並列に設けられ 、 これら CMO Sインバーター 6、 7がループ状に接続されて S RAM (Static Random Access Memory ) 構成によるメモリ力开成される。
画素回路 4 A〜4 Fは、 NMOS トランジスタ Q 5によりこれら CMOSインバ 一ター 6、 7に信号線 S I Gを接続して、 信号線 S I Gの論理値をメモリに供給 するスィッチ回路 8が形成され、 これにより第 4図に示すように、 ゲート信号 G ATE (第 4図 （B) ) による NMO S トランジスタ Q 5の制御により、 信号線 S I G (第 4図 （A) ) によるデータをメモリにセットする （第 4図 （C) ) 。 なおここで V 1は、 このスィッチ回路 8による入力側であるインバーター 6の入 力側の電位である。
画素回路 4 A〜4 Fは、 このようにしてメモリに保持してなるデータに応じて 、 液晶セル 5 A (5 B〜5 F) の共通電極に印加される共通電圧 VCOM (第 4 図 （G) ) に対して、 同相の駆動信号 FRP (第 4図 （D) ) 又は逆相の駆動信 号 XFRP (第 4図 （E) ) を選択して液晶セル 5A (5 B〜5 F) に印加し、 これにより液晶セル 5 A (5 B〜5 F) を駆動する。 すなわち画素回路 4 A〜4 Fは、 NMO S トランジスタ Q 6及び PM〇 S トランジスタ Q 7からなるスイツ チ回路 9をインバーター 7の出力によりオンオフ制御し、 このスィツチ回路 9を 介して共通電位 VCOMと同相の駆動信号 XFRPを液晶セル 5 A (5 B〜5 F ) に印加する。 また同様の NMOS トランジスタ Q8及び PMOS トランジスタ Q 9からなるスィツチ回路 1 0をインバ一タ一 6の出力によりオンオフ制御し、 このスィツチ回路 1 0を介して共通電位 V COMと逆相の駆動信号 FRPを液晶 セノレ 5 A (5 B〜5 F) に印加する。
これにより第 4図に示すように、 信号線 S I Gの電位を切り換えた場合、 続くゲ —ト信号 GATEの立ち上がりの時点 t 1より液晶セル 5 A (5 B〜5 F) に印 加される電圧 V 5 (第 4図 （F) ) が共通電位 VCOMに対して同相から逆相に 切り換わり、 液晶セル 5 A (5 B〜5 F) の表示、 非表示を切り換えることがで きる。 なおこの第 4図に示す例は、 いわゆるノーマリ一ブラックによる場合であ る。
画像表示装置 1において （第 1図） 、 インターフェース （ I F) 1 1は、 各画 素の階調を順次示すシリアルデータによる画像データ SD I、 この画像データ S D Iに同期したシステムクロック SCK、 垂直同期信号に同期したタイミング信 号 SC Sを、 この画像表示装置 1が設けられる機器の構成から入力する。 インタ —フエ一ス 1 1は、 この画像データ S D Γを表示部 2の奇数ライン及び偶数ライ ンに対応する 2系統に分離し、 分離した画像データ DAT Aをそれぞれ水平駆動 部 1 20及び 1 2 Eに出力する。 またこの画像データ DAT Aに同期したクロッ ク L S S CKを生成してタイミングジエネレータ 14に出力する。 またタイミン グ信号 S C Sにより、 垂直同期信号に同期したタイミングで信号レベルが立ち上 がるリセット信号 RSTをタイミングジェネレータ 14に出力する。
タイミングジェネレータ 14は、 これらクロック L S S CK：、 リセッ ト信号 R STより水平駆動部 1 20、 1 2 E、 垂直駆動部 1 5の動作に必要な各種タイミ ング信号を生成して出力する。 - 水平駆動部 1 20、 1 2 Eは、 タイミングジェネレータ 14から出力されるタ ィミング信号により動作し、 それぞれ表示部 2の奇数ライン及び偶数ラインの画 素について、 インタ一フェース 1 1から出力される画像データ DATAに対応す るように信号線 S I Gの論理レベルを設定する。
すなわち第 5図に示すように、 水平駆動部 1 2O、 1 2 Eは、 水平走査期間の 開始のタイミングで立ち上がるタイミング信号 HSTをシフトレジスタ （SR) 2 1 A、 2 1 B、 ……により順次ライン方向に転送して、 各シフトレジスタ 2 1 A、 2 1 B、 ……から出力されるタイミング信号により画像データ DATAをサ ンプリングラッチ （S L) 22A、 22 B、 ……によりラッチする。 これにより 水平駆動部 1 20、 1 2 Eは、 画像データ DAT Aを対応する信号線 S I Gに振 り分ける。
第 2ラッチ 23A、 23 B、 ……は、 これらサンプリングラッチ 22 A、 22
B、 ……によるラッチ結果をそれぞれラッチして出力し、 これにより各信号線 S
1 G 振り分けた画像データのタイミングを一致させて出力する。 パラレルシリ アル変換回路 （P S) 24A、 24 B、 ……は、 第 2ラッチ 23 A、 23 B、 … …のラッチ結果 L o u tを構成する各ビッ トの論理値を、 選択信号 SER Iによ り順次選択して出力することにより、 各信号線 S I Gに振り分けられた入力画像 データをシリアルデータに変換して出力する。
すなわち第 6図及び第 7図に示すように、 パラレルシリアル変換回路 24 A、
24 B、 ……において、 アンド回路 25〜30は、 順次循環的に信号レベルが立 ち上がる選択信号 S ER I 0〜SER I 5 (第 7図 （AO) 〜 （A5) ) により 、 それぞれラッチ結果 L o u tの各ビッ トの論理値 L o u t O〜L o u t 5をゲ —卜し、 オア回路 3 1は、 これらアンド回路 25〜 30の出力信号の論理和信号 を生成する。. パラレルシリアル変換回路 24 A、 24 B、 ……は、 このオア回路 3 1の出力信号をバッファ回路 32を介して出力し、 これにより各信号線 S I G に振り分けた画像データを 1 ビッ 卜のシリアルデータにより各信号線 S I G (第 7図 （B) ) に出力する。
垂直駆動部 1 5 (第 1図） は、 これら水平駆動部 1 20、 1 2 Eによる信号線 S I Gの駆動に対応するように、 タイミングジェネレータ 1 4で生成されたタイ ミング信号により表示部 2の画素 2 Aをライン単位で選択し、 かつ各ライン内で は、 サブ画素を順次選択するゲ一ト信号 GATE 0〜G ATE 5に出力する。 すなわち第 8図に示すように、 垂直駆動部 1 5は、 垂直同期信号に同期して信 号レベルが立ち上がるタイミング信号 V ST (第 7図 （C) ) をシフトレジスタ (SR) 4 1 A、 4 1 B、 ……により順次垂直方向に転送する。 垂直駆動部 1 5 は、 アンド回路 42A0〜42A5、 42 B 0〜4 2 B 5、 ……により、 順次循 環的に信号レベルが立ち上がる選択信号 ENB 0〜ENB 5 (第 7図 （DO) 〜 (D 5) ) を、 シフ トレジスタ 4 1 A、 4 1 B、 ……の出力信号によりゲートし て、 各ラインの各サブ画素を順次選択するゲート信号 GATE 0〜GATE 5 ( 第 7図 （E 0) 〜 （E 5) ) を生成し、 このゲート信号 G ATE 0〜GATE 5 をバッファ回路 4 3 A 0〜43 A 5、 43 B 0〜43 B 5、 ……を介して表示部 2に出力する。
これらによりこの第 1図に示す例による画像表示装置 1は、 垂直方向の複数め 画素に 1つの信号線を時分割に り振り分けて、 さらには 1つの画素を構成する サブ画素に時分割により 1つの信号線 S I Gに振り分けて、 各サブ画素の表示、 非表示を制御して所望する画像を表示する。 なおこのような多ビッ トメモリ方式 による画像表示装置は、 反射型液晶、 透過型液晶に代えて、 反射型電極と透過型 電極とを併用した液晶セルを用いる場合にあっても、 広く適用することができる しかしながらこの多ビッ トメモリ方式は、 1つの画素を構成する複数のサブ画 '素間で電極を絶縁する必要があり、 その分、 表示に供しない無駄な領域が 1つの 画素に発生し、 その結果として 1つの画素における透過率、 反射率が低下する欠 点がある。 これにより効率良く画像表示できない問題がある。
また面積の異なるサブ画素をオンオフ制御して階調を表現していることにより 、 各画素の輝度に応じて各画素で表示に係る領域の重心の位置が変化し、 これに より特定の階調でサブ画素の配置による固定パターンが見て取られる欠点がある 。 また最も面積の小さなサブ画素の加工精度により解像度、 階調数が制限される 欠点があり、 さらには 1つの画素に多くの半導体素子を設けることが必要になる ことにより、 解像度、 階調数が制限される欠点がある。 これにより画質の点で実 用上、 未だ不十分な問題がある。 発明の開示
本発明は以上の点を考慮してなされたもので、 多ビットメモリ方式において、 これらの欠点を一挙に解決して、 従来に比して効率良く高画質により画像表示す ることができる画像表示装置、 電子機器、 携帯機器及び画像表示方法を提案しよ うとするものである。 かかる課題を解決するため本発明は、 マ トリ ックス状に画素を配置した表示部 と、 前記表示部にゲート信号を出力する垂直駆動部と、 入力画像データを前記表 示部の信号線に振り分けて出力する水平駆動部と、 前記表示部、 前記水平駆動部 、 垂直駆動部に動作基準用のタイミング信号を出力するタイミングジェネレータ とを有する画像表示装置に適用して、 前記入力画像データが多ビッ 卜の画像デ一 タであり、 前記画素は、 前記信号線に出力される前記入力画像データを、 前記ゲ 一ト信号により選択的に入力して保持するメモリ部を有し、 前記メモリ部に保持 した前記入力画像データに応じた時分割の駆動により階調を表現する。
本発明の構成により、 マ トリ ックス状に画素を配置した表示部と、 前記表示部 にゲート信号を出力する垂直駆動部と、 入力画像データを前記表示部の信号線に 振り分けて出力する水平駆動部と、 前記表示部、 前記水平駆動部、 垂直駆動部に 動作基準用のタイミング信号を出力するタイミングジェネレータとを有する画像 表示装置に適用して、 前記入力画像データが多ビッ トの画像データであり、 前記 画素は、 前記信号線に出力される前記入力画像データを、 前記ゲート信号により 選択的に入力して保持するメモリ部を有し、 前記メモリ部に保持した前記入力画 像データに応じた時分割の駆動により階調を表現すれば、 多ビットメモリ方式に より画像表示するようにして、 面積階調法による場合に比して大面積の電極によ り画素を作成することができ、 これにより電極間の無駄な領域を低減し、' さらに は固定パターンの発生を防止することができる。 また電極の加ェ精度による解像 度、 階調数の制限も緩和され、 さらには半導体素子数も少なくすることができ、 これらにより多ビッ トメモリ方式において、 従来に比して効率良く高画質により 画像表示することができる。
また本発明は、 画像取得手段で入力画像データを取得し、 前記入力画像データ を画像表示部により表示する電子機器に適用して、 前記画像表示部は、 マトリ ツ クス状に画素を配置した表示部と、 前記表示部にゲート信号を出力する垂直駆動 部と、 前記入力画像データを前記表示部の信号線に振り分けて出力する水平駆動 部と、 前記表示部、 前記水平駆動部、 垂直駆動部に動作基準用のタイミング信号 を出力するタイミングジヱネレータとを有し、 前記入力画像データが多ビッ 卜の 画像データであり、 前記画素は、 前記信号線に出力される前記入力画像データを 、 前記ゲート信号により選択的に入力して保持するメモリ部を有し、 前記メモリ 部に保持した前記入力画像データに応じた時分割の駆動により階調を表現する。 これにより本発明の構成によれば、 多ビッ トメモリ方式において、 従来に比し て効率良く高画質により画像表示することができる。
また本発明は、 電池により動作し、 画像取得手段で入力画像データを取得し、 前記入力画像データを画像表示部により表示する携帯機器に適用して、 前記画像 表示部は、 マ トリ ックス状に画素を配置した表示部と、 前記表示部にゲート信号 を出力する垂直駆動部と、 前記入力画像データを前記表示部の信号線に振り分け て出力する水平駆動部と、 前記表示部、 前記水平駆動部、 垂直駆動部に動作基準' 用のタイミング信号を出力するタイミングジェネレータと.を有し、 前記入力画像 データが多ビッ トの画像データであり、 前記画素は、 前記信号線に出力される前 記入力画像データを、 前記ゲート信号により選択的に入力して保持するメモリ部 を有し、 前記メモリ部に保持した前記入力画像データに応じた時分割の駆動によ ' り階調を表現する。
これにより本発明の構成によれば、 多ビットメモリ方式において、 従来に比し て効率良く高画質により画像表示することができる。
また本発明は、 マトリックス状に配置した画素を対応する入力画像データによ り駆動して、 前記入力画像データによる画像を表示する画像表示方法に適用して 、 1つの画素に設けられた多ビッ トによるメモリ部に、 対応する前記入力画像デ ータを記録する画像データ記録のステップと、 前記メモリ部の各ビッ トに応じた 時間間隔による駆動により、 前記入力画像データに応じた時分割の駆動により階 調を表現する表示のステップとを有する。
これにより本発明の構成によれば、 多ビッ トメモリ方式において、 従来に比し て効率良く高画質により画像表示することができる。 本発明によれば、 多ビッ トメモリ方式による画像表示において、 従来の欠点を 一挙に解決して、 従来に比して効率良く高画質により画像表示することができる 電子機器、 携帯機器及び画像表示方法を提供することができる。 図面の簡単な説明
第 1図は、 従来の画像表示装置を示すブロック図である。
第 2図は、 第 1図の画像表示装置の画素の構成を示す接続図である。
第 3図は、 第 2図の画素における画素回路の構成を示す接続図である。
第 4図は、 第 3図の構成の動作の説明に供するタイムチャートである。
第 5図は、 第 1図の画像表示装置における水平駆動部を示すプロック図である 第 6図は、 第 5図の水平駆動部におけるパラレルシリアル変換回路を示すプロ ック図である。
第 7図は、 第 5図の水平駆動部の動作の説明に供するタイムチャートである。 第 8図は、 第 1図の画像表示装置における垂直駆動部を示すブロック図である 第 9図は、 本発明の実施例 1に係る画像表示装置を示すプロック図である。 第 1 0図は、 第 9図の画像表示装置に適用される 1つの画素を示す接続図であ る。
第 1 1図は、 第 1 0図の 1つの画素の基本構成を示す接続図である。
第 1 2図は、 第 1 1図の画素の動作の説明に供するタイムチャートである。 第 1 3図は、 第 1 0図の構成の等化回路を示す接続図である。
第 1 4図は、 第 1 2図の画素の動作の説明に供するタイムチヤ一トである。 第 1 5図は、 本発明の実施例 2に係る画像表示装置に適用される 1つの画素を 示す接続図である。 '
第 1 6図は、 本発明の実施例 3に係る画像表示装置に適用される 1つの画素を 示す接続図である。
第 1 7図は、 本発明の実施例 4に係る画像表示装置に適用される 1つの画素を 示す接続図である。
第 1 8図は、 本発明の実施例 5に係る画像表示装置に適用される画素の電極を 示す平面図である。
第 1 9図は、 第 1 8図とは異なる例による画素の電極を示す平面図である。 第 2 0図は、 第 1 8図、 第 1 9図とは異なる例により画素の電極を示す平面図 である
第 2 1図は、 本発明の実施例 6に係る画素回路を示す接続図である。
第 2 2図は、 第 2 1図とは異なる例による画素回路を示す接続図である。
第 2 3図は、 第 2 1図、 第 2 2図とは異なる例による画素回路を示す接続図で ある。
第 2 4図は、 本発明の実施例 7に係る各画素の駆動の説明に供するプロック図 である
第 2 5図は、 第 2 4図の各画素の駆動の説明に供するタイムチヤ一トである。 第 2 6図は、 本発明の実施例 8に係る画像表示装置を示すプロック図である。 第 2 7図は、 第 2 6図の画像表示装置の 1つの画素の構成を示す接続図である 第 2 8図は、 第 2 7図に示す構成において、 多の系統側への書き込みの説明に 供する接続図である。
第 2 9図は、 ブランキング表示を示す平面図である。
第 3 0図は、 スーパーインポーズによる表示を示す平面図である。
第 3 1図は、 本発明の実施例 9に係る画像表示装置を示すブロック図である。 第 3 2図は、 第 3 1図の画像表示装置による立体表示の説明に供する略線図で ある。
第 3 3図は、 本発明の実施例 1 0に係る画像表示装置の構成の説明に供するタ ィムチヤ一卜である。
第 3 4図は、 本発明の実施例 1 1に係る画像表示装置を示すブロック図である 第 3 5図は、 第 3 4図の画像表示装置における画素の構成を示す接続図である 第 3 6図は、 第 3 4図の画像表示装置における水平駆動部の構成を示すブロッ ク図である。
第 3 7図は、 第 3 4図の画像表示装置における垂直駆動部の構成を示すプロッ ク図である。
第 3 8図は、 第 3 4図の画像表示装置における多ビットメモリ方式による動作 の説明に供するタイムチャートである。
第 3 9図は、 第 3 4図の画像表示装置におけるアナログ信号駆動時の動作の説 明に供するタイムチャートである。
第 4 0図は、 第 3 4図の画像表示装置における動作切り換え時の説明に供する タイムチャートである。
第 4 1図は、 本発明の実施例 1 2に係る画像表示装置の表示画面を示す平面図 である。 発明を実施するための最良の形態
以下、 適宜図面を参照しながら本発明の実施例を詳述する。
( 1 ) 実施例 1の構成
第 9図は、 本発明の実施例 1に係る画像表示装置を示すブロック図である。 こ の画像表示装置 5 1は、 例えば図示しないチューナ一部、 外部機器等から出力さ れるビデオデーダによる画像を、 多ビッ トメモリ方式により表示部 5 2で表示す る。 なおこの第 9図に示す画像表示装置 5 1において、 第 1図について上述した 画像表示装置 1と同一の構成は、 対応する符号を付して示し、 重複した説明は省 略する。
ここで表示部 5 2は、 反射型液晶表示パネル又は透過型液晶表示パネルであり 、 赤色、 緑色、 青色のカラ一フィルタを設けた画素がマトリックス状に配置して 形成される。 ここで第 1 0図にこの表示部 5 2の 1つの画素 5 2 Aの構成を示す ように、 画素 5 2 Aは、 大面積による 1つの電極 5 3が表示に供する部位に配置 され、 この電極 5 3を用いて液晶セルが形成される。 また各画素 5 2 Aは、 画素 回路 5 4が設けられ、 この画素回路 5 4による電極 5 3の駆動により階調が表現 される。
ここで 2ビッ トにより階調を表現する場合を例に取って画素回路 5 4の構成を 第 1 1図に示すように、 各画素 5 2 Aは、 第 1 2図に示すように、 例えばフレー ム周期により信号レベルが切り換わる共通電圧 V C OM (第 1 2図 （A ) ) が各 液晶セル 5 5の共通電極に印加される。 画素回路 5 4は、 ソース及びドレインが それぞれ共通に接続された NM O S トランジスタ Q 5 1及び P MO S 卜ランジス タ Q 52からなるスィッチ回路 56を介して、 この共通電圧 VCOMと同相の駆 動信号 FRP (第 1 2図 （B) ) に電極 53が接続され、 また同様にソース及び ドレインがそれぞれ共通に接続された NMO S 卜ランジスタ Q 53及び PMO S トランジスタ Q 54からなるスィツチ回路 57を介して、 共通電圧 V COMと逆 相の駆動信号 XFRP (第 1 2図 （C) ) に電極 53が接続される。
これにより画素回路 54は、 このスィ ッチ回路 56、 57を相補的にオンオフ 制御して、 液晶セル 55の表示'、 非表示を切り換える。 またさらに画素回路 54 は、 それぞれ画像データの各ビッ 卜の表示を担当する駆動回路 58 A及び 58 B により時分割でこれらスィッチ回路 56、 57を相補的にオンオフ制御するよう にして、 これら駆動回路 58 A及び 58 Bによる時分割の駆動により階調を表現 する。 より具体的に、 駆動回路 58 A及び 58 Bが担当する画像データのビッ ト に対応するように、 これら駆動回路 58 A及び 58 Bによるスィツチ回路 56、
57の駆動時間を設定し、 これにより時分.割により 1つの電極 53による液晶セ ノレ 55を駆動する。
ここで駆動回路 58 A及び 58 Bは、 担当するビッ ト、 制御に係る信号が異な る点を除いて同一に構成されることにより、 以下においては、 駆動回路 58 Aに ついてのみ構成を説明し、 重複した説明は省略する。 ここで駆動回路 58 Aは、 ゲー卜及びドレインがそれぞれ共通に接続された NMO S トランジスタ Q 56及 び PMO S トランジスタ Q 57からなる CMOSィンバーター 60と、 同様に、 ゲート及びドレインがそれぞれ共通に接続された NMO S トランジスタ Q 58及 び PM〇 S トランジスタ Q 59からなる CMO Sィンバ一タ'一6 1とが正側電源 ライン VDD 1 と負側電源ライン V S Sとの間に並列に設けられ、 これら CMO Sインバーター 60、 6 1がループ状に接続されて SRAM構成によるメモリ 6 2が形成される。
さらにゲート信号 GATEによりオンオフ動作して信号線 S I Gの論理値をこ のメモリ 6 2に書き込む NMOS トランジスタ Q6 1によるスィツチ回路 64が 設けられ、 選択信号 SE Pによりこのメモリ 62の出力をスィッチ回路 56、 5 7に選択的に出力する NMO S トランジスタ Q65、 Q66によるスィツチ回路
65、 66が設けられる。 これらによりこの画素回路 54は、 第 1 3図に示す等 化回路により表すことができる。
各画素回路 54は、 第 1 2図 （D 1 ) 及び （D 2 ) に示すように、 各駆動回路 58A、 58 Bに供給する選択信号 S E P 0、 SE P 1において、 それぞれ信号 レベルが立ち上がって駆動回路 58 A、 58 Bにそれぞれスィッチ回路 56、 5 7の制御を委ねる期間 T 0及び T 1の比率が、 入力画像データの各ビッ トに対応 する比率に設定され、 これによりこの第 1 1図の例ではこの期間 T 0及び T 1の 比率が 1 ： 2に設定される。 なお信号線 S I Gからの論理値の入力は、 第 2図を 用いて各画素回路 4 A〜 4 Fについて説明した場合と同様にして、 シリアルデ一 タにより各駆動回路 58 A及び 58 Bに入力され、 選択信号 S E P 0、 S EP 1、 によりスィッチ回路 56、 57の制御を委ねる期間が短い側の駆動回路 58 Aに 画像データの下位側ビッ 卜の論理値が選択的に入力され、 残りの駆動回路 58 B に上位側ビッ 卜の論理値が選択的に入力される。
これにより画素回路 54は、 駆動回路 58 A及び 58 Bのメモリ 62により構 成されるメモリ部に入力画像データを記録して保持し、 このメモリ部に保持した 入力画像データに応じた時分割の駆動により、 時間軸方向の積分効果を利用して 2ビッ 卜による入力画像データの階調を表現する （第 1 2図 （E) ) 。
このような階調表現原理により、 画像表示装置 5 1の画素 52 Aは （第 1 0図 ) 、 6ビッ トによる階調を表現できるように、 6個の駆動回路 58 A〜 58 Fが 設けられ、 この 6個の駆動回路 58 A〜 58 Fによるスィツチ回路 56、 57の 制御時間が、 選択信号5 £ 0〜5 £ ? 5にょり、 各駆動回路 58 A〜 58 Fが 表示を担当するビッ トに応じて設定される。 '
すなわち画像表示装置 5 1において （第 9図） 、 タイミングジェネレータ 7 1 は、 第 1 4図に示すように、 共通電圧 VCOM、 駆動信号 FRP、 XFRP (第 1 4図 （A) 〜 （C) ) を生成して出力する。 またスィ ッチ回路 56、 57の制 御を各駆動回路 58 A〜58 Fにそれぞれ委ねる選択信号 S E P 0〜S E P 5 ( 第 1 4図 （D 1 ) 〜 （D6) ) を、 1フレームの期間の間で順次選択的に立ち上 げるようにして、 それぞれ選択信号 S E P 0〜S E P 5の信号レベルが立ち上が つている期間 T 0〜T 5力 下位側ビッ 卜から上位側ビッ 卜に向かうに従って 2 のべき乗で増大するように選択信号 S E P 0〜S Ε Ρ 5を生成する。 これにより この例では、 最も下位側ビッ トに係る選択信号 S E P 0において、 信号レベルが 立ち上がつている期間 TOに対して、 これより上位側に係る S E P 1〜S E P 5 は、 信号レベルが立ち上がつている期間 T 1〜T 5力；、 それぞれ 2倍、 4倍、 8 倍、 1 6倍、 32倍の期間に設定される （第 14図 （Ε) ) 。 なおこの画像表示 装置 5 1は、 これらのタイ ミングジェネレータ 7 1、 水平駆動部 1 2〇、 1 2 Ε 等が表示部 52のガラス基板上に一体に形成される。
(2) 実施例 1の動作 '
以上の構成において、 この画像表示装置 5 1は （第 9図） 、 インタ一フェース 1 1を介して入力されるシリアルデータによる画像データ SD I力 奇数ライン 及び偶数ラインに分離されてそれぞれ水平駆動部 1 2Ο及び 1 2 Εに入力され、 ここで表示部 52の各信号線 S I Gに振り分けられた後 （第 5図） 、 1 ビッ トに よるシリアルデータに変換されて表示部 52の各信号線 S I Gに出力される （第 6図） 。 またこの水平駆動部 1 20及び 1.2 Εによる信号線 S I Gの駆動に対応 するように、 垂直駆動部 1 5によりゲ一卜信号 GATEが生成されて表示部 52 に供給され、 これにより水平駆動部 1 2 O及び 1 2 Eより信号線 S I Gに出力さ れた画像データが順次対応する画素に入力されて表示に供される。 これによりこ の画像表示装置 5 1では、 画像データ SD Iによる画像が表示部 52で表示され る。
表示部 52の各画素 52 Aにおいては （第 ΓΟ図、 第 1 1図及び第 1 3図） 、 対向電極が 1つの大きな電極 53により形成されて液晶セル 55が形成され、 ス イッチ回路 56、 57の相補的なオンオフ制御により、 この液晶セル 55の共通 電極に印加する共通電圧 VCOMと同相の駆動信号 FR Pと、 逆相の駆動信号 X FRPとが選択的に電極 53に印加される。 これによりノーマリ一ブラックによ る液晶セル 55を構成する場合には、 スィッチ回路 56、 57の制御により同相 の駆動信号 FRPを電極 53に印加して画素 52 Aを非表示とすることができる のに対し、 逆相の駆動信号 XFRPを電極 53に印加して表示状態とすることが できる。
この画像表示装置 5 1は、 ゲート信号 GATE 0〜G ATE 5による制御によ り、 ビッ トシリアルにより信号線 S I Gに出力される画像データの論理値が、 各 ビッ 卜毎に、 駆動回路 5 8 A〜 5 8 Fに設けられたメモリ 6 2に順次書き込まれ る。 またこの書き込まれた論理値によりスィッチ回路 5 6、 5 7を制御するよう にして、 各駆動回路 5 8 A〜5 8 Fにスィッチ回路 5 6、 5 7の制御を委ねる期 間が、 選択信号 S E Pひ〜 S E P 5により、 各駆動回路 5 8 A〜 5 8 Fが駆動を 受け持つ画像データのビッ トに対応するように設定される。 具体的に、 上位階層 を受け持つ駆動回路 5 8 A〜5 8 Fになるに従って、 2のべき乗により駆動を受 け持つ期間が増大するように設定される。
これによりこの画像表示装置 5 1は、 入力画像データを各画素 5 2 Aのメモリ 部に記録し、 このメモリ部に保持した入力画像データに応じた時分割の駆動によ. り階調を表現する。
すなわち各画素 5 2 Aでは、 これら駆動回路 5 8 A〜 5 8 Fの各メモリ 6 2に 記録された各ビッ トの論理値に応じて表示、 非表示の期間が切り換えられ、 人間 の目の積分効果により、 画像データ S D I のビッ 卜数に対応する階調を表現する ことができる。 これによりこの画像表示装置 5 1は、 多ビッ トメモリ方式により 液晶セル 5 5を駆動して、 画像データ S D Iのビッ ト数に対応する階調を表現す ることができ、 水平駆動部 1 2 0、 1 2 E等にアナログディジタル変換回路等を 設ける必要が無い分、 全体として簡易な構成により画像表示することができる。 また必ずしもフレーム毎に画像データを書き込まなくてもよいこと等により、 消 費電力を低減することができる。
このようにして多ビッ トメモリ方式により画像表示するにつき、 この画像表示 装置 5 1では、 1つの電極 5 3により 1つの画素 5 2 Aを構成するようにして、 この電極 5 3の駆動を時分割により切り換えて階調を表現していることにより、 第 1図について上述した面積階調方式による多ビッ トメモリ方式のような、 サブ 画素間の表示に供しない無駄な領域を省くことができ、 その分、 1つの画素にお ける透過率、 反射率の低下を防止して、 効率良く画像表示することができる。
また 1つの電極 5 3により 1つの画素 5 2 Aを構成できることにより、 面積階 調方式による階調に応じた重心位置の変化を防止することができ、 これにより固 定パターンの発生を防止することができる。 また最も面積の小さなサブ画素の加 ェ精度による解像度、 階調数の制限も回避することができる。 さらに多ビッ トメ モリ方式による場合のように、 同相及び逆相の駆動信号の切り換えに係るスイツ チ回路を、 各ビッ ト毎に設ける代わりに、 各ビッ トに割り当てたメモリ 6 2の出 力を選択的にスィツチ回路 5 6、 5 7に出力するスィツチ回路を各ビッ 卜に害 IJり 当てれば良いことにより、 その分、 半導体素子数を少なく して全体構成を簡略化 することができ、 半導体素子数による解像度、 階調数の制限も回避することがで きる。 具体的には、 各ビッ トで 4個のトランジスタ Q 6〜Q 9 (第 3図） を省略 し、 代わりに全体としてスィ ッチ回路 5 6、 5 7を構成する 4個のトランジスタ Q 5 1〜 5 4と、 各ビッ トに 2個のトランジスタ Q 6 5、 Q 6 6を設ければ良い ことになり、 この実施例に係る 6ビッ トによる階調の表現では、 面積階調方式に よる多ビッ トメモリ方式では 5 4個のトランジスタが必要であったところを、 4 6個に低减することができる。
これにより従来に比して効率良く高画質により画像表示することができる。 なおこれによりこの実施例に係る画像表示装置 5 1では、 液晶セルに印加する 駆動信号のパルス幅の制御により階調を表現していることになり、 このような手 法による階調表現には、 従来、 S T N (Super Twi sted Nemat i c ) 液晶のパルス 幅変調方式による階調表現方法がある。 しかしながらこの S T N液晶のパルス幅 変調方式は、 アナログ方式による表示部の ,lp動であるのに対し、 この実施例に係 る駆動方式は、 多ビッ トメモリ方式である点で根本的に相違していることになる ( 3 ) 実施例 1の効果
以上の構成によれば、 入力画像データを各画素のメモリ部に記録し、 このメモ リ部に保持した入力画像データに応じた時分割の駆動により階調を表現すること により、 多ビッ トメモリ方式による画像表示において、 従来に比して効率良く高 画質により画像表示することができる。
より具体的に、 入力画像データの各ビッ トの論理値をそれぞれ取得して記録す る複数の 1 ビッ 卜のメモリを各画素に設け、 この複数のメモリが担当する入力画 像データのビッ ト位置に応じた期間で、 これら複数のメモリの記録をそれぞれ選 択的にスィツチ回路により出力するようにして、 このスィツチ回路の出力信号に より、 画素の電極に印加する信号を切り換えることにより、 従来に比して簡易な 構成により高画質の画像を表示することができる。
また水平駆動部からビッ トシリアルによるシリアルデ一タにより入力画像デー タを信号線に出力するようにして、 この入力画像データの各ビッ 卜の論理値を各 画素でメモリに記録して表示に供することにより、 信号線の配線数を低減して、 表示部の構成を簡略化することができる。
(4) 実施例 2
第 1 5図は、 第 1 0図との対比により、 本発明の実施例 2に係る画像表示装置 に適用される表示部の 1画素を示す接続図である。 この実施例に係る画像表示装 置は、 この画素 82 Aに係る電極 83が透明電極と反射電極との併用によ 形成. される。 この実施例に係る画像表示装置は、 この画素の構成が異なる点を除いて 、 実施例 1の画像表示装置 5 1と同一に構成される。
この実施例によれば、 透明電極と反射電極との併用により液晶セルの電極を作 成する場合でも、 実施例 1と同一の効果を得ることができる。
(5) 実施例 3
第 1 6図は、 第' 1 0図との対比により、 本発明の実施例 3に係る画像表示装置 に適用される表示部の 1画素を示す接続図である。 この実施例 3では、 面積階調 方法との組み合わせにより階調を表現する。 このためこの実施例では、 液晶セル の電極が複数のサブ電極により形成され、 入力画像データの各ビッ 卜において、 表示に供するサブ電極の面積と駆動期間の長さとの乗算値が、 それぞれビッ ド位 置に対応する 2のべき乗比の関係となるように設定される。
すなわち画素 92 Aは、 画像データのビッ ト数より少ない； 3つのサブ電極 9 3A、 93 B、 93 Cにより形成される。 またこれら 3つのサブ電極 93 A、 9 3 B、 93 Cは、 面積が 2のべき乗の関係に設定されて、 面積比が 1 ： 2 ： 4に Λί 2·れる。
また各サブ電極 93 A、 93 B、 93 Cには、 それぞれ 2ビッ トによる画素回 路 54Α、 54 Β、 54 Cが設けられ、 各画素回路 54 A、 54 B、 54 Cでは 、 それぞれ駆動回路 58 Α、 58 Βにスィッチ回路 56、 5 7の制御を委ねる期 間の長さが 1 : 8の関係に設定され、 これに対応するようにタイミングジエネレ 一夕から選択信号 EP O、 EP 1が供給される。 また最も面積の小さなサブ電極 9 3 Aから面積の大きい側のサブ電極 9 3 B及 び 9 3 Cに、 順次、 入力画像データの最下位ビッ 卜から 3ビッ 卜が割り当てられ 、 また続く上位側 3ビッ トが順次割り当てられる。 この実施例に係る画像表示装 置は、 これらの構成が異なる点を除いて、 上述の実施例に係る画像表示装置と同 一に構成される。
この実施例によれば、 面積階調方法との組み合わせにより喈調を表現すること に り、 選択信号 S E Pの種類を少なくすることができ、 その分、 配線を簡略化 してレイアウ ト効率を向上し、 実施例 1 と同様の効果を得ることができる。 また 面積階調方式との組み合わせにより、 画素設計の自由度を増大させることができ. る。
( 6 ) 実施例 4
第 1 7図は、 第 1 6図との対比により、 本発明の実施例 4に係る画像表示装置 に適用される表示部の 1画素を示す接続図である。 この実施例に係る画像表示装 置は、 この画素 1 0 2 Aに係るサブ電極 1 0 3 A、 1 0 3 B、 1 0 3 Cが透明電 極と反射電極との併用により形成される。 この実施例に係る画像表示装置は、 こ の画素の構成が異なる点を除いて、 上述の実施例に係る画像表示装置と同一に構 成される。
この実施例によれば、 透明電極と反射電極との併用により液晶セルの電極を作 成する場合でも、 実施例 3と同一の効果を得ることができる。
( 7 ) 実施例 5
第 1 8図〜第 2 0図は、 実施例 3、 実施例 4とは異なる他の例による面積階調 方法との組み合わせによる階調表現方法を示す平面図である。 面積階調方法との 組み合わせによる階調表現は、 入力画像データの各ビッ トにおいて、 表示に供す るサブ電極の面積と駆動期間の長さとの乗算値が、 それぞれビッ 卜位置に対応す る 2のべき乗の関係となるように設定すれば良く、 種々の組み合わせが考えられ 、 第 1 8図の例では、 サブ電極の面積比を 1 : 4 : 1 6に設定し、 駆動期間の長 さ比を 1 ： 2に設定した場合である。 また第 1 9図は、 サブ電極の面積比を 1 ： 8に設定し、 駆動期間の長さ比を 1 ： 2 ： 4に設定した場合であり、 第 2 0図は 、 サブ電極の面積比を 1 ： 2に設定し、 駆動期間の長さ比を 1 ： 4 ： 8に設定し た場合である。 この実施例に係る画像表示装置は、 これらの構成が異なる点を除 いて、 上述の実施例に係る画像表示装置と同一に構成される。
この実施例のように、 サブ電極の面積比、 駆動期間の長さ比を種々に変更する ようにしても、 実施例 3、 実施例 4と同様の効果を得ることができる。
(8) 実施例 6
第 2 1図〜第 23図は、 第 1 3図との対比により液晶セルの他の駆動回路の構成 を示す接続図である。 ここで液晶セルの時分割による駆動は、 種々の構成を適用 することができ、 第 2 1図の例では、 スィッチ回路 57の駆動信号をインバータ 一 1 1 0により反転してスィツチ回路 56を駆動するようにして、 駆動回路 1 1 8A、 1 1 8 Bからの出力を 1系統とし、 スィッチ回路 6 5を省略したものであ る。 また第 22図は、 スィッチ回路 56の駆動信号をインバーター 1 20により 反転してスィツチ回路 57を駆動するようにして、 駆動回路 1 28 A、 1 28 B からの出力を 1系統とし、 スィッチ回路 66を省略したものである。 また第 23 図は、 第 2 2図に'おけるスィツチ回路 56、 5 7、 インバーター 1 20をイクス クルーシブオア回路 1 3 1に置き換え、 併せて画素回路内で駆動信号 FRPから 駆動信号 XFRPを生成するものである。 この実施例に係る画像表示装置は、 こ れらの構成が異なる点を除いて、 上述の実施例に係る画像表示装置と同一に構成 される。 . ' これらの実施例のように、 液晶セルの駆動回路に種々の構成を適用しても、 上 述の実施例と同様の効果を得ることができる。
(9) 実施例 7
第 24図は、 本発明の実施例 7に係る画像表示装置に適用される表示部の構成 を示す平面図である。 この実施例に係る画像表示装置は、 この表示部 1 42に係 る構成が異なる点を除いて、 上述の実施例と同様に構成される。
ここでこの実施例では、 液晶セルの時分割による駆動を制御する選択信号 S E P O〜SE PN (S E P 00〜S E PNO、 S E P 0 1〜SEPN 1、 S E P O 2〜S E PN 2、 …… ) の位相が、 隣接するラインで異なるように設定し、 これ によりフリ ッカを防止する。 なおここでこのライン毎に位相を異ならせる方法は 、 ライン毎に、 選択信号 S E P 0〜S E PNの極性を反転させるようにしてもよ く、 また第 25図に示すように、 ライン毎に一定位相づつ、 選択信号 S E P 0〜 S E PNの位相を順次シブ 卜させるようにしてもよく、 これらを組み合わせるよ うにしてもよい。 また連続するフレームの同一ラインで、 これら選択信号 S E P 0〜S E PNの位相を異ならせるようにしてもよレ、。
この実施例のように、 液晶セルの時分割による駆動を制御する選択信号の位相 を隣接するラインで異なるように設定することにより、 フリ ツ力を防止して、 上 述の実施例と同様の効果を得る ：とができる。
(10) 実施例 8
第 26図は、 第 9図との対比により本発明の実施例 8に係る画像表示装置を示 すブロック図である。 この画像表示装置 1 8 1は、 例えば携帯電話、 電子スチル カメラ、 ビデオカメラ等の携帯機器であり、 ユーザーによる操作に応動して図示 しないメモリに記録したプログラムを実行することにより全体の動作を制御する コントローラ 1 84の制御により、 表示部 1 82の表示を切り換える。
ここで表示部 1' 82は、 第 27図に示すように、 信号線 S I Gに出力される画 像データを記録してスィッチ回路 56、 57を駆動する駆動回路 58 AA、 58 AB、 ……による第 1の系統による駆動回路群 1 86Aと、 同様に、 画像データ を記録してスィッチ回路 56、 57を駆動する駆動回路 58 BA、 58 BB、 … …による第 2の系統による駆動回路群 1 86 Bとの 2系統により駆動回路が設け られ、 これら 2系統の駆動回路 58 AA、 58AB、 ……、 58 BA、 58 B B 、 ……の出力によりスィッチ回路 56、 57が制御される。
これに対応してタイミングジェネレータ 1 83 (第 26図'） は、 コントローラ 1 84の制御により、 これら 2系統の駆動回路 58 AA、 58AB、 ……、 58 BA、 58 BB、 ……に対応するように 2系統による選択信号 S E P OA〜S E P 5A、 S E P 0 B〜S E P 5 Bを選択的に出力し、 これによりこれら 2系統に よる駆動回路 58AA、 58AB、 ……、 58 BA、 58 BB、 ……で、 スイツ チ回路 56、 57の制御を切り換える。
すなわちユーザ一により例えば撮像結果等による動画の表示が指示されると、 第 27図に示すように、 第 1の系統に係る駆動回路 58 AA、 58AB、 ……に よりスィツチ回路 56、 5 7を制御するように選択信号 S E P 0A〜S E P 5A 、 S E P 0 B〜S E P 5 Bを出力する。 またユーザ一により電子メール等の表示 が指示されると、 第 27図との対比により第 28図に示すように、 第 2の系統の 駆動回路 58 BA、 58 B B、 ……によりスィッチ回路 56、 57を制御するよ うに選択信号 S E P 0A〜S EP 5A、 SE P0 B〜SEP 5 Bを出力する。 またこれによりインタ一フェース （ I /F) 1 85は、 コントローラ 1 84の 制御により、 ビデオデータ SD I、 コン トローラ 1 84で生成された画像データ DVからこれら 2系統の駆動回路群 1 86 A、 1 86 Bに係る画像データ DAT AA、 D AT ABを時分割により出力する。 また垂直駆動部 1 86は、 同様のコ ントロ一ラ 1 84の制御により、 この画像データ DAT A A、 DAT A Bの出力 に対応するように、 各系統のゲート信号 GATEA、 GATEBを出力する。 これに対してコン卜ローラ 1 84は、 例えば各部の動作の監視により異常が検 出されると、 検出された異常をユーザーに警告する記号、 メッセージ等を表示す る画像データ DVを生成する。 またタイミングジェネレータ 1 83の制御により 、 第 29図に示すように、 これら 2系統の駆動回路群 1 86 A及び 1 86 Bのう ちの一方の系統に、 この画像データ DV (DATAA) を格納する。 またこの画 像データ DVの階調を反転した画像データ DVを生成し、 残る他方の系統に、 こ の階調を反転した画像データ DV (DATAB) を格納する。 またこのようにし て各系統に画像データを格納すると、 タイミングジェネレータ 1 8 3の制御によ り選択信号 S E P A、 S E P Bを複数フレーム周期で切り換えて出力し、 これに より 2系統の駆動回路による画像表示を複数フレーム周期により切り換え、 この 警告表示をブランキングにより表示する。 '
また第 30図に示すように、 例えば電池残量が残り少なくなつた場合、 さらに は記録媒体の空き容量が少なくなった場合には、 これら 2系統のうちの 1系統で ビデオデータ SD Iによる画像を表示するようにして、 これらの状況をユーザ一 に警告する記号、 メッセージ等を表示する画像データ DVを生成し、 残る 1系統 にこの画像データ DVを格納する。 なおこの画像データ DVの格納にあっては、 例えば 1つ又は複数の垂直ブランキング期間で実行するようにしてもよく、 さら には 1フレームの期間だけ、 ビデオデータ S D Iの書き込みを中止し、 この中止 した期間で実行するようにしてもよレ、。 この場合、 コントローラ 1 8 4は、 このようにして画像データ D Vを残る 1系 統に格納すると、 フレーム周期によりこれら 2系統で表示を切り換え、 これによ り動画による画像上に、 この警告に係る文字、 記号等をスーパ一インポ一ズして 表示する。
この実施例によれば、 各画素に、 画像データを記録するメモリ部と、 このメモ リ部の記録により時分割に液晶セルを駆動する駆動部とを 2系統設けることによ り、 これら 2系統で表示を切り換えて種々の機能を確保するようにして、 上述の 実施例と同様の効果を得ることができる。
( 1 1 ) 実施例 9
第 3 1図は、 第 2 6図との対比により本発明の実施例 9に係る画像表示装置を 示すブロック図である。 この画像表示装置 1 9 1は、 例えばモニタ装置であり、 ビデオデータ S D Iを入力する。 なおここでビデオデータ S D Iは、 立体表示に 供するビデオデータであり、 右目用及び左目用の画像データがフレーム周期で交 互に連続するビデオデータである。 画像表示装置 1 9 1は、 このビデオデータ S D Iに係る構成が異なる点を除いて、 実施例 8について上述した画像表示装置 1 8 1と同一に構成される。 画像表示装置 1 9 1は、 この立体表示に供するビデオ データ S D Iの右目用及び左目用の画像データを表示部 1 8 2に設けられた 2系 統の駆動回路群 1 8 6 A及び 1 8 6 Bにフレーム周期で交互に格納し、 またフレ —ム周期でこの 2系統の駆動回路群 1 8 6 A及び 1 8 6 Bに記録した画像データ による画像を表示部 1 8 2で交互に表示する。
この画像表示装置 1 9 1は、 この表示の切り換えに連動してコン卜ローラ 1 9 4により視差発生機構 1 9 6の動作を制御し、 - これにより第 3 2図に示すように 、 右目用の表示画像 1 8 2 R及び左目用の表示画像 1 8 2 Lに視差を設けて、 ビ デォデータ S D Iによる右目用及び左目用の画像を視聴者に提供する。 なおこの ような視差発生機構 1 9 6は、 例えば光の偏向を利用した機構等、 種々の機構を 広く適用することができる。
この実施例では、 画像データを記録するメモリ部と、 このメモリ部の記録によ り時分割に液晶セルを駆動する駆動部とを 2系統設けて、 立体視に利用するよう にして、 上述の実施例と同様の効果を得ることができる。 ( 1 2 ) 実施例 1 0
ここで上述した実施例では、 各液晶セルの時分割による駆動がフレ一ム周期で 実行されているものの、 この駆動の周期を複数フレームに設定してもよい。 この ように複数フレーム周期により各液晶セルを時分割による駆動した場合、 各信号 線 S I Gへの画像データの出力に時間的な余裕が発生する。 これによりこの実施 例では、 この時間的な余裕を有効に利用して、 少ない駆動回路により多くの階調 を表現する。
これによりこの実施例に係る画像表示装置は、 表示部の画素が第 1 1図に示す 2 ビッ トの階調に対応するように構成されて、― 4ビッ トによる階調を表現する。 なおこの実施例では、 この表示部と、 この表示部に関連す.る構成が異なる点を除 いて、 実施例 1について上述した画像表示部と同一に構成されることにより、 第 9図の構成を流用して構成を説明する。
ここで第 3 3図に示すように、 この実施例において、 水平駆動部 1 2 0及び 1 2 Eは、 連続する' 3フレームのうちの先頭フレームで、 4 ビッ トによる画像デ一 タの最下位ビッ ト B 0、 この最下位ビッ 卜 B 0から 2ビッ トだけ上位のビッ ト B 2をビッ トシリアルにより信号線 S I Gに出力し、 また続く 2フレームで、 残る ビッ ト B 1及び B 3をビッ トシリアルにより信号線 S I Gに出力する （第 3 3図 (A) ) 。 ' タイ ミングジェネレータ 7 1は、 この先頭の 'フレームの期間を 1 ： 4の期間に 分割し、 続く 2フレームの期間では、 同様に、 この 2フレームの期間を 1 ： 4の 期間に分割するように、 選択信号 S E P 0、 S E P を出力する （第 3 3図 （B ) 及び （C ) ) 。 なおこの実施例では、 この先頭フレームで出力した選択信号の 繰り返しにより、 続く 2フレームの期間を 1 ： 4の期間に分割する。
表示部 5 2は、 これにより先頭フレームで信号線 S I Gに出力される入力画像 データの各ビッ ト B 0及び B 2をそれぞれ駆動回路 5 8 A、 5 8 Bに取得してス イッチ回路 5 6、 5 7の駆動に供する。 また続く 2フレームの期間で、 信号線 S I Gに出力される入力画像データの各ビッ ト B 1及び B 3をそれぞれ駆動回路 5 8 A、 5 8 Bに取得してスィッチ回路 5 6、 5 7の駆動に供する。
これによりこの実施例では、 連続する 3フレームにおける時分割駆動の繰り返 しにより、 各ビッ ト B O〜B 3の表示に供する期間を 1 : 2 : 4 : 8の関係に設 定して所望する画像を表示する。
この実施例のように、 複数フレームによる繰り返しにより、 入力画像データに 応じて時分割で駆動することにより、 全体の構成を一段と簡略化することができ る。
( 1 3 ) 実施例 1 1 ' 第 3 4図は、 第 9図との対比により本発明の実施例 1 1に係る画像表示装置を 示すブロック図である。 この画像表示装置 2 0 1は、 例えば携帯電話等の電池に より動作する携帯機器に適用されて、 高い階調が必要な場合には、 アナログ信号 による駆動により表示部 2 0 2で画像を表示する。 これに対して例えば電子メ一 ルのようなテキス ト表示等の高い階調が不要な場合、 さらには待ち受け画面の表 示のように、 常時、 電力消費の表示の場合、 ビッ ト数の少ない多ビッ トメモリ方 式により表示部 2 0 2で画像表示する。 このためこの画像表示装置 2 0 1は、 こ の駆動方式の切り換えに対応するように表示部 2 0 2等が構成される。 なおこの 実施例において、 上述の実施例と同一の構成は、 対応する符号を付して示し、 重 複した説明は省略する。
ここで第 3 5図は、 この表示部 2 0 2の 1つの画素の構成を示す接続図である 。 この画素 2 0 2 Aは、 第 1 1図について上述した 2ビッ トによる多ビッ トメモ リ方式による構成に加えて、 アナログ信号による駆動に供する構成が設けられる 。 すなわちこの画素 2 0 2 Aは、 2ビッ トによる画素回路 5 4 Aによるスィ ッチ 回路 5 6、 5 7の出力が、 N M O S トランジスタ Q 2 0 0によるディジタル駆動 切り換え用のスィツチ回路 2 0 3を介して液晶セル 5 5に出力される。
この液晶セル 5 5は、 保持容量 C S 1が設けられ、 アナログ駆動切り換え用の ゲート信号 A G A T Eによりオンオフ動作する NM O S トランジスタ Q 2 0 1に よるスィッチ回路 2 0 4を介して、 信号線 S I Gに接続される。 これによりこの 画素 2 0 2 Aは、 アナログ駆動切り換え用のスィッチ回路 2 0 4、 ディジタル駆 動切り換え用のスィツチ回路 2 0 3をそれぞれオフ状態、 オン状態に設定して、 多ビッ トメモリ方式による時分割駆動により液晶セル 5 5を駆動する。 またこれ とは逆に、 アナログ駆動切り換え用のスィッチ回路 2 0 4、 ディジタル駆動切り 換え用のスィ ッチ回路 203をそれぞれオン状態、 オフ状態に設定して、 信号線 S I Gに出力される駆動信号の信号レベルに応じた階調により液晶セル 55を駆 動する。
水平駆動部 2060、 206 Eは、 それぞれ表示部 202の奇数ライン及び偶 数ラインの信号線 S I Gに、 アナログ信号駆動に係る駆動信号、 入力画像データ を選択的に出力する。 すなわち第 36図に示すように、 水平駆動部 2060、 2 06 Eは、 水平走査期間の開始のタイミングで立ち上がるタイミング信号 HST をシフ トレジスタ （SR) 2 1 A、 2 1 B、 ……により順次ライン方向に転送し て、 各シフ トレジスタ 2 1 A、 2 1 B、 ……から出力されるタイミング信号によ' りサンプリングラッチ （S L) 22A、 22 B、 ……により画像データ DATA をラッチし、 これにより画像データ DAT Aを対応する信号線 S I Gに振り分け る。
また第 2ラッチ 23A、 23 B、 ……によるこれらサンプリングラッチ 22 A 、 22 B、 ……によるラッチ結果をそれぞれラッチして出力し、 これにより各信 号線 S I Gに振り分けた画像データのタイミングを一致さ^:、 パラレルシリアル 変換回路 （P S) 2 1 0 A、 2 1 0 B、 ……は、 タイミングジエネレータ 205 から出力されるタイミング信号 S ER Iにより、 第 2ラッチ 23A、 23 B、 … …から出力される 6ビッ トによる画像データの下位側 2ビッ トを選択的に取得し てシリアルデータに変換する。 '
水平駆動部 2060、 206 Eは、 さらにディジタルアナログ変換回路 （D A C) 2 1 1 A、 2 1 1 B、 ……により第 2ラッチ 23 A、 2 '3 B、 ……から出力 される 6ビッ トによる画像データをディジタルアナログ変換処理してアナログ信 号駆動に係る駆動信号を出力する。
水平駆動部 2060、 206 Eは、 タイミングジェネレータ 205から出力さ れる選択信号 S E L、 XS E Lにより相補的にオンオフ動作するスィッチ回路 2 1 3 A及び 2 14 A、 2 1 3 B及び 2 1 4 B、 ……を介して、 ノ ラレルシリアル 変換回路 2 1 0 A、 2 1 0 B、 ……の出力データ、 ディジタルアナログ変換回路 2 1 1 A、 2 1 1 B、 ……に出力されるアナログ信号駆動に係る駆動信号を選択 的に信号線 S I Gに出力する。 第 3 7図に示すように、 垂直駆動部 207は、 垂直同期信号に同期して信号レ ベルが立ち上がるタイミング信号 VSTをシフトレジスタ （SR) 4 1 A、 4 1 B、 ……により順次垂直方向に転送する。 垂直駆動部 207は、 それぞれアンド 回路 2 1 1 A〜 2 1 Cにおいて、 タイミングジェネレータ 205から出力される アナログ信号駆動の選択信号 AENB、 多ビッ トメモリ方式の駆動においてそれ ぞれ下位側ビッ ト及び上位側ビッ トの書き込みを指示する選択信号 D E N B 0、 D ENB 1を、 シフ トレジスタ :4 1 A、 4 1 B、 ……の出力信号によりゲートし 、 これによりアナログ信号駆動、 多ビッ トメモリ方式の駆動の各ビッ トを選択す るゲート信号 AG AT E、 DG AT E 0、 DGATE 1を生成し、 このゲート信 号 AGATE、 DGATE O、 D G A T E 1をそれぞれバッファ回路 2 1 2 A〜 2 1 2 Cを介して表示部 202に出力する。
これらによりこの画像表示装置 20 1では、 第 38図に示すように、 選択信号 レベル SE L (第 38図 （A) ) を Hレベルに設定した状態で、 タイミング信号 S ER I O、 S ER I 1 (第 38図 （B) 及び （C) ) に同期して第 2ラッチ 2 3A、 23 B、 ··'·' 'でラッチされる画像データの 2ビッ ト L o u t 0、 L o u t 1が交互に信号線 S I G (第 38図 （D) ) に出力される。 また垂直駆動部 20 7からそれぞれ下位側ビッ 卜及び上位側ビ 卜の書き込みを指示する選択信号 D ENB 0、 DENB 1 (第 38図 （F) 及び （G) ) 力 シフ トレジスタ 4 1 A 力 >ら出力されるタイミング信号 VST (第 38'図 （E) ) によりゲートされて、 ゲート信号 DGATE 0、 DG ATE 1 (第 38図 （H) 及び （L) ) が出力さ れ、 このゲート信号 DG AT E 0、 DG ATE 1によりそれぞれ駆動回路 58 A 及び 58 Bに、 信号線 S I Gに出力された画像データの各ビッ トが記録され、 こ の記録により液晶セル 55が駆動される。
これに対して第 39図に示すように、 選択信号レベル S E L (第 39図 （A) ) を Lレベルに設定した状態で、 ディジタルアナログ変換回路 2 1 1 A、 2 1 1 B、 ……による駆動信号が信号線 S I Gに出力され （第 39図 （B) ) 、 アナ口 グ信号駆動を選択する選択信号 AENB (第 39図 （D) ) がシフ トレジスタ 4 1 Aから出力されるタイミング信号 VST (第 39図 （C) ) によりゲートされ て、 ゲート信号 AGATE (第 39図 （E) ) が出力され、 ゲート信号 AGAT Eにより信号線 S I Gに出力される駆動信号で液晶セル 5 5が駆動される。
なお第 4 0図は、 第 3 8図及び第 3 9図との対比により、 時点 t 1で、 多ビッ トメモリ方式による駆動から、 アナログ信号駆動に駆動を切り換えた場合を示す タイムチャートである。
これによりタイミングジェネレータ 2 0 5は、 コントローラ 2 0 8の制御によ り、 水平駆動部 2 0 6 0、 2 0 6 E、 垂直駆動部 2 0 7、 表示部 2 0 2に、 これ らの動作に必要な各種のタイミ グ信号を生成して出力する。
コントローラ 2 0 8は、 ユーザーによる操作に応動して図示しないメモリに記 録したプログラムを実行することにより全体の動作を制御する制御手段であり、 ユーザ一が撮像結果の取得を指示すると、 図示しない撮像部の動作を制御して撮 像結果を取得する。 コントローラ 2 0 8は、 この撮像結果による動画、 静止画に よるビデオデータ S D Iをインタ一フェース 1 1に入力し、 またアナログ信号駆 動により動作するようにタイミングジヱネレータ 2 0 5の動作を制御する。 また 図示しないメモリ'にこの撮像結果を記録して保持し、 この記録して保持した撮像 結果の表示がユーザ一により指示されると、 同様にしてこの撮像結果を表示部 2 0 2で表示する。 これによりコントローラ 2 0 8は、 高い階調による表示が必要 な場合には、， アナログ信号による駆動により表示部 2 0 2で画像を表示するよう に全体の動作を制御する。
これに対して待ち受け画面表示、 電子メールの表示では、 多ビッ トメモリ方式 により表示するようにタイミングジェネレータ 2 0 5の動作を切り換え、 これに より消費電力を低減する。 '
この実施例によれば、 別途、 アナログ信号駆動の構成を設けて表示を切り換え ることにより、 消費電力の低減を図りつつ、 高画質により画像表示するようにし て、 実施例 1と同様の効果を得ることができる。
( 1 4 ) 実施例 1 2
第 4 1図は、 本発明の実施例 1 2に係る画像表示装置の表示画面を示す平面図 である。 この実施例に係る画像表示装置は、 携帯電話に適用されて、 実施例 1 1 について説明した画像表示装置 2 0 1の構成において、 コントロ一ラ 2 0 8によ るタイミングジエネレ一タ 2 0 5の制御により、 表示画面を縦方向に 2つの領域 A R A、 A R Bに分割し、 このうちの画面上部側の領域 A R Aをパーシャル表示 領域に設定する。
ここでパーシャル表示領域は、 この機器の状況を常時通知することが必要な情 報の表示領域であり、 例えば電池の残量、 電界強度等の情報が表示される。
この実施例で、 コン トローラ 2 0 8は、 このパーシャル表示領域 A R Aを上述 の多ビッ トメモリ方式により表示するようにタイミングジェネレータ 2 0 5の i¾ 作を設定する。 また表示中の情報の更新が必要になった場合にだけ、 この多ビッ トメモリ方式に係る駆動回路に記録した画像デ一ダを更新し、 その分消費電力を 低減する。
これに対して残りの領域 A R Bでは、 アナログ信号駆動により画像表示する。 この実施例によれば、 表示画面の一部で多ビッ トメモリ方式により画像表示し て、 残りをアナログ信号駆動による画像表示することにより、 消費電力を低減し て、 実施例 1 1 と同様の効果を得ることができる。 なおこの場合、 この領域によ る表示方式の切り'換えに対応するように、 表示部の構成をそれぞれ各領域に専用 な構成とするようにしてもよレ、。
( 1 5 ) 他の実施例
なお上述の実施例においては、 多ビッ トメモリ方式により、 2ビッ ト又は 6ビ ッ 卜の入力画像データを表示する場合について述べたが、 本発明はこれに限らず 、 種々のビッ ト数による画像データを表示する場合にも広く適用することができ る。
また上述の実施例においては、 S R AMの構成により各駆動回路にメモリを設 ける場合について述べたが、 本発明はこれに限らず、 例えば D R AMによるメモ リを適用する場合等、 種々の構成を広く適用することができる。
また上述の実施例においては、 各 6 ビッ トの赤色、 緑色、 青色の色データによ る入力画像データを入力して画像表示する場合について述べたが、 本発明はこれ に限らず、 4種類以上の色データによりカラ一画像を表示する場合等にも広く適 用することができる。
また上述の実施例においては、 ガラス基板上に表示部等を作成してなる液晶表 示装置に本発明を適用する場合について述べたが、 本発明はこれに限らず、 E L (Electro Lumi nescence) 表示装置等、 種々の表示装置に広く適用することがで きる。
産業上の利用可能性
本発明は、 例えば多ビッ トメモリ方式による液晶表示装置に適用することがで さる。

Claims

請求の範囲
1 . マ トリ ックス状に画素を配置した表示部と、 前記表示部にゲート信号を出力 する垂直駆動部と、 入力画像データを前記表示部の信号線に振り分けて出力する 水平駆動部と、 前記表示部、 前記水平駆動部、 前記垂直駆動部に動作基準用のタ ィミング信号を出力するタイミングジエネレ一タとを有する画像表示装置におい て、
前記入力画像データが多ビッ 卜の画像データであり、
前記画素は、
前記信号線に出力される前記入力画像データを、 前記ゲート信号により選択的 に入力して保持するメモリ部を有し、
前記メモリ部に保持した前記入力画像データに応じた時分割の駆動により階調 を表現する
ことを特徴とする画像表示装置。
2 . 前記メモリ部は、
前記入力画像データの各ビッ 卜の論理値をそれぞれ取得して保持する複数によ る 1 ビッ トのメモリ と、
前記複数のメモリが担当する前記入力画像データのビッ ト位置に応じた期間で 、 前記複数のメモリの記録をそれぞれ選択的に出力するメモリ出力用のスィツチ 回路とを有し、
前記画素は、
前記メモリ出力用のスィツチ回路の出力信号により、 前記画素の電極に印加す る信号を切り換える駆動信号切り換え用のスィッチ回路を有する
ことを特徴とする請求の範囲第 1項に記載の画像表示装置。
3 . 前記水平駆動部は、
前記入力画像データをシリアルデータにより対応する信号線に出力し、 前記垂直駆動部は、 前記シリアルデータに同期して順次信号レベルが立ち上がる複数のゲー卜信号 を出力し、
前記画素は、
前記複数のゲート信号により、 前記シリアルデータの各ビッ 卜の論理値を順次 取得して前記メモリ部に記録する
ことを特徴とする請求の範囲第 1項に記載の画像表示装置。
4 . 前記画素は、
前記入力画像データのビッ ト数に比して数が少なく、 表示に供する部位の面積が 異なる複数のサブ画素を有し、
前記メモリ部に保持した前記入力画像データの対応するビッ 卜の論理値に応じ た前記サブ画素の時分割の駆動により、 前記入力画像データに応じた階調を表現 する
ことを特徴とする請求の範囲第 1項に記載の画像表示装置。
5 . 前記画素は、
隣接するライン間で、 前記時分割の駆動に係る位相が異なる
ことを特徴とする請求の範囲第 1項に記載の画像表示装置。
6 . 前記画素は、 '
前記メモリ部を複数系統有し、 '
前記時分割の駆動に供する入力画像データを、 前記複数系統で切り換える ことを特徴とする請求の範囲第 1項に記載の画像表示装置。
7 . 前記複数の系統の切り換えによる画像の表示が、 ブランキングによる画像の 表示である
ことを特徴とする請求の範囲第 6項に記載の画像表示装置。
8 . 前記複数の系統の切り換えによる画像の表示が、 スーパ一インポ一ズによる 画像の表示である
ことを特徴とする請求の範囲第 6項に記載の画像表示装置
9 . 前記時分割の駆動が、 1 フレームの期間を繰り返し周期とした表示である ことを特徴とする請求の範囲第 1項に記載の画像表示装置。
1 0 . '前記時分割の駆動が、 複数のフレームに前記入力画像データの各ビッ 卜に よる駆動を振り分けた、 前記複数フレームの期間を.繰り返し周期とした表示であ る ， ことを特徴とする請求の範囲第 1項に記載の画像表示装置。
1 1 . 前記水平駆動部は、
前記入力画像データをディジタルアナログ変換処理してアナログ信号を出力す るディジタルアナログ変換部と、
選択信号に応じて、 前記入力画像データに代えて、 前記'アナログ信号を前記信 号線に出力する選択回路とを有し、
前記画素は、
選択信号に応じて、 前記時分割による駆動に代えて、 前記信号線に出力される アナログ信号により駆動して階調を表現する
ことを特徴とする請求の範囲第 1項に記載の画像表示装置。
1 2 . 前記画素は、
前記選択信号に応じて、 前記時分割による駆動を停止する動作停止用のスィッ チ回路と、
前記信号線に出力されるアナログ信号を選択的に入力するアナログ信号用のス ィツチ回路とを有する
ことを特徴とする請求の範囲第 1 1項に記載の画像表示装置。
1 3 . 前記水平駆動部は、 前記入力画像データをディジタルアナログ変換処理してアナ口グ信号を出力す るディジタルアナログ変換部と、
選択信号に応じて、 前記入力画像データに代えて、 前記アナログ信号を前記信 号線に出力する選択回路とを有し、
前記表示部の一部領域の画素は、
選択信号に応じて、 前記時分割による駆動に代えて、 前記信号線に出力される アナログ信号により駆動して階調を表現する
ことを特徴とする請求の範囲第 1項に記載の画像表示装置。
1 4 . 画像取得手段で入力画像データを取得し、 前記入力画像データを画像表示 部により表示する電子機器において、
前記画像表示部は、
マトリ ックス状に画素を配置した表示部と、 前記表示部にゲート信号を出力する 垂直駆動部と、 前記入力画像データを前記表示部の信号線に振り分けて出力する 水平駆動部と、 前記表示部、 前記水平駆動部、 前記垂直駆動部に動作基準用のタ イミング信号を出力するタイミングジェネレータとを有し、
前記入力画像データが多ビットの画像データであり、
前記画素は、
前記信号線に出力される前記入力画像データを、 前記ゲ一ト信号により選択的 に入力して保持するメモリ部を有し、
前記メモリ部に保持した前記入力画像データに応じた時分割の駆動により階調 を表現する
ことを特徴とする電子機器。
1 5 . 電池により動作し、 画像取得手段で入力画像データを取得し、 前記入力画 像データを画像表示部により表示する携帯機器において、
前記画像表示部は、
マトリ ックス状に画素を配置した表示部と、 前記表示部にゲート信号を出力する 垂直駆動部と、 前記入力画像データを前記表示部の信号線に振り分けて出力する 水平駆動部と、 前記表示部、 前記水平駆動部、 前記垂直駆動部に動作基準用のタ ィミング信号を出力するタイミングジェネレータとを有し、
前記入力画像データが多ビットの画像データであり、
前記画素は、
前記信号線に出力される前記入力画像データを、 前記ゲート信号により選択的 に入力して保持するメモリ部を有し、 ' 前記メモリ部に保持した前記入力画像データに応じた時分割の駆動により階調 を表現する
ことを特徴とする携帯機器。
1 6 . マトリ ックス状に配置した画素を対応する入力画像データにより駆動して 、 前記入力画像データによる画像を表示する画像表示方法において、
1つの画素に設けられた多ビッ トによるメモリ部に、 対応する前記入力画像デ ータを記録する画像データ記録のステップと、
前記メモリ部の各ビッ トに応じた時間間隔による駆動により、 前記入力画像デ 一タに応じた時分割の駆動により階調を表現する表示のステップとを有する ことを特徴とする画像表示方法。
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