JP2013057853A - 表示装置、表示装置の駆動方法、及び、電子機器 - Google Patents

Abstract

【課題】表示階調数の更なる増加を可能にした表示装置、表示装置の駆動方法、及び、当該表示装置を有する電子機器を提供する。
【解決手段】画素の内部に記憶機能を有する表示装置において、１フレームの画像生成を複数のサブフレームに分割して、サブフレーム単位での時分割駆動、即ち、ＦＲＣ駆動にて表示を行うことで、表示階調数の更なる増加を図る。そして、階調表示の画素の中心と複数のサブフレーム間の表示画像の中心を一致させることで、表示画像の揺らぎをなくすようにする。
【選択図】図１

Description

本開示は、表示装置、表示装置の駆動方法、及び、電子機器に関する。

画素の内部に記憶機能を有する表示装置において、解像度の制約により、画素に内蔵する回路規模が限られるため表示階調数が低下する。このため、解像度を犠牲にして見た目の表示階調数を増やすディザリング（ディザ法）と呼ばれる技法が用いられている（例えば、特許文献１参照）。

特開２０１０−３８９６８号公報

しかし、ディザリングと呼ばれる技法を用いても階調数が不足し、表示画像に粗さがあるため、表示特性の向上にも限界がある。従って、表示特性のより向上を図るために、表示階調数の更なる増加が望まれている。

そこで、本開示は、表示階調数の更なる増加を可能にした表示装置、表示装置の駆動方法、及び、当該表示装置を有する電子機器を提供することを目的とする。

上記目的を達成するために、本開示は、
画素の内部に記憶機能を有する表示装置において、
１フレームの画像生成を複数のサブフレームに分割して、サブフレーム単位での時分割駆動にて表示を行い、
階調表示の画素の中心と、前記複数のサブフレーム間の表示画像の中心とを一致させる
構成を採っている。この表示装置は、各種の電子機器において、その表示部として用いて好適なものである。

上記構成の表示装置、または、当該表示装置を有する電子機器において、サブフレーム単位での時分割駆動、即ち、ＦＲＣ(Frame Rate Control)駆動にて表示を行うことで、フレーム単位での駆動の場合に比べて表示階調数を増加させることができる。ここで、「ＦＲＣ駆動」とは、異なる複数の階調輝度をサブフレーム単位で高速に切り替えることで人間の目の残像特性（残像効果）を利用し、複数の階調輝度の中間調輝度を表示させる駆動法である。そして、階調表示の画素の中心と、複数のサブフレーム間の表示画像の中心とを一致させる駆動を行うことで、表示画像に揺らぎが生じない。

本開示によれば、表示階調数を更に増加させることができるとともに、表示画像に揺らぎが生じないため、表示特性の更なる向上を図ることができる。

本開示の実施形態に係る表示装置のシステム構成の概略を示すブロック図である。 パネルに入力される８ビットのデータ（Ａ）、減色処理部での減色処理後の３ビットのデータ（Ｂ）、及び、ＦＲＣ用データ処理部での変換処理後、ＭＩＰ方式の画素にサブフレーム単位で書き込まれる２ビットのデータ（Ｃ）のタイミング関係を示すタイミングチャートである。 画素の基本的な画素回路の一例を示す回路図である。 ＭＩＰ方式の画素の回路構成の一例を示すブロック図である。 ＭＩＰ方式の画素の動作説明に供するタイミングチャートである。 ＭＩＰの画素の具体的な回路構成の一例を示す回路図である。 面積階調法における画素分割についての説明図である。 ３分割画素構造における３つの副画素電極と２組の駆動回路との対応関係を示す回路図である。 １フレームの全画面表示周期、部分表示のサブフレーム周期、ＦＲＣ駆動のサブフレーム数、及び、人の目のちらつきの限界周期との間の関係を模式的に示す図である。 ２ビット面積階調の場合と２ビット面積階調＋１ビットＦＲＣ駆動の場合についての説明図である。 実施例１に係る点灯状態にある副画素の組合せパターンについての説明に供する図である。 実施例２に係る点灯状態にある副画素の組合せパターンについての説明に供する図である。 実施例３に係る点灯状態にある副画素の組合せパターンについての説明に供する図である。 実施例４に係る点灯状態にある副画素の組合せパターンについての説明に供する図である。 実施例２の場合の、１フレームの全画面表示周期、単位サブフレーム内での表示階調数、及び、部分表示のサブフレーム周期と全表示階調数との間の関係を示す図である。 サブフレーム時間に対する重み付けの具体例を示す図である。 図１６に示した、サブフレーム時間に対する重み付けの具体例（Ａ）〜（Ｆ）の各々における表示階調数の一覧を示す図である。

以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の表示装置及び表示装置の駆動方法、全般に関する説明
２．実施形態に係る表示装置及び表示装置の駆動方法
２−１．システム構成
２−２．画素回路
２−３．ＭＩＰ方式
２−４．面積階調法
２−５．実施形態の特徴部分
３．電子機器
４．本開示の構成

＜１．本開示の表示装置及び表示装置の駆動方法、全般に関する説明＞
本開示の表示装置は、画素の内部に記憶機能を持つ表示装置である。この種の表示装置としては、例えば、画素内にデータを記憶可能なメモリ部を有する、所謂、ＭＩＰ(Memory In Pixel)方式の表示装置を例示することができる。

表示装置としては、液晶表示装置、エレクトロルミネッセンス表示装置、プラズマ表示装置などといった、周知の表示装置を用いることができる。液晶表示装置の場合には、画素にメモリ性液晶を用いることで、画素に記憶機能を持つ表示装置とすることができる。表示装置は、モノクロ表示対応の表示装置であってもよいし、カラー表示対応の表示装置であってもよい。

画素に記憶機能を有する表示装置は、画素にデータを記憶できることで、モード切替えスイッチによってアナログ表示モードによる表示と、メモリ表示モードによる表示とを実現できる。ここで、「アナログ表示モード」とは、画素の階調をアナログ的に表示する表示モードである。また、「メモリ表示モード」とは、画素に記憶されている２値の情報（論理“１”／論理“０”）に基づいて、画素の階調をデジタル的に表示する表示モードである。

画素に記憶機能を有する表示装置、例えば、ＭＩＰ方式の表示装置にあっては、解像度の制約により、画素に内蔵する回路規模が限られるため表示階調数が低下する傾向にある。そのため、ＭＩＰ方式の表示装置では、解像度を犠牲にして見た目の表示階調数を増やすために、周知の誤差拡散法やディザ法などの技法が減色処理に用いられる。

そして、表示階調数の更なる増加を図るために、１フレームの画像生成を複数のサブフレームに分割して、サブフレーム単位での時分割駆動、即ち、ＦＲＣ駆動にて表示駆動を行う構成とする。前にも述べたように、「ＦＲＣ駆動」とは、異なる複数の階調輝度をサブフレーム単位で高速に切り替えることで人間の目の残像特性（残像効果）を利用し、複数の階調輝度の中間調輝度を表示させる駆動法である。

このサブフレーム単位での時分割駆動、即ち、ＦＲＣ駆動を行うことで、フレーム単位での駆動の場合に比べて、表示階調数の増加を図ることができる。そして、ＦＲＣ駆動の表示装置において、階調表示の画素の中心と、複数のサブフレーム間の表示画像の中心とを一致させる駆動を行う構成とする。

ここで、「一致」とは、階調表示の画素の中心と、複数のサブフレーム間の表示画像の中心とが厳密に一致する場合の他、実質的に一致する場合も含む。設計上あるいは製造上生ずる種々のばらつきの存在は許容される。また、複数のサブフレーム間で時間的に積分することによって、階調表示の画素の中心と、複数のサブフレーム間の表示画像の中心とが実質的に一致する場合も含むものとする。

このように、ＦＲＣ駆動の表示装置において、階調表示の画素の中心と、複数のサブフレーム間の表示画像の中心とを一致させる駆動を行うことで、表示画像に揺らぎが生じないため、表示特性の更なる向上を図ることができる。

ＭＩＰ方式の表示装置は、画素毎に１ビットで２階調しか表現を行うことができない。そのために、画素の駆動に当たっては、階調表現方式として、面積階調法を用いる構成とするのが好ましい。ここで、「面積階調法」とは、面積比を２⁰ ,２¹ ，２² ，・・・，２^N-1 、という具合に重み付けしたＮ個の副画素電極で２^N 個の階調を表現する階調表現方式である。この面積階調法は、例えば、画素回路を構成するＴＦＴ（Thin Film Transistor：薄膜トランジスタ）の特性ばらつきによる画質の不均一性を改善する等の目的で採用される。

＜２．実施形態に係る表示装置及び表示装置の駆動方法＞
［２−１．システム構成］
図１は、本開示の実施形態に係る表示装置のシステム構成の概略を示すブロック図である。本実施形態に係る表示装置は、サブフレーム単位での時分割駆動、即ち、ＦＲＣ駆動にて表示を行う構成を採る。また、本実施形態に係る表示装置の画素は、画素毎にメモリ部を有するＭＩＰ方式の画素である。

図１に示すように、本実施形態に係る表示装置１０は、減色処理部１１、ＦＲＣ用データ処理部１２、表示部１３、垂直駆動部１４、水平駆動部１５、及び、タイミング発生部１６を有する構成となっている。そして、これらの構成要素（１１〜１６）の内、表示部１３、垂直駆動部１４、及び、水平駆動部１５が、パネル（基板）１７上に実装されている。

表示装置１０には、パネル外部のホスト装置（図示せず）からデータ及び制御信号が入力される。表示装置１０に入力されるデータは、表示部１３に画像を表示するための例えば８ビットのデータであり、減色処理部１１に与えられる。表示装置１０に入力される制御信号は、本表示装置１０を全体的に制御するための種々の制御情報を含む信号であり、タイミング発生部１６に与えられる。

タイミング発生部１６は、制御信号が入力されると、当該制御信号に基づいて減色処理部１１、ＦＲＣ用データ処理部１２、垂直駆動部１４、及び、水平駆動部１５に対して種々のタイミング信号を与える。すなわち、減色処理部１１、ＦＲＣ用データ処理部１２、垂直駆動部１４、及び、水平駆動部１５は、タイミング発生部１６から与えられる、制御信号に基づくタイミング信号による駆動の下に各種の動作を行う。

減色処理部１１は、タイミング発生部１６から与えられるタイミング信号による駆動の下に、外部のホスト装置から入力される８ビットのデータを例えば３ビットのデータに変換する減色処理を行う。この減色処理には、例えば、周知の誤差拡散法が用いられる。但し、減色処理の技法としては、誤差拡散法に限られるものではなく、周知のディザ法などを用いることもできる。

減色処理において、原画に対して２ビットの誤差拡散では、画像の粗さが目立つ。これに対して、３ビットの誤差拡散とすることにより、画像の粗さを大幅に改善することができる。減色処理部１１で減色処理された３ビットのデータは、ＦＲＣ用データ処理部１２に与えられる。

ＦＲＣ用データ処理部１２は、減色処理部１１から与えられる３ビットのデータを一時的に格納し、タイミング発生部１６から与えられるタイミング信号による駆動の下に、３ビットのデータをＦＲＣ変換する。このＦＲＣ変換では、ＦＲＣ駆動を行うに当たって、減色処理された３ビットのデータを当該データよりも少ないビット数のデータ、例えば、２ビットのデータにサブフレーム単位で変換する処理が行われる。

上記の構成の本実施形態に係る表示装置１０において、ＦＲＣ用データ処理部１２、垂直駆動部１４、水平駆動部１５、及び、タイミング発生部１６は、１フレームの画像生成を複数のサブフレームに分割して、サブフレーム単位での時分割駆動にて表示駆動を行う駆動部を構成している。

図２に、パネル１７に入力される８ビットのデータ（Ａ）、減色処理部１１での減色処理後の３ビットのデータ（Ｂ）、及び、ＦＲＣ用データ処理部１２での変換処理後、ＭＩＰ方式の画素にサブフレーム単位で書き込まれる２ビットのデータ（Ｃ）のタイミング関係を示す。図２において、Ｔ_oは１フレームの全画面表示周期である。

図２には、ＦＲＣ駆動による描画の概念図をも併せて示している。ここでは、理解を容易にするために、「Ａ」という文字を描画する場合を例に挙げている。パネル１７には外部のホスト装置から「Ａ」という文字の中間調の８ビットのデータが入力される。この８ビットのデータを３ビットのデータに減色処理する。そして、第１サブフレームでは濃い目の画像を描き、第２サブフレームで淡目の画像を描くことで、１フレームトータルで元の（原画の）中間調の階調を表示することができる。

図１に説明を戻す。表示部１３は、画素が行列状に２次元配置されて成り、当該画素の行列状配置に対して画素行毎に走査線が配線され、画素列毎に信号線が配線された構成となっている。この表示部１３の具体的な構成については後述する。

垂直駆動部１４は、表示部１３の各画素を画素行単位で選択走査する。垂直駆動部１４の回路構成は特に限定するものではない。垂直駆動部１４は、シフトレジスタや論理回路などによって構成したり、あるいは、アドレスデコーダを用いて構成したりすることができる。

水平駆動部１５は、垂直駆動部１４によって選択された画素行の各画素に対して、ＦＲＣ用データ処理部１２から与えられるデータを信号線を通して供給する。水平駆動部１５の回路構成は、特に限定するものではない。水平駆動部１５は、垂直駆動部１４によって選択された画素行の各画素に対してデータを、１行分同時に供給する構成のものであってもよいし、画素単位で順次供給する構成のものであってよいし、あるいは、複数の画素単位で供給する構成のものであってよい。

［２−２．画素回路］
次いで、表示部１３を構成する画素の基本的な画素回路について、図３を用いて説明する。ここでは、表示装置１０が液晶表示装置から成る場合を例に挙げて説明するものとする。

図３に示すように、複数の信号線３１（３１₁，３１₂，３１₃，・・・）と、複数の走査線３２（３２₁,３２₂，３２₃，・・・）とが交差するように配線され、その交差部に画素２０が配されている。信号線３１（３１₁，３１₂，３１₃，・・・）の各一端は、水平駆動部１５の各列に対応した出力端に接続されている。複数の走査線３２（３２₁,３２₂，３２₃，・・・）の各一端は、垂直駆動部１４の各行に対応した出力端に接続されている。

画素２０は、例えば、薄膜トランジスタ（ＴＦＴ）から成る画素トランジスタ２１、液晶容量２２、及び、保持容量２３を有する構成となっている。画素トランジスタ２１は、ゲート電極が走査線３２（３２₁,３２₂，３２₃，・・・）に接続され、一方のソース／ドレイン電極が信号線３１（３１₁，３１₂，３１₃，・・・）に接続されている。

液晶容量２２は、画素電極とこれに対向して形成される対向電極との間で発生する液晶材料の容量成分を意味し、画素電極が画素トランジスタ２１の他方のソース／ドレイン電極に接続されている。液晶容量２２の対向電極には、直流電圧のコモン電位Ｖ_COMが全画素共通に印加される。保持容量２３は、一方の電極が液晶容量２２の画素電極に、他方の電極が液晶容量２２の対向電極にそれぞれ接続されている。

上記の画素回路から明らかなように、複数の信号線３１（３１₁，３１₂，３１₃，・・・）は、画素２０を駆動する信号、即ち、水平駆動部１５から出力されるデータを画素列毎に画素２０に伝送する配線である。また、複数の走査線３２（３２₁,３２₂，３２₃，・・・）は、画素２０を行単位で選択する信号、即ち、垂直駆動部１４から出力される走査信号を画素行毎に伝送する配線である。

［２−３．ＭＩＰ方式］
本実施形態に係る表示装置１０にあっては、画素２０としてメモリ機能を有する画素、例えば、画素毎にデータを記憶可能なメモリ部を持つＭＩＰ方式の画素を用いている。ＭＩＰ方式の表示装置の場合、画素２０に常に一定電圧がかかることになるために、画素トランジスタ２１の光リーク等による経時的な電圧変動によるシェーディングの問題を解消することができる。

また、ＭＩＰ方式の画素２０は、データを記憶するメモリ部を画素２０内に持ち、モード切換えスイッチ（図示せず）により、アナログ表示モードによる表示と、メモリ表示モードによる表示とを実現できる。ここで、「アナログ表示モード」とは、画素２０の階調をアナログ的に表示する表示モードである。また、「メモリ表示モード」とは、画素２０内のメモリ部に記憶されている２値情報（論理“１”／論理“０”）に基づいて、画素２０の階調をデジタル的に表示する表示モードである。

メモリ表示モードの場合、メモリ部に保持されている情報を用いるため、階調を反映した信号電位の書き込み動作を単発実行すれば、常時フレーム周期で実行する必要がない。そのため、メモリ表示モードの場合は、階調を反映した信号電位の書き込み動作を常時フレーム周期で実行する必要があるアナログ表示モードの場合に比べて消費電力が少なくて済む、換言すれば、表示装置の低消費電力化を図ることができる。

図４は、ＭＩＰ方式の画素２０の回路構成の一例を示すブロック図である。また、図５に、ＭＩＰ方式の画素２０の動作説明に供するタイミングチャートを示す。

図４に示すように、画素２０は、液晶容量（液晶セル）２２に加えて、３つのスイッチ素子２４〜２６及びラッチ部２７を有するＳＲＡＭ機能付きの画素構成となっている。

スイッチ素子２４は、信号線３１（図３の信号線３１₁〜３１₃に相当）に一端が接続されている。そして、図３の垂直駆動部１４から走査線３２を介して走査信号φＶが与えられることによってオン（閉）状態となり、図３の水平駆動部１５から信号線３１を介して供給されるデータＳＩＧを取り込む。ラッチ部２７は、互いに逆向きに並列接続されたインバータ２７１，２７２によって構成されており、スイッチ素子２４によって取り込まれたデータＳＩＧに応じた電位を保持（ラッチ）する。

スイッチ素子２５，２６の各一方の端子には、コモン電圧Ｖ_COMと同相の電圧ＦＲＰ及び
逆相の電圧ＸＦＲＰが与えられる。スイッチ素子２５，２６の各他方の端子は共通に接続され、本画素回路の出力ノードＮ_outとなる。スイッチ素子２５，２６は、ラッチ部２７の保持電位の極性に応じていずれか一方がオン状態となる。これにより、対向電極にコモン電位Ｖ_COMが印加されている液晶容量２２に対して、同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが画素電極に印加される。

図５から明らかなように、ノーマリーブラック（無電圧印加時黒表示）の液晶パネルの場合、ラッチ部２７の保持電位が負側極性のときは、液晶容量２２の画素電位がコモン電位Ｖ_COMと同相になるため黒表示となり、ラッチ部２７の保持電位が正側極性のときは、液晶容量２２の画素電位がコモン電位Ｖ_COMと逆相になるため白表示となる。

上述したことから明らかなように、ＭＩＰ方式の画素２０にあっては、ラッチ部２７の保持電位の極性に応じてスイッチ素子２５，２６のいずれか一方がオン状態となることにより、液晶容量２２の画素電極に対して、同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが印加される。これにより、画素２０には常に一定電圧が印加されることになるためにシェーディングが発生する懸念はない。

図６は、画素２０の具体的な回路構成の一例を示す回路図であり、図中、図４と対応する部分には同一符号を付して示している。

図６において、スイッチ素子２４は、例えばＮｃｈＭＯＳトランジスタＱ_n10から成る。ＮｃｈＭＯＳトランジスタＱ_n10は、一方のソース／ドレイン電極が信号線３１に接続され、ゲート電極が走査線３２に接続されている。

スイッチ素子２５，２６は共に、例えば、ＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタが並列に接続されてなるトランスファスイッチから成る。具体的には、スイッチ素子２５は、ＮｃｈＭＯＳトランジスタＱ_n11及びＰｃｈＭＯＳトランジスタＱ_p11が互いに並列に接続された構成となっている。スイッチ素子２６は、ＮｃｈＭＯＳトランジスタＱ_n12及びＰｃｈＭＯＳトランジスタＱ_p12が互いに並列に接続された構成となっている。

スイッチ素子２５，２６は、必ずしも、ＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタを並列接続して成るトランスファスイッチである必要はない。スイッチ素子２５，２６を、単一導電型のＭＯＳトランジスタ、即ち、ＮｃｈＭＯＳトランジスタあるいはＰｃｈＭＯＳトランジスタを用いて構成することも可能である。スイッチ素子２５，２６の共通接続ノードが、本画素回路の出力ノードＮ_outとなる。

インバータ２７１，２７２は共に、例えばＣＭＯＳインバータから成る。具体的には、インバータ２７１は、ＮｃｈＭＯＳトランジスタＱ_n13及びＰｃｈＭＯＳトランジスタＱ_p13のゲート電極同士及びドレイン電極同士が共通に接続された構成となっている。インバータ２７２は、ＮｃｈＭＯＳトランジスタＱ_n14及びＰｃｈＭＯＳトランジスタＱ_p14のゲート電極同士及びドレイン電極同士が共通に接続された構成となっている。

上記の回路構成を基本とする画素２０が、水平方向および垂直方向に展開されて行列状に配置されることになる。この画素２０の行列状配列に対して、画素列毎の信号線３１及び画素行毎の走査線３２に加えて、同相の電圧ＦＲＰ、逆相の電圧ＸＦＲＰを伝送する配線３３，３４、及び、正側電源電圧Ｖ_DD、負側電源電圧Ｖ_SSの電源線３５，３６が画素列毎に配線されている。

上述したように、本実施形態に係る表示装置（即ち、アクティブマトリクス型液晶表示装置）１０は、表示データに応じた電位を保持するラッチ部２７を有するＳＲＡＭ機能付き画素（ＭＩＰ）２０が行列状に配置された構成となっている。尚、本実施形態では、画素２０に内蔵するメモリ部としてＳＲＡＭを用いる場合を例に挙げたが、ＳＲＡＭは一例に過ぎず、他の構成のメモリ部、例えば、ＤＲＡＭを用いる構成であってもよい。

このＭＩＰ方式の表示装置１０は、画素２０毎に記憶機能（メモリ部）を持つことで、前にも述べたように、モード切換えスイッチによりアナログ表示モードによる表示と、メモリ表示モードによる表示とを実現できる。そして、メモリ表示モードの場合、メモリ部に保持されている画素データを用いて表示を行うことから、階調を反映した信号電位の書き込み動作を単発実行するため常時フレーム周期で実行する必要がなく、表示装置１０の消費電力の低減を図ることができる、という利点がある。

また、表示画面を部分的に、即ち、表示画面の一部だけを書き換えたい、というニーズがある。この場合、部分的に画素データを書き換えれば良いことになる。表示画面を部分的に書き換える、即ち、画素データを部分的に書き換えると、書き換えを行わない画素についてはデータを転送する必要がなくなる。従って、データ転送量を減らすことができるため、表示装置１０の更なる省電力化を図ることができる、という利点もある。

［２−４．面積階調法］
ところで、画素内部の記憶機能を有する表示装置、例えば、ＭＩＰ方式の表示装置の場合、画素２０毎に１ビットで２階調しか表現を行うことができない。そこで、本実施形態に係る表示装置１０にあっては、ＭＩＰ方式を採用するに当たって、面積階調法を用いるのが好ましい。

具体的には、画素２０の表示領域となる画素電極を、面積的に重み付けした複数の画素（副画素）電極に分割する面積階調法を用いる。画素電極としては、透過電極であってもよいし、反射電極であってもよい。そして、ラッチ部２７の保持電位によって選択された画素電位を面積的に重み付けした画素電極に通電し、重み付けした面積の組み合わせによって階調表示を行うようにする。

ここでは、理解を容易にするために、画素電極（副画素電極）の面積（画素面積）に２：１の重みを付けることによって２ビットで４階調を表現する面積階調法を例に挙げて説明するものとする。

画素面積に２：１の重みを付ける構造としては、図７（Ａ）に示すように、画素２０の画素電極を面積１の副画素電極２０１と、当該副画素電極２０１の２倍の面積（面積２）の副画素電極２０２とに分割する構造が一般的である。しかし、図７（Ａ）の構造の場合には、１画素の中心（重心）に対する各階調（表示画像）の中心（重心）が揃わない（一致しない）ため、階調表現の点で好ましくない。

１画素の中心に対する各階調の中心を揃える構造としては、図７（Ｂ）に示すように、面積２の副画素電極２０４の中心部を例えば矩形形状にくり抜き、そのくり抜いた矩形領域の中心部に面積１の副画素電極２０３を配置する構造が考えられる。しかし、図７（Ｂ）の構造の場合には、副画素電極２０３の両側に位置する、副画素電極２０４の連結部２０４_A，２０４_Bの幅が狭いため、副画素電極２０４全体の反射面積が小さくなるとともに、連結部２０４_A，２０４_Bの辺りの液晶配向が難しい。

上述したように、面積階調で、無電界時に液晶分子が基板に対してほぼ垂直になるＶＡ（Vertical Aligned：垂直配向）モードにしようとすると、液晶分子に対する電圧のかかり方が、電極形状や電極サイズなどによって変わるため、良好に液晶配向させることが難しい。また、副画素電極の面積比が反射率比になるとは限らないので階調設計が難しい。反射率は、副画素電極の面積や液晶配向などによって決まる。図７（Ａ）の構造の場合、面積比が１：２であっても電極周辺の長さの比が１：２とはならない。従って、副画素電極の面積比が反射率比になるとは限らない。

このような観点からすると、面積階調法を採用するに当たっては、階調の表現性と反射面積の有効活用を考える上で、図７（Ｃ）に示すように、画素電極を例えば同じ面積（大きさ）の３つの副画素電極２０５，２０６_A，２０６_Bに分割する、所謂、３分割の電極構成にするのが望ましい。

この３分割の電極構成の場合、中央の副画素電極２０５を挟む上下２つの副画素電極２０６_A，２０６_Bを組とし、当該組となる２つの副画素電極２０６_A，２０６_Bを同時に駆動することで、中央の副画素電極２０５との間で画素面積に２：１の重みを付けることができる。また、１画素の中心（重心）に対する各階調の中心（重心）を揃えることができる。

しかし、３つの副画素電極２０５，２０６_A，２０６_Bの各々について駆動回路と電気的にコンタクトを取るとすると、図７（Ａ），（Ｂ）の構造に比べて金属配線のコンタクト数が増えるため、画素サイズが大きくなり、高精細化の阻害要因となる。特に、画素２０毎にメモリ部を有するＭＩＰ方式の画素構成の場合には、図６から明らかなように、１つの画素２０内にトランジスタ等の多くの回路構成素子やコンタクト部が存在することになり、レイアウト面積的に余裕がないために、コンタクト部１個が画素サイズに大きく影響を及ぼす。

コンタクト数を減らすには、１個の副画素電極２０５を挟むことによって互いの距離が離れた２つの副画素電極２０６_A，２０６_B同士を電気的に結合する（結線する）画素構造とすれば良い。そして、図８に示すように、１つの駆動回路２０７_Aで１個の副画素電極２０５を駆動し、他の１つの駆動回路２０７_Bで残りの２つの副画素電極２０６_A，２０６_Bを同時に駆動するようにする。ここで、駆動回路２０７_A，２０７_Bは、図６に示した画素回路に相当する。

このように、２つの副画素電極２０６_A，２０６_Bを１つの駆動回路２０７_Aによって駆動するようにすることにより、２つの副画素電極２０６_A，２０６_Bを別々の駆動回路によって駆動する構成を採る場合よりも画素２０の回路構成を簡略化できる。

尚、ここでは、メモリ機能を有する画素として、画素毎にデータを記憶可能なメモリ部を持つＭＩＰ方式の画素を用いるとしたが、これは一例に過ぎない。メモリ機能を有する画素としては、ＭＩＰ方式の画素の他に、例えば、周知のメモリ性液晶を用いる画素を例示することができる。

［２−５．実施形態の特徴部分］
以上に説明したように、内部に記憶機能を持つＭＩＰ方式の画素２０を有する本実施形態に係る表示装置１０は、サブフレーム単位での時分割駆動、即ち、ＦＲＣ駆動にて表示を行うことで、フレーム単位での駆動の場合に比べて表示階調数を増加させることができる。本実施形態に係る表示装置１０は更に、面積階調法を採用している。

そして、ＦＲＣ駆動の下で面積階調法を採用する、本実施形態に係る表示装置１０にあっては、階調表示の画素の中心と複数のサブフレーム間の表示画像の中心とを一致させる駆動を行うことを特徴としている。ここで、「階調表示の画素の中心と複数のサブフレーム間の表示画像の中心とを一致させる」とは、換言すれば、１画素の中心と複数のサブフレーム間の各階調の中心とを一致させることである。

そして、１画素の中心と複数のサブフレーム間の各階調の中心とを一致させるには、複数のサブフレームの各々において、複数の副画素の中で点灯させる副画素の組合せを階調毎に設定するようにすればよい。このように、階調表示の画素の中心と、複数のサブフレーム間の表示画像の中心とを一致させる駆動を行うことで、表示画像に揺らぎが生じないため、表示特性の更なる向上を図ることができる。

ここで、単位画素当たりの最小単位面積数（即ち、副画素電極の数）をｇ（自然数）、サブフレーム数をｆ（２以上の自然数）、副画素の点灯個数をｎ（＝０〜ｇ・ｆ）とすると、面積階調における階調の組合せ数、即ち、全表示階調数Ｎ_gsは、一般的には、Ｎ_gs＝ｇｆＣｎとなる。

しかし、サブフレーム内での同時点灯の画素数が結線されなければならないという制約がある。具体的には、先述したように、２つの副画素電極２０６_A，２０６_B同士を結線する画素構造の場合がこれに相当する。また、１つの画素の中心と階調表示の中心とを一致させる必要がある。このような観点から、表示階調数Ｎは、実際には、Ｎ_gs＝階調単位面積数＋１＝ｇ・ｆ＋１となる。その具体的な実施例については後述する。

ところで、表示画面の中央部付近に部分的に動画を表示する部分動画表示の場合、表示領域が狭いため、フレーム単位（フレーム周期）で表示を行う通常表示では、表示更新が停止している期間が発生している。この時間を逆に利用して、描画速度はそのままで、高速に画像を更新するＦＲＣ駆動を行うと、表示ビット数を増やすことができる。ＦＲＣ駆動は、１フレームの画像生成を複数のサブフレームに分割して、サブフレーム単位での時分割駆動にて表示駆動を行う駆動部、即ち、ＦＲＣ用データ処理部１２、垂直駆動部１４、水平駆動部１５、及び、タイミング発生部１６によって実現される。

前にも述べたように、ＦＲＣ駆動は目の残像特性を利用している。従って、人の目のちらつきの限界周期（ＰＡＬ駆動の場合１／５０Ｈｚ、ＮＴＳＣ駆動の場合１／６０Ｈｚ）よりも低いフレーム周期でＦＲＣ駆動を行うことが重要となる。

一般的に、１フレームの全画面表示周期Ｔ_o、部分表示のサブフレーム周期Ｔ_sf、ＦＲＣ駆動のサブフレーム数Ｎ_frc、及び、人の目のちらつきの限界周期の間に、次の関係が成り立つ条件で駆動しなければならない。その関係とは、人の目のちらつきの限界周期よりも１フレームの全画面表示周期Ｔ_oが小さく、当該全画面表示周期Ｔ_oよりも部分表示のサブフレーム周期Ｔ_sfとＦＲＣ駆動のサブフレーム数Ｎ_frcとで決まる合計サブフレーム周期（＝Ｔ_sf×Ｎ_frc）が小さい関係である。

一例として、ＰＡＬ駆動の場合を考えると、１／５０Ｈｚの周期よりも短い周期で画面が構成されている。そして、上記の関係が成り立つ条件での駆動とは、その構成されている１画面（１フレーム）の全画面表示周期Ｔ_oという時間よりも更に短い時間でサブフレームが構成されていることを意味する。

図９に、１フレームの全画面表示周期Ｔ_o、部分表示のサブフレーム周期Ｔ_sf、ＦＲＣ駆動のサブフレーム数Ｎ_frc、及び、人の目のちらつきの限界周期（例えば、ＰＡＬ駆動を考慮した場合１／５０Ｈｚ）との間の関係を模式的に示す。このような条件の下でＦＲＣ駆動を行うことにより、ＦＲＣ駆動ビット分の表示階調数が増加する。

ここで、具体例として、画素２０が３分割の電極構成であり、副画素電極２０５を挟む上下２つの副画素電極２０６_A，２０６_Bを同時に駆動する画素構造において、２ビット表示の部分表示に対して、１ビットのＦＲＣ駆動を行った場合について説明する。この場合は、ｇ＝３、ｆ＝２であり、Ｎ_gs＝３×２＋１＝７となるため７階調表示となる。

２ビットの面積階調のみ場合は、１画面を１フレーム周期で構成する。図１０（Ａ）に示すように、３つの副画素が全て消灯状態となる０、中央の副画素のみが点灯状態となる１、上下の２つの副画素が点灯状態となる２、３つの副画素が全て点灯状態となる３の計４階調表示となる。

これに対して、２ビットの面積階調＋１ビットのＦＲＣ駆動の場合は、１画面を２個のサブフレーム周期で構成する。そして、第１，第２サブフレームで同じ点灯駆動となる上記の４階調に、図１０（Ｂ）に示す０．５，１．５，２．５の３階調が加わる。階調０．５では、第１サブフレームで３つの副画素が全て消灯状態となり、第２サブフレームで中央の副画素のみが点灯状態となる。

階調１．５では、第１サブフレームで中央の副画素のみが点灯状態となり、第２サブフレームで上下の２つの副画素が点灯状態となる、または、第１サブフレームで３つの副画素が全て消灯状態となり、第２サブフレームで３つの副画素が全て点灯状態となる。階調２．５では、第１サブフレームで上下の２つの副画素が点灯状態となり、第２サブフレームで３つの副画素が全て点灯状態となる。

上述したことから明らかなように、複数の階調輝度の中間調輝度を表示させる駆動法であるＦＲＣ駆動を行うことで、ＦＲＣ駆動ビット分だけ表示階調数Ｎ_gsを増やすことができる。因みに、単純に３ビットの画素構成とした場合、その分の回路を画素（副画素）２０内に詰め込むことになるため、配線ルールが高精細化されない限り画素２０のサイズが大きくなり、表示装置の高精細化を図る上で不利になる。

また、画素２０が３分割の電極構成であり、副画素電極２０５を挟む上下２つの副画素電極２０６_A，２０６_Bを同時駆動する画素構造での面積階調によれば、階調表示の画素の中心と複数のサブフレーム間の表示画像（階調）の中心とを一致させることができる。そして、画素の中心と階調（表示画像）の中心とがサブフレーム間で一致することで、表示画像にサブフレーム周期での揺らぎが生じないため、表示特性の更なる向上を図ることができる。また、表示画像にサブフレーム周期での揺らぎが生じないことで、サブフレーム周期の時間（フレームレート）を遅くすることができるため、ＦＲＣ駆動の下での消費電力の低減を図ることができる。

ここでは、階調表示の画素の中心と複数のサブフレーム間の表示画像の中心とを一致させるために、副画素電極２０５を挟む上下２つの副画素電極２０６_A，２０６_B同士を結線するとしたが、これは一例に過ぎない。具体的には、上下２つの副画素電極２０６_A，２０６_B同士を結線しなくても、これら副画素電極２０６_A，２０６_Bを同時に駆動できる構成であればよい。

尚、上下２つの副画素電極２０６_A，２０６_B同士を結線するということは、先述したように、これら副画素電極２０６_A，２０６_Bを１つの駆動回路によって駆動することである。これに対して、副画素電極２０６_A，２０６_Bを別々の駆動回路によって駆動する構成とし、これら別々の駆動回路を同じタイミングで動作させることで、副画素電極２０６_A，２０６_Bを同時に駆動することができることになる。

続いて、ＦＲＣ駆動の下での面積階調において、階調表示の画素の中心と複数のサブフレーム間の表示画像の中心とを一致させるために、複数のサブフレームの各々における、点灯状態にある副画素の組合せパターンについての具体的な実施例について説明する。以下では、点灯状態にある副画素を単に「点灯副画素」と呼ぶ場合がある。

以下に説明する実施例１〜４では、画素２０が３分割の電極構成であり、副画素電極２０５を挟む上下２つの副画素電極２０６_A，２０６_Bを１つの駆動回路２０７_A（図８参照）によって同時に駆動することを前提とする。

（実施例１）
図１１は、実施例１に係る点灯状態にある副画素の組合せパターンについての説明に供する図である。図１１において、白の矩形で示した副画素が点灯状態にある副画素を表わし、黒の矩形で示した副画素が消灯状態にある副画素を表わしている。他の実施例においても同様とする。

実施例１は、面積比が１：２の面積階調、サブフレーム数が２で、時間比が１：１のＦＲＣ駆動の場合の例である。ここで、時間比とは、第１サブフレーム及び第２サブフレームの各時間の比である。この場合、ｇ＝３、ｆ＝２であり、表示階調数Ｎ_gsがＮ_gs＝３×２＋１＝７となるため、０／６〜６／６の７階調での２倍速以上の表示となる。

階調０／６では、第１サブフレーム、第２サブフレーム共に、３つの副画素が全て消灯状態となる。階調１／６では、第１サブフレームで中央の副画素が点灯状態となり、第２サブフレームでは３つの副画素が全て消灯状態となる。階調２／６では、第１サブフレーム、第２サブフレーム共に、中央の副画素が点灯状態となる。

階調３／６では、第１サブフレームで中央の副画素が点灯状態となり、第２サブフレームで上下の２つの副画素が点灯状態となるか、または、第１サブフレームで３つの副画素が全て点灯状態となり、第２サブフレームで３つの副画素が全て消灯状態となる２通りのパターンとなる２通りのパターンとなる。但し、図の右側のパターンの場合には、第１サブフレームと第２サブフレームとの間の輝度差（階調差）が大きいため、フリッカが発生し易い。従って、階調３／６の場合は、２通りのパターンのうち、図の左側のパターンの方が良好な表示状態となる。

階調４／６，５／６，６／６は、階調２／６，１／６，０／６とそれぞれ補完関係にある。すなわち、階調４／６では、第１サブフレーム、第２サブフレーム共に、上下２つの副画素が点灯状態となる。階調５／６では、第１サブフレームで上下２つの副画素が点灯状態となり、第２サブフレームでは３つの副画素が全て点灯状態となる。階調６／６では、第１サブフレーム、第２サブフレーム共に、３つの副画素が全て点灯状態となる。

上述したように、面積比が１：２の面積階調、サブフレーム数が２で、時間比が１：１のＦＲＣ駆動の実施例１の場合は、６つの副画素のうち全てが消灯状態となる階調０／６から、６つの副画素のうち全てが点灯状態となる階調６／６までの７階調での２倍速の表示となる。

また、階調３／６の場合のように、サブフレームの点灯状態にある副画素の組合せパターン（以下、「ＦＲＣパターン」と記述する場合がある）の設定において、サブフレーム間の輝度差（階調差）の少ないパターンを設定することにより、フリッカの発生を抑えることができる。従って、より良好な表示状態を得ることができる。

（実施例２）
図１２は、実施例２に係る点灯状態にある副画素の組合せパターンについての説明に供する図である。実施例２は、面積比が１：２の面積階調、サブフレーム数が３で、時間比が１：１：１のＦＲＣ駆動の場合の例である。ここで、時間比とは、第１サブフレーム、第２サブフレーム、及び、第３サブフレームの各時間の比である。この場合、ｇ＝３、ｆ＝３であり、表示階調数Ｎ_gsがＮ_gs＝３×３＋１＝７となるため、０／９〜９／９の１０階調での３倍速以上の表示となる。

階調０／９では、第１サブフレーム、第２サブフレーム、及び、第３サブフレームのいずれにおいても、３つの副画素が全て消灯状態となる。階調１／９では、３通りのパターンとなる。第１パターンでは、第２サブフレームで中央の副画素が点灯状態となり、他の８つの副画素が消灯状態となる。第２パターンでは、第２サブフレームで中央の副画素が点灯状態となり、他の８つの副画素が消灯状態となる。第３パターンでは、第３サブフレームで中央の副画素が点灯状態となり、他の８つの副画素が消灯状態となる。

階調２／９でも、３通りのパターンとなる。第１パターンでは、第２，第３サブフレームで中央の副画素が点灯状態となり、他の７つの副画素が消灯状態となる。第２パターンでは、第１，第３サブフレームで中央の副画素が点灯状態となり、他の７つの副画素が消灯状態となる。第３パターンでは、第１，第２サブフレームで中央の副画素が点灯状態となり、他の７つの副画素が消灯状態となる。

階調３／９では、４通りのパターンとなる。第１パターンでは、第１サブフレーム、第２サブフレーム、及び、第３サブフレームのいずれにおいても、中央の副画素が点灯状態となり、他の６つの副画素が消灯状態になる。第２パターンでは、第１サブフレームで３つの副画素が全て消灯状態となり、第２サブフレームで中央の副画素が点灯状態となり、第３サブフレームで上下２つの副画素が点灯状態となる。

第３パターンでは、第１サブフレームで上下２つの副画素が点灯状態となり、第２サブフレームで３つの副画素が全て消灯状態となり、第３サブフレームで中央の副画素が点灯状態となる。第４パターンでは、第１サブフレームで中央の副画素が点灯状態となり、第２サブフレームで上下の２つの副画素が点灯状態となり、第３サブフレームで３つの副画素が全て消灯状態となる。

階調４／９では、６通りのパターンとなる。第１パターンでは、第１サブフレームで３つの副画素が全て消灯状態となり、第２，第３サブフレームで上下２つの副画素が点灯状態となる。第２パターンでは、第１，第３サブフレームで上下２つの副画素が点灯状態となり、第２サブフレームで３つの副画素が全て消灯状態となる。第３パターンでは、第１，第２サブフレームで上下２つの副画素が点灯状態となり、第３サブフレームで３つの副画素が全て消灯状態となる。

第４パターンでは、第１，第２サブフレームで中央の副画素が点灯状態となり、第３サブフレームで上下２つの副画素が点灯状態となる。第５パターンでは、第１サブフレームで上下２つの副画素が点灯状態となり、第２，第３サブフレームで中央の副画素が点灯状態となる。第６パターンでは、第１，第３サブフレームで中央の副画素が点灯状態となり、第２サブフレームで上下２つの副画素が点灯状態となる。

階調５／９，６／９，７／９，８／９，９／９は、階調４／９，３／９，２／９，１／９，０／９とそれぞれ補完関係にある。すなわち、階調５／９の第１パターンでは、第１サブフレームで３つの副画素が全て点灯状態となり、第２，第３サブフレームで中央の副画素が点灯状態となる。第２パターンでは、第１，第３サブフレームで中央の副画素が点灯状態となり、第２サブフレームで３つの副画素が全て点灯状態となる。第３パターンでは、第１，第２サブフレームで中央の副画素が点灯状態となり、第３サブフレームで３つの副画素が全て点灯状態となる。

第４パターンでは、第１，第２サブフレームで上下２つの副画素が点灯状態となり、第３サブフレームで中央の副画素が点灯状態となる。第５パターンでは、第１サブフレームで中央の副画素が点灯状態となり、第２，第３サブフレームで上下２つの副画素が点灯状態となる。第６パターンでは、第１，第３サブフレームで上下２つの副画素が点灯状態となり、第２サブフレームで中央の副画素が点灯状態となる。

階調６／９の第１パターンでは、第１サブフレーム、第２サブフレーム、及び、第３サブフレームのいずれにおいても、上下２つの副画素が点灯状態となり、中央の副画素が消灯状態になる。第２パターンでは、第１サブフレームで３つの副画素が全て点灯状態となり、第２サブフレームで上下２つの副画素が点灯状態となり、第３サブフレームで中央の副画素が点灯状態となる。第３パターンでは、第１サブフレームで中央の副画素が点灯状態となり、第２サブフレームで３つの副画素が全て点灯状態となり、第３サブフレームで上下の２つの副画素が点灯状態となる。第４パターンでは、第１サブフレームで上下の２つの副画素が点灯状態となり、第２サブフレームで中央の副画素が点灯状態となり、第３サブフレームで３つの副画素が全て点灯状態となる。

階調７／９の第１パターンでは、第２，第３サブフレームで中央の副画素が消灯状態となり、他の７つの副画素が点灯状態となる。第２パターンでは、第１，第３サブフレームで中央の副画素が消灯状態となり、他の７つの副画素が点灯状態となる。第３パターンでは、第１，第２サブフレームで中央の副画素が消灯状態となり、他の７つの副画素が点灯状態となる。

階調８／９の第１パターンでは、第２サブフレームで中央の副画素が消灯状態となり、他の８つの副画素が点灯状態となる。第２パターンでは、第１サブフレームで中央の副画素が消灯状態となり、他の８つの副画素が点灯状態となる。第３パターンでは、第３サブフレームで中央の副画素が消灯状態となり、他の８つの副画素が点灯状態となる。

階調９／９では、第１サブフレーム、第２サブフレーム、及び、第３サブフレームのいずれにおいても、３つの副画素が全て点灯状態となる。

上述したように、面積比が１：２の面積階調、サブフレーム数が３で、時間比が１：１：１のＦＲＣ駆動の実施例２の場合は、９つの副画素のうち全てが消灯状態となる階調０／９から、９つの副画素のうち全てが点灯状態となる階調９／９までの１０階調での３倍速の表示となる。

（実施例３）
図１３は、実施例３に係る点灯状態にある副画素の組合せパターンについての説明に供する図である。実施例３は、面積比が１：４の面積階調、サブフレーム数が２で、時間比が１：１のＦＲＣ駆動の場合の例である。

ここで、面積比が１：４とは、３分割の副画素電極において、中央の副画素電極の面積を１とし、上下２つの副画素電極の面積をそれぞれ２としたときの、中央の副画素電極の面積と上下２つの副画素電極のトータル面積との比である。この場合、ｇ＝５、ｆ＝２であり、表示階調数Ｎ_gsがＮ_gs＝５×２＋１＝１１となるため、０／１０〜１０／１０の１１階調での２倍速以上の表示となるが、実際には、後述する理由により、９階調での２倍速以上の表示となる。

階調０／１０では、第１サブフレーム、第２サブフレーム共に、３つの副画素が全て消灯状態となる。

階調１／１０では、第１サブフレームで中央の副画素が点灯状態となり、第２サブフレームでは３つの副画素が全て消灯状態となる。階調２／１０では、第１サブフレーム、第２サブフレーム共に、中央の副画素が点灯状態となる。

階調３／１０の場合には、上下２つの副画素の同時駆動が前提となっているため、階調３／１０を表現する点灯状態の副画素の組合せは存在しない。従って、階調としては、階調２／１０と階調４／１０との間で不連続となる。階調７／１０の場合にも、階調３／１０の場合と同様のことが言える。

階調４／１０では、第１サブフレームで上下２つの副画素が点灯状態となり、第２サブフレームで３つの副画素の全てが消灯状態となる。

階調５／１０では、第１サブフレームで上下２つの副画素が点灯状態となり、第２サブフレームで中央の副画素が点灯状態になるか、または、第１サブフレームで３つの副画素が全て点灯状態となり、第２サブフレームで３つの副画素が全て消灯状態となる２通りのパターンとなる。但し、該図の右側のパターンの場合には、第１サブフレームと第２サブフレームとの間の輝度差（階調差）が大きいため、フリッカが発生し易い。従って、階調５／１０の場合は、２通りのパターンのうち、図の左側のパターンの方が良好な表示状態となる。

階調６／１０，８／１０，９／１０，１０／１０は、階調４／１０，２／１０，１／１０，０／１０とそれぞれ補完関係にある。

階調６／１０では、第１サブフレームで中央の副画素が点灯状態となり、第２サブフレームで３つの副画素の全てが点灯状態となる。

階調８／１０では、第１サブフレーム、第２サブフレーム共に、上下２つの副画素が点灯状態となる。

階調９／１０では、第１サブフレームで上下２つの副画素が点灯状態となり、第２サブフレームでは３つの副画素が全て点灯状態となる。階調１０／１０では、第１サブフレーム、第２サブフレーム共に、３つの副画素が全て点灯状態となる。

上述したように、面積比が１：４の面積階調、サブフレーム数が２で、時間比が１：１のＦＲＣ駆動の実施例３の場合は、上下２つの副画素の同時駆動が前提となっていることから、階調３／１０，７／１０が除外されるため、９階調での２倍速以上の表示となる。尚、上下２つの副画素の同時駆動を前提としなければ、即ち、上下２つの副画素を別々の駆動回路で駆動する構成とすれば、階調３／１０，７／１０を含めた、計１１階調の表示は可能となる。

また、階調５／１０の場合のように、ＦＲＣパターン（サブフレームのパターン）の設定において、サブフレーム間の輝度差（階調差）の少ないパターンを設定することで、フリッカの発生を抑えることができるため、より良好な表示状態を得ることができる。

（実施例４）
図１４は、実施例４に係る点灯状態にある副画素の組合せパターンについての説明に供する図である。実施例４は、面積比が１：３の面積階調、サブフレーム数が２で、時間比が１：１のＦＲＣ駆動の場合の例である。

ここで、面積比が１：３とは、３分割の副画素電極において、中央の副画素電極の面積を１とし、上下２つの副画素電極の面積をそれぞれ１．５としたときの、中央の副画素電極の面積と上下２つの副画素電極のトータル面積との比である。この場合、ｇ＝４、ｆ＝２であり、表示階調数Ｎ_gsがＮ_gs＝４×２＋１＝９となるため、０／８〜８／８の８階調での２倍速の表示となる。

階調０／８では、第１サブフレーム、第２サブフレーム共に、３つの副画素が全て消灯状態となる。

階調１／８では、第１サブフレームで中央の副画素が点灯状態となり、第２サブフレームでは３つの副画素が全て消灯状態となる。

階調２／８では、第１サブフレーム、第２サブフレーム共に、中央の副画素が点灯状態となる。

階調３／８では、第１サブフレームで上下２つの副画素が点灯状態となり、第２サブフレームでは３つの副画素が全て消灯状態となる。

階調４／８では、第１サブフレームで上下２つの副画素が点灯状態となり、第２サブフレームで中央の副画素が点灯状態になるか、または、第１サブフレームで３つの副画素が全て点灯状態となり、第２サブフレームで３つの副画素が全て消灯状態となる２通りのパターンとなる。但し、該図の右側のパターンの場合には、第１サブフレームと第２サブフレームとの間の輝度差（階調差）が大きいため、フリッカが発生し易い。従って、階調４／８の場合は、２通りのパターンのうち、該図の左側のパターンの方が良好な表示状態となる。

階調５／８，６／８，７／８，８／８は、階調３／８，２／８，１／８，０／８とそれぞれ補完関係にある。すなわち、階調５／８では、第１サブフレームで中央の副画素が点灯状態となり、第２サブフレームでは３つの副画素が全て点灯状態となる。階調６／８では、第１サブフレーム、第２サブフレーム共に、上下２つの副画素が点灯状態となる。階調７／８では、第１サブフレームで上下２つの副画素が点灯状態となり、第２サブフレームでは３つの副画素が全て点灯状態となる。階調８／８では、第１サブフレーム、第２サブフレーム共に、３つの副画素が全て点灯状態となる。

上述したように、面積比が１：３の面積階調、サブフレーム数が２で、時間比が１：１のＦＲＣ駆動の実施例４の場合は、実施例３の場合と同様に、９階調での２倍速以上の表示となる。但し、実施例３の場合と違って、階調としては、階調０／８から階調８／８まで連続となる。従って、階調の連続性、画面の表示性能としては、実施例３の場合よりも優れている。

また、階調４／８の場合のように、ＦＲＣパターン（サブフレームのパターン）の設定において、サブフレーム間の輝度差（階調差）の少ないパターンを設定することにより、フリッカの発生を抑えることができるため、より良好な表示状態を得ることができる。

また、実施例１乃至実施例４に対して共通に言えることであるが、複数のサブフレームの各々における、点灯状態にある副画素の組合せパターン、即ち、ＦＲＣパターンを隣接画素間で変更するようにするのが好ましい。ＦＲＣパターンを隣接画素間で変更するようにすることで、変更しない場合に比べてフリッカの発生を抑えることができる。ＦＲＣパターンを隣接画素間で変更する方法としては、ＦＲＣパターンの反転、順次シフト、あるいは、位相シフトなどの方法を例示することができる。

尚、実施例１乃至実施例４では、中央の副画素を挟む上下２つの副画素を１つの駆動回路で同時に駆動することを前提としている。このため、前にも述べたように、サブフレーム内での同時点灯の画素数が結線され、階調表示の画素の中心と複数のサブフレーム間の表示画像の中心とを一致させるためのＦＲＣパターンの数が制限される。

これに対し、上下２つの副画素の同時駆動の構成に限らず、３つの副画素を別々の駆動回路によって独立に駆動する構成とすることも可能である。この構成によれば、上下２つの副画素の点灯パターン以外に、中央の副画素と上の副画素との組合せ、または、中央の副画素と下の副画素との組合せの点灯パターンも可能になるため、トータルのＦＲＣパターンを大幅に増やすことができる。

この構成を採る場合は、階調表示の画素の中心と複数のサブフレーム間の表示画像の中心とを厳密に一致させることができないものの、複数のサブフレーム間で時間的に積分することによって、階調表示の画素の中心と複数のサブフレーム間の表示画像の中心とを実質的に一致させることができる。この場合も、「階調表示の画素の中心と複数のサブフレーム間の表示画像の中心とが一致」の概念に含まれるものとする。

以上では、時間比が１：１または１：１：１、即ち、複数のサブフレーム間でサブフレーム時間に重み付け無しのＦＲＣ駆動の場合を例に挙げて説明した。このサブフレーム時間に重み付け無しのＦＲＣ駆動の部分画面の動画表示において、１フレームの全画面表示周期をＴ_o、単位サブフレーム内での表示階調数を２ⁿ 、部分表示のサブフレーム周期をＴ_sfとするとき、全表示階調数Ｎ_gsとの間に下記の関係にあることとする。すなわち、全表示階調数をＮ_gsとすると、
Ｎ_gs＜２ⁿ ×（Ｔ_o／Ｔ_sf）
の関係にある。

図１５に、実施例２の場合を例に挙げて、１フレームの全画面表示周期Ｔ_o、単位サブフレーム内での表示階調数２ⁿ 、及び、部分表示のサブフレーム周期Ｔ_sfと全表示階調数Ｎ_gsとの間の関係について示す。実施例２の場合、ｇ＝３、ｆ＝３であるから、Ｎ_gs＝３×３＋１＝１０で、全表示階調数Ｎ_gsは１０階調である。右辺は２ⁿ ＝４、Ｔ_o／Ｔ_sf≧３、よって１２以上となる。

（サブフレーム時間に重み付け有りのＦＲＣ駆動）
また、実施例１乃至実施例４では、複数のサブフレーム間でサブフレーム時間に重み付け無しのＦＲＣ駆動の場合を例に挙げて説明したが、複数のサブフレーム間でサブフレーム時間に重み付け有りのＦＲＣ駆動に対しても同様に適用可能である。一般的なサブフレーム時間重み付け有りＦＲＣ駆動の階調表示において、単位サブフレーム内での表示階調数を２ⁿ 、サブフレーム周期による階調数（サブフレーム数）を２^m とすると、表示階調数Ｎ_gsは、Ｎ_gs＝（２ⁿ ）^m となる。

サブフレーム時間に対する重み付けの具体例を図１６に示す。図１６（Ａ）は、１フレームが２つのサブフレームから成るＦＲＣ駆動において、第１サブフレームの時間：第２サブフレームの時間の比率を１：４とし、面積比を１：２とした例である。

図１６（Ｂ）は、１フレームが３つのサブフレームから成るＦＲＣ駆動において、第１サブフレームの時間：第２サブフレームの時間：第３サブフレームの時間の比率を１：４：１６とし、面積比を１：２とした例である。

図１６（Ｃ）は、１フレームが２つのサブフレームから成るＦＲＣ駆動において、第１サブフレームの時間：第２サブフレームの時間の比率を１：８とし、面積比を１：２：４とした例である。図１６（Ｄ）は、１フレームが２つのサブフレームから成るＦＲＣ駆動において、第１サブフレームの時間：第２サブフレームの時間の比率を１：２とし、面積比を１：４とした例である。

図１６（Ｅ）は、１フレームが３つのサブフレームから成るＦＲＣ駆動において、第１サブフレームの時間：第２サブフレームの時間：第３サブフレームの時間の比率を１：２：４とし、面積比を１：８とした例である。図１６（Ｆ）は、１フレームが２つのサブフレームから成るＦＲＣ駆動において、第１サブフレームの時間：第２サブフレームの時間の比率を１：２とし、面積比を１：４：１６とした例である。

上述したように、単位サブフレーム内での表示階調数２ⁿ と、サブフレーム数２^m との組合せにより、高階調表示が可能となる。図１６に示した、サブフレーム時間に対する重み付けの具体例（Ａ）〜（Ｆ）の各々における表示階調数２^(n+m)は図１７に示す通りである。

すなわち、図１６（Ａ）の具体例の場合は、単位サブフレーム内の面積階調比／階調数（２ⁿ ）が１：２／（２² ）、サブフレーム周期比（時間比）／階調数（２^m ）が１：４／（２² ）、表示階調数２^(n+m) が１６（＝（２² )² ）、サブフレーム周期数が５（＝１＋４）となる。図１６（Ｂ）の具体例の場合は、単位サブフレーム内の面積階調比／階調数（２ⁿ ）が１：２／（２² ）、サブフレーム周期比／階調数（２^m ）が１：４：１６／（２³ ）、表示階調数２^(n+m) が６４（＝（２² )³ ）、サブフレーム周期数が２１（＝１＋４＋１６）となる。

図１６（Ｃ）の具体例の場合は、単位サブフレーム内の面積階調比／階調数（２ⁿ ）が１：２：４／（２³ ）、サブフレーム周期比／階調数（２^m ）が１：８／（２² ）、表示階調数２^(n+m) が６４（＝（２³ )² ）、サブフレーム周期数が９（＝１＋８）となる。図１６（Ｄ）の具体例の場合は、単位サブフレーム内の面積階調比／階調数（２ⁿ ）が１：４／（２² ）、サブフレーム周期比／階調数（２^m ）が１：２／（２² ）、表示階調数２^(n+m) が１６（＝（２² )² ）、サブフレーム周期数が３（＝１＋２）となる。

図１６（Ｅ）の具体例の場合は、単位サブフレーム内の面積階調比／階調数（２ⁿ ）が１：８／（２² ）、サブフレーム周期比／階調数（２^m ）が１：２：４／（２³ ）、表示階調数２^(n+m) が６４（＝（２² )³ ）、サブフレーム周期数が７（＝１＋２＋４）となる。図１６（Ｆ）の具体例の場合は、単位サブフレーム内の面積階調比／階調数（２ⁿ ）が１：４：１６／（２³ ）、サブフレーム周期比／階調数（２^m ）が１：２／（２² ）、表示階調数２^(n+m) が６４（＝（２³ )² ）、サブフレーム周期数が３（＝１＋２）となる。

＜３．電子機器＞
以上説明した本開示に係る表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）として用いることが可能である。

先述した実施形態の説明から明らかなように、本開示に係る表示装置は、表示階調数を更に増加させることができるとともに、表示画像に揺らぎが生じないため、表示特性の更なる向上を図ることができる、という特徴を持っている。従って、あらゆる分野の電子機器において、その表示部として本開示に係る表示装置を用いることで、より高画質の画像を表示できる。

本開示に係る表示装置を表示部として用いる電子機器としては、例えば、デジタルカメラ、ビデオカメラ、ＰＤＡ（Personal Digital Assistant）、ゲーム機、ノート型パーソナルコンピュータ、電子書籍等の携帯情報機器、携帯電話機等の携帯通信機器などを例示することができる。

＜４．本開示の構成＞
尚、本開示は以下のような構成を採ることができる。
（１）画素の内部に記憶機能を有し、
１フレームの画像生成を複数のサブフレームに分割して、サブフレーム単位での時分割駆動にて表示駆動を行う駆動部を備え、
前記駆動部は、階調表示の画素の中心と、前記複数のサブフレーム間の表示画像の中心とを一致させる駆動を行う
表示装置。
（２）表示画面の中央部付近に部分的に動画を表示する部分動画表示の場合、１フレームの全画面表示周期、部分表示のサブフレーム周期、時分割駆動のサブフレーム数、及び、人の目のちらつきの限界周期の間に、人の目のちらつきの限界周期よりも１フレームの全画面表示周期が小さく、当該全画面表示周期よりも部分表示のサブフレーム周期と時分割駆動のサブフレーム数とで決まる合計サブフレーム周期が小さい関係にある
前記（１）に記載の表示装置。
（３）前記限界周期は、１／５０Ｈｚまたは１／６０Ｈｚである
前記（２）に記載の表示装置。
（４）入力されるデータに対して減色処理を行って前記駆動部に与える減色処理部を有する
前記（１）から前記（３）のいずれかに記載の表示装置。
（５）前記減色処理部は、誤差拡散法またはディザ法を用いて減色処理を行う
前記（４）に記載の表示装置。
（６）前記駆動部は、前記減色処理部で減色処理されたデータを、当該データよりも少ないビット数のデータにサブフレーム単位で変換する
前記（４）または前記（５）に記載の表示装置。
（７）前記画素は、データを格納するメモリ部を有する
前記（１）から前記（６）のいずれかに記載の表示装置。
（８）前記画素は、メモリ性液晶を用いている
前記（１）から前記（６）のいずれかに記載の表示装置。
（９）前記画素は、複数の副画素から成り、前記複数の副画素の面積の組み合わせによって階調を表示する
前記（１）から前記（８）のいずれかに記載の表示装置。
（１０）前記画素の画素電極は、前記複数の副画素毎に複数の電極に分割されており、当該複数の電極の面積の組合せによって階調表示を行う
前記（９）に記載の表示装置。
（１１）前記複数の電極は、３つの電極から成り、中央の電極と、当該中央の電極を挟む２つの電極との面積の組合せによって階調表示を行う
前記（１０）に記載の表示装置。
（１２）前記２つの電極は、面積が同じである
前記（１１）に記載の表示装置。
（１３）前記２つの電極は、互いに電気的に結線され、１つの駆動回路によって駆動される
前記（１１）または前記（１２）に記載の表示装置。
（１４）前記複数のサブフレームの各々における、点灯状態にある副画素の組合せパターンの設定において、サブフレーム間の輝度差の少ないパターンを設定する
前記（１３）に記載の表示装置。
（１５）前記複数のサブフレームの各々における、点灯状態にある副画素の組合せパターンを隣接画素間で変更する
前記（１３）に記載の表示装置。
（１６）前記駆動部は、前記複数のサブフレーム間でサブフレーム時間に重み付け無しの時分割駆動を行う
前記（１）から前記（１５）のいずれかに記載の表示装置。
（１７）前記複数のサブフレーム間でサブフレーム時間に重み付け無しの時分割駆動の部分画面の動画表示において、全表示階調数は、単位サブフレーム内での表示階調数×（１フレームの全画面表示周期／部分表示画面の表示周期）よりも小さい
前記（１６）に記載の表示装置。
（１８）前記駆動部は、前記複数のサブフレーム間でサブフレーム時間に重み付け有りの時分割駆動を行う
前記（１）から前記（１７）のいずれかに記載の表示装置。
（１９）画素の内部に記憶機能を有する表示装置の駆動に当たって、
１フレームの画像生成を複数のサブフレームに分割して、サブフレーム単位での時分割駆動にて表示を行い、
階調表示の画素の中心と、前記複数のサブフレーム間の表示画像の中心とを一致させる
表示装置の駆動方法。
（２０）画素の内部に記憶機能を有し、
１フレームの画像生成を複数のサブフレームに分割して、サブフレーム単位での時分割駆動にて表示駆動を行う駆動部を備え、
前記駆動部は、階調表示の画素の中心と、前記複数のサブフレーム間の表示画像の中心とを一致させる駆動を行う
表示装置を有する電子機器。

１０・・・表示装置、１１・・・減色処理部、１２・・・ＦＲＣ用データ処理部、１３・・・表示部、１４・・・垂直駆動部、１５・・・水平駆動部、１６・・・タイミング発生部、２０・・・画素、２１・・・画素トランジスタ、２２・・・液晶容量、２３・・・保持容量、３１（３１₁，３１₂，３１₃）・・・信号線、３２（３２₁,３２₂，３２₃）・・・走査線

Claims (20)

1. 画素の内部に記憶機能を有し、
   １フレームの画像生成を複数のサブフレームに分割して、サブフレーム単位での時分割駆動にて表示駆動を行う駆動部を備え、
   前記駆動部は、階調表示の画素の中心と、前記複数のサブフレーム間の表示画像の中心とを一致させる駆動を行う
   表示装置。
2. 表示画面の中央部付近に部分的に動画を表示する部分動画表示の場合、１フレームの全画面表示周期、部分表示のサブフレーム周期、時分割駆動のサブフレーム数、及び、人の目のちらつきの限界周期との間に、人の目のちらつきの限界周期よりも１フレームの全画面表示周期が小さく、当該全画面表示周期よりも部分表示のサブフレーム周期と時分割駆動のサブフレーム数とで決まる合計サブフレーム周期が小さい関係にある
   請求項１に記載の表示装置。
3. 前記限界周期は、１／５０Ｈｚまたは１／６０Ｈｚである
   請求項２に記載の表示装置。
4. 入力されるデータに対して減色処理を行って前記駆動部に与える減色処理部を有する
   請求項１に記載の表示装置。
5. 前記減色処理部は、誤差拡散法またはディザ法を用いて減色処理を行う
   請求項４に記載の表示装置。
6. 前記駆動部は、前記減色処理部で減色処理されたデータを、当該データよりも少ないビット数のデータにサブフレーム単位で変換する
   請求項４に記載の表示装置。
7. 前記画素は、データを格納するメモリ部を有する
   請求項１に記載の表示装置。
8. 前記画素は、メモリ性液晶を用いている
   請求項１に記載の表示装置。
9. 前記画素は、複数の副画素から成り、前記複数の副画素の面積の組み合わせによって階調を表示する
   請求項１に記載の表示装置。
10. 前記画素の画素電極は、前記複数の副画素毎に複数の電極に分割されており、当該複数の電極の面積の組合せによって階調表示を行う
    請求項９に記載の表示装置。
11. 前記複数の電極は、３つの電極から成り、中央の電極と、当該中央の電極を挟む２つの電極との面積の組合せによって階調表示を行う
    請求項１０に記載の表示装置。
12. 前記２つの電極は、面積が同じである
    請求項１１に記載の表示装置。
13. 前記２つの電極は、互いに電気的に結線され、１つの駆動回路によって駆動される
    請求項１１に記載の表示装置。
14. 前記複数のサブフレームの各々における、点灯状態にある副画素の組合せパターンの設定において、サブフレーム間の輝度差の少ないパターンを設定する
    請求項１３に記載の表示装置。
15. 前記複数のサブフレームの各々における、点灯状態にある副画素の組合せパターンを隣接画素間で変更する
    請求項１３に記載の表示装置。
16. 前記駆動部は、前記複数のサブフレーム間でサブフレーム時間に重み付け無しの時分割駆動を行う
    請求項１に記載の表示装置。
17. 前記複数のサブフレーム間でサブフレーム時間に重み付け無しの時分割駆動の部分画面の動画表示において、全表示階調数は、単位サブフレーム内での表示階調数×（１フレームの全画面表示周期／部分表示画面の表示周期）よりも小さい
    請求項１６に記載の表示装置。
18. 前記駆動部は、前記複数のサブフレーム間でサブフレーム時間に重み付け有りの時分割駆動を行う
    請求項１に記載の表示装置。
19. 画素の内部に記憶機能を有する表示装置の駆動に当たって、
    １フレームの画像生成を複数のサブフレームに分割して、サブフレーム単位での時分割駆動にて表示を行い、
    階調表示の画素の中心と、前記複数のサブフレーム間の表示画像の中心とを一致させる
    表示装置の駆動方法。
20. 画素の内部に記憶機能を有し、
    １フレームの画像生成を複数のサブフレームに分割して、サブフレーム単位での時分割駆動にて表示駆動を行う駆動部を備え、
    前記駆動部は、階調表示の画素の中心と、前記複数のサブフレーム間の表示画像の中心とを一致させる駆動を行う
    表示装置を有する電子機器。

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