JP2013186294A - 表示装置及び電子機器 - Google Patents

Abstract

【課題】３原色の副画素に白の副画素を加えて１つの画素を構成し、階調表現方式として面積階調を用いるに当たって、表示品質を悪化させることなく、輝度の向上を図ることができる表示装置及び当該表示装置を有する電子機器を提供する。
【解決手段】３原色の副画素に白の副画素を加えて１つの画素を構成し、階調表現方式として面積階調を用いる表示装置において、１つの画素が３つの副画素から成り、白を表示する副画素を少なくとも一部の画素に用いる構成とする。
【選択図】 図２４

Description

本開示は、表示装置及び電子機器に関する。

表示装置には、記憶機能を持つ画素が配置されて成る表示装置、例えば、画素内にデータを記憶可能なメモリ部を有する、所謂、ＭＩＰ(Memory In Pixel)方式の表示装置がある（例えば、特許文献１参照）。

この種の表示装置にあっては、画素毎に１ビットで２階調しか表現を行うことができない。そのため、ＭＩＰ方式を採用するに当たっては、階調表現方式として、１つの画素電極を複数に分割し、当該複数の分割電極の面積の組み合わせによって階調を表示する面積階調法が用いられている。

特開２００７−１４７９３２号公報

ところで、カラー画像を形成する単位となる１つの画素（絵素／ピクセル）を、赤（Ｒ；Ｒｅｄ）、緑（Ｇ；Ｇｒｅｅｎ）、青（Ｂ；Ｂｌｕｅ）の３原色を表示する副画素（サブピクセル）に、例えば白（Ｗ；Ｗｈｉｔｅ）を表示する副画素を加えて構成すると、輝度を向上させることができる。

しかしながら、上述した階調表現方式を用いる表示装置にあっては、低ビットの面積階調であるために、通常の画素配列、即ち、ＲＧＢＷのストライプ状の画素配列では表示品質が悪化してしまう。

そこで、本開示は、３原色の副画素に白の副画素を加えて１つの画素を構成し、階調表現方式として面積階調を用いるに当たって、表示品質を悪化させることなく、輝度の向上を図ることができる表示装置及び当該表示装置を有する電子機器を提供することを目的とする。

上記の目的を達成するための本開示の表示装置は、
記憶機能を持つ画素が配置されて成り、３原色の副画素に白の副画素を加えて１つの画素を構成し、階調表現方式として面積階調を用いるに当たって、
１つの画素が３つの副画素から成り、白を表示する副画素を少なくとも一部の画素に用いる構成となっている。そして、本開示の表示装置は、各種の電子機器において、その表示部として用いて好適なものである。

本開示によれば、１つの画素を３つの副画素で構成し、白を表示する副画素を少なくとも一部の画素に配置する画素配列パターンとすることで、ＲＧＢのストライプ状の画素配列に比べて、表示品質を悪化させることなく、輝度の向上を図ることができる。

図１は、本開示の技術が適用されるアクティブマトリクス型液晶表示装置の構成の概略を示すシステム構成図である。 図２は、ＭＩＰ方式の画素の回路構成の一例を示すブロック図である。 図３は、ＭＩＰ方式の画素の動作説明に供するタイミングチャートである。 図４は、ＭＩＰ方式の画素の具体的な回路構成の一例を示す回路図である。 図５は、面積階調法における画素分割についての説明図である。 図６は、３分割画素構造における３つの副画素電極と２組の駆動回路との対応関係を示す回路図である。 図７は、画素面積に２：１の重みを付けることによって２ビットで４階調を表現する面積階調法での階調表現例を示す図である。 図８は、実施例１に係る画素配列パターンのＲＧＢＷの色配列を示す図である。 図９は、白の背景色に対して黒色の文字「ａ」を表示したときの、実施例１に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図１０は、青の背景色に対して緑色の文字「ａ」を表示したときの、実施例１に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図１１は、赤の背景色に対して黄色の文字「ａ」を表示したときの、実施例１に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図１２は、実施例２に係る画素配列パターンのＲＧＢＷの色配列を示す図である。 図１３は、白の背景色に対して黒色の文字「ａ」を表示したときの、実施例２に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図１４は、青の背景色に対して緑色の文字「ａ」を表示したときの、実施例２に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図１５は、赤の背景色に対して黄色の文字「ａ」を表示したときの、実施例２に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図１６は、実施例３に係る画素配列パターンのＲＧＢＷの色配列を示す図である。 図１７は、白の背景色に対して黒色の文字「ａ」を表示したときの、実施例３に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図１８は、青の背景色に対して緑色の文字「ａ」を表示したときの、実施例３に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図１９は、赤の背景色に対して黄色の文字「ａ」を表示したときの、実施例３に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図２０は、実施例４に係る画素配列パターンのＲＧＢＷの色配列を示す図である。 図２１は、白の背景色に対して黒色の文字「ａ」を表示したときの、実施例４に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図２２は、青の背景色に対して緑色の文字「ａ」を表示したときの、実施例４に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図２３は、赤の背景色に対して黄色の文字「ａ」を表示したときの、実施例４に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図２４は、実施例５に係る画素配列パターンのＲＧＢＷの色配列を示す図である。 図２５は、白の背景色に対して黒色の文字「ａ」を表示したときの、実施例５に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図２６は、青の背景色に対して緑色の文字「ａ」を表示したときの、実施例５に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図２７は、赤の背景色に対して黄色の文字「ａ」を表示したときの、実施例５に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図２８は、実施例６に係る画素配列パターンのＲＧＢＷの色配列を示す図である。 図２９は、白の背景色に対して黒色の文字「ａ」を表示したときの、実施例６に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図３０は、青の背景色に対して緑色の文字「ａ」を表示したときの、実施例６に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。 図３１は、赤の背景色に対して黄色の文字「ａ」を表示したときの、実施例６に係る画素配列パターンの場合とＲＧＢストライプ配列の画素配列パターンの場合の文字の表示状態を示す図である。

以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値や材料などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の表示装置及び電子機器、全般に関する説２．本開示の技術が適用される表示装置（液晶表示装置の例）
２−１．システム構成
２−２．ＭＩＰ方式の画素
２−３．面積階調法
３．実施形態の説明
４．電子機器
５．本開示の構成

＜１．本開示の表示装置及び電子機器、全般に関する説明＞
本開示の表示装置は、記憶機能を持つ画素が配置されて成る表示装置である。この種の表示装置としては、例えば、画素内にデータを記憶可能なメモリ部を有する、所謂、ＭＩＰ(Memory In Pixel)方式の表示装置を例示することができる。

表示装置としては、液晶表示装置、エレクトロルミネッセンス表示装置、プラズマ表示装置などといった周知の表示装置、より具体的には、フラットパネル型の表示装置を用いることができる。ここで、本開示の表示装置が液晶表示装置の場合には、画素にメモリ性液晶を用いることで、画素に記憶機能を持つ表示装置とすることができる。

そして、本開示の表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器において、その表示部（表示装置）として用いることができる。

画素に記憶機能を有する表示装置は、画素にデータを記憶できることで、アナログ表示モードによる表示とメモリ表示モードによる表示とを実現できる。ここで、「アナログ表示モード」とは、画素の階調をアナログ的に表示する表示モードである。また、「メモリ表示モード」とは、画素に記憶されている２値のデータ（論理“１”／論理“０”）に基づいて、画素の階調をデジタル的に表示する表示モードである。

本開示の表示装置にあっては、カラー画像を形成する単位となる１つの画素（単位画素）が、Ｒ（赤）Ｇ（緑）Ｂ（青）３原色の副画素に、Ｗ（白）の副画素を加えた構成となっている。ＲＧＢ３原色の副画素に、Ｗの副画素を加えることで、輝度の向上を図ることができる。このカラー表示対応の表示装置にあっては、副画素毎に記憶機能を持つことになる。

副画素（以下、単に「画素」と記述する場合もある）に記憶機能を有する表示装置、例えば、ＭＩＰ方式の表示装置にあっては、画素毎に１ビットで２階調しか階調表現を行うことができない。そのため、副画素の駆動に当たっては、階調表現方式として、１つの副画素の電極を複数の電極に分割し、当該複数の分割電極の面積の組み合わせによって階調を表示する面積階調法を用いる構成とするのが好ましい。

ここで、「面積階調法」とは、一例として、面積比を２⁰,２¹，２²，・・・，２^N-1、という具合に重み付けしたＮ個の分割電極で２^N個の階調を表現する階調表現方式である。この面積階調法は、例えば、画素回路を構成するＴＦＴ（Thin Film Transistor：薄膜トランジスタ）の特性ばらつきによる画質の不均一性を改善する等の目的で採用される。

面積階調法を採用するに当たって、１つの副画素の電極を複数の電極に分割するとき、１つの副画素の電極を例えば３つの電極に分割し、真ん中の分割電極と、当該真ん中の分割電極を挟む２つの分割電極との面積の組合せによって階調表示を行う構成とすることができる。

上述したように、記憶機能を持つ画素（副画素）がＲＧＢＷから成り、面積階調を採用する表示装置及び当該表示装置を有する電子機器において、本開示にあっては、１つの画素を３つの副画素で構成し、白（Ｗ）を表示する副画素を少なくとも一部の画素に用いることを特徴としている。

上述した好ましい構成を含む、本開示の表示装置及び電子機器にあっては、白を表示する副画素が、隣接する２つの画素において一方の画素に配置される構成とすることができる。あるいは又、白を表示する副画素が、全ての画素に配置される構成とすることができる。

白を表示する副画素を全ての画素に配置するとき、白を表示する副画素及び青を表示する副画素をストライプ状の画素配列とし、赤を表示する副画素及び緑を表示する副画素を、隣接する２つの画素として配置する構成とすることができる。

また、白を表示する副画素を全ての画素に配置するとき、白を表示する２つの副画素によって緑を表示する副画素を挟んで成る画素と、赤を表示する副画素及び青を表示する副画素によって白を表示する副画素を挟んで成る画素とを、隣接する２つの画素として配置する構成とすることができる。

また、白を表示する副画素を全ての画素に配置するとき、３つの副画素のうちの少なくとも１つの副画素が、異なる色を分割電極の単位で含む構成とすることができる。このとき、３つの副画素の全てが、白を分割電極の単位で含む構成とすることができる。

また、３つの副画素のうちの少なくとも１つの副画素が、異なる色を分割電極の単位で含む構成とするとき、白を表示する副画素及び青を表示する副画素をストライプ状の画素配列とし、赤と緑を分割電極の単位で含む副画素を、白を表示する副画素と青を表示する副画素との間に配置する構成とすることができる。その際、緑を真ん中の分割電極に対応させる副画素と、赤を真ん中の分割電極に対応させる副画素とを、隣接する２つの画素として配置する構成とすることができる。

また、３つの副画素のうちの少なくとも１つの副画素が、異なる色を分割電極の単位で含む構成とするとき、赤を表示する副画素及び青を表示する副画素を、ストライプ状の画素配列とし、白と緑を分割電極の単位で含む副画素を、赤を表示する副画素と青を表示する副画素との間に配置する構成とすることができる。その際、白を真ん中の分割電極に対応させる副画素と、緑を真ん中の分割電極に対応させる副画素とを、隣接する２つの画素として配置する構成とすることができる。

＜２．本開示の技術が適用される表示装置＞
本開示の実施形態について説明する前に、本開示の技術が適用される表示装置について説明する。ここでは、本開示の技術が適用される表示装置として、アクティブマトリクス型液晶表示装置を例に挙げて説明するが、これに限られるものではない。

［２−１．システム構成］
図１は、本開示の技術が適用されるアクティブマトリクス型液晶表示装置の構成の概略を示すシステム構成図である。液晶表示装置は、少なくとも一方が透明な２枚の基板（図示せず）が所定の間隔をもって対向して配置され、これら２枚の基板間に液晶が封入されたパネル構造となっている。

本適用例に係る液晶表示装置１０は、液晶容量を含む複数の画素２０が行列状に２次元配列されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置された駆動部とを有する構成となっている。当該駆動部は、信号線駆動部４０、制御線駆動部５０、及び、駆動タイミング発生部６０などから成り、例えば、画素アレイ部３０と同じ液晶表示パネル（基板）１１上に集積され、画素アレイ部３０の各画素２０を駆動する。

ここで、本適用例に係る液晶表示装置１０にあっては、１つの画素が３つの副画素（サブピクセル）から構成され、これら副画素の各々が画素２０に相当することになる。従って、以下に説明するシステム構成においては、「副画素」を単に「画素」として説明するものとする。

本適用例に係る液晶表示装置１０は、画素２０として記憶機能を有する画素、例えば、画素毎にデータを記憶可能なメモリ部を有するＭＩＰ方式の画素を用い、アナログ表示モードによる表示とメモリ表示モードによる表示の両方に対応可能な構成となっている。ＭＩＰ方式の画素を用いる液晶表示装置１０にあっては、画素２０に常に一定電圧がかかることになるために、画素トランジスタの光リーク等による経時的な電圧変動によるシェーディングの問題を解消できる利点がある。

図１において、画素アレイ部３０のｍ行ｎ列の画素配列に対して、列方向に沿って信号線３１₁〜３１_n（以下、単に「信号線３１」と記述する場合もある）が画素列毎に配線されている。また、行方向に沿って制御線３２₁〜３２_m（以下、単に「制御線３２」と記述する場合もある）が画素行毎に配線されている。ここで、「列方向」とは画素列の画素の配列方向（即ち、垂直方向）を言い、「行方向」とは画素行の画素の配列方向（即ち、水平方向）を言う。

信号線３１(３１₁〜３１_n)の各一端は、信号線駆動部４０の画素列に対応した各出力端に接続されている。信号線駆動部４０は、任意の階調を反映した信号電位（アナログ表示モードではアナログ電位、メモリ表示モードでは２値電位）を、対応する信号線３１に対して出力するように動作する。また、信号線駆動部４０は、例えばメモリ表示モードの場合でも、画素２０内に保持する信号電位の論理レベルを入れ替える場合、必要な階調を反映した信号電位を対応する信号線３１に対して出力するように動作する。

図１では、制御線３２₁〜３２_mについて、１本の配線として示しているが、１本に限られるものではない。実際には、制御線３２₁〜３２_mは複数本の配線からなる。この制御線３２₁〜３２_mの各一端は、制御線駆動部５０の画素行に対応した各出力端に接続されている。制御線駆動部５０は、例えばアナログ表示モードの場合、信号線駆動部４０から信号線３１₁〜３１_nに出力される、階調を反映した信号電位の画素２０に対する書込み動作の制御を行う。

駆動タイミング発生部（ＴＧ；タイミングジェネレータ）６０は、信号線駆動部４０及び制御線駆動部５０を駆動するための各種の駆動パルス（タイミング信号）を生成し、これら駆動部４０，５０に供給する。

［２−２．ＭＩＰ方式の画素］
続いて、画素２０として用いるＭＩＰ方式の画素について説明する。ＭＩＰ方式の画素は、アナログ表示モードによる表示とメモリ表示モードによる表示の両方に対応可能な構成となっている。前にも述べたように、アナログ表示モードとは、画素の階調をアナログ的に表示する表示モードである。また、メモリ表示モードとは、画素内のメモリに記憶されている２値情報（論理“１”／“０”）に基づいて、画素の階調をデジタル的に表示する表示モードである。

メモリ表示モードの場合、メモリ部に保持されている情報を用いるため、階調を反映した信号電位の書込み動作をフレーム周期で実行する必要がない。そのため、メモリ表示モードの場合は、階調を反映した信号電位の書き込み動作をフレーム周期で実行する必要があるアナログ表示モードの場合に比べて消費電力が少なくて済む、換言すれば、表示装置の低消費電力化を図ることができる利点がある。

図２は、ＭＩＰ方式の画素２０の回路構成の一例を示すブロック図である。また、図３に、ＭＩＰ方式の画素２０の動作説明に供するタイミングチャートを示す。

画素２０は、液晶容量２１の他、図面の簡略化のために図示を省略するが、例えば薄膜トランジスタ（ＴＦＴ）から成る画素トランジスタ及び保持容量を有する構成となっている。液晶容量２１は、画素電極とこれに対向して形成される対向電極との間で発生する液晶材料の容量成分を意味している。液晶容量２１の対向電極にはコモン電圧Ｖ_COMが全画素共通に印加される。

画素２０は更に、３つのスイッチ素子２２〜２４及びラッチ部２５を有するＳＲＡＭ機能付きの画素構成となっている。スイッチ素子２２は、信号線３１（図１の信号線３１₁〜３１_nに相当）に一端が接続されている。そして、図１の制御線駆動部５０から制御線３２（図１の制御線３２₁〜３２_mに相当）を介して走査信号φＶが与えられることによってオン（閉）状態となり、図１の信号線駆動部４０から信号線３１を介して供給されるデータＳＩＧを取り込む。この場合の制御線３２は走査線ということになる。ラッチ部２５は、互いに逆向きに並列接続されたインバータ２５１，２５２によって構成されており、スイッチ素子２２によって取り込まれたデータＳＩＧに応じた電位を保持（ラッチ）する。

スイッチ素子２３，２４の各一方の端子には、コモン電圧Ｖ_COMと同相の電圧ＦＲＰ及び逆相の電圧ＸＦＲＰが与えられる。スイッチ素子２３，２４の各他方の端子は共通に接続され、本画素回路の出力ノードＮ_outとなる。スイッチ素子２３，２４は、ラッチ部２５の保持電位の極性に応じていずれか一方がオン状態となる。これにより、対向電極にコモン電圧Ｖ_COMが印加されている液晶容量２１の画素電極に対して、同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが印加される。

図３から明らかなように、ノーマリーブラック（無電圧印加時に黒表示）の液晶パネルの場合、ラッチ部２５の保持電位が負側極性のときは、液晶容量２１の画素電位がコモン電圧Ｖ_COMと同相になるため黒表示となる。また、ラッチ部２５の保持電位が正側極性のときは、液晶容量２１の画素電位がコモン電圧Ｖ_COMと逆相になるため白表示となる。

上述したことから明らかなように、ＭＩＰ方式の画素２０にあっては、ラッチ部２５の保持電位の極性に応じてスイッチ素子２３，２４のいずれか一方がオン状態となることにより、液晶容量２１の画素電極に対して、同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが印加される。これにより、先述したように、画素２０には常に一定電圧が印加されることになるためにシェーディングが発生する懸念はない。

図４は、画素２０の具体的な回路構成の一例を示す回路図であり、図中、図２と対応する部分には同一符号を付して示している。

図４において、スイッチ素子２２は、例えばＮｃｈＭＯＳトランジスタＱ_n10から成る。ＮｃｈＭＯＳトランジスタＱ_n10は、一方のソース／ドレイン電極が信号線３１に接続され、ゲート電極が制御線（走査線）３２に接続されている。

スイッチ素子２３，２４は共に、例えば、ＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタが並列に接続されてなるトランスファスイッチから成る。具体的には、スイッチ素子２３は、ＮｃｈＭＯＳトランジスタＱ_n11及びＰｃｈＭＯＳトランジスタＱ_p11が互いに並列に接続された構成となっている。スイッチ素子２４は、ＮｃｈＭＯＳトランジスタＱ_n12及びＰｃｈＭＯＳトランジスタＱ_p12が互いに並列に接続された構成となっている。

スイッチ素子２３，２４は、必ずしも、ＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタを並列接続して成るトランスファスイッチである必要はない。スイッチ素子２３，２４を、単一導電型のＭＯＳトランジスタ、即ち、ＮｃｈＭＯＳトランジスタあるいはＰｃｈＭＯＳトランジスタを用いて構成することも可能である。スイッチ素子２３，２４の共通接続ノードが、本画素回路の出力ノードＮ_outとなる。

インバータ２５１，２５２は共に、例えばＣＭＯＳインバータから成る。具体的には、インバータ２５１は、ＮｃｈＭＯＳトランジスタＱ_n13及びＰｃｈＭＯＳトランジスタＱ_p13のゲート電極同士及びドレイン電極同士が共通に接続された構成となっている。インバータ２５２は、ＮｃｈＭＯＳトランジスタＱ_n14及びＰｃｈＭＯＳトランジスタＱ_p14のゲート電極同士及びドレイン電極同士が共通に接続された構成となっている。

上記の回路構成を基本とする画素２０が、行方向（水平方向）及び列方向（垂直方向）に展開されて行列状に配置されることになる。この画素２０の行列状配列に対して、画素列毎の信号線３１及び画素行毎の制御線３２に加えて、同相の電圧ＦＲＰ、逆相の電圧ＸＦＲＰを伝送する配線３３，３４、及び、正側電源電圧Ｖ_DD、負側電源電圧Ｖ_SSの電源線３５，３６が画素列毎に配線されている。

上述したように、本適用例に係る表示装置（即ち、アクティブマトリクス型液晶表示装置）１０は、表示データに応じた電位を保持するラッチ部２５を有するＳＲＡＭ機能付き画素（ＭＩＰ）２０が行列状に配置された構成となっている。尚、本適用例では、画素２０に内蔵するメモリ部としてＳＲＡＭを用いる場合を例に挙げたが、ＳＲＡＭは一例に過ぎず、他の構成のメモリ部、例えば、ＤＲＡＭを用いる構成であってもよい。

このＭＩＰ方式の液晶表示装置１０は、画素２０毎に記憶機能（メモリ部）を持つことで、前にも述べたように、アナログ表示モードによる表示と、メモリ表示モードによる表示とを実現できる。そして、メモリ表示モードの場合、メモリ部に保持されている画素データを用いて表示を行うことから、階調を反映した信号電位の書き込み動作を単発実行するため常時フレーム周期で実行する必要がなく、液晶表示装置１０の消費電力の低減を図ることができる、という利点がある。

また、表示画面を部分的に、即ち、表示画面の一部だけを書き換えたい、というニーズがある。この場合、部分的に画素データを書き換えれば良いことになる。表示画面を部分的に書き換える、即ち、画素データを部分的に書き換えると、書き換えを行わない画素についてはデータを転送する必要がなくなる。従って、データ転送量を減らすことができるため、液晶表示装置１０の更なる省電力化を図ることができる、という利点もある。

［２−３．面積階調法］
ところで、画素内部に記憶機能を有する表示装置、例えば、ＭＩＰ方式の液晶表示装置の場合、画素２０毎に１ビットで２階調しか表現を行うことができない。そこで、本適用例に係る液晶表示装置１０にあっては、ＭＩＰ方式を採用するに当たって、面積階調法を用いる構成とするのが好ましい。

具体的には、画素２０の表示領域となる画素電極を、面積的に重み付けした複数の画素電極に分割する面積階調法を用いる。画素電極としては、透過電極であってもよいし、反射電極であってもよい。そして、ラッチ部２５の保持電位によって選択された画素電位を面積的に重み付けした画素電極に通電し、重み付けした面積の組み合わせによって階調表示を行うようにする。

ここでは、理解を容易にするために、１つの画素（副画素）の画素電極の面積（画素面積）に２：１の重みを付けることによって２ビットで４階調を表現する面積階調法を例に挙げてより具体的に説明するものとする。

画素面積に２：１の重みを付ける構造としては、図５の（Ａ）に示すように、画素２０の画素電極を面積１の電極２０１と、当該電極２０１の２倍の面積（面積２）の電極２０２とに分割する構造が一般的である。しかし、図５の（Ａ）の構造の場合には、１画素の中心（重心）に対する各階調（表示画像）の中心（重心）が揃わない（一致しない）ために、階調表現の点で好ましくない。

１画素の中心に対する各階調の中心を揃える構造としては、図５の（Ｂ）に示すように、面積２の分割電極２０４の中心部を例えば矩形形状にくり抜き、そのくり抜いた矩形領域の中心部に面積１の分割電極２０３を配置する構造が考えられる。しかし、図５の（Ｂ）の構造の場合には、分割電極２０３の両側に位置する、分割電極２０４の連結部２０４_A，２０４_Bの幅が狭いため、分割電極２０４全体の反射面積が小さくなるとともに、連結部２０４_A，２０４_Bの辺りの液晶配向が難しい。

上述したように、面積階調で、無電界時に液晶分子が基板に対してほぼ垂直になるＶＡ（Vertical Aligned：垂直配向）モードにしようとすると、液晶分子に対する電圧のかかり方が、電極形状や電極サイズなどによって変わるため、良好に液晶配向させることが難しい。また、分割電極の面積比が反射率比になるとは限らないので階調設計が難しい。反射率は、分割電極の面積や液晶配向などによって決まる。図５の（Ａ）の構造の場合は、面積比が１：２であっても電極周辺の長さの比が１：２とはならない。従って、分割電極の面積比が反射率比になるとは限らない。

このような観点からすると、面積階調法を採用するに当たっては、階調の表現性と反射面積の有効活用を考える上では、図５の（Ｃ）に示すように、画素電極を例えば同じ面積（大きさ）の３つの電極２０５，２０６_A，２０６_Bに分割する、所謂、３分割の電極構成にするのが好ましい。

この３分割の電極構成の場合、中央の分割電極２０５を挟む上下２つの分割電極２０６_A，２０６_Bを組とし、当該組となる２つの分割電極２０６_A，２０６_Bを同時に駆動する。このとき、下位ビットには面積１の分割電極２０５を接続し、上位ビットには面積２の分割電極２０６_A，２０６_Bを接続する。これにより、２つの分割電極２０６_A，２０６_Bと中央の分割電極２０５との間で画素面積に２：１の重みを付けることができる。また、上位ビットの面積２の分割電極２０６_A，２０６_Bを２等分して中央の分割電極２０５を挟んで上下に配置していることで、１画素の中心（重心）に対する各階調の中心（重心）を揃えることができる。

ここで、３つの分割電極２０５，２０６_A，２０６_Bの各々について駆動回路と電気的にコンタクトを取るとすると、図５の（Ａ），（Ｂ）の構造に比べて金属配線のコンタクト数が増えるため画素サイズが大きくなり、高精細化の阻害要因となる。特に、画素２０毎にメモリ部を有するＭＩＰ方式の画素構成の場合には、図４から明らかなように、１つの画素２０内にトランジスタ等の多くの回路構成素子やコンタクト部が存在することになり、レイアウト面積的に余裕がないために、コンタクト部１個が画素サイズに大きく影響を及ぼす。

コンタクト数を減らすには、１個の分割電極２０５を挟むことによって互いの距離が離れた２つの分割電極２０６_A，２０６_B同士を電気的に結合する（結線する）画素構造とすれば良い。そして、図６に示すように、１つの駆動回路２０７_Aで１個の分割電極２０５を駆動し、他の１つの駆動回路２０７_Bで残りの２つの分割電極２０６_A，２０６_Bを同時に駆動するようにする。ここで、駆動回路２０７_A，２０７_Bは、図４に示した画素回路に相当する。

このように、２つの分割電極２０６_A，２０６_Bを１つの駆動回路２０７_Bによって駆動するようにすることにより、２つの分割電極２０６_A，２０６_Bを別々の駆動回路によって駆動する構成を採る場合に比べて画素２０の回路構成を簡略化できる利点がある。また、本例に係る面積階調法では、図７に示すように、３つの領域が全て消灯状態となる階調０、真ん中の領域のみが点灯状態となる階調１、上下の２つの領域が点灯状態となる階調２、及び、３つの領域が全て点灯状態となる階調３の計４階調を２ビットで表現することになる。

尚、ここでは、メモリ機能を有する画素として、画素毎にデータを記憶可能なメモリ部を持つＭＩＰ方式の画素を用いる場合を例に挙げたが、これは一例に過ぎない。メモリ機能を有する画素としては、ＭＩＰ方式の画素の他に、例えば、周知のメモリ性液晶を用いる画素を例示することができる。

＜３．実施形態の説明＞
以上説明した、階調表示方式として面積階調を用いる液晶表示装置にあっては、輝度を向上させるために、カラー画像を形成する単位となる１つの画素（絵素／ピクセル）を、ＲＧＢの３原色を表示する副画素に加えて、Ｗを表示する副画素を用いる構成を採ることを前提としている。

しかしながら、上述した階調表現方式を用いる表示装置にあっては、低ビットの面積階調であるために、通常の画素配列、即ち、ＲＧＢＷのストライプ状の画素配列では表示品質が悪化してしまう。また、反射型液晶表示装置の場合は、Ｗの副画素を加えることにより、外光の影響を大きく受けるため、蛍光灯などの一般的な光源下では、ＲＧＢ３原色の画素配列パターンの液晶表示装置に比べて黄色味が増すという問題が生じる。

そこで、本実施形態にあっては、１つの画素を３つの副画素で構成し、これら副画素のうちの少なくとも一部の画素にＷの副画素を配置する画素配列パターンとする。この画素配列パターンによれば、ＲＧＢのストライプ状の画素配列に比べて、表示品質を悪化させることなく、特に、文字などの細かいパターンの視認性を悪化させることなく、輝度の向上を図ることができる。

以下に、本実施形態に係る画素配列パターンの具体的な実施例について説明する。

（実施例１）
図８は、実施例１に係る画素配列パターンのＲＧＢＷの色配列を示す図である。図８に示すように、カラー画像を形成する単位となる１つの画素（絵素／ピクセル）７０は、３つの副画素から構成されている。ここでは、図面の簡略化のために、上下左右に隣接する４つの画素についての画素配列パターンを示している。また、本例では、１つの副画素の画素電極は、３分割された３つの分割電極から成る場合を例示している。以下の実施例においても同様である。

図８に示すように、実施例１に係る画素配列パターンは、ある画素行については、ＲＧＢの３つの副画素から成る画素と、ＲＧＷの３つの副画素から成る画素とが交互に配置された色配列となっている。また、隣りの画素行については、ＲＧＷの３つの副画素から成る画素と、ＲＧＢの３つの副画素から成る画素とが交互に配置された色配列の画素配列パターンとなっている。

これにより、ある画素列については、ＲＧＢの３つの副画素から成る画素と、ＲＧＷの３つの副画素から成る画素とが交互に配置された色配列となっている。また、隣りの画素列については、ＲＧＷの３つの副画素から成る画素と、ＲＧＢの３つの副画素から成る画素とが交互に配置された色配列の画素配列パターンとなっている。

すなわち、実施例１に係る画素配列パターンは、Ｗの副画素が、隣接する２つの画素において一方の画素にのみ配置された構成となっている。具体的には、画素列にあっては上下に隣接する２つの画素の一方にＷの副画素が配置され、画素行にあっては左右に隣接する２つの画素の一方にＷの副画素が配置された画素配列パターンとなっている。

この実施例１に係る画素配列パターンにおいて、文字「ａ」を表示したときの文字の表示状態を、ＲＧＢストライプ配列の画素配列パターンの場合と対比する形で図９、図１０、及び、図１１に示す。

これら３つの図のうち、最初の図（図９）には、白の背景色に対して黒色の文字「ａ」を表示したときの文字の表示状態を、真ん中の図（図１０）には、青の背景色に対して緑色の文字「ａ」を表示したときの文字の表示状態を、最後の図（図１１）には赤の背景色に対して黄色の文字「ａ」を表示したときの文字の表示状態をそれぞれ示している。以下の実施例においても同様である。

（実施例２）
図１２は、実施例２に係る画素配列パターンのＲＧＢＷの色配列を示す図である。

図１２に示すように、実施例２に係る画素配列パターンは、ＷＲＢの３つの副画素から成る画素と、ＷＧＢの３つの副画素から成る画素とが、上下左右に隣接する４つの画素の中心に関して点対称に配置された色配列となっている。このとき、Ｗの副画素及びＢの副画素は、列方向において連続するような配置関係となっている。

すなわち、実施例２に係る画素配列パターンは、Ｗの副画素及びＢの副画素が全ての画素に配置されるとともに、Ｗの副画素及びＢの副画素がストライプ状の画素配列となっている。ＲＧの副画素については、隣接する２つの画素において一方の画素にのみ配置された構成となっている。具体的には、画素列にあっては上下に隣接する２つの画素の一方にＲの副画素が、他方にＧの副画素がそれぞれ配置され、画素行にあっては左右に隣接する２つの画素の一方にＲの副画素が、他方にＧの副画素がそれぞれ配置された画素配列パターンとなっている。

この実施例２に係る画素配列パターンにおいて、文字「ａ」を表示したときの文字の表示状態を、ＲＧＢストライプ配列の画素配列パターンの場合と対比する形で図１３、図１４、及び、図１５に示す。

（実施例３）
図１６は、実施例３に係る画素配列パターンのＲＧＢＷの色配列を示す図である。

図１６に示すように、実施例３に係る画素配列パターンは、Ｗの副画素を２つ含む画素と、Ｗの副画素を１つ含む画素とが、上下左右に隣接する４つの画素の中心に関して点対称に配置された色配列となっている。このとき、Ｗの副画素を２つ含む画素にあっては、Ｗの２つの副画素によってＧの副画素を挟んだ構成となっており、Ｗの副画素を１つ含む画素にあっては、Ｒの副画素及びＢの副画素によってＷの副画素を挟んだ構成となっている。

この実施例３に係る画素配列パターンにおいて、文字「ａ」を表示したときの文字の表示状態を、ＲＧＢストライプ配列の画素配列パターンの場合と対比する形で図１７、図１８、及び、図１９に示す。

（実施例４）
図２０は、実施例４に係る画素配列パターンのＲＧＢＷの色配列を示す図である。

図２０に示すように、実施例４に係る画素配列パターンは、実施例３に係る画素配列パターン、即ち、Ｗの副画素を２つ含む画素と、Ｗの副画素を１つ含む画素とが、上下左右に隣接する４つの画素の中心に関して点対称に配置された画素配列パターンをベースとしている。そして、Ｗの副画素が全ての画素に配置されるとともに、３つの副画素の各々が異なる色を分割電極の単位で含む構成となっている。

具体的には、実施例４に係る画素配列パターンは、実施例３に係る画素配列パターンにおいて、Ｗの副画素を２つ含む画素、即ち、Ｗの２つの副画素によってＧの副画素を挟んで成る画素にあっては、Ｗの下側の分割電極に対応する領域についてＷがＲとＢに置き換えられ、Ｇの下側の分割電極に対応する領域についてＧがＷに置き換えられた構成となっている。

また、Ｗの副画素を１つ含む画素、即ち、Ｒの副画素及びＢの副画素によってＷの副画素を挟んで成る画素にあっては、Ｒ，Ｂの下側の分割電極に対応する領域についてＲとＢがＷに置き換えられ、Ｗの下側の分割電極に対応する領域についてＷがＧに置き換えられた構成となっている。このように、実施例４に係る画素配列パターンは、３つの副画素の全てが、Ｗを分割電極の単位で含む構成となっている。

この実施例４に係る画素配列パターンにおいて、文字「ａ」を表示したときの文字の表示状態を、ＲＧＢストライプ配列の画素配列パターンの場合と対比する形で図２１、図２２、及び、図２３に示す。

（実施例５）
図２４は、実施例５に係る画素配列パターンのＲＧＢＷの色配列を示す図である。

図２４に示すように、実施例５に係る画素配列パターンは、実施例２に係る画素配列パターン、即ち、Ｗの副画素及びＢの副画素が全ての画素に配置されるとともに、Ｗの副画素及びＢの副画素がストライプ状の画素配列となっている画素配列パターンをベースとしている。そして、Ｒの副画素については、真ん中の分割電極に対応する領域の色がＧに置き換えられ、Ｇの副画素については、真ん中の分割電極に対応する領域の色がＲに置き換えられた構成となっている。

すなわち、実施例５に係る画素配列パターンは、ＲとＧを分割電極の単位で含む副画素が、Ｗの副画素とＢの副画素との間に配置され、Ｇを真ん中の分割電極に対応させる副画素と、Ｒを真ん中の分割電極に対応させる副画素とが、隣接する２つの画素として配置された構成となっている。

この実施例５に係る画素配列パターンにおいて、文字「ａ」を表示したときの文字の表示状態を、ＲＧＢストライプ配列の画素配列パターンの場合と対比する形で図２５、図２６、及び、図２７に示す。

（実施例６）
図２８は、実施例６に係る画素配列パターンのＲＧＢＷの色配列を示す図である。

図２８に示すように、実施例６に係る画素配列パターンは、いずれの画素についても、ＲＧを副画素の単位で有し、ＧＷを分割電極の単位で有する構成となっている。具体的には、実施例６に係る画素配列パターンは、ＲＧの副画素がストライプ状の画素配列に成っているとともに、ＧＷを分割電極の単位で含む副画素が、ＲＧの副画素間に配置された構成となっている。

そして、実施例６に係る画素配列パターンは、Ｗを真ん中の分割電極に対応させる副画素及びＧを真ん中の分割電極に対応させる副画素が、上下左右に隣接する４つの画素の中心に関して点対称に配置された画素配列パターンとなっている。これにより、実施例６に係る画素配列パターンにあっては、Ｗを真ん中の分割電極に対応させる副画素と、Ｇを真ん中の分割電極に対応させる副画素とが、隣接する２つの画素として配置されることとなる。

この実施例６に係る画素配列パターンにおいて、文字「ａ」を表示したときの文字の表示状態を、ＲＧＢストライプ配列の画素配列パターンの場合と対比する形で図２９、図３０、及び、図３１に示す。

＜４．電子機器＞
以上説明した本開示の表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）として用いることが可能である。

先述した実施形態の説明から明らかなように、本開示の表示装置は、ＲＧＢのストライプ状の画素配列に比べて、表示品質を悪化させることなく、特に、文字などの細かいパターンの視認性を悪化させることなく、輝度の向上を図ることができる、という特徴を持っている。従って、あらゆる分野の電子機器において、その表示部として本開示の表示装置を用いることで、良好な画像表示を実現できる。

本開示の表示装置を表示部に用いる電子機器としては、例えば、デジタルカメラ、ビデオカメラ、ゲーム機器、ノート型パーソナルコンピュータなどを例示することができる。特に、本開示の表示装置は、電子書籍機器や電子腕時計等の携帯情報機器や、携帯電話機やＰＤＡ（Personal Digital Assistant）等の携帯通信機器などの電子機器において、その表示部として用いて好適なものである。

＜５．本開示の構成＞
尚、本開示は以下のような構成を採ることができる。
（１）記憶機能を持つ画素が配置されて成り、３原色の副画素に白の副画素を加えて１つの画素を構成し、階調表現方式として面積階調を用いるに当たって、
１つの画素が３つの副画素から成り、白を表示する副画素を少なくとも一部の画素に用いる表示装置。
（２）白を表示する副画素が、隣接する２つの画素において一方の画素に配置されている上記（１）に記載の表示装置。
（３）白を表示する副画素が、全ての画素に配置されている上記（１）に記載の表示装置。
（４）白を表示する副画素及び青を表示する副画素が、ストライプ状の画素配列となっており、
赤を表示する副画素及び緑を表示する副画素が、隣接する２つの画素として配置されている上記（３）に記載の表示装置。
（５）白を表示する２つの副画素によって緑を表示する副画素を挟んで成る画素と、赤を表示する副画素及び青を表示する副画素によって白を表示する副画素を挟んで成る画素とが、隣接する２つの画素として配置されている上記（３）に記載の表示装置。
（６）１つの副画素の電極が複数の分割電極から成り、当該複数の分割電極の面積の組合せによって階調表示を行う上記（１）から上記（５）のいずれかに記載の表示装置。
（７）前記３つの副画素のうちの少なくとも１つの副画素が、異なる色を分割電極の単位で含んでいる上記（６）に記載の表示装置。
（８）前記３つの副画素の全てが、白を分割電極の単位で含んでいる上記（７）に記載の表示装置。
（９）前記複数の分割電極が３つの分割電極から成り、真ん中の分割電極と、当該真ん中の分割電極を挟む２つの分割電極との面積の組合せによって階調表示を行う上記（６）から上記（８）のいずれかに記載の表示装置。
（１０）白を表示する副画素及び青を表示する副画素が、ストライプ状の画素配列となっており、
赤と緑を分割電極の単位で含む副画素が、白を表示する副画素と青を表示する副画素との間に配置されている上記（９）に記載の表示装置。
（１１）緑を真ん中の分割電極に対応させる副画素と、赤を真ん中の分割電極に対応させる副画素とが、隣接する２つの画素として配置されている上記（１０）に記載の表示装置。
（１２）赤を表示する副画素及び青を表示する副画素が、ストライプ状の画素配列となっており、
白と緑を分割電極の単位で含む副画素が、赤を表示する副画素と青を表示する副画素との間に配置されている上記（９）に記載の表示装置。
（１３）白を真ん中の分割電極に対応させる副画素と、緑を真ん中の分割電極に対応させる副画素とが、隣接する２つの画素として配置されている上記（１２）に記載の表示装置。
（１４）記憶機能を持つ画素が配置されて成り、３原色の副画素に白の副画素を加えて１つの画素を構成し、階調表現方式として面積階調を用いるに当たって、
１つの画素が３つの副画素から成り、白を表示する副画素を少なくとも一部の画素に用いる表示装置を有する電子機器。

１０・・・液晶表示装置、２０・・・画素、２１・・・液晶容量、２２〜２４・・・スイッチ素子、２５・・・ラッチ部、３０・・・画素アレイ部、４０・・・信号線駆動部、５０・・・制御線駆動部、６０・・・駆動タイミング発生部、７０・・・カラー画像を形成する単位となる１つの画素（単位画素）

Claims (14)

1. 記憶機能を持つ画素が配置されて成り、３原色の副画素に白の副画素を加えて１つの画素を構成し、階調表現方式として面積階調を用いるに当たって、
   １つの画素が３つの副画素から成り、白を表示する副画素を少なくとも一部の画素に用いる表示装置。
2. 白を表示する副画素が、隣接する２つの画素において一方の画素に配置されている請求項１に記載の表示装置。
3. 白を表示する副画素が、全ての画素に配置されている請求項１に記載の表示装置。
4. 白を表示する副画素及び青を表示する副画素が、ストライプ状の画素配列となっており、
   赤を表示する副画素及び緑を表示する副画素が、隣接する２つの画素として配置されている請求項３に記載の表示装置。
5. 白を表示する２つの副画素によって緑を表示する副画素を挟んで成る画素と、赤を表示する副画素及び青を表示する副画素によって白を表示する副画素を挟んで成る画素とが、隣接する２つの画素として配置されている請求項３に記載の表示装置。
6. １つの副画素の電極が複数の分割電極から成り、当該複数の分割電極の面積の組合せによって階調表示を行う請求項１に記載の表示装置。
7. 前記３つの副画素のうちの少なくとも１つの副画素が、異なる色を分割電極の単位で含んでいる請求項６に記載の表示装置。
8. 前記３つの副画素の全てが、白を分割電極の単位で含んでいる請求項７に記載の表示装置。
9. 前記複数の分割電極が３つの分割電極から成り、真ん中の分割電極と、当該真ん中の分割電極を挟む２つの分割電極との面積の組合せによって階調表示を行う請求項６に記載の表示装置。
10. 白を表示する副画素及び青を表示する副画素が、ストライプ状の画素配列となっており、
    赤と緑を分割電極の単位で含む副画素が、白を表示する副画素と青を表示する副画素との間に配置されている請求項９に記載の表示装置。
11. 緑を真ん中の分割電極に対応させる副画素と、赤を真ん中の分割電極に対応させる副画素とが、隣接する２つの画素として配置されている請求項１０に記載の表示装置。
12. 赤を表示する副画素及び青を表示する副画素が、ストライプ状の画素配列となっており、
    白と緑を分割電極の単位で含む副画素が、赤を表示する副画素と青を表示する副画素との間に配置されている請求項９に記載の表示装置。
13. 白を真ん中の分割電極に対応させる副画素と、緑を真ん中の分割電極に対応させる副画素とが、隣接する２つの画素として配置されている請求項１２に記載の表示装置。
14. 記憶機能を持つ画素が配置されて成り、３原色の副画素に白の副画素を加えて１つの画素を構成し、階調表現方式として面積階調を用いるに当たって、
    １つの画素が３つの副画素から成り、白を表示する副画素を少なくとも一部の画素に用いる表示装置を有する電子機器。

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