JP2017107175A - 表示装置 - Google Patents

Abstract

【課題】面積階調法を適用した構成において、各画素におけるセグメントを単純かつコンパクトに配置した表示装置を提供する。【解決手段】それぞれ異なる色を表示する第１乃至第４副画素を有する単位画素を備え、前記第１乃至第４副画素は、それぞれ３ビットの階調を表示するための第１乃至第３セグメントを備え、前記第１セグメントは、第１乃至第４辺を有する四角形の領域であり、前記第２セグメントは、前記第１セグメントよりも前記単位画素の幾何学中心に近接する側に位置し、前記第１セグメントの交差する前記第１辺及び前記第２辺に沿って形成されたＬ字形の領域であり、前記第３セグメントは、前記第１セグメントよりも前記幾何学中心から離れる側に位置し、前記第１セグメントの交差する前記第３辺及び前記第４辺に沿って形成されたＬ字形の領域である、表示装置。【選択図】 図６

Description

本発明の実施形態は、表示装置に関する。

近年、画素内にデータを記憶可能なメモリ部を有する、所謂、ＭＩＰ(Memory In Pixel)方式を採用した表示装置が種々提案されている。このような表示装置における階調表現方式として、１つの画素を複数の領域（セグメント）に分割し、これらの領域の面積の組み合わせによって階調表示を実現する、面積階調法が知られている。

面積階調法においては、分割された領域の各々において、対応する形状の画素電極が配置される。この画素電極の面積（セグメントの面積）は、対応すべき階調に応じた大きさを有しており、多階調を実現すべく各単位画素にてセグメント数が増すと、セグメントの形状や配置が複雑化するおそれがある。

特開２０１３−１８６２９４号公報 特開２０１４−１８６２８３号公報

本実施形態の目的は、面積階調法を適用した構成において、各画素におけるセグメントを単純かつコンパクトに配置した表示装置を提供することにある。

本実施形態によれば、
それぞれ異なる色を表示する第１乃至第４副画素を有する単位画素を備え、前記第１乃至第４副画素は、それぞれ３ビットの階調を表示するための第１乃至第３セグメントを備え、前記第１セグメントは、第１乃至第４辺を有する四角形の領域であり、前記第２セグメントは、前記第１セグメントよりも前記単位画素の幾何学中心に近接する側に位置し、前記第１セグメントの交差する前記第１辺及び前記第２辺に沿って形成されたＬ字形の領域であり、前記第３セグメントは、前記第１セグメントよりも前記幾何学中心から離れる側に位置し、前記第１セグメントの交差する前記第３辺及び前記第４辺に沿って形成されたＬ字形の領域である、表示装置が提供される。

図１は、表示装置ＤＳＰの構成例を示す図である。 図２は、図１に示したセグメントＳＧの構成例を示す図である。 図３は、ＭＩＰ方式を適用したセグメントＳＧの動作を説明するためのタイミングチャートを示す図である。 図４は、表示パネルＰＮＬの断面を示す図である。ここでは、説明に必要な構成のみを図示している。 図５は、図４に示した第１基板ＳＵＢ１の断面を示す図である。 図６は、単位画素ＰＸの第１構成例を示す図である。 図７は、図６に示した各セグメントに対応する画素回路ＣＲのレイアウトの一例を示す図である。 図８は、画素電極ＰＥと画素回路ＣＲとの接続関係の一例を示す図である。 図９は、本実施形態の第１構成例における階調表示の状態を示す図である。 図１０は、図６に示した構成の単位画素ＰＸにおいて、画素電極ＰＥと画素回路ＣＲとの接続関係の他の例を示す図である。 図１１は、単位画素ＰＸの第２構成例を示す図である。 図１２は、全てのセグメントがオン状態である場合の単位画素ＰＸの輝度中心を示す図である。 図１３は、図１１に示した構成の単位画素ＰＸにおいて画素電極ＰＥと画素回路ＣＲとの接続関係の一例を示す図である。 図１４は、本実施形態の第２構成例における階調表示の状態を示す図である。 図１５は、図１４に図示した階調値Ｌ１の場合の単位画素の輝度中心を示す図である。 図１６は、図１４に図示した階調値Ｌ４の場合の単位画素の輝度中心を示す図である。 図１７は、画素回路ＣＲのレイアウトの他の例を示す図である。 図１８は、図１１に示した構成の単位画素ＰＸにおいて画素電極ＰＥと図１７に示した画素回路ＣＲとの接続関係の一例を示す図である。 図１９は、画素電極ＰＥと図１７に示した画素回路ＣＲとの接続関係の他の例を示す図である。 図２０は、遮光層ＢＭの一構成例を示す図である。 図２１は、単位画素ＰＸの第３構成例を示す図である。 図２２は、単位画素ＰＸの比較例を示す図である。

以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

本実施形態においては、表示装置の一例として、液晶表示装置を開示する。この表示装置は、例えば、スマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に適用可能である。なお、本実施形態にて開示する主要な構成は、有機エレクトロルミネッセンス（ＥＬ）表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、或いはエレクトロクロミズムを応用した表示装置などにも適用可能である。

図１は、表示装置ＤＳＰの構成例を示す図である。図示した例では、表示装置ＤＳＰは、表示パネルＰＮＬ、駆動部ＤＲなどを備えている。

表示パネルＰＮＬは、画像を表示する表示領域ＤＡ、及び、表示領域ＤＡを囲む額縁状の非表示領域ＮＤＡを備えている。表示パネルＰＮＬは、表示領域ＤＡにおいて、信号線ＳＬ、制御線ＣＬ、単位画素ＰＸ、図示しない各種電圧を伝送するための配線や電源線などを備えている。複数の信号線ＳＬは、第１方向Ｘに並んでいる。複数の制御線ＣＬは、第１方向Ｘに交差する第２方向Ｙに並んでいる。複数の単位画素ＰＸは、第１方向Ｘ及び第２方向Ｙによって規定されるＸ−Ｙ平面において、マトリクス状に配列されている。

単位画素ＰＸは、カラー画像を構成する最小単位である。後に詳述するが、単位画素ＰＸは、複数の副画素Ｐによって構成されている。一例では、１つの単位画素ＰＸは、副画素Ｐとして、赤色を表示する副画素、緑色を表示する副画素、及び、青色を表示する副画素を備えている。また、単位画素ＰＸは、上記の３色の副画素の他に、白色などの他の色を表示する副画素を備えていても良い。各副画素Ｐは、複数のセグメント（以下、単に画素と称する場合もある）ＳＧによって構成されている。

セグメントＳＧは、制御線ＣＬ及び信号線ＳＬに接続された画素回路ＣＲ、及び、画素回路ＣＲに接続された画素電極ＰＥを備えている。画素電極ＰＥは、セグメントＳＧとほぼ同一の形状を有している。つまり、セグメントＳＧの面積とは、画素を平面視した時の画素電極ＰＥの設置面積のことを言う。セグメントＳＧ、あるいは、画素電極ＰＥが設置された領域は、表示に寄与する領域に相当する。

このような表示パネルＰＮＬは、一例では、外光や補助光といった表示面側からの入射光を各セグメントＳＧの画素電極ＰＥで選択的に反射させることで画像を表示する反射表示機能を備えた反射型である。なお、表示パネルＰＮＬは、別途配置したバックライトユニットからの光を各セグメントＳＧで選択的に透過させることで画像を表示する透過表示機能を備えた透過型であっても良いし、透過表示機能及び反射表示機能を備えた半透過型であっても良い。

駆動部ＤＲは、信号線駆動部Ｄ１及び制御線駆動部Ｄ２を備えている。駆動部ＤＲは、表示パネルＰＮＬの非表示領域ＮＤＡに形成されていても良いし、表示パネルＰＮＬに実装されるＩＣチップに内蔵されていても良いし、表示パネルＰＮＬに接続されるフレキシブルプリント回路基板に形成されていても良い。

信号線ＳＬのそれぞれは、信号線駆動部Ｄ１に接続されている。信号線駆動部Ｄ１は、例えば、所定の階調に対応した信号電位を、対応する信号線ＳＬに出力する。制御線ＣＬのそれぞれは、制御線駆動部Ｄ２に接続されている。制御線駆動部Ｄ２は、セグメントＳＧへの信号電位の書込動作を制御するための制御信号を、対応する制御線ＣＬに出力する。なお、駆動部ＤＲは、さらに、駆動タイミング発生回路や電源回路などを備えていても良い。

図２は、図１に示したセグメントＳＧの構成例を示す図である。本実施形態においては、セグメントＳＧは、画素内に画素信号等のデータを記憶可能なメモリ部を有する、所謂、ＭＩＰ(Memory In Pixel)方式を採用した構成を有している。このような構成によれば、画素内のメモリ部に２値のデータ（論理“１”／論理“０”）を記憶し、この２値のデータに基づいて、セグメントＳＧのオン状態及びオフ状態を実現できる。また、面積が同一または異なる複数のセグメントＳＧによって１つの副画素Ｐを構成し、これら複数のセグメントＳＧのオン／オフの組み合わせによってオン状態の面積を変化させる。このようにオン状態の各セグメントの面積の違いによって各副画素での階調表示が実現される。かかる階調表現方式は、面積階調法とも称される。ここで、「面積階調法」とは、一例として、画素電極の面積比を２^０、２^１、２^２、…、２^ｎ−１、という具合に重み付けしたＮ個のセグメントＳＧで２^ｎ個の階調を表現する階調表現方式である。なお、本実施形態で述べるセグメントＳＧの面積とは、実質的に、各セグメントＳＧに設けられた画素電極ＰＥの面積に相当する。つまり、「セグメントＳＧの面積」は、「画素電極ＰＥの面積」と読み替えることができる。

メモリ表示モードの場合、メモリ部に保持されているデータを用いるため、階調を反映した信号電位の書込み動作をフレーム周期で実行する必要がない。そのため、メモリ表示モードの場合は、表示装置の消費電力を低減することができる。

また、表示領域ＤＡに表示される表示画面のうち、一部だけを書き換えたい、というニーズがある。この場合、部分的に画素の信号電位を書き換えれば良い。すなわち、書き換える必要のある画素のみにデータを転送し、書き換え不要の画素についてはデータを転送する必要がなくなる。したがって、データ転送量を減らすことができるため、表示装置の更なる省電力化を図ることができる、という利点もある。

図示したように、１つのセグメントＳＧは、液晶容量ＣＬＣ、及び、画素回路ＣＲを備えている。液晶容量ＣＬＣは、画素電極ＰＥと共通電極ＣＥとの間で発生する液晶層ＬＣの容量成分を意味している。画素電極ＰＥは、セグメントＳＧの各々に位置し、画素回路ＣＲと電気的に接続されている。共通電極ＣＥは、複数の画素電極ＰＥと対向している。この共通電極ＣＥには、コモン電圧Ｖｃｏｍが印加される。

画素回路ＣＲは、３つのスイッチＳＷ１〜ＳＷ３、及び、ラッチ部ＬＴを備えている。
スイッチＳＷ１は、例えば、ＮｃｈＭＯＳトランジスタによって構成されている。スイッチＳＷ１は、その一端が信号線ＳＬに接続され、その他端がラッチ部ＬＴに接続されている。スイッチＳＷ１のオン・オフは、制御線ＣＬから供給される制御信号によって制御される。すなわち、スイッチＳＷ１は、図１の制御線駆動部Ｄ２から制御線ＣＬを介して制御信号φＶが与えられることによってオン（閉）状態となり、図１の信号線駆動部Ｄ１から信号線ＳＬを介して供給されるデータ（階調に対応した信号電位）ＳＩＧを取り込む。

ラッチ部ＬＴは、互いに逆向きに並列接続されたインバータＩＶ１及びＩＶ２を備えている。インバータＩＶ１及びＩＶ２の各々は、例えば、ＣＭＯＳインバータによって構成されている。ラッチ部ＬＴは、上記のメモリ部を構成し、スイッチＳＷ１によって取り込まれたデータＳＩＧに応じた電位を保持（ラッチ）する。

スイッチＳＷ２及びＳＷ３の各々は、例えば、ＮｃｈＭＯＳトランジスタ及びＰｃｈＭＯＳトランジスタが並列に接続されてなるトランスファスイッチによって構成されているが、他の構成のトランジスタを用いて構成することも可能である。スイッチＳＷ２の一端には、コモン電圧Ｖｃｏｍと逆相の電圧ＸＦＲＰが与えられる。スイッチＳＷ３の一端には、コモン電圧Ｖｃｏｍと同相の電圧ＦＲＰが与えられる。スイッチＳＷ２及びＳＷ３の各々の他端は、互いに接続され、且つ、画素電極ＰＥと電気的に接続され、画素回路ＣＲの出力ノードＮｏｕｔとなる。スイッチＳＷ２及びＳＷ３は、ラッチ部ＬＴの保持電位の極性に応じていずれか一方がオン状態となる。これにより、共通電極ＣＥにコモン電圧Ｖｃｏｍが印加されている画素電極ＰＥに対して、同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが印加される。

図３は、ＭＩＰ方式を適用したセグメントＳＧの動作を説明するためのタイミングチャートを示す図である。ここでは、液晶層ＬＣに対して電圧が印加されない状態で黒を表示するノーマリーブラックモードを適用した場合を例に説明する。

画素回路ＣＲにおいては、スイッチＳＷ１に対して制御信号φＶが与えられたタイミングで、信号線ＳＬに供給されたデータＳＩＧを取り込み、取り込んだデータＳＩＧに応じた電位をラッチ部ＬＴで保持する。論理“０”に相当するデータＳＩＧを取り込んだ場合には、ラッチ部ＬＴの保持電位は負極性となる。この場合、スイッチＳＷ２はオフ（開）状態であって、スイッチＳＷ３がオン（閉）状態となり、画素電極ＰＥに対してコモン電圧Ｖｃｏｍと同相の電圧ＦＲＰが印加される。これにより、画素電極ＰＥの画素電位は、共通電極のコモン電圧Ｖｃｏｍと同等となる。このため、液晶層ＬＣに対して電圧が印加されず、セグメントＳＧは黒を表示する。

一方、画素回路ＣＲにおいて、論理“１”に相当するデータＳＩＧを取り込んだ場合には、ラッチ部ＬＴの保持電位は正極性となる。この場合、スイッチＳＷ３はオフ（開）状態であって、スイッチＳＷ２がオン（閉）状態となり、画素電極ＰＥに対してコモン電圧Ｖｃｏｍと逆相の電圧ＸＦＲＰが印加される。これにより、画素電極ＰＥの画素電位と、共通電極のコモン電圧Ｖｃｏｍとの間に電位差が生ずる。つまり、液晶層ＬＣに電圧が印加される。このため、液晶層ＬＣを透過する光が変調され、その一部が表示に寄与するため、セグメントＳＧは白を表示する。
一例では、セグメントＳＧが黒を表示する状態は、セグメントＳＧのオフ状態に相当し、セグメントＳＧが白を表示する状態は、セグメントＳＧのオン状態に相当する。

このように、ＭＩＰ方式を適用した構成においては、ラッチ部ＬＴの保持電位の極性に応じてスイッチＳＷ２及びＳＷ３のいずれか一方がオン状態となることにより、画素電極ＰＥに対して、同相の電圧ＦＲＰまたは逆相の電圧ＸＦＲＰが印加される。つまり、画素回路ＣＲは、画素電極ＰＥに対して２値の階調に対応した信号電位のいずれかを供給する。これにより、セグメントＳＧには常に一定電圧が印加されることになるため、シェーディングを抑制することができる。

なお、上述した例では、セグメントＳＧが内蔵するメモリとして、ＳＲＡＭ（Static Random Access Memory）を用いる場合を例に説明したが、この例に限らず、ＤＲＡＭ（Dynamic Random Access Memory）などの他の構成を適用しても良い。

次に、反射型の表示パネルＰＮＬの構成例について説明する。

図４は、表示パネルＰＮＬの断面を示す図である。ここでは、説明に必要な構成のみを図示している。

表示パネルＰＮＬは、第１基板ＳＵＢ１、第２基板ＳＵＢ２、液晶層ＬＣ、及び、光学素子ＯＤを備えている。
第１基板ＳＵＢ１は、第１絶縁基板１０、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。なお、図示しないが、第１基板ＳＵＢ１は、図１に示した制御線ＣＬや信号線ＳＬなどの各種配線に加えて、上記の画素回路ＣＲなどを備えている。画素電極ＰＥは、第１絶縁基板１０の第２基板ＳＵＢ２と対向する側に位置している。画素電極ＰＥは、反射電極に相当し、アルミニウムや銀などの光反射性を有する金属材料によって形成された反射層を含んでいる。第１配向膜ＡＬ１は、画素電極ＰＥを覆っている。

第２基板ＳＵＢ２は、第２絶縁基板２０、遮光層ＢＭ、カラーフィルタ層ＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。遮光層ＢＭは、第２絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置している。図示した例では、遮光層ＢＭは、隣り合う画素電極ＰＥの隙間に対向している。カラーフィルタ層ＣＦは、第２絶縁基板２０の第１基板ＳＵＢ１と対向する側に位置し、それらの一部が遮光層ＢＭと重なっている。カラーフィルタ層ＣＦは、詳述しないが、赤色カラーフィルタ、緑色カラーフィルタ、及び、青色カラーフィルタを含んでいる。赤色カラーフィルタは、赤色を表示する副画素に配置される。緑色カラーフィルタは、緑色を表示する副画素に配置される。青色カラーフィルタは、青色を表示する副画素に配置される。なお、カラーフィルタ層ＣＦは、白色などの他の色のカラーフィルタ、あるいは、透明層を含んでいても良い。オーバーコート層ＯＣは、カラーフィルタ層ＣＦを覆っている。共通電極ＣＥは、オーバーコート層ＯＣの第１基板ＳＵＢ１と対向する側に位置している。共通電極ＣＥは、複数の画素電極ＰＥと対向している。共通電極ＣＥは、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成されている。第２配向膜ＡＬ２は、共通電極ＣＥを覆っている。

なお、第２基板ＳＵＢ２において、互いに異なる色を表示する副画素の境界においては、異なる色の複数のカラーフィルタを積層する構成も採用可能である。これにより、境界部分の透過率を低減させることができるため、遮光層ＢＭを省略できる。モノクロ表示タイプの表示パネルＰＮＬにおいては、カラーフィルタ層ＣＦは省略される。

液晶層ＬＣは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に位置した液晶分子ＬＭを含んでいる。

光学素子ＯＤは、第２基板ＳＵＢ２の液晶層ＬＣに接する面とは反対側に位置している。光学素子ＯＤは、例えば散乱層ＦＳ、位相差板ＲＴ、偏光板ＰＬなどを備えている。散乱層ＦＳは第２絶縁基板２０に接着され、位相差板ＲＴは散乱層ＦＳに積層され、偏光板ＰＬは位相差板ＲＴに積層されている。なお、光学素子ＯＤの構成は、図示した例に限らない。

散乱層ＦＳは、特定方向からの入射光を散乱させる異方性散乱層である。図示した例では、散乱層ＦＳは、図中の光源ＬＳ側からの入射光をほとんど散乱させずに透過し、特定方向、つまり、画素電極ＰＥでの反射光を散乱させる機能を有している。なお、散乱層ＦＳは、拡散範囲の拡大、虹色の防止などの目的のために複数枚を積層することが望ましい。位相差板ＲＴは、１／４波長板としての機能を有している。一例では、位相差板ＲＴは、１／４波長板と１／２波長板とを積層した積層体であり、波長依存性を低減し、カラー表示に利用される波長範囲において所望の位相差が得られるように構成されている。

このような表示パネルＰＮＬにおいて、光源ＬＳに近接する側が表示面側に相当する。図示した例では、光学素子ＯＤの表面が表示面に相当するが、光学素子ＯＤの表面にカバー部材が配置された場合には、カバー部材の表面が表示面に相当する。
上記のセグメントがオン状態の場合、光源ＬＳから表示パネルＰＮＬに入射した光は、画素電極ＰＥで反射された後に液晶層ＬＣを通り、光学素子ＯＤを透過する。このため、オン状態では、白、または、カラーフィルタ層ＣＦの色が表示される。一方、セグメントがオフ状態の場合、光源ＬＳから表示パネルＰＮＬに入射した光は、画素電極ＰＥで反射された後に液晶層ＬＣを通り、光学素子ＯＤで吸収される。このため、オフ状態では、黒が表示される。

図５は、図４に示した第１基板ＳＵＢ１の断面を示す図である。ここでは、図２に示したスイッチＳＷ１、及び、出力ノードＮｏｕｔとなるノード電極ＥＮと画素電極ＰＥの断面を示している。

すなわち、スイッチＳＷ１は、半導体層ＳＣ、ゲート電極ＧＥ、ソース・ドレインに相当する第１電極Ｅ１１及び第２電極Ｅ１２を備えている。半導体層ＳＣは、第１絶縁基板１０の上に位置し、第１絶縁膜１１によって覆われている。ゲート電極ＧＥは、第１絶縁膜１１の上に位置し、第２絶縁膜１２によって覆われている。第１電極Ｅ１１及び第２電極Ｅ１２は、第２絶縁膜１２の上に位置し、それぞれ半導体層ＳＣにコンタクトし、第３絶縁膜１３によって覆われている。ゲート電極ＧＥ、第１電極Ｅ１１、及び、第２電極Ｅ１２は、それぞれ図２に示した制御線ＣＬ、信号線ＳＬ、及び、ラッチ部ＬＴと電気的に接続されている。

ノード電極ＥＮは、図２に示したスイッチＳＷ２及びＳＷ３の各々の他端に接続された電極である。ノード電極ＥＮは、第２絶縁膜１２の上に位置し、第３絶縁膜１３によって覆われている。

画素電極ＰＥは、第３絶縁膜１３の上に位置し、第１配向膜ＡＬ１によって覆われている。画素電極ＰＥは、第３絶縁膜１３を貫通するコンタクトホールＣＨを介してノード電極ＥＮにコンタクトしている。

第１絶縁膜１１及び第２絶縁膜１２は、シリコン窒化物やシリコン酸化物などの無機系材料によって形成されている。第３絶縁膜１３は、樹脂などの有機系材料によって形成されている。なお、スイッチＳＷ１やノード電極ＥＮを含む画素回路ＣＲは、第１絶縁基板１０と第３絶縁膜１３との間に位置している。本実施形態では、第３絶縁膜１３は、画素回路ＣＲと画素電極ＰＥとの間に位置する単層の有機絶縁膜に相当する。つまり、画素電極ＰＥは、他の層の中継電極を介することなく、ノード電極ＥＮと直接接続されている。このため、製造プロセスを簡略化することができる。本実施形態において、画素電極ＰＥとノード電極ＥＮとが接続される部分を接続部ＣＴと称する。

次に、本実施形態で適用可能な単位画素ＰＸの構成例について説明する。

≪第１構成例≫
図６は、単位画素ＰＸの第１構成例を示す図である。単位画素ＰＸは、４つの副画素Ｐ１乃至Ｐ４を有している。副画素Ｐ１と副画素Ｐ２とは、第１方向Ｘに沿って隣り合って並んでいる。副画素Ｐ３と副画素Ｐ４とは、第１方向Ｘに沿って隣り合って並んでいる。また、副画素Ｐ１と副画素Ｐ３とは、第２方向Ｙに沿って隣り合って並んでいる。副画素Ｐ２と副画素Ｐ４とは、第２方向Ｙに沿って隣り合って並んでいる。副画素Ｐ１乃至Ｐ４は、それぞれ異なる色を表示する。一例では、副画素Ｐ１は緑色（Ｇ）を表示し、副画素Ｐ２は赤色（Ｒ）を表示し、副画素Ｐ３は青色（Ｂ）を表示し、副画素Ｐ４は白色（Ｗ）を表示する。このようなカラー表示は、図４を参照して説明した通り、副画素Ｐ１乃至Ｐ４の各々に対応する色のカラーフィルタを、副画素Ｐ１乃至Ｐ４における各々の画素電極ＰＥと対向して配置することで実現される。なお、自発光型の表示装置においては、副画素Ｐ１乃至Ｐ４の各々が対応する色に発光する発光素子を具備することで実現される。

このような単位画素ＰＸは、第１方向ＸにＬＸの長さを有し、第２方向ＹにＬＹの長さを有する。単位画素ＰＸは、一例では、長さＬＸと長さＬＹとが等しい正方形状に構成されている。また、図示した例では、副画素Ｐ１乃至Ｐ４の各々は、第１方向ＸにＬＸ／２の長さを有し、第２方向ＹにＬＹ／２の長さを有する。長さＬＸ／２は、長さＬＹ／２と等しい。副画素Ｐ１乃至Ｐ４の各々は、正方形状に構成されている。また、副画素Ｐ１乃至Ｐ４の各々は、それぞれ等しい面積を有している。ここで、単位画素ＰＸにおいて、第１方向Ｘに延出する直線を境界線Ｂ１とし、第２方向Ｙに延出する直線を境界線Ｂ２とする。境界線Ｂ１は、副画素Ｐ１と副画素Ｐ３との間に位置し、且つ、副画素Ｐ２と副画素Ｐ４との間に位置する。境界線Ｂ２は、副画素Ｐ１と副画素Ｐ２との間に位置し、且つ、副画素Ｐ３と副画素Ｐ４との間に位置する。単位画素ＰＸの幾何学中心ＰＸＣは、境界線Ｂ１及びＢ２の交点として定義する。また、別の観点では、単位画素ＰＸの幾何学中心ＰＸＣは、単位画素ＰＸの外周に規定される四角形（図示した例では正方形）の２本の対角線（図中の点線）の交点として定義することもできる。

単位画素ＰＸにおいて、副画素Ｐ１乃至Ｐ４のそれぞれは、同様の構成を有している。図示した例では、境界線Ｂ１に対して、副画素Ｐ１及びＰ２は、副画素Ｐ３及びＰ４と、線対称の構成を有している。同様に、境界線Ｂ２に対して、副画素Ｐ１及びＰ３は、副画素Ｐ２及びＰ４と、線対称の構成を有している。また、副画素Ｐ１及び副画素Ｐ４は、幾何学中心ＰＸＣについて点対称の構成を有している。同様に、副画素Ｐ２及び副画素Ｐ３は、幾何学中心ＰＸＣについて点対称の構成を有している。各副画素の構成について、以下により詳細に説明する。なお、ここでは、副画素Ｐ１を例に説明し、他の副画素についての詳細な説明を省略する。

すなわち、副画素Ｐ１は、３ビットの階調を表示するための３つのセグメントＳＧ１１乃至ＳＧ１３を備えている。

セグメントＳＧ１１は、副画素Ｐ１における中央部に位置した四角形の領域に相当する。中央部とは、副画素Ｐ１の第２方向Ｙに沿った長さＬＹ／２の中間点、あるいは、第２方向Ｙに沿って境界線Ｂ１からの距離がＬＹ／４となる位置Ｐ１Ｃを含む領域である。セグメントＳＧ１１は、第１方向Ｘに沿った一対の辺１１Ａ及び１１Ｂと、第２方向Ｙに沿った一対の辺１１Ｃ及び１１Ｄとを有している。

セグメントＳＧ１２は、セグメントＳＧ１１よりも幾何学中心ＰＸＣに近接する側に位置している。セグメントＳＧ１２は、辺１１Ａ及び１１Ｃに沿って形成されたＬ字形の領域に相当する。セグメントＳＧ１２の面積は、セグメントＳＧ１１の面積よりも大きい。セグメントＳＧ１２は、辺１１Ｃに沿ったサブエリアＡ１２を有している。このようなセグメントＳＧ１２は、境界線Ｂ１を挟んで副画素Ｐ３と隣り合い、また、境界線Ｂ２を挟んで副画素Ｐ２と隣り合う。

セグメントＳＧ１１及びＳＧ１２を合わせた四角形の領域は、セグメントＳＧ１１の四角形の領域の相似形である。

セグメントＳＧ１３は、セグメントＳＧ１１よりも幾何学中心ＰＸＣから離れる側に位置している。セグメントＳＧ１３は、辺１１Ｂ及び１１Ｄに沿って形成されたＬ字形の領域に相当する。また、セグメントＳＧ１３は、辺１１Ｂを超えて第１方向Ｘに延出し、セグメントＳＧ１２の一部と隣接している。さらに、セグメントＳＧ１３は、辺１１Ｄを超えて第２方向Ｙに延出し、セグメントＳＧ１２の一部と隣接している。セグメントＳＧ１３の面積は、セグメントＳＧ１２の面積よりも大きい。セグメントＳＧ１３は、辺１１Ｄに沿ったサブエリアＡ１３を有している。このようなセグメントＳＧ１３は、セグメントＳＧ１２とでセグメントＳＧ１１を囲んでいる。

セグメントＳＧ１１、セグメントＳＧ１２、及び、セグメントＳＧ１３を合わせた四角形の領域は、セグメントＳＧ１１の四角形の領域の相似形である。

副画素Ｐ１の中央部においては、セグメントＳＧ１１を中心として、３つのセグメントＳＧ１１乃至ＳＧ１３が第１方向Ｘに沿って並んでいる。図示した例では、サブエリアＡ１３、セグメントＳＧ１１、及び、サブエリアＡ１２が第１方向Ｘに沿ってこの順に並んでいる。

セグメントＳＧ１１、セグメントＳＧ１２、及び、セグメントＳＧ１３の面積比は、例えば、１：２：４（＝２^０：２^１：２^２）である。本実施形態においてかかる面積比は、各セグメントにおいて実質的に表示に寄与する領域の面積のみに基づくものであり、表示に寄与しない接続部ＣＴや遮光層ＢＭと重なる領域の面積は含まれない。他方、接続部を含む各セグメントの面積比を１：２：４と設定する構成も採用可能である。なお、セグメントＳＧ１１乃至ＳＧ１３の面積比の組み合わせは、上記の例に限定されるものではない。

セグメントＳＧ１１は、３ビットの面積階調における最下位のビット（例えば２^０）に相当する表示領域である。セグメントＳＧ１３は、３ビットの面積階調における最上位のビット（例えば２^２）に相当する表示領域である。セグメントＳＧ１２は、３ビットの面積階調における中間のビット（例えば２¹）に相当する表示領域である。これらのセグメントＳＧ１１乃至ＳＧ１３の組み合わせにより、３ビットの面積階調表示が可能となる。

同様に、副画素Ｐ２はセグメントＳＧ２１乃至２３を備え、副画素Ｐ３はセグメントＳＧ３１乃至３３を備え、副画素Ｐ４はセグメントＳＧ４１乃至４３を備えている。セグメントＳＧ１２、ＳＧ２２、ＳＧ３２、ＳＧ４２は、最も幾何学中心ＰＸＣの近くに位置している。セグメントＳＧ１２は、境界線Ｂ２を挟んでセグメントＳＧ２２と隣り合い、境界線Ｂ１を挟んでセグメントＳＧ３２と隣り合う。セグメントＳＧ４２は、境界線Ｂ２を挟んでセグメントＳＧ３２と隣り合い、境界線Ｂ１を挟んでセグメントＳＧ２２と隣り合う。セグメントＳＧ１３、ＳＧ２３、ＳＧ３３、ＳＧ４３は、最も幾何学中心ＰＸＣから遠くに位置している。セグメントＳＧ１３は、境界線Ｂ２を挟んでセグメントＳＧ２３と隣り合い、境界線Ｂ１を挟んでセグメントＳＧ３３と隣り合う。セグメントＳＧ４３は、境界線Ｂ２を挟んでセグメントＳＧ３３と隣り合い、境界線Ｂ１を挟んでセグメントＳＧ２３と隣り合う。セグメントＳＧ１１は、セグメントＳＧ１２及びＳＧ２２を挟んでセグメントＳＧ２１と隣り合い、セグメントＳＧ１２及びＳＧ３２を挟んでセグメントＳＧ３１と隣り合う。セグメントＳＧ４１は、セグメントＳＧ３２及びＳＧ４２を挟んでセグメントＳＧ３１と隣り合い、セグメントＳＧ４２及びＳＧ２２を挟んでセグメントＳＧ２１と隣り合う。

単位画素ＰＸを構成する１２個のセグメントの位置関係について、他の観点から述べると、以下の通りである。すなわち、第１方向Ｘに並ぶ副画素Ｐ１及びＰ２に着目すると、副画素Ｐ１の３つのセグメントＳＧ１１乃至ＳＧ１３は、境界線Ｂ２について、副画素Ｐ２の３つのセグメントＳＧ２１乃至２３とそれぞれ線対称に設けられている。また、第２方向Ｙに並ぶ副画素Ｐ１及びＰ３に着目すると、副画素Ｐ１の３つのセグメントＳＧ１１乃至ＳＧ１３は、境界線Ｂ１について、副画素Ｐ３の３つのセグメントＳＧ３１乃至３３とそれぞれ線対称に設けられている。また、副画素Ｐ１及びＰ４に着目すると、副画素Ｐ１の３つのセグメントＳＧ１１乃至ＳＧ１３は、幾何学中心ＰＸＣについて、副画素Ｐ４の３つのセグメントＳＧ４１乃至４３とそれぞれ点対称に設けられている。

また、副画素Ｐ２において、セグメントＳＧ２２及びＳＧ２３は、それぞれサブエリアＡ２２及びＡ２３を有している。副画素Ｐ３において、セグメントＳＧ３２及びＳＧ３３は、それぞれサブエリアＡ３２及びＡ３３を有している。副画素Ｐ４において、セグメントＳＧ４２及びＳＧ４３は、それぞれサブエリアＡ４２及びＡ４３を有している。

副画素Ｐ２の中央部においては、セグメントＳＧ２１を中心として、３つのセグメントＳＧ２１乃至ＳＧ２３が第１方向Ｘに沿って並んでいる。図示した例では、サブエリアＡ２２、セグメントＳＧ２１、及び、サブエリアＡ２３は、第１方向Ｘに沿ってこの順に並んでいる。また、サブエリアＡ２２、セグメントＳＧ２１、及び、サブエリアＡ２３は、サブエリアＡ１３、セグメントＳＧ１１、及び、サブエリアＡ１２と同一直線上に位置している。

副画素Ｐ３の中央部においては、セグメントＳＧ３１を中心として、３つのセグメントＳＧ３１乃至ＳＧ３３が第１方向Ｘに沿って並んでいる。図示した例では、サブエリアＡ３３、セグメントＳＧ３１、及び、サブエリアＡ３２は、第１方向Ｘに沿ってこの順に並んでいる。

副画素Ｐ４の中央部においては、セグメントＳＧ４１を中心として、３つのセグメントＳＧ４１乃至ＳＧ４３が第１方向Ｘに沿って並んでいる。図示した例では、サブエリアＡ４２、セグメントＳＧ４１、及び、サブエリアＡ４３は、第１方向Ｘに沿ってこの順に並んでいる。また、サブエリアＡ４２、セグメントＳＧ４１、及び、サブエリアＡ４３は、サブエリアＡ３３、セグメントＳＧ３１、及び、サブエリアＡ３２と同一直線上に位置している。

副画素Ｐ１の３つのセグメントＳＧ１１乃至ＳＧ１３が第１方向Ｘに並ぶ領域の中心線をＰ１Ｘとする。また、副画素Ｐ３の３つのセグメントＳＧ３１乃至ＳＧ３３が第１方向Ｘに並ぶ領域の中心線をＰ３Ｘとする。中心線Ｐ１Ｘと中心線Ｐ３Ｘとの第２方向Ｙに沿った間隔は、単位画素ＰＸの長さＬＹの約１／２である。同様に、副画素Ｐ２の３つのセグメントＳＧ２１乃至ＳＧ２３が第１方向Ｘに並ぶ領域の中心線をＰ２Ｘとする。また、副画素Ｐ４の３つのセグメントＳＧ４１乃至ＳＧ４３が第１方向Ｘに並ぶ領域の中心線をＰ４Ｘとする。中心線Ｐ２Ｘと中心線Ｐ４Ｘとの第２方向Ｙに沿った間隔は、単位画素ＰＸの長さＬＹの約１／２である。なお、中心線Ｐ１Ｘ及びＰ２Ｘは同一直線上に位置し、また、中心線Ｐ３Ｘ及びＰ４Ｘは同一直線上に位置している。

なお、後述するが、セグメントＳＧ１１乃至ＳＧ１３の各々は、対応する形状の画素電極を備え、各セグメントの画素電極は互いに離間している。また、各副画素は、遮光層によって区画され、また、各セグメント間の境界にも遮光層が配置されている。つまり、図示した実線部分は、隣り合う画素電極の間の隙間に相当し、また、遮光層が配置される領域に相当する。

以上、単位画素ＰＸの第１構成例について説明したが、各領域の面積の関係について、簡単に述べる。すなわち、副画素Ｐ１の面積は、３つのセグメントＳＧ１１乃至ＳＧ１３を合わせた総面積に相当する。同様に、副画素Ｐ２の面積はセグメントＳＧ２１乃至ＳＧ２３を合わせた総面積に相当し、副画素Ｐ３の面積はセグメントＳＧ３１乃至ＳＧ３３を合わせた総面積に相当し、副画素Ｐ４の面積はセグメントＳＧ４１乃至ＳＧ４３を合わせた総面積に相当する。単位画素ＰＸの面積は、４つの副画素Ｐ１乃至Ｐ４を合わせた総面積に相当する。つまり、単位画素ＰＸの面積は、１２個のセグメント（セグメントＳＧ１１乃至ＳＧ１３、セグメントＳＧ２１乃至ＳＧ２３、セグメントＳＧ３１乃至ＳＧ３３、セグメントＳＧ４１乃至ＳＧ４３）を合わせた総面積と略同等である。

図７は、図６に示した各セグメントに対応する画素回路ＣＲのレイアウトの一例を示す図である。ここでは、画素回路ＣＲは、図中の一点鎖線で示した領域に形成されるものとし、その具体的な構成の図示は省略するが、図２に示した等価回路を実現できれば如何なる構成であっても良い。また、図示した画素回路は、いずれも同一レイアウトの構成を有している。一例では、１つの画素回路は、隣り合う２本の信号線と、隣り合う２本の制御線とで区画された領域に形成されるが、この例に限らず、電圧ＦＲＰあるいは電圧ＸＦＲＰを供給するための配線などの他の配線によって区画されたものであっても良い。

図示した例では、信号線ＳＬ１乃至ＳＬ７は間隔をおいて第１方向Ｘに並び、制御線ＣＬ１乃至ＣＬ３は間隔をおいて第２方向Ｙに並んでいる。画素回路ＣＲ１１乃至ＣＲ１３、及び、画素回路ＣＲ２１乃至ＣＲ２３は、第１方向Ｘに並んでいる。画素回路ＣＲ３１乃至ＣＲ３３、及び、画素回路ＣＲ４１乃至ＣＲ４３は、第１方向Ｘに並んでいる。画素回路ＣＲ１１乃至ＣＲ１３、画素回路ＣＲ２１乃至ＣＲ２３、画素回路ＣＲ３１乃至ＣＲ３３、及び、画素回路ＣＲ４１乃至ＣＲ４３は、それぞれ第１方向Ｘに沿った長さが第２方向Ｙに沿った長さより短い領域に形成されている。画素回路ＣＲ１１乃至ＣＲ１３は、それぞれ画素回路ＣＲ３１乃至ＣＲ３３の第２方向Ｙに並んでいる。画素回路ＣＲ２１乃至ＣＲ２３は、それぞれ画素回路ＣＲ４１乃至ＣＲ４３の第２方向Ｙに並んでいる。

画素回路ＣＲ１１乃至ＣＲ１３は、制御線ＣＬ１及びＣＬ２と、信号線ＳＬ１乃至ＳＬ４とによって区画されている。画素回路ＣＲ２１乃至ＣＲ２３は、制御線ＣＬ１及びＣＬ２と、信号線ＳＬ４乃至ＳＬ７とによって区画されている。画素回路ＣＲ３１乃至ＣＲ３３は、制御線ＣＬ２及びＣＬ３と、信号線ＳＬ１乃至ＳＬ４とによって区画されている。画素回路ＣＲ４１乃至ＣＲ４３は、制御線ＣＬ２及びＣＬ３と、信号線ＳＬ４乃至ＳＬ７とによって区画されている。

図８は、画素電極ＰＥと画素回路ＣＲとの接続関係の一例を示す図である。なお、以下に述べる各接続部の構造については、図５を参照して説明した通りである。

副画素Ｐ１は、セグメントＳＧ１１乃至ＳＧ１３の各々に位置する画素電極ＰＥ１１乃至ＰＥ１３と、画素回路ＣＲ１１乃至ＣＲ１３と、を備えている。画素電極ＰＥ１１は、セグメントＳＧ１１の形状に対応した四角形の形状を有し、接続部ＣＴ１１により画素回路ＣＲ１２と電気的に接続されている。画素電極ＰＥ１２は、セグメントＳＧ１２の形状に対応したＬ字形の形状を有し、図６に示したサブエリアＡ１２内で接続部ＣＴ１２により画素回路ＣＲ１３と電気的に接続されている。画素電極ＰＥ１３は、セグメントＳＧ１３の形状に対応したＬ字形の形状を有し、図６に示したサブエリアＡ１３内で接続部ＣＴ１３により画素回路ＣＲ１１と電気的に接続されている。上記の通り、画素電極ＰＥ１１はセグメントＳＧ１１と同一の面積を有し、画素電極ＰＥ１２はセグメントＳＧ１２と同一の面積を有し、画素電極ＰＥ１３はセグメントＳＧ１３と同一の面積を有している。このため、画素電極ＰＥ１１、画素電極ＰＥ１２、及び、画素電極ＰＥ１３の面積比は、１：２：４（＝２^０：２^１：２^２）である。
同様に、副画素Ｐ２において、画素電極ＰＥ２１は、接続部ＣＴ２１により画素回路ＣＲ２２と電気的に接続されている。画素電極ＰＥ２２は、接続部ＣＴ２２により画素回路ＣＲ２１と電気的に接続されている。画素電極ＰＥ２３は、接続部ＣＴ２３により画素回路ＣＲ２３と電気的に接続されている。
接続部ＣＴ１１乃至ＣＴ１３、及び、接続部ＣＴ２１乃至ＣＴ２３は、第１方向Ｘに平行な同一直線上に位置し、第１方向Ｘに沿って等ピッチで並んでいる。

副画素Ｐ３において、画素電極ＰＥ３１は、接続部ＣＴ３１により画素回路ＣＲ３２と電気的に接続されている。画素電極ＰＥ３２は、接続部ＣＴ３２により画素回路ＣＲ３３と電気的に接続されている。画素電極ＰＥ３３は、接続部ＣＴ３３により画素回路ＣＲ３１と電気的に接続されている。
副画素Ｐ４において、画素電極ＰＥ４１は、接続部ＣＴ４１により画素回路ＣＲ４２と電気的に接続されている。画素電極ＰＥ４２は、接続部ＣＴ４２により画素回路ＣＲ４１と電気的に接続されている。画素電極ＰＥ４３は、接続部ＣＴ４３により画素回路ＣＲ４３と電気的に接続されている。
接続部ＣＴ３１乃至ＣＴ３３、及び、接続部ＣＴ４１乃至ＣＴ４３は、第１方向Ｘに平行な同一直線上に位置し、第１方向Ｘに沿って等ピッチで並んでいる。接続部ＣＴ１１乃至ＣＴ１３、及び、接続部ＣＴ２１乃至ＣＴ２３が第１方向Ｘに並ぶ位置と、接続部ＣＴ３１乃至ＣＴ３３、及び、接続部ＣＴ４１乃至ＣＴ４３が第１方向Ｘに並ぶ位置との第２方向Ｙに沿ったピッチは、単位画素ＰＸの第２方向Ｙに沿った長さＬＹの約１／２である。

また、副画素Ｐ１の面積は、３つのセグメントＳＧ１１乃至ＳＧ１３を合わせた総面積と略同等であり、また、３つの画素電極ＰＥ１１乃至ＰＥ１３を合わせた総面積と略同等であり、また、３つの画素回路ＣＲ１１乃至ＣＲ１３の各々の設置面積を合わせた総面積と略同等である。同様に、副画素Ｐ２の面積は画素回路ＣＲ２１乃至ＣＲ２３の各々の設置面積を合わせた総面積と略同等であり、副画素Ｐ３の面積は画素回路ＣＲ３１乃至ＣＲ３３の各々の設置面積を合わせた総面積と略同等であり、副画素Ｐ４の面積は画素回路ＣＲ４１乃至ＣＲ４３の各々の設置面積を合わせた総面積と略同等である。つまり、単位画素ＰＸ１の面積は、１２個の画素回路（画素回路ＣＲ１１乃至ＣＲ１３、画素回路ＣＲ２１乃至ＣＲ２３、画素回路ＣＲ３１乃至ＣＲ３３、画素回路ＣＲ４１乃至ＣＲ４３）の設置面積を合わせた総面積と略同等である。

図９は、本実施形態の第１構成例における階調表示の状態を示す図である。なお、図中において、Ｌ０乃至Ｌ７は、それぞれ階調値を示し、この順に、単位画素あたりの透過率あるいは輝度が上昇することを意味している。

階調値Ｌ０においては、単位画素ＰＸのすべてのセグメントが黒を表示した状態となる。
階調値Ｌ１においては、セグメントＳＧ１１、ＳＧ２１、ＳＧ３１、ＳＧ４１が白を表示した状態となり、他のセグメントは黒を表示した状態となる。
階調値Ｌ２においては、セグメントＳＧ１２、ＳＧ２２、ＳＧ３２、ＳＧ４２が白を表示した状態となり、他のセグメントは黒を表示した状態となる。
階調値Ｌ３においては、セグメントＳＧ１１及びＳＧ１２、ＳＧ２１及びＳＧ２２、ＳＧ３１及びＳＧ３２、ＳＧ４１及びＳＧ４２が白を表示した状態となり、他のセグメントは黒を表示した状態となる。
階調値Ｌ４においては、セグメントＳＧ１３、ＳＧ２３、ＳＧ３３、ＳＧ４３が白を表示した状態となり、他のセグメントは黒を表示した状態となる。
階調値Ｌ５においては、セグメントＳＧ１１及びＳＧ１３、ＳＧ２１及びＳＧ２３、ＳＧ３１及びＳＧ３３、ＳＧ４１及びＳＧ４３が白を表示した状態となり、他のセグメントは黒を表示した状態となる。
階調値Ｌ６においては、セグメントＳＧ１２及びＳＧ１３、ＳＧ２２及びＳＧ２３、ＳＧ３２及びＳＧ３３、ＳＧ４２及びＳＧ４３が白を表示した状態となり、他のセグメントは黒を表示した状態となる。
階調値Ｌ７においては、単位画素ＰＸのすべてのセグメントが白を表示した状態となる。
なお、ここでの「セグメントが黒を表示した状態」とは、セグメントがオフの状態に相当し、上記の通り、画素電極で反射された光が光学素子で吸収された状態に相当する。また、「セグメントが白を表示した状態」とは、セグメントがオンの状態に相当し、上記の通り、画素電極で反射された光が光学素子を透過し、対応するカラーフィルタ層の色を表示した状態に相当する。
図示した例では、４つの副画素Ｐ１乃至Ｐ４の重心の位置は、各階調を表示した状態において同一であって、且つ、単位画素ＰＸの幾何学中心ＰＸＣの位置に一致している。

上記の本構成例によれば、単位画素ＰＸを構成する副画素Ｐ１乃至Ｐ４の各々は、面積の異なる３つのセグメント（例えば図８のセグメントＳＧ１１乃至ＳＧ１３）を備え、２つのＬ字形のセグメントが１つの四角形のセグメントを囲むように配置されている。つまり、各副画素の中央部において、四角形のセグメントを中心として、第１方向Ｘに沿って３つのセグメントが並んでいる。これにより、副画素の各々におけるセグメントを単純かつコンパクトに配置することができる。

３つのセグメントの各々に対応する画素回路ＣＲは、同一レイアウトの構成を有し、第１方向Ｘに並んでいる。一方で、３つのセグメントの各々に位置する画素電極ＰＥは、各セグメントの形状に対応して互いに異なる形状を有しているが、上記の通り、各副画素の中央部においては、３つのセグメントに対応するそれぞれの画素電極ＰＥが第１方向に沿って並ぶ。このため、各副画素において、画素電極ＰＥと画素回路ＣＲとを中継するためだけの機能を有する導体をこれら画素電極と画素回路の間の層に設ける必要はない。本構成例では、第１方向Ｘに並んだ接続部ＣＴにおいて、同一レイアウトの各画素回路ＣＲと、互いに異なる形状の各画素電極ＰＥとを容易に接続することが可能となる。

したがって、中継用の導体等を設けるための追加の製造プロセスが不要となる。また、セグメントの形状に合わせて画素回路ＣＲのレイアウトを変更する必要がなく、回路設計の負荷を軽減することが可能となる。また、各画素回路ＣＲのレイアウトが画素電極ＰＥと接続される位置の制約を受けないため、限られた面積の領域に画素回路ＣＲを集積することができ、高精細化が可能となる。

また、第２方向Ｙに並ぶ２つの副画素においても、対応する画素回路ＣＲは、同一のレイアウトを適用することができ、接続部ＣＴの第２方向Ｙに沿ったピッチは、単位画素ＰＸの第２方向Ｙに沿った長さＬＹの１／２である。一方で、各副画素において３つのセグメントが第１方向に並ぶ位置の第２方向Ｙに沿ったピッチも、単位画素ＰＸの第２方向Ｙに沿った長さＬＹの１／２である。このため、第２方向Ｙに並ぶ各副画素においても、各画素回路ＣＲと各画素電極ＰＥとを容易に接続することが可能となる。

また、単位画素ＰＸにおいて、副画素Ｐ１乃至Ｐ４の各々は、境界線Ｂ１及びＢ２について線対称の構成を有し、しかも、単位画素ＰＸの幾何学中心ＰＸＣについて点対称の構成を有している。このため、４つの副画素Ｐ１乃至Ｐ４の重心の位置は、各階調を表示した状態において同一であり、且つ、単位画素ＰＸの幾何学中心ＰＸＣの位置に一致する。したがって、表示品位の劣化を抑制することが可能となる。

≪第１構成例：変形例≫
図１０は、図６に示した構成の単位画素ＰＸにおいて、画素電極ＰＥと画素回路ＣＲとの接続関係の他の例を示す図である。
画素回路ＣＲ１１乃至ＣＲ１３、及び、画素回路ＣＲ２１乃至ＣＲ２３は、第１方向Ｘに並んでいる。画素回路ＣＲ３１乃至ＣＲ３３、及び、画素回路ＣＲ４１乃至ＣＲ４３は、第１方向Ｘに並んでいる。各画素回路の構成については、上記の通りである。

副画素Ｐ１乃至Ｐ４の各々において、画素電極と画素回路との電気的な接続関係は、図８を参照して説明した通りである。副画素Ｐ１についてのみ簡単に説明すると、以下の通りである。画素電極ＰＥ１１は、接続部ＣＴ１１により画素回路ＣＲ１２と電気的に接続されている。画素電極ＰＥ１２は、接続部ＣＴ１２により画素回路ＣＲ１３と電気的に接続されている。画素電極ＰＥ１３は、接続部ＣＴ１３により画素回路ＣＲ１１と電気的に接続されている。画素回路ＣＲ１１乃至ＣＲ１３は、それぞれ第１方向Ｘに沿った長さが第２方向Ｙに沿った長さより短い領域に形成され、かつ第１方向Ｘに並んでいる。接続部ＣＴ１１乃至ＣＴ１３は、それぞれ画素回路ＣＲ１１乃至ＣＲ１３の中央部から第２方向Ｙにずれている。接続部ＣＴ１１乃至ＣＴ１３は、電極群ＰＥ１の中央部を通り第１方向Ｘに平行な同一直線上に位置している。電極群ＰＥ１の一部は、少なくとも接続部ＣＴ１１乃至ＣＴ１３の並ぶ位置で、第１方向Ｘに並んでいる。電極群ＰＥ１の一部は、回路群ＣＲ１と重なる位置からずれており、第２方向Ｙに隣接する他の副画素の回路群と重なっている。他の副画素Ｐ２乃至Ｐ４における接続関係についての説明は省略する。

接続部ＣＴ１１乃至ＣＴ１３、及び、接続部ＣＴ２１乃至ＣＴ２３は、第１方向Ｘに沿って等ピッチで並んでいる。接続部ＣＴ３１乃至ＣＴ３３、及び、接続部ＣＴ４１乃至ＣＴ４３は、第１方向Ｘに沿って等ピッチで並んでいる。接続部ＣＴ１１乃至ＣＴ１３が第１方向Ｘに並ぶ位置と、接続部ＣＴ３１乃至ＣＴ３３が第１方向Ｘに並ぶ位置との第２方向Ｙに沿ったピッチは、単位画素ＰＸの第２方向Ｙに沿った長さＬＹの約１／２である。

このような例においても、上記の第１構成例と同様の効果が得られる。

次に、本実施形態で適用可能な単位画素ＰＸの他の構成例について説明する。

≪第２構成例≫
図１１は、単位画素ＰＸの第２構成例を示す図である。図１１に示した第２構成例は、図６に示した第１構成例と比較して、副画素Ｐ３及びＰ４のそれぞれが副画素Ｐ１及びＰ２のそれぞれよりも大きな面積を有する点で相違している。

単位画素ＰＸは、第１方向Ｘに沿った長さＬＸ及び第２方向Ｙに沿った長さＬＹが等しい正方形状に構成されている。単位画素ＰＸを構成する４つの副画素Ｐ１乃至Ｐ４は、それぞれ異なる色を表示し、一例では、副画素Ｐ１は緑色を表示し、副画素Ｐ２は赤色を表示し、副画素Ｐ３は青色を表示し、副画素Ｐ４は白色を表示する。

第１方向Ｘに並んだ副画素Ｐ１及びＰ２は、それぞれ等しい面積を有している。副画素Ｐ１及びＰ２のそれぞれは、第１方向ＸにＬＸ／２の長さを有し、第２方向ＹにＬＹａの長さを有する四角形状に構成されている。図示した例では、副画素Ｐ１及びＰ２のそれぞれは、長さＬＸ／２が長さＬＹａより長い横長の長方形状に構成されている。

第１方向Ｘに並んだ副画素Ｐ３及びＰ４は、それぞれ等しい面積を有している。副画素Ｐ３及びＰ４のそれぞれは、第１方向ＸにＬＸ／２の長さを有し、第２方向ＹにＬＹｂの長さを有する四角形状に構成されている。長さＬＹｂは、長さＬＹａよりも長い。図示した例では、副画素Ｐ３及びＰ４のそれぞれは、長さＬＸ／２が長さＬＹａより短い縦長の長方形状に構成されている。

すなわち、本実施形態では、第２方向Ｙに並ぶ副画素Ｐ１と副画素Ｐ３とは、互いに第１方向Ｘに同一の長さを有した状態で、副画素Ｐ１は横長の長方形状に、副画素Ｐ３は縦長の長方形状を呈するものとなる。ここで、各副画素のアスペクト比Ａ＝第２方向Ｙの長さ／第１方向Ｘの長さとすると、副画素Ｐ１のアスペクト比Ａ１は０＜Ａ１＜１となり、副画素Ｐ３のアスペクト比Ａ３は１＜Ａ３となる。副画素Ｐ２と副画素Ｐ４との関係も、副画素Ｐ１と副画素Ｐ３との関係と同様である。

また、副画素Ｐ１の面積と、副画素Ｐ３の面積とを比較する。副画素Ｐ１及び副画素Ｐ３は、第１方向Ｘに沿った同一の長さＬＸ／２を有している。副画素Ｐ１の第２方向Ｙに沿った長さＬＹａは、副画素Ｐ３の第２方向Ｙに沿った長さＬＹｂよりも短い。このため、副画素Ｐ１の面積は、副画素Ｐ３の面積よりも小さい。同様に、副画素Ｐ２の面積は、副画素Ｐ４の面積よりも小さい。

単位画素ＰＸにおいて、境界線Ｂ２に対して、副画素Ｐ１は、副画素Ｐ２と線対称の構成を有している。同様に、境界線Ｂ２に対して、副画素Ｐ３は、副画素Ｐ４と線対称の構成を有している。

なお、副画素Ｐ１を構成するセグメントＳＧ１１乃至ＳＧ１３のそれぞれの面積は、副画素Ｐ３を構成するセグメントＳＧ３１乃至ＳＧ３３のそれぞれの面積より小さい。このため、副画素Ｐ１の構成は、境界線Ｂ１に対して、副画素Ｐ３の構成とは非対称である。同様に、副画素Ｐ２を構成するセグメントＳＧ２１乃至ＳＧ２３のそれぞれの面積は、副画素Ｐ４を構成するセグメントＳＧ４１乃至ＳＧ４３のそれぞれの面積より小さい。このため、副画素Ｐ２の構成は、境界線Ｂ１に対して、副画素Ｐ４の構成とは非対称である。

副画素Ｐ１乃至Ｐ４のそれぞれの基本構成については、上記の第１構成例と同様である。すなわち、副画素Ｐ１は、セグメントＳＧ１１乃至ＳＧ１３を備えている。セグメントＳＧ１１、セグメントＳＧ１２、及び、セグメントＳＧ１３の面積比は、例えば、１：２：４（＝２^０：２^１：２^２）である。セグメントＳＧ１１は副画素Ｐ１の中央部に位置し、セグメントＳＧ１２はセグメントＳＧ１１よりも幾何学中心ＰＸＣに近接する側に位置し、セグメントＳＧ１３はセグメントＳＧ１１よりも幾何学中心ＰＸＣから離れる側に位置している。なお、図示した構成の単位画素ＰＸにおいて、中央部とは、副画素Ｐ１の第２方向Ｙに沿った長さＬＹａの中間点、あるいは、第２方向Ｙに沿って境界線Ｂ１からの距離がＬＹａ／２となる位置Ｐ１Ｃを含む領域である。また、幾何学中心ＰＸＣは、図中の点線で示した２本の対角線の交点として定義する。単位画素ＰＸは、境界線Ｂ２に対して線対称の構成を有しているので、幾何学中心ＰＸＣは、境界線Ｂ２上に位置する。また、単位画素ＰＸは、境界線Ｂ１に対して非対称の構成を有しているので、幾何学中心ＰＸＣは、境界線Ｂ１から離れている。すなわち、幾何学中心ＰＸＣの位置は、境界線Ｂ１及びＢ２の交点ＰＸＮの位置とは異なっている。

同様に、副画素Ｐ２はセグメントＳＧ２１乃至２３を備え、副画素Ｐ３はセグメントＳＧ３１乃至３３を備え、副画素Ｐ４はセグメントＳＧ４１乃至４３を備えている。

それぞれの副画素Ｐ１乃至Ｐ４において、３ビットの面積階調における中間のビット（例えば２¹）に相当するセグメントＳＧ１２、ＳＧ２２、ＳＧ３２、ＳＧ４２は、最も中心ＰＸＣの近くに位置し、最も交点ＰＸＮの近くに位置している。それぞれの副画素Ｐ１乃至Ｐ４において、３ビットの面積階調における最上位のビット（例えば２^２）に相当するセグメントＳＧ１３、ＳＧ２３、ＳＧ３３、ＳＧ４３は、最も中心ＰＸＣから遠くに位置している。３ビットの面積階調における最下位のビット（例えば２^０）に相当するセグメントＳＧ１１、ＳＧ２１、ＳＧ３１、ＳＧ４１は、それぞれの副画素Ｐ１乃至Ｐ４の中央部に位置している。

図示した単位画素ＰＸを構成する１２個のセグメントの位置関係について、他の観点から述べると、以下の通りである。すなわち、第１方向Ｘに並ぶ副画素Ｐ１及びＰ２に着目すると、副画素Ｐ１の３つのセグメントＳＧ１１乃至ＳＧ１３は、境界線Ｂ２について、副画素Ｐ２の３つのセグメントＳＧ２１乃至２３とそれぞれ線対称に設けられている。第１方向Ｘに並ぶ副画素Ｐ３及びＰ４に着目すると、副画素Ｐ３の３つのセグメントＳＧ３１乃至ＳＧ３３は、境界線Ｂ２について、副画素Ｐ４の３つのセグメントＳＧ４１乃至４３とそれぞれ線対称に設けられている。

このような第２構成例においても、図６の第１構成例と同様に、副画素Ｐ１の中央部において３つのセグメントＳＧ１１乃至ＳＧ１３が第１方向Ｘに並び、副画素Ｐ２の中央部において３つのセグメントＳＧ２１乃至ＳＧ２３が第１方向Ｘに並び、副画素Ｐ３の中央部において３つのセグメントＳＧ３１乃至ＳＧ３３が第１方向Ｘに並び、副画素Ｐ４の中央部において３つのセグメントＳＧ４１乃至ＳＧ４３が第１方向Ｘに並んでいる。また、副画素Ｐ１の３つのセグメントＳＧ１１乃至ＳＧ１３が第１方向Ｘに並ぶ領域の中心線をＰ１Ｘとし、副画素Ｐ３の３つのセグメントＳＧ３１乃至ＳＧ３３が第１方向Ｘに並ぶ領域の中心線をＰ３Ｘとする。中心線Ｐ１Ｘと中心線Ｐ３Ｘとの第２方向Ｙに沿った間隔は、単位画素ＰＸの第２方向Ｙに沿った長さＬＹの約１／２である。同様に、副画素Ｐ２の３つのセグメントＳＧ２１乃至ＳＧ２３が第１方向Ｘに並ぶ領域の中心線をＰ２Ｘとする。また、副画素Ｐ４の３つのセグメントＳＧ４１乃至ＳＧ４３が第１方向Ｘに並ぶ領域の中心線をＰ４Ｘとする。中心線Ｐ２Ｘと中心線Ｐ４Ｘとの第２方向Ｙに沿った間隔は、単位画素ＰＸの長さＬＹの約１／２である。

図１２は、全てのセグメントがオン状態である場合の単位画素ＰＸの輝度中心を示す図である。
図示した例の単位画素ＰＸは、図１４で後述する階調値Ｌ７を表示した状態に相当し、全てのセグメントがオン状態となっている。なお、本図は、副画素Ｐ１において幾何学中心ＰＸＣから最も離れた角の位置を原点とし、第１方向Ｘの座標ｘと第２方向Ｙの座標ｙを用いて、座標（ｘ，ｙ）で位置を表すものとする。このとき、単位画素ＰＸは、座標（０，０）、（ＬＸ，０）、（０，ＬＹ）、及び（ＬＸ，ＬＹ）を頂点とする四角形として表される。また、境界線Ｂ１は、座標（０，ＬＹａ）を通り第１方向Ｘに延在する直線であり、境界線Ｂ２は、座標（ＬＸ／２，０）を通り第２方向Ｙに延在する直線である。境界線Ｂ１及びＢ２の交点の座標は、（ＬＸ／２，ＬＹａ）と表される。

副画素Ｐ１単体の輝度中心Ｐ１Ｇは、座標（Ｘ１，Ｙ１）に位置し、副画素Ｐ３単体の輝度中心Ｐ３Ｇは、座標（Ｘ３，Ｙ３）に位置し、２つの副画素Ｐ１及びＰ３の輝度中心１３Ｇは、座標（ＸＧ,ＹＧ）に位置するものとする。このとき、輝度中心１３Ｇの座標は、下記の（１）式及び（２）式で定義される。
ＸＧ＝（Ｓ３×Ｘ１＋Ｓ１×Ｘ３）／（Ｓ１＋Ｓ３） ……（１）
ＹＧ＝（Ｓ３×Ｙ１＋Ｓ１×Ｙ３）／（Ｓ１＋Ｓ３） ……（２）
このとき、Ｓ１は副画素Ｐ１のうちのオン状態の領域の面積であり、Ｓ３は副画素Ｐ３のうちのオン状態の領域の面積である。輝度中心１３Ｇは、輝度中心Ｐ１ＧとＰ３Ｇとを結ぶ線分上に位置し、輝度中心１３ＧとＰ１Ｇとを結ぶ線分の長さと、輝度中心１３ＧとＰ３Ｇとを結ぶ線分の長さとの比が、Ｓ１：Ｓ３となる点に位置する。

単位画素ＰＸは、境界線Ｂ２に対して線対称な構造を有しているため、単位画素ＰＸの輝度中心ＰＸＧは、境界線Ｂ２上に位置し、第２方向Ｙで輝度中心１３Ｇと同じ座標に位置する。すなわち、輝度中心ＰＸＧは、座標（ＬＸ／２，ＹＧ）に位置する。

階調値Ｌ７の場合、副画素Ｐ１及びＰ３は、長方形状の領域がオン状態であるものとみなす。このため、面積Ｓ１は副画素Ｐ１の面積に相当し、面積Ｓ３は副画素Ｐ３の面積に相当する。輝度中心Ｐ１Ｇは副画素Ｐ１の外周に規定される四角形の対角線の交点に位置し、輝度中心Ｐ３Ｇは副画素Ｐ３の外周に規定される四角形の対角線の交点に位置するものとする。従って、Ｓ１＝ＬＹａ×（ＬＸ／２）、Ｓ３＝ＬＹｂ×（ＬＸ／２）、Ｙ１＝ＬＹａ／２、及びＹ３＝ＬＹａ＋ＬＹｂ／２となる。これらを（２）式に代入することで、ＹＧ＝ＬＹａが導出される。すなわち、輝度中心ＰＸＧの位置は、境界線Ｂ１と境界線Ｂ２との交点と同一であり、座標としては（ＬＸ／２，ＬＹａ）と表される。

単位画素ＰＸの幾何学中心ＰＸＣは、座標として（ＬＸ／２，ＬＹ／２）と表される。すなわち、輝度中心ＰＸＧ及び幾何学中心ＰＸＣは、境界線Ｂ２上に位置している。また、輝度中心ＰＸＧと幾何学中心ＰＸＣとは、第１方向Ｘで一致し、第２方向Ｙで距離（ＬＹ／２−ＬＹａ）ずれている。

図１３は、図１１に示した構成の単位画素ＰＸにおいて画素電極ＰＥと画素回路ＣＲとの接続関係の一例を示す図である。
画素回路ＣＲ１１乃至ＣＲ１３、及び、画素回路ＣＲ２１乃至ＣＲ２３は、第１方向Ｘに並んでいる。画素回路ＣＲ３１乃至ＣＲ３３、及び、画素回路ＣＲ４１乃至ＣＲ４３は、第１方向Ｘに並んでいる。各画素回路の構成については、上記の通りである。

副画素Ｐ１乃至Ｐ４の各々において、画素電極と画素回路との電気的な接続関係は、図８を参照して説明した通りである。副画素Ｐ１についてのみ簡単に説明すると、以下の通りである。画素電極ＰＥ１１は、接続部ＣＴ１１により画素回路ＣＲ１２と電気的に接続されている。画素電極ＰＥ１２は、接続部ＣＴ１２により画素回路ＣＲ１３と電気的に接続されている。画素電極ＰＥ１３は、接続部ＣＴ１３により画素回路ＣＲ１１と電気的に接続されている。他の副画素Ｐ２乃至Ｐ４における接続関係についての説明は省略する。
接続部ＣＴ１１乃至ＣＴ１３、及び、接続部ＣＴ２１乃至ＣＴ２３は、第１方向Ｘに平行な同一直線上に位置し、第１方向Ｘに沿って等ピッチで並んでいる。接続部ＣＴ３１乃至ＣＴ３３、及び、接続部ＣＴ４１乃至ＣＴ４３は、第１方向Ｘに平行な同一直線上に位置し、第１方向Ｘに沿って等ピッチで並んでいる。接続部ＣＴ１１乃至ＣＴ１３、及び、接続部ＣＴ２１乃至ＣＴ２３が第１方向Ｘに並ぶ領域の中心線をＰ１２Ｘとする。また、接続部ＣＴ３１乃至ＣＴ３３、及び、接続部ＣＴ４１乃至ＣＴ４３が第１方向Ｘに並ぶ領域の中心線をＰ３４Ｘとする。中心線Ｐ１２Ｘと中心線Ｐ３４Ｘとの第２方向Ｙに沿った間隔は、単位画素ＰＸの第２方向Ｙに沿った長さＬＹの約１／２である。

このような第２構成例においても、上記の第１構成例と同様の効果が得られる。また、このような第２構成例では、単位画素ＰＸを構成する副画素Ｐ１乃至Ｐ４の面積は、単位画素ＰＸで要求される色合いやホワイトバランスなどに合わせて設定することが可能となる。

このような第２構成例における階調表示の状態について、以下に説明する。

図１４は、本実施形態の第２構成例における階調表示の状態を示す図である。なお、図中において、Ｌ０乃至Ｌ７は、それぞれ階調値を示し、この順に、単位画素あたりの透過率あるいは輝度が上昇することを意味している。図１４に示した階調表示状態の説明は、図９の説明と重複するため、詳細は省略する。

階調値Ｌ０においては、単位画素ＰＸのすべてのセグメントがオフ状態（黒表示状態）となる。階調値Ｌ１においては、セグメントＳＧ１１、ＳＧ２１、ＳＧ３１、ＳＧ４１がオン状態（白表示状態）となる。階調値Ｌ２においては、セグメントＳＧ１２、ＳＧ２２、ＳＧ３２、ＳＧ４２がオン状態となる。階調値Ｌ３においては、セグメントＳＧ１１及びＳＧ１２、ＳＧ２１及びＳＧ２２、ＳＧ３１及びＳＧ３２、ＳＧ４１及びＳＧ４２がオン状態となる。階調値Ｌ４においては、セグメントＳＧ１３、ＳＧ２３、ＳＧ３３、ＳＧ４３がオン状態となる。階調値Ｌ５においては、セグメントＳＧ１１及びＳＧ１３、ＳＧ２１及びＳＧ２３、ＳＧ３１及びＳＧ３３、ＳＧ４１及びＳＧ４３がオン状態となる。階調値Ｌ６においては、セグメントＳＧ１２及びＳＧ１３、ＳＧ２２及びＳＧ２３、ＳＧ３２及びＳＧ３３、ＳＧ４２及びＳＧ４３がオン状態となる。階調値Ｌ７においては、単位画素ＰＸのすべてのセグメントがオン状態となる。

図９に示した第１構成例では、４つの副画素Ｐ１乃至Ｐ４の重心の位置は、各階調を表示した状態において同一であって、且つ、単位画素ＰＸの幾何学中心ＰＸＣの位置に一致している。一方で、図１４に示した第２構成例では、単位画素ＰＸの輝度中心ＰＸＧの位置は、各階調を表示した状態においてほぼ同一であって、且つ、単位画素ＰＸの幾何学中心ＰＸＣの位置とは異なり、境界線Ｂ１及び境界線Ｂ２の交点ＰＸＮの位置とほぼ同一である。

単位画素ＰＸが最大輝度となる階調値Ｌ７の状態にある単位画素ＰＸの輝度中心ＰＸＧは、図１２を参照して説明した通りである。次に、階調値Ｌ１乃至Ｌ６の中間階調の状態にある単位画素ＰＸの輝度中心ＰＸＧについて、階調値Ｌ１及びＬ４を例に挙げて説明する。

図１５は、図１４に図示した階調値Ｌ１の場合の単位画素の輝度中心を示す図である。副画素Ｐ１乃至Ｐ４、及び、セグメントＳＧ１１乃至ＳＧ３１、ＳＧ２１乃至ＳＧ２３、ＳＧ３１乃至ＳＧ３３、ＳＧ４１乃至ＳＧ４３のレイアウトは、図１１に図示した単位画素ＰＸと同じである。なお、境界線Ｂ１に接する位置のセグメントＳＧ１３及びＳＧ３３の第１方向Ｘの幅はＬＸ１であり、境界線Ｂ２に接する位置のセグメントＳＧ１３の第２方向Ｙの幅はＬＹ１であり、境界線Ｂ２に接する位置のセグメントＳＧ３３の第２方向Ｙの幅はＬＹ３である。また、セグメントＳＧ１１及びＳＧ３１の第１方向Ｘの幅はＬＸ２であり、セグメントＳＧ１１の第２方向Ｙの幅はＬＹ２であり、セグメントＳＧ３１の第２方向Ｙの幅はＬＹ４である。

図示した例では、図中に斜線で示したように、セグメントＳＧ１１、ＳＧ２１、ＳＧ３１、ＳＧ４１がオン状態である。このとき、副画素Ｐ１及びＰ３単体のそれぞれの輝度中心Ｐ１Ｇ及びＰ３Ｇは、セグメントＳＧ１１及びＳＧ３１の輝度中心に相当する。図１２で説明した様に、単位画素ＰＸの輝度中心ＰＸＧは、座標（ＬＸ／２，ＹＧ）に位置する。以下で、ＹＧを計算によって求める。

例えば、ＬＸ＝ＬＹ＝３４６、ＬＹａ＝１３０、ＬＹｂ＝２１６、ＬＸ１＝６５、ＬＸ２＝５９．７５、ＬＹ１＝４９、ＬＹ２＝４４．９、ＬＹ３＝７８、ＬＹ４＝７７．７５とする。輝度中心Ｐ１Ｇは、座標として（Ｘ１，Ｙ１）＝（９４．８８，７１．２９）と表される。輝度中心Ｐ３Ｇは、座標として（Ｘ３，Ｙ３）＝（９４．８８，２２９．１３）と表される。また、副画素Ｐ１のオン状態の領域の面積は、Ｓ１＝２６８３と表される。副画素Ｐ３のオン状態の領域の面積は、Ｓ３＝４６４６と表される。以上の数値を式（２）に代入することで、ＹＧ＝１２９．１が算出される。単位画素ＰＸの幾何学中心ＰＸＣ、境界線Ｂ１及びＢ２の交点ＰＸＮ、及び単位画素ＰＸの輝度中心ＰＸＧは、それぞれ座標として（１７３，１７３）、（１７３，１３０）、及び（１７３，１２９．１）と表される。輝度中心ＰＸＧの幾何学中心ＰＸＣからのずれは、Ｙ座標で１７３−１２９．１＝４３．９である。輝度中心ＰＸＧの交点ＰＸＮからのずれは、Ｙ座標で１３０−１２９．１＝０．９であり、交点ＰＸＮの座標を基準として０．６９％である。すなわち、輝度中心ＰＸＧの位置は、幾何学中心ＰＸＣの位置とは異なり、交点ＰＸＮの位置とほぼ同一である。

図１６は、図１４に図示した階調値Ｌ４の場合の単位画素の輝度中心を示す図である。図示した例では、図中に斜線で示したように、セグメントＳＧ１３、ＳＧ２３、ＳＧ３３、ＳＧ４３がオン状態である。このとき、副画素Ｐ１及びＰ３の単体の輝度中心Ｐ１Ｇ及びＰ３Ｇは、セグメントＳＧ１３及びＳＧ３３の輝度中心に相当する。Ｌ字形のセグメントＳＧ１３単体の輝度中心は、２つの四角形のサブセグメントＳ１１及びＳ１２の輝度中心として、（２）式を用いて算出することができる。サブセグメントＳ１１は、境界線Ｂ１に隣接し、第２方向Ｙに延在する長方形である。サブセグメントＳ１２は、境界線Ｂ２及びサブセグメントＳ１１の間に位置し、第１方向Ｘに延在する長方形である。Ｌ字形のセグメントＳＧ３３単体の輝度中心は、２つの四角形のサブセグメントＳ３１及びＳ３２の輝度中心として、（２）式を用いて算出することができる。サブセグメントＳ３１は、境界線Ｂ１に隣接し、第２方向Ｙに延在する長方形である。サブセグメントＳ３２は、境界線Ｂ２及びサブセグメントＳ３１の間に位置し、第１方向Ｘに延在する長方形である。

図１６に図示した単位画素ＰＸの寸法が図１５と同じであるとする。輝度中心Ｐ１Ｇは、座標として（Ｘ１，Ｙ１）＝（８５．７，４０．１）と表される。輝度中心Ｐ３Ｇは、座標として（Ｘ３，Ｙ３）＝（８６．６，２８１．１）と表される。また、副画素Ｐ１のオン状態の領域の面積は、Ｓ１＝１３７４２と表される。副画素Ｐ３のオン状態の領域の面積は、Ｓ３＝２２４６４と表される。以上の数値を式（２）に代入することで、ＹＧ＝１２９．１が算出される。以上の数値を式（２）に代入することで、ＹＧ＝１３１．４が算出される。単位画素ＰＸの幾何学中心ＰＸＣ、及び境界線Ｂ１及びＢ２の交点ＰＸＮの位置は、図１５で説明した通りである。単位画素ＰＸの輝度中心ＰＸＧは、座標として（１７３，１３１．４）と表される。輝度中心ＰＸＧの幾何学中心ＰＸＣからのずれは、Ｙ座標で１７３−１３１．４＝４１．６である。輝度中心ＰＸＧの交点ＰＸＮからのずれは、Ｙ座標で１３１．４−１３０＝１．４であり、交点ＰＸＮの座標を基準として１．０８％である。すなわち、輝度中心ＰＸＧの位置は、幾何学中心ＰＸＣの位置とは異なり、交点ＰＸＮの位置とほぼ同一である。

上記の第２構成例によれば、単位画素ＰＸは、第１方向Ｘに並ぶ副画素Ｐ１及びＰ２と、副画素Ｐ３及びＰ４を有しており、副画素Ｐ１乃至Ｐ４は、それぞれ３つのセグメントを備えている。単位画素ＰＸの輝度中心は、各階調を表示した状態においてほぼ同一であり、かつ、単位画素ＰＸの幾何学中心ＰＸＣの位置とは異なっている。表示装置ＤＳＰは、視感度の低い青色の副画素Ｐ３を、赤色及び緑色の副画素Ｐ１及びＰ２より大きくすることで、単位画素ＰＸにおける色のバランスを改善することができる。また、表示装置ＤＳＰは、輝度への影響の大きい白色の副画素Ｐ４を、赤色及び緑色の副画素Ｐ１及びＰ２より大きくすることで、単位画素ＰＸの輝度を向上させることができる。さらに、表示装置ＤＳＰは、各階調Ｌ０乃至Ｌ７において、隣接する単位画素ＰＸの輝度中心ＰＸＧの位置のピッチが変化しない為、階調特性の劣化を抑制することができる。すなわち、本構成例においては、このように単位画素ＰＸ内での各色に対応する副画素Ｐ１及びＰ４の大きさを変えることで単位画素ＰＸとしての色のバランスを改善しつつ、且つ、単位画素ＰＸの輝度中心ＰＸＧは各階調Ｌ０乃至Ｌ７によらず略同一とすることができ、これによって画質の向上が図られる。

従って、面積階調法を適用した構成において、表示品位の向上が可能な表示装置を提供することができる。

また、副画素Ｐ１は、四角形のセグメントＳＧ１１と、セグメントＳＧ１１よりも単位画素ＰＸの幾何学中心ＰＸＣに接近する側に位置するＬ字形のセグメントＳＧ１２と、セグメントＳＧ１１よりも幾何学中心ＰＸＣから離れる側に位置するＬ字形のセグメントＳＧ１３と、を備えている。これにより、各階調Ｌ０乃至Ｌ７において、副画素Ｐ１単体の輝度中心の移動を小さくすることができる。従って、表示品位の向上が可能な表示装置を提供することができる。

≪第２構成例：第１変形例≫
図１７は、画素回路ＣＲのレイアウトの他の例を示す図である。画素回路ＣＲ１１乃至ＣＲ１３、画素回路ＣＲ２１乃至ＣＲ２３、画素回路ＣＲ３１乃至ＣＲ３３、及び、画素回路ＣＲ４１乃至ＣＲ４３のレイアウトについては、図７を参照して説明した通りである。

ここでは、画素回路ＣＲ１１乃至ＣＲ１３を例に、画素回路の構成について説明する。画素回路ＣＲに対応する領域には、平面視で、図２で説明したラッチ部ＬＴ、及び、図５で説明した接続部ＣＴが配置されている。ラッチ部ＬＴ及び接続部ＣＴは、例えば、第２方向Ｙに隣り合って並んでいる。画素回路ＣＲ１１乃至ＣＲ１３は、平面視で、それぞれの中央部にラッチ部ＬＴ１１乃至ＬＴ１３を備えている。図１３などを参照して既に説明したように、画素電極ＰＥ１３と画素回路ＣＲ１１とを接続する接続部ＣＴ１３は、画素回路ＣＲ１１に対応する領域に配置されている。同様に、画素電極ＰＥ１１と画素回路ＣＲ１２とを接続する接続部ＣＴ１１は、画素回路ＣＲ１２に対応する領域に配置されている。画素電極ＰＥ１２と画素回路ＣＲ１３とを接続する接続部ＣＴ１２は、画素回路ＣＲ１３に対応する領域に配置されている。接続部ＣＴ１３、ＣＴ１１、及びＣＴ１２は、ラッチ部ＬＴ１１乃至ＬＴ１３との重畳を避けるため、平面視で画素回路ＣＲ１１乃至ＣＲ１３の中央部から第２方向Ｙにずれている。図示した例では、接続部ＣＴ１３は、第２方向Ｙに並んだラッチ部ＬＴ１１とＬＴ３１との間に配置されている。接続部ＣＴ１１及び接続部ＣＴ１２も同様に、第２方向に並んだラッチ部の間に配置されている。

同様に、画素回路ＣＲ２１乃至ＣＲ２３は、それぞれの中央部にラッチ部ＬＴ２１乃至ＬＴ２３を備え、画素回路ＣＲ３１乃至ＣＲ３３は、それぞれの中央部にラッチ部ＬＴ３１乃至ＬＴ３３を備え、画素回路ＣＲ４１乃至ＣＲ４３は、それぞれの中央部にラッチ部ＬＴ４１乃至ＬＴ４３を備えている。
接続部ＣＴ２２、ＣＴ２１、ＣＴ２３は、それぞれ画素回路ＣＲ２１、ＣＲ２２、ＣＲ２３に対応する領域に配置されている。接続部ＣＴ３３、ＣＴ３１、ＣＴ３２は、それぞれ画素回路ＣＲ３１、ＣＲ３２、ＣＲ３３に対応する領域に配置されている。接続部ＣＴ４２、ＣＴ４１、ＣＴ４３は、それぞれ画素回路ＣＲ４１、ＣＲ４２、ＣＲ４３に対応する領域に配置されている。接続部ＣＴ２２、ＣＴ２１、ＣＴ２３は、それぞれ画素回路ＣＲ２１乃至ＣＲ２３の中央部から第２方向Ｙにずれている。接続部ＣＴ３３、ＣＴ３１、ＣＴ３２は、それぞれ画素回路ＣＲ３１乃至ＣＲ３３の中央部から第２方向Ｙにずれている。接続部ＣＴ４２、ＣＴ４１、ＣＴ４３は、それぞれ画素回路ＣＲ４１乃至ＣＲ４３の中央部から第２方向Ｙにずれている。

第１方向Ｘに隣接する副画素Ｐ１及びＰ２に属する接続部ＣＴ１１乃至ＣＴ１３、及び、接続部ＣＴ２１乃至ＣＴ２３は、第１方向Ｘに平行な同一直線上に位置している。同様に、ラッチ部ＬＴ１１乃至ＬＴ１３、及び、ラッチ部ＬＴ２１乃至ＬＴ２３は、第１方向Ｘに平行な同一直線上に位置している。接続部ＣＴ３１乃至ＣＴ３３、及び、接続部ＣＴ４１乃至ＣＴ４３は、第１方向Ｘに平行な同一直線上に位置している。ラッチ部ＬＴ３１乃至ＬＴ３３、及び、ラッチ部ＬＴ４１乃至ＬＴ４３は、第１方向Ｘに平行な同一直線上に位置している。

各々の画素回路ＣＲの形状および大きさは、互いに等しい。また、各々の画素回路ＣＲにおけるラッチ部ＬＴおよび接続部ＣＴの位置が同じであるため、ラッチ部ＬＴと接続部ＣＴとは、第２方向Ｙで交互に設けられている。例えば、第２方向Ｙに隣り合う画素回路ＣＲ１１及びＣＲ３１に着目すると、ラッチ部ＬＴ１１、接続部ＣＴ１３、ラッチ部ＬＴ３１、接続部ＣＴ３３は、第２方向Ｙでこの順に交互に設けられている。

図１８は、図１１に示した構成の単位画素ＰＸにおいて画素電極ＰＥと図１７に示した画素回路ＣＲとの接続関係の一例を示す図である。なお、以下に述べる各接続部の構造については、図５を参照して説明した通りである。また、図６で前述したように、単位画素ＰＸおよび副画素Ｐ１乃至Ｐ４のそれぞれの外寸は、表示に寄与する領域であり、遮光層によって区画された領域に当たるものとする。

副画素Ｐ１は、セグメントＳＧ１１乃至ＳＧ１３の各々に位置する画素電極ＰＥ１１乃至ＰＥ１３からなる電極群ＰＥ１と、画素回路ＣＲ１１乃至ＣＲ１３からなる回路群ＣＲ１と、を備えている。画素電極ＰＥ１１は、セグメントＳＧ１１の形状に対応した四角形の形状を有し、接続部ＣＴ１１により画素回路ＣＲ１２と電気的に接続されている。画素電極ＰＥ１２は、セグメントＳＧ１２の形状に対応したＬ字形の形状を有し、図６に示したサブエリアＡ１２内で接続部ＣＴ１２により画素回路ＣＲ１３と電気的に接続されている。画素電極ＰＥ１３は、セグメントＳＧ１３の形状に対応したＬ字形の形状を有し、図６に示したサブエリアＡ１３内で接続部ＣＴ１３により画素回路ＣＲ１１と電気的に接続されている。画素電極ＰＥ１２は画素電極ＰＥ１１よりも面積が大きく、画素電極ＰＥ１３は画素電極ＰＥ１２よりも面積が大きい。画素電極ＰＥ１１乃至ＰＥ１３の面積比は、１：２：４（＝２^０：２^１：２^２）である。接続部ＣＴ１１乃至ＣＴ１３の各々は、電極群ＰＥ１の中央部を通っている。画素電極ＰＥ１１乃至ＰＥ１３は、少なくとも接続部ＣＴ１１乃至ＣＴ１３が配置された領域で、第１方向Ｘに並んでいる。副画素Ｐ１に備えられた回路群ＣＲ１は、接続部ＣＴ１１乃至ＣＴ１３の並び方向（第１方向Ｘ）に対して交差する方向（第２方向Ｙ）に、副画素Ｐ１の表示領域からずれている。

電極群ＰＥ１の一部は、平面視で、対応する回路群ＣＲ１と重なる位置から第２方向Ｙにずれている。また、電極群ＰＥ１の一部は、回路群ＣＲ１と、第２方向Ｙに隣接する他の副画素Ｐ３の回路群ＣＲ３と、の間の領域と重なっている。さらに、電極群ＰＥ１の一部は、回路群ＣＲ３と重なっている。
画素電極ＰＥ１１は、画素回路ＣＲ１２と重なっている。画素電極ＰＥ１２は、第２方向Ｙに隣り合って並んでいる画素回路ＣＲ１３及びＣＲ３３と重なっている。画素電極ＰＥ１３は、第２方向Ｙに隣り合って並んでいる画素回路ＣＲ１１及びＣＲ３１と重なっている。図１７に図示した制御線ＣＬ２は、第２方向Ｙに隣りあう回路群ＣＲ１と回路群ＣＲ３との間を延在しているので、制御線ＣＬ２は、画素電極ＰＥ１２及びＰＥ１３と重なっている。また、制御線ＣＬ２は、画素電極ＰＥ１１と画素電極ＰＥ１２との境界と重なっている。

同様に、副画素Ｐ２において、画素電極ＰＥ２１は、接続部ＣＴ２１により画素回路ＣＲ２２と電気的に接続されている。画素電極ＰＥ２２は、接続部ＣＴ２２により画素回路ＣＲ２１と電気的に接続されている。画素電極ＰＥ２３は、接続部ＣＴ２３により画素回路ＣＲ２３と電気的に接続されている。接続部ＣＴ２１乃至ＣＴ２３の各々は、電極群ＰＥ２の中央部を通っている。画素電極ＰＥ２１乃至ＰＥ２３は、少なくとも一部が第１方向Ｘに並んでいる。画素電極ＰＥ２１乃至ＰＥ２３からなる電極群ＰＥ２の一部は、対応する回路群ＣＲ２と重なる位置から第２方向Ｙにずれて、第２方向Ｙに隣接する他の副画素の回路群と重なっている。
副画素Ｐ３において、画素電極ＰＥ３１は、接続部ＣＴ３１により画素回路ＣＲ３２と電気的に接続されている。画素電極ＰＥ３２は、接続部ＣＴ３２により画素回路ＣＲ３３と電気的に接続されている。画素電極ＰＥ３３は、接続部ＣＴ３３により画素回路ＣＲ３１と電気的に接続されている。接続部ＣＴ３１乃至ＣＴ３３の各々は、電極群ＰＥ３の中央部を通っている。画素電極ＰＥ３１乃至ＰＥ３３は、少なくとも一部が第１方向Ｘに並んでいる。画素電極ＰＥ３１乃至ＰＥ３３からなる電極群ＰＥ３の一部は、対応する回路群ＣＲ３と重なる位置から第２方向Ｙにずれて、第２方向Ｙに隣接する副画素Ｐ１の回路群ＣＲ１と重なっている。
副画素Ｐ４において、画素電極ＰＥ４１は、接続部ＣＴ４１により画素回路ＣＲ４２と電気的に接続されている。画素電極ＰＥ４２は、接続部ＣＴ４２により画素回路ＣＲ４１と電気的に接続されている。画素電極ＰＥ４３は、接続部ＣＴ４３により画素回路ＣＲ４３と電気的に接続されている。接続部ＣＴ４１乃至ＣＴ４３の各々は、電極群ＰＥ４の中央部を通っている。画素電極ＰＥ４１乃至ＰＥ４３は、少なくとも一部が第１方向Ｘに並んでいる。画素電極ＰＥ４１乃至ＰＥ４３からなる電極群ＰＥ４の一部は、対応する回路群ＣＲ４と重なる位置から第２方向Ｙにずれて、第２方向Ｙに隣接する副画素Ｐ２の回路群ＣＲ２と重なっている。
回路群ＣＲ１乃至ＣＲ４は、単位画素ＰＸの表示領域と重なる位置から、第２方向Ｙにずれている。回路群ＣＲ１乃至ＣＲ４は、それぞれ第２方向Ｙに沿った長さが等しく、長方形状もしくは正方形状である。また、回路群ＣＲ１乃至ＣＲ４の面積は、互いに等しい。回路群ＣＲ１の第２方向Ｙに沿った長さは、副画素Ｐ１の第２方向Ｙに沿った長さより長い。また、回路群ＣＲ３の第２方向Ｙに沿った長さは、副画素Ｐ３の第２方向に沿った長さより短い。回路群ＣＲ１とＣＲ３との第２方向Ｙに沿った長さの和は、単位画素ＰＸの第２方向Ｙに沿った長さＬＹに等しい。

接続部ＣＴ１１乃至ＣＴ１３、及び、接続部ＣＴ２１乃至ＣＴ２３が第１方向Ｘに並ぶ位置と、接続部ＣＴ３１乃至ＣＴ３３、及び、接続部ＣＴ４１乃至ＣＴ４３が第１方向Ｘに並ぶ位置との第２方向Ｙに沿ったピッチは、単位画素ＰＸの第２方向Ｙに沿った長さＬＹの約１／２である。

また、副画素Ｐ１において、その面積（あるいは、３つのセグメントＳＧ１１乃至ＳＧ１３を合わせた総面積）は、画素回路ＣＲ１１乃至ＣＲ１３の各々の設置面積を合わせた総面積より小さい。同様に、副画素Ｐ２の面積は画素回路ＣＲ２１乃至ＣＲ２３の各々の設置面積を合わせた総面積より小さい。副画素Ｐ３の面積は画素回路ＣＲ３１乃至ＣＲ３３の各々の設置面積を合わせた総面積より大きく、副画素Ｐ４の面積は画素回路ＣＲ４１乃至ＣＲ４３の各々の設置面積を合わせた総面積より大きい。単位画素ＰＸ１の面積は、１２個の画素回路（画素回路ＣＲ１１乃至ＣＲ１３、画素回路ＣＲ２１乃至ＣＲ２３、画素回路ＣＲ３１乃至ＣＲ３３、画素回路ＣＲ４１乃至ＣＲ４３）の設置面積を合わせた総面積と略同等である。

図１９は、画素電極ＰＥと図１７に示した画素回路ＣＲとの接続関係の他の例を示す図である。図１９に示した例は、図１８に図示した例と比較して、回路群ＣＲ１，ＣＲ２，ＣＲ３，ＣＲ４の位置が第２方向Ｙに沿ってずれている点で相違している。回路群ＣＲ１と回路群ＣＲ３との境界は、電極群ＰＥ１と電極群ＰＥ３との境界に対向している。回路群ＣＲ２と回路群ＣＲ４との境界は、電極群ＰＥ２と電極群ＰＥ４との境界に対向している。なお、接続部の電極群に対する位置は、図１８に図示した例と同様である。

画素回路ＣＲ１１は、画素電極ＰＥ１３と重なっている。画素回路ＣＲ１２は、画素電極ＰＥ１１，ＰＥ１２，ＰＥ１３と重なっている。画素回路ＣＲ１３は、画素電極ＰＥ１２，ＰＥ１３と重なっている。画素回路ＣＲ２１は、画素電極ＰＥ２２、ＰＥ２３と重なっている。画素回路ＣＲ２２は、画素電極ＰＥ２１，ＰＥ２２，ＰＥ２３と重なっている。画素回路ＣＲ２３は、画素電極ＰＥ２３と重なっている。画素回路ＣＲ３１は、画素電極ＰＥ３３と重なっている。画素回路ＣＲ３２は、画素電極ＰＥ３１，ＰＥ３２と重なっている。画素回路ＣＲ３３は、画素電極ＰＥ３２と重なっている。画素回路ＣＲ４１は、画素電極ＰＥ４２と重なっている。画素回路ＣＲ４２は、画素電極ＰＥ４１，ＰＥ４２と重なっている。画素回路ＣＲ４３は、画素電極ＰＥ４３と重なっている。

図１７に図示した制御線ＣＬ２は、電極群ＰＥ１と電極群ＰＥ３との境界、及び、電極群ＰＥ２と電極群ＰＥ４との境界と重なっている。図１７に図示した制御線ＣＬ３は、電極群ＰＥ３において、画素電極ＰＥ３３と重なっている。また、制御線ＣＬ３は、画素電極ＰＥ３３と画素電極ＰＥ３１との境界、及び、画素電極ＰＥ３３と画素電極ＰＥ３２との境界と重なっている。同様に、制御線ＣＬ３は、電極群ＰＥ４において、画素電極ＰＥ４３と重なっている。また、制御線ＣＬ３は、画素電極ＰＥ４３と画素電極ＰＥ４１との境界、及び、画素電極ＰＥ４３と画素電極ＰＥ４２との境界と重なっている。

図５で説明した様に、画素電極ＰＥと画素回路ＣＲとは互いに別層に配置されており、画素電極ＰＥと制御線ＣＬとは互いに別層に配置されている。このため、図１８及び図１９で説明したように、画素電極ＰＥの位置は、画素電極ＰＥと画素回路ＣＲとが接続部ＣＴによって接続されていれば特に限定されるものではなく、画素回路ＣＲと重なる領域からずれていてもよく、制御線ＣＬの位置とは無関係に配置することができる。

上記の本構成例によれば、表示装置ＤＳＰは、副画素Ｐ１乃至Ｐ４を備えており、副画素Ｐ１はセグメントＳＧ１１乃至ＳＧ１３を有している。セグメントＳＧ１１乃至ＳＧ１３の各々に位置する電極群ＰＥ１の一部は、電極群ＰＥ１に電気的に接続される回路群ＣＲ１と重なる位置からずれている。電極群ＰＥ１の一部は、第２方向Ｙに隣接する他の副画素の回路群と重なっている。画素回路ＣＲ１は、第１方向Ｘに並び、接続部ＣＴ１１乃至ＣＴ１３は、画素回路ＣＲ１１乃至ＣＲ１３の中央部から第２方向Ｙにずれている。接続部ＣＴは、第１方向Ｘ及び第２方向Ｙに沿って等ピッチで並んでいる。このため、表示装置ＤＳＰは、各副画素Ｐにおいて、画素電極ＰＥと画素回路ＣＲとを中継するためだけの機能を有する導体（電極）をこれら画素電極ＰＥと画素回路ＣＲとの間の層に設ける必要はない。本実施形態では、第１方向Ｘに並んだ接続部ＣＴにおいて、同一レイアウトの各画素回路ＣＲと、互いに異なる形状の各画素電極ＰＥとを容易に接続することが可能となる。

したがって、中継用の導体等を設けるための追加の製造プロセスが不要となる。また、セグメントの形状に合わせて、画素回路ＣＲのレイアウトを変更する必要がなく、回路設計の負荷を軽減することが可能となる。また、各画素回路ＣＲのレイアウトが画素電極ＰＥと接続される位置の制約を受けないため、限られた面積の領域に画素回路ＣＲを集積することができ、高精細化が可能となる。

また、副画素Ｐ１は、四角形のセグメントＳＧ１１、セグメントＳＧ１１の交差する２辺１１Ａ及び１１Ｃに沿って配置されたＬ字形のセグメントＳＧ１２、及びセグメントＳＧ１１の他の２辺１１Ｂ及び１１Ｄに沿って配置されたＬ字形のセグメントＳＧ１３を備えている。画素電極ＰＥ１１乃至１３は、セグメントＳＧ１１乃至１３に沿って配置されている。これにより、階調の変化において、副画素Ｐ１単体の輝度中心の位置の変化を小さくすることができる。従って、表示品位の向上が可能な表示装置を提供することができる。また、各副画素Ｐ１乃至Ｐ４は、単位画素ＰＸの幾何学中心ＰＸＣに近接する側にセグメントＳＧ１２、２２、３２、４２を備え、単位画素ＰＸの幾何学中心ＰＸＣから離間する側にントＳＧ１３、２３、３３、４３を備えており、各階調Ｌ０乃至Ｌ７において、単位画素ＰＸの輝度中心ＰＸＧの位置がほぼ同一となる。このため、表示装置ＤＳＰは、階調変化時の映像のチラつきを抑制し、表示品位を向上させることができる。

副画素Ｐ３及びＰ４の面積は、副画素Ｐ１及びＰ２の面積よりも大きい。副画素Ｐ３が青色画素であるため、表示装置ＤＳＰは、青色画素の視感度の低さを各副画素Ｐ１乃至Ｐ４の面積比によって補正し、単位画素ＰＸの発色のバランスを改善することができる。また、表示装置ＤＳＰは、輝度への影響の大きい白色の副画素Ｐ４を、赤色及び緑色の副画素Ｐ１及びＰ２より大きくすることで、単位画素ＰＸの輝度を向上させることができる。なお、単位画素ＰＸを構成する副画素Ｐ１乃至Ｐ４の面積は、単位画素ＰＸで要求される色合いやホワイトバランスなどに合わせて設定することが可能である。さらに、表示装置ＤＳＰは、各階調Ｌ０乃至Ｌ７において、隣接する単位画素ＰＸの輝度中心ＰＸＧの位置のピッチが変化しない為、階調特性の劣化を抑制することができる。すなわち、本実施形態においては、このように単位画素ＰＸ内での各色に対応する副画素Ｐ１及びＰ４の大きさを変えることで単位画素ＰＸとしての色のバランスを改善しつつ、且つ、単位画素ＰＸの輝度中心ＰＸＧは各階調Ｌ０乃至Ｌ７によらず略同一とすることができ、これによって画質の向上が図られる。

≪第２構成例：遮光層≫
次に、本実施形態の単位画素ＰＸに対応して配置される遮光層ＢＭの一構成例について説明する。

図２０は、遮光層ＢＭの一構成例を示す図である。ここでは、単位画素ＰＸの構成例として、図１１に示した第２構成例を適用しているが、図６に示した第１構成例を適用しても良い。なお、図中において、光源は第２方向Ｙの負側に位置し、主視角方位は第２方向Ｙの正側であるものとする。ここで、主視角方位とは、ユーザが図４に示した反射型の表示パネルＰＮＬを観察する方向を、Ｘ−Ｙ平面に正射影した方位に相当する。この主視角方位では、光源ＬＳから表示パネルＰＮＬに入射した光が反射され、散乱層ＦＳによって散乱されることで、輝度が最も明るくなる（あるいは、反射率が最も高くなる）ように設定される。主視角方位が第２方向Ｙの正側である場合、第１方向Ｘに並ぶ副画素と比較して、第２方向Ｙに並ぶ副画素において混色が顕著に発生しやすい。例えば、副画素Ｐ１及びＰ３について、副画素Ｐ１で反射された光のほとんどは、副画素Ｐ１に配置された緑色のカラーフィルタを透過する。他方、副画素Ｐ１での一部の反射光が副画素Ｐ３に配置された青色のカラーフィルタを透過することが考えられ、これによって混色が発生する場合がある。

遮光層ＢＭは、第１方向Ｘに延出した遮光部ＢＭＸ１乃至ＢＭＸ３、及び、第２方向Ｙに延出した遮光部ＢＭＹ１乃至ＢＭＹ３を有し、副画素Ｐ１乃至Ｐ４の各々を区画している。

遮光部ＢＭＸ１乃至ＢＭＸ３は、それぞれ同一の幅Ｗ１を有している。遮光部ＢＭＹ１乃至ＢＭＹ３は、それぞれ同一の幅Ｗ２を有している。幅Ｗ１は、幅Ｗ２とは異なる。例えば、副画素Ｐ１及びＰ２と副画素Ｐ３及びＰ４との間に位置する遮光部ＢＭＸ２の幅Ｗ１は、副画素Ｐ１及びＰ３と副画素Ｐ２及びＰ４との間に位置する遮光部ＢＭＹ２の幅Ｗ２よりも大きい。なお、遮光層ＢＭは、図示したように、各副画素を構成するセグメントの間にも配置されている。セグメント間に位置する遮光層は、ほぼ同一の幅を有し、例えば、遮光部ＢＭＹ２と同一の幅Ｗ２を有している。

本構成例によれば、第２方向Ｙに並ぶ副画素において、一方の副画素での一部の反射光が他方の副画素に向かって反射されたとしても、遮光部ＢＭＸ２によって遮光されるため、混色を抑制することが可能となる。したがって、表示品位の劣化を抑制することが可能となる。

≪第３構成例≫
図２１は、単位画素ＰＸの第３構成例を示す図である。図１４に示した第３構成例は、図１１に示した第２構成例と比較して、各副画素において最小面積のセグメントが単位画素ＰＸの幾何学中心ＰＸＣに近接する側に位置する点で相違している。
それぞれの単位画素ＰＸにおいて、最小面積のセグメントＳＧ１１、ＳＧ２１、ＳＧ３１、ＳＧ４１は、幾何学中心ＰＸＣに最も近接する側に位置する四角形の領域に相当する。最大面積のセグメントＳＧ１３、ＳＧ２３、ＳＧ３３、ＳＧ４３は、幾何学中心ＰＸＣから最も離間した側に位置するＬ字形の領域に相当する。セグメントＳＧ１２、ＳＧ２２、ＳＧ３２、ＳＧ４２は、最小面積のセグメントＳＧ１１乃至ＳＧ４１と、最大面積のセグメントＳＧ１３乃至ＳＧ４３との間に位置するＬ字形の領域に相当する。副画素Ｐ１及びＰ３は、境界線Ｂ２について副画素Ｐ２及びＰ４と線対称の構成を有している。副画素Ｐ１の第２方向Ｙの長さＬＹａは副画素Ｐ２の第２方向の長さＬＹｂより短く、副画素Ｐ１の第１方向Ｘの長さは副画素Ｐ２の第２方向の長さと等しい。
このような第３構成例においても、上記と同様の効果を得ることができる。

≪比較例≫
図２２は、単位画素ＰＸの比較例を示す図である。図２２に示した比較例は、図６に示した第１構成例と比較して、各副画素において最小面積のセグメントが単位画素ＰＸの幾何学中心ＰＸＣに近接する側に位置する点で相違している。

副画素Ｐ１に着目すると、最小面積のセグメントＳＧ１１は幾何学中心ＰＸＣに最も近接する側に位置する四角形の領域に相当し、最大面積のセグメントＳＧ１３は幾何学中心ＰＸＣから最も離間した側に位置するＬ字形の領域に相当し、セグメントＳＧ１２はセグメントＳＧ１１及びＳＧ１３の間に位置するＬ字形の領域に相当する。副画素Ｐ２は、境界線Ｂ２について副画素Ｐ１と線対称の構成を有している。副画素Ｐ３は、境界線Ｂ１について副画素Ｐ１と線対称の構成を有している。副画素Ｐ４は、幾何学中心ＰＸＣについて副画素Ｐ１と点対称の構成を有している。副画素Ｐ１乃至Ｐ４の各々は、それぞれのセグメントに対応した形状の画素電極を有している。

ここで、図示した比較例において、図７に示した各画素回路と、各画素電極とを電気的に接続する接続部のレイアウトについて検討する。
まず、図中の丸“○”で示した接続部ＣＴＡのレイアウトについて検討する。副画素Ｐ１に位置する３つの接続部ＣＴＡは、第１方向Ｘに並んでいる。このため、セグメントＳＧ１１乃至ＳＧ１３に対応する３つの画素回路は、同一レイアウトを適用可能である。しかしながら、第２方向Ｙに並んだ副画素Ｐ１及びＰ３に着目すると、接続部ＣＴＡは、境界線Ｂ１について線対称の位置にある。このため、第２方向Ｙに並んだセグメントＳＧ１１及びＳＧ３１のそれぞれの画素回路は、同一レイアウトを適用することができず、境界線Ｂ１について線対称の位置に接続部ＣＴＡをレイアウトする必要がある。つまり、図示した単位画素ＰＸにおいて、１２個の画素回路と画素電極とがそれぞれ接続されるが、境界線Ｂ１を挟んで上側半分の６個の画素回路と、下側半分の６個の画素回路とで、異なるレイアウトを適用しなければならない。

次に、図中の四角“□”で示した接続部ＣＴＢのレイアウトについて検討する。副画素Ｐ１に位置する３つの接続部ＣＴＢは、幾何学中心ＰＸＣから放射状に並んでいる。このため、セグメントＳＧ１１乃至ＳＧ１３に対応する３つの画素回路は、異なるレイアウトを適用しなければならない。勿論、他の副画素についても同様に、対応する３つの画素回路はそれぞれ異なるレイアウトが適用される。

このように、比較例では、同一レイアウトの各画素回路と、互いに異なる形状の各画素電極とを容易に接続することができない。本実施形態と同様の接続を可能とするためには、画素電極と画素回路とを中継するための導体等が必要となり、製造プロセスの増加、製造コストの増加を招くことになる。

以上説明したように、本実施形態によれば、面積階調法を適用した構成において、各画素におけるセグメントを単純かつコンパクトに配置した表示装置を提供することができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＤＳＰ…表示装置 ＰＮＬ…表示パネル
ＰＸ…単位画素 Ｐ…副画素 ＳＧ…セグメント
ＣＲ…画素回路 ＰＥ…画素電極 ＣＴ…接続部
ＢＭ…遮光層 ＢＭＸ、ＢＭＹ…遮光部

Claims (20)

1. それぞれ異なる色を表示する第１乃至第４副画素を有する単位画素を備え、
   前記第１乃至第４副画素は、それぞれ３ビットの階調を表示するための第１乃至第３セグメントを備え、
   前記第１セグメントは、第１乃至第４辺を有する四角形の領域であり、
   前記第２セグメントは、前記第１セグメントよりも前記単位画素の幾何学中心に近接する側に位置し、前記第１セグメントの交差する前記第１辺及び前記第２辺に沿って形成されたＬ字形の領域であり、
   前記第３セグメントは、前記第１セグメントよりも前記幾何学中心から離れる側に位置し、前記第１セグメントの交差する前記第３辺及び前記第４辺に沿って形成されたＬ字形の領域である、表示装置。
2. 前記第１乃至第３セグメントの各々に位置する画素電極と、前記画素電極に対して２値の階調に対応した信号電位のいずれかを供給する画素回路と、を備えた請求項１に記載の表示装置。
3. 前記第１乃至第３セグメントの各々に対応する前記画素回路は、第１方向に並び、
   前記第１乃至第３セグメントの各々において、前記画素電極と前記画素回路とを電気的に接続する接続部は、第１方向に平行な同一直線上に位置する、請求項２に記載の表示装置。
4. 前記第１及び第２副画素は、それぞれ第１面積を有し、
   前記第３及び第４副画素は、それぞれ第１面積よりも大きい第２面積を有する、請求項１に記載の表示装置。
5. 前記第１副画素において、第１方向に沿った長さは第２方向に沿った長さより長く、
   前記第３副画素において、第１方向に沿った長さは第２方向に沿った長さより短い、請求項４に記載の表示装置。
6. 前記第１及び第２副画素はそれぞれ緑色及び赤色を表示し、前記第３及び第４副画素はそれぞれ青色及び白色を表示する、請求項１に記載の表示装置。
7. 前記第１及び第２副画素と前記第３及び第４副画素との間に位置し、第１方向に延出した第１幅の第１遮光部と、
   前記第１及び第３副画素と前記第２及び第４副画素との間に位置し、第１方向に交差する第２方向に延出した第２幅の第２遮光部と、を備え、
   前記第１幅は、前記第２幅とは異なる、請求項１に記載の表示装置。
8. 前記第１幅は、前記第２幅よりも大きい、請求項７に記載の表示装置。
9. 前記第１セグメント、前記第２セグメント、及び、前記第３セグメントの面積比は、１：２：４である、請求項１に記載の表示装置。
10. 前記第１セグメント及び前記第２セグメントを合わせた四角形の領域は、前記第１セグメントの四角形の領域の相似形である、請求項１に記載の表示装置。
11. 前記第１セグメント、前記第２セグメント、及び、前記第３セグメントを合わせた四角形の領域は、前記第１セグメントの四角形の領域の相似形である、請求項１に記載の表示装置。
12. 前記第１及び第２副画素は、それぞれ第１面積を有し、
    前記第３及び第４副画素は、それぞれ第１面積とは異なる第２面積を有し、
    前記単位画素の輝度中心の位置は、各階調を表示した状態においてほぼ同一であり、かつ、前記幾何学中心の位置とは異なる、請求項１に記載の表示装置。
13. 前記単位画素は、四角形に形成され、
    前記幾何学中心の位置は、前記四角形における２本の対角線の交点の位置である、請求項１２に記載の表示装置。
14. 前記第１副画素と前記第３副画素との間に位置し、且つ、前記第２副画素と前記第４副画素との間に位置し、第１方向に延出した第１境界線と、
    前記第１副画素と前記第２副画素との間に位置し、且つ、前記第３副画素と前記第４副画素との間に位置し、第１方向に交差する第２方向に延出した第２境界線と、を備え、
    前記幾何学中心及び前記輝度中心は、前記第２境界線上に位置する、請求項１３に記載の表示装置。
15. 前記輝度中心の位置は、前記第１境界線と前記第２境界線との交点とほぼ同一である、請求項１４に記載の表示装置。
16. 前記第１乃至第４副画素は、それぞれ、前記第１乃至第３セグメントの各々に位置する第１乃至第３画素電極からなる電極群と、
    前記第１乃至第３画素電極の各々と電気的に接続された第１乃至第３画素回路からなる回路群と、を備え、
    前記第１副画素の電極群の一部は、平面視で、前記第１副画素の回路群と重なる位置からずれている、請求項１に記載の表示装置。
17. 前記第１副画素の電極群の一部は、前記第１副画素の回路群と前記第１副画素に隣接する他の副画素の回路群との間の領域と重なっている、請求項１６に記載の表示装置。
18. 前記第１副画素の電極群の一部は、前記第１副画素に隣接する他の副画素の回路群と重なっている、請求項１６に記載の表示装置。
19. 前記第１乃至第３画素電極の各々は、少なくとも一部が第１方向に並び、
    前記第１乃至第３画素回路の各々は、それぞれ第１方向に沿った長さが第２方向に沿った長さより短い領域に形成され、且つ、第１方向に並び、
    前記第１副画素の電極群は、前記第１副画素の回路群に対して第２方向にずれている、請求項１６に記載の表示装置。
20. 前記第１画素電極と前記第１画素回路とを接続するための接続部は、前記第１画素回路の中央部から第２方向にずれている、請求項１９に記載の表示装置。

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